KR100682946B1 - 상전이 램 및 그 동작 방법 - Google Patents

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Abstract

상전이 램(PRAM) 및 그 동작 방법에 관해 개시되어 있다. 여기서, 본 발명은 스위칭 소자에 연결된 하부전극, 상기 하부전극 상에 형성된 하부전극 콘택층, 상기 하부전극 콘택층 상에 구비되고, 밑면의 일부 영역이 상기 하부전극 콘택층의 상부면과 접촉된 상전이층 및 상기 상전이층 상에 형성된 상부전극을 포함하되, 상기 하부전극 콘택층은 씨백 계수가 -11~-3000(㎶/K)이고, 열전도도가 0.0001-0.29(W/cm.K)이며, 전기 저항이 1-10(mOhm.cm)인 물질층인 것을 특징으로 하는 PRAM과 그 동작 방법을 제공한다.

Description

상전이 램 및 그 동작 방법{Phase change random access memory and method of operating the same}
도 1은 종래 기술에 의한 상전이 램(PRAM)의 단면도이다.
도 2는 도 1의 PRAM의 동작 방법을 나타낸 단면도이다.
도 3은 도 1의 PRAM의 상전이층(10c)의 콘택 영역(A1)의 사이즈 변화에 따른 리세트 전류의 변화를 나타낸 그래프이다.
도 4는 본 발명의 실시예에 의한 PRAM의 단면도이다.
도 5는 도 4의 소정 영역(P1)을 확대하여 도시한 단면도이다.
도 6은 도 4의 PRAM에서 상전이층이 하부전극 콘택층의 상단 위치로 확장된 경우를 나타낸 단면도이다.
도 7은 하부전극 콘택층으로 TiAlN층이 사용된 종래의 PRAM과 n형 SiGe층이 사용된 본 발명의 PRAM에 리세트 전류를 인가하는 동안, 각 PRAM의 상전이층에 대한 온도 분포를 측정하기 위해 실시한 시뮬레이션 결과를 나타낸다.
도 8은 본 발명의 다른 실시예에 의한 PRAM의 단면도이다.
도 9는 도 4의 PRAM의 동작 방법을 나타낸 단면도이다.
*도면의 주요 부분에 대한 부호설명*
40:기판 42:게이트 산화막
44:게이트 46, 54:제1 및 제2 층간 절연층
48, 56, 68:콘택홀 52:하부전극
50:도전성 플러그 58:하부전극 콘택층
59a, 59b:제1 및 제2 하부전극 콘택층
60, 72:상전이층 62, 74:상부전극
66:절연층 70:스페이서
80:비정질 영역 S1, D1:제1 및 제2 불순물 영역
1. 발명의 분야
본 발명은 반도체 메모리 소자 및 그 동작 방법에 관한 것으로써, 보다 자세하게는 상전이 램(Phase change RAM) 및 그 동작 방법에 관한 것이다.
2. 관련기술의 설명
PRAM은 플래시 메모리, 강유전체 램(FeRAM) 및 자기 램(MRAM) 등과 같은 불휘발성 메모리 소자이다. PRAM과 이들 불휘발성 메모리 소자의 구조적 차이점은 스토리지 노드에 있다.
PRAM에서 스토리지 노드는 주어진 상전이 온도에서 상(phase)이 저항이 낮은 결정 상태에서 저항이 높은 비정질 상태로 바뀌는 상전이층이 사용된다. 상기 상전이층은 하부전극과 접촉되는 콘택층(이하, 하부전극 콘택층)과 일부가 접촉되어 있 다. 따라서 상기 상전이 온도에서 상기 상전이층의 상이 바뀌는 부분은 상기 하부전극 콘택층과 접촉된 일부 영역이다. PRAM은 이와 같이 상이 달라짐에 따라 저항이 달라지는 상전이층의 저항 특성을 이용하여 비트 데이트를 기록하고 읽는 메모리 소자이다.
도 1은 종래 기술에 의한 PRAM을 보여준다.
도 1을 참조하면, 종래의 PRAM은 소오스 영역(S)과 드레인 영역(D)과 소오스 및 드레인 영역(S, D)사이의 채널 영역(C) 상에 형성된 게이트(G)를 포함하는 트랜지스터(Tr)를 실리콘 기판(7)에 구비한다. 또한, 종래의 PRAM은 트랜지스터(Tr)의 상기 두 영역(S, D) 중 어느 하나, 예컨대 소오스 영역(S)에 연결되는 스토리지 노드부(10)를 포함한다. 스토리지 노드부(10)는 도전성 플러그(9)를 통해서 트랜지스터(Tr)의 소오스 영역(S)에 연결되어 있다. 스토리지 노드부(10)는 순차적으로 적층된 하부전극(10a), 하부전극 콘택층(10b), 비트 데이터가 기록되는 상전이층(10c) 및 상부전극(10d)을 포함한다. 하부전극(10a)은 하부전극 콘택층(10b)이 형성될 수 있는 넓은 영역을 제공하는 패드층 역할을 겸한다. 하부전극 콘택층(10b)은 상전이층(10c)의 밑면의 제한된 영역에 접촉되어 있다.
도 2는 이러한 PRAM의 동작 방법을 보여준다. 도 2에는 편의 상 스토리지 노드부(10)만 도시하였다.
도 2를 참조하면, 상전이층(10c)의 상(phase)이 결정 상태일 때를 세트 상태(set state)라 하고 비트 데이트 0이 기록된 것으로 간주한다. 상전이층(10c)에 비트 데이터 0이 기록된 상태에서 상부전극(10d)에서 상전이층(10c)을 거쳐 하부 전 극(10a)으로 제1 상전이 전류(I1)를 인가한다. 제1 상전이 전류(Irs)는 상전이층(10c)의 하부전극 콘택층(10b)과 접촉된 부분의 상을 비정질 상태로 변화시키는 전류로써, 리세트(reset) 전류라 한다. 제1 상전이 전류(I1)는 펄스 전류로써 인가 시간은 수 나노초 정도이고, 하기 세트 전류에 비해 큰 값을 갖는다. 이러한 제1 상전이 전류(I1)는 상전이층(10c)에 비해 폭이 훨씬 좁은 하부전극 콘택층(10b)에 집중된다. 이에 따라 상전이층(10c)의 하부전극 콘택층(10b)과 접촉되는 영역(A1, 이하, 접촉영역)의 저항은 크게 증가하여 접촉 영역(A1)의 온도는 제1 상전이 전류(I1)가 인가되는 동안 상전이 온도 이상으로 높아진다. 이 결과, 상전이층(10c)의 상기 접촉 영역(A1)의 상(phase)은 결정 상태에서 비정질 상태로 바뀌게 된다. 이와 같이, 상전이층(10c)의 상기 접촉 영역(A1)이 비정질 상태일 때를 리세트 상태라 하고, 비트 데이트 1이 기록된 것으로 간주한다. 도 2의 (a)도에서 h1은 제1 상전이 전류(I1)의 높이를 나타낸다.
한편, 도 2의 (b)도에 도시된 바와 같이, 상전이층(10c)의 접촉 영역(A1)이 비정질 상태일 때, 스토리지 노드부(10)에 제1 상전이 전류(I1)와 같은 방향으로 제2 상전이 전류(I2)를 인가한다. 제2 상전이 전류(I2)는 상전이층(10c)의 상기 접촉 영역(A1)의 상을 비정질 상태에서 원래의 결정 상태로 바꾸기 때문에, 세트(set) 전류라 한다. 제2 상전이 전류(I2)는 펄스 전류이다. 제2 상전이 전류(I2)의 세기는 제1 상전이 전류(I1)보다 낮다. 그러나 제2 상전이 전류(I2)의 인가 시간은 제1 상전이 전류(I1)보다 같거나 훨씬 길다. 스토리지 노드부(10)에 이러한 제2 상전이 전류(I2)가 인가되는 동안, 상전이층(10c)의 상기 접촉 영역(A1)의 저항이 증 가되어 상기 접촉 영역(A1)의 온도는 높아진다. 그러나 제1 상전이 전류(I1)가 인가될 때와 달리 제2 상전이 전류(I2)의 세기가 낮고 인가 시간이 길기 때문에, 상기 접촉 영역(A1)의 온도는 상전이층(10c)의 상전이 온도까지는 높아지지 않는다. 이와 같이 상기 접촉 영역(A1)이 상전이층(10c)의 상전이 온도보다 낮은 온도에서 상대적으로 긴 시간 동안 가열됨에 따라 상기 접촉 영역(A1)은 비정질 상태에서 결정 상태로 바뀌게 되어 상전이층(10c)은 전체가 결정 상태가 된다.
상술한 바와 같이, 종래 기술에 의한 PRAM에서 상전이층(10c)의 저항 상태는 제1 상전이 전류(I1)와 제2 상전이 전류(I2)에 의해 결정된다. 그런데 제1 상전이 전류(I1), 곧 리세트 전류는 PRAM의 특성 개선에 장애가 되고 있다.
구체적으로, 반도체 제조 기술의 발전에 따라 스토리지 노드부(10) 및 트랜지스터(Tr)의 사이즈를 줄여 PRAM의 사이즈를 줄이는 것은 기술적으로 어렵지 않다. 그러나 트랜지스터(Tr)의 사이즈가 작아지면서 트랜지스터(Tr)가 수용할 수 있는 전류, 곧 트랜지스터(Tr)가 견딜 수 있는 전류도 작아진다. 따라서 리세트 전류를 줄이지 않고는 사실상 PRAM의 고집적화가 어렵게 된다.
이에 따라 리세트 전류를 줄이기 위한 한 방안으로 하부전극 콘택층(10b)의 폭을 줄이는 방법이 제시되었다.
도 3은 상전이층(10c)의 상기 콘택 영역(A1)의 사이즈의 변화, 곧 하부전극 콘택층(10b)의 폭의 변화에 따른 리세트 전류의 변화를 보여준다.
도 3을 참조하면, 콘택 영역(A1)의 사이즈가 작아짐에 따라 리세트 전류가 작아지는 것을 알 수 있다.
리세트 전류를 줄이기 위한 다른 방안으로, 하부전극 콘택층(10b)을 산화시키는 방법, 하부전극 콘택층(10b)으로 고저항의 TiAlN층을 사용하는 방법 등이 제시되었다.
그러나 이러한 방법들은 하부전극 콘택층(10b)에서 많은 주울 열을 발생시킬 수 있기 때문에, 리세트 전류를 줄일 수는 있으나, 세트 저항도 증가시키기 때문에, PRAM의 수율 및 신뢰성을 감소시키는 문제점을 갖고 있다.
본 발명이 이루고자 하는 기술적 과제는 상술한 종래의 문제점을 개선하기 위한 것으로써, 리세트 전류는 줄이면서 세트 저항의 증가는 방지할 수 있는 PRAM을 제공함에 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 PRAM의 동작 방법을 제공함에 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 스위칭 소자, 상기 스위칭 소자에 연결된 하부전극, 상기 하부전극 상에 형성된 하부전극 콘택층, 상기 하부전극 콘택층 상에 구비되고, 밑면의 일부 영역이 상기 하부전극 콘택층의 상부면과 접촉된 상전이층 및 상기 상전이층 상에 형성된 상부전극을 포함하되, 상기 하부전극 콘택층은 TiAlN보다 씨백 계수의 절대값이 크고, 음의 부호를 가지며, TiAlN보다 열전도도는 낮으며, 상기 TiAlN과 같은 수준의 전기 저항을 갖는 물질층인 것을 특징으로 하는 PRAM을 제공한다.
상기 하부전극 콘택층 둘레에 스페이서가 더 구비될 수 있다.
상기 하부전극 콘택층의 상단은 상기 상전이층으로 채워질 수 있다.
상기 하부전극 콘택층은 도핑된 n 타입 SiGe층, n 타입 PbTe층, n 타입 폴리 실리콘층 및 코발트 실리콘층 중 어느 하나일 수 있다. 또한, 상기 하부전극 콘택층은 Sb2Te3층, Bi2Te3층 GeTe층, PbTe층, SnTe층이나 이들의 합금층일 수 있다.
상기 합금층은 Sb, Te, Bi, Ge, Pb 및 Sn으로 이루어진 군 중에서 적어도 두 성분을 포함하는 것일 수 있다. 이때, 성분이 동일한 합금층들이 있을 수 있으나, 성분이 동일한 합금층들이라하더라도 성분비는 다르다.
상기 합금층은 상기 군 중에 포함된 성분외에 소량의 도핑 원소를 포함할 수 있다. 상기 도핑 원소에 의해 상기 합금층의 전기 전도도는 TiAlN과 비슷한 수준인 1-10 밀리 오옴 센티미터(mOhmcm)로 조정할 수 있다. 이때, 상기 합금층에 도핑된 상기 도핑 원소의 도핑량은 도핑되지 않은 합금층의 원자 중량의 10%이내일 수 있다.
상기 상부전극은 TiN, TiAlN 또는 상기 하부전극 콘택층과 동일한 것일 수 있다.
상기 스페이서는 실리콘 산화막, 실리콘 나이트라이드막 또는 알루미늄 산화막일 수 있다.
상기 스위칭 소자는 트랜지스터형 또는 다이오드 형일 수 있다.
본 발명은 또한 상기 기술적 과제를 달성하기 위하여 스위칭 소자에 연결된 하부전극, 상기 스위칭 소자와 상기 하부전극을 덮는 층간 절연층, 상기 층간 절연층에 형성되어 있고 상기 하부전극이 노출되는 콘택홀; 상기 콘택홀을 채우는 제1 하부전극 콘택층, 상기 층간 절연층 상에 형성되어 있고 상기 제1 하부전극 콘택층의 노출된 부분을 덮는 제2 하부전극 콘택층, 상기 제2 하부전극 콘택층 상에 형성되어 있고 제2 하부전극 콘택층이 노출되는 콘택홀을 포함하는 절연층, 상기 절연층의 상부면에 형성되어 있고 상기 제2 하부전극 콘택층이 노출되는 콘택홀을 채우는 상전이층 및 상기 상전이층 상에 형성된 상부전극을 포함하되,
상기 제1 및 제2 하부전극 콘택층은 TiAlN보다 씨백 계수의 절대값이 크고 음의 부호를 가지며, TiAlN보다 열전도도는 낮으며, 상기 TiAlN과 같은 수준의 전기 저항을 갖는 물질층인 것을 특징으로 하는 PRAM을 제공한다.
여기서, 상기 제1 및 제2 하부전극 콘택층은 상기 하부전극 콘택층과 동일할 수 있다.
상기 제1 하부전극 콘택층 둘레에 스페이서가 더 구비될 수 있다.
상기 제1 및 제2 하부전극 콘택층은 도핑된 n 타입 SiGe층, n 타입 PbTe층, n 타입 폴리 실리콘층 및 코발트 실리콘층 중 어느 하나일 수 있다. 또한, 상기 제1 및 제2 하부전극 콘택층은 Sb2Te3층, Bi2Te3층 GeTe층, PbTe층, SnTe층이나 이들의 합금층일 수 있다. 상기 합금층은 Sb, Te, Bi, Ge, Pb 및 Sn으로 이루어진 군 중에서 적어도 두 성분을 포함하는 것일 수 있다. 이때, 성분이 동일한 합금층들이 있을 수 있으나, 성분이 동일한 합금층들이라고 하더라도 성분비는 다르다.
상기 합금층은 상기 군 중에 포함된 성분외에 소량의 도핑 원소를 포함할 수 있다. 상기 도핑 원소에 의해 상기 합금층의 전기 전도도는 TiAlN과 비슷한 수준인 1-10밀리 오옴 센티미터(mOhmcm)로 조정할 수 있다. 이때, 상기 합금층에 도핑된 상기 도핑 원소의 도핑량은 도핑되지 않은 합금층의 원자 중량의 10%이내일 수 있다.
상기 상부전극와 스페이서와 스위칭 소자는 상술한 바와 같을 수 있다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명은 스위칭 소자에 연결된 하부전극, 상기 하부전극 상에 형성된 하부전극 콘택층, 상기 하부전극 콘택층 상에 구비되고, 밑면의 일부 영역이 상기 하부전극 콘택층의 상부면과 접촉된 상전이층 및 상기 상전이층 상에 형성된 상부전극을 포함하되, 상기 하부전극 콘택층으로 TiAlN보다 씨백 계수의 절대값이 크고, 음의 부호를 가지며, TiAlN보다 열전도도는 낮고, 상기 TiAlN과 같은 수준의 전기 저항을 갖는 물질층을 사용하는 PRAM의 동작 방법에 있어서, 상기 상전이층과 상기 하부전극 콘택층을 통과하는 리세트 전류를 인가하여 상기 상전이층의 상기 하부전극 콘택층에 접촉된 부분을 비정질 상태로 바꾸는 것을 특징으로 하는 PRAM의 동작 방법을 제공한다.
이러한 동작 방법에서 상기 리세트 전류(이하, 본 발명의 리세트 전류)는 상기 하부전극 콘택층으로 상기 TiAlN이 사용될 때의 리세트 전류보다 작다. 이 경우에 상기 하부전극 콘택층 둘레에 스페이서가 더 구비될 수도 있고, 상기 상전이층은 상기 하부전극 콘택층의 상단을 채운 상태로 구비된 것일 수도 있다. 그리고 상기 하부전극 콘택층은 SiGe층, PbTe층, 폴리 실리콘층 및 코발트 실리콘층 중 어느 하나일 수 있다. 또한, 상기 하부전극 콘택층은 Sb2Te3층, Bi2Te3층 GeTe층, PbTe층, SnTe층이나 이들의 합금층일 수 있다. 상기 합금층은 Sb, Te, Bi, Ge, Pb 및 Sn으로 이루어진 군 중에서 적어도 두 성분을 포함하는 것일 수 있다. 이때, 성분이 동일한 합금층들이 있을 수 있으나, 성분이 동일한 합금층들이라고 하더라도 성분비는 다를 수 있다.
상기 본 발명의 리세트 전류를 인가한 후, 상기 상전이층과 상기 하부전극 콘택층을 통과하는 세트 전류를 상기 본 발명의 리세트 전류 인가 시간과 동일한 시간 동안 인가하거나 그 보다 긴 시간 동안 인가할 수 있다.
상기 스위칭 소자는 트랜지스터형 또는 다이오드형일 수 있다.
이러한 본 발명을 이용하면, 세트 저항의 증가 없이 리세트 전류를 낮출 수 있고, 따라서 트랜지스터의 사이즈도 줄일 수 있으므로, 세트 저항 증가 없이 PRAM의 집적도를 높일 수 있다.
이하, 본 발명의 실시예에 의한 PRAM(이하, 본 발명의 PRAM) 및 그 동작 방법을 첨부된 도면들을 참조하여 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다.
먼저, 본 발명의 PRAM을 설명한다.
도 4를 참조하면, 기판(40)에 소정의 도전성 불순물, 예컨대 n형 불순물이 도핑된 제1 및 제2 불순물 영역(S1, D1)이 주어진 간격으로 존재한다. 기판(40)은, 예컨대 p형 실리콘 기판일 수 있다. 제1 및 제2 불순물 영역(S1, D1)은 다양한 형 태를 가질 수 있다. 제1 및 제2 불순물 영역(S1, D1) 중 어느 하나, 예를 들면 제1 불순물 영역(S1)은 소오스 영역일 수 있고, 나머지 영역은 드레인 영역일 수 있다. 제1 및 제2 불순물 영역(S1, D1)사이의 기판(40) 상에 게이트 산화막(42)이 존재하고, 게이트 산화막(42) 상에 게이트(44)가 형성되어 있다. 기판(40)과 제1 및 제2 불순물 영역(S1, D1)과 게이트(44)는 전계 효과 트랜지스터를 구성한다. 기판(40) 상으로 상기 트랜지스터를 덮는 제1 층간 절연층(46)이 형성되어 있다. 제1 층간 절연층(46)에 제1 불순물 영역(S1)이 노출되는 콘택홀(48)이 형성되어 있다. 콘택홀(48)은 제1 불순물 영역(S1) 대신, 제2 불순물 영역(D1)이 노출되는 위치에 형성될 수도 있다. 콘택홀(48)은 도전성 플러그(50)로 채워져 있다. 제1 층간 절연층(46) 상에 도전성 플로그(50)의 노출된 상부면을 덮는 하부전극(52)이 존재한다. 하부 전극(52)은 패드층 역할도 겸한다. 제1 층간 절연층(46) 상에 하부전극(52)을 덮는 제2 층간 절연층(54)이 존재하고, 제2 층간 절연층(54)에는 하부전극(52)의 상부면이 노출되는 콘택홀(56)이 형성되어 있다. 제2 층간 절연층(54)은 제1 층간 절연층(46)과 동일한 절연층일 수 있다. 콘택홀(56)은 하부전극 콘택층(58)으로 채워져 있다.
하부전극 콘택층(58)은 종래의 PRAM에서 하부전극 콘택층(도 2의 10b)으로 사용된 물질인 TiAlN보다 펠티어 효과(Peltier effect)가 우수하면서 저항은 TiAlN과 비슷하고, 열전도도는 TiAlN보다 훨씬 낮은 물질층일 수 있다. 이러한 특성을 갖는 하부전극 콘택층(58)에 대해서는 후술한다.
계속해서, 제2 층간 절연층(54) 상에 하부전극 콘택층(58)의 노출된 상부면 을 덮는 상전이층(60)이 존재한다. 상전이층(60)은 예를 들면 Ge2Sb2Te5층일 수 있다. 상기 Ge2Sb2Te5층에 질소가 도핑될 수도 있다. 상전이층(60) 상에 상부전극(62)이 형성되어 있다. 상부전극(62)은 티타늄 나이트라이드(TiN) 전극 또는 TiAlN 전극일 수 있다.
한편, 도 4의 소정 영역(P1)을 확대하여 보여주는 도 5에 도시한 바와 같이 하부전극 콘택층(58)과 제2 층간 절연층(54)사이에 스페이서(70)가 구비될 수도 있다. 스페이서(70)는 콘택홀(56) 크기를 작게 형성하기 위한 수단으로 구비된 것이다. 스페이서(70)는 하부전극 콘택층(58)의 재질에 따라 다를 수 있으나, SiN, SiO2, Al2O3 또는 SiON으로 만들어 질 수 있다.
또한, 도 6에 도시한 바와 같이, 콘택홀(56)의 상단이 상전이층(60)으로 채워질 수 있다. 곧, 콘택홀(56)은 하부전극 콘택층(58)으로 대부분이 채워지고, 일부가 상전이층(60)으로 채워질 수 있다.
다음에는 하부전극 콘택층(58)의 물질적 특성에 대해 추가 설명한다.
상전이층(60)에 리세트 전류가 인가되면서 상전이층(60)의 일부 영역이 결정 상태에서 비정질 상태가 바뀌는 것은 상기 리세트 전류에 기인하여 상전이층(60)의 상기 일부 영역에 열이 발생되고, 이 열에 의해 상전이층(60)의 상기 일부 영역의 온도가 순간적으로 상전이 온도 이상이 되기 때문이다.
상전이층(60)에 상기 리세트 전류가 인가되면서 상전이층(60)의 상기 일부 영역에 발생되는 전체 열은 주울열과 열전도 손실과 펠티어 효과에 기인하여 발생 되는 열(이하, 펠티어 열이라 함)의 합이 된다.
상기 펠티어 열은 펠티어 효과에 기인하기 때문에, 하부전극 콘택층(58)의 사이즈 변화에 따른 세트 저항의 증가와 같은 문제점은 갖고 있지 않다. 따라서 상기 펠티어 열을 증가시킬 경우, 세트 저항의 증가 문제는 고려 대상에서 제외하면서 상전이층(60)의 상기 일부 영역에서 발생되는 전체 열을 증가시킬 수 있다. 이것은 곧 펠티어 열에 따른 전체 열의 증가분에 해당하는 만큼 리세트 전류를 줄일 수 있음을 의미한다.
상기 펠티어 열은 상전이층(60)의 씨백 계수(S1)와 하부전극 콘택층(58)의 씨백 계수(S2)의 차(△S=S1-S2)에 비례하는 것으로 알려져 있다.
상전이층(60)으로 사용되는 재질은 거의 고정적이다. 그러므로 상기 펠티어 열은 하부전극 콘택층(58)의 재질에 따라 결정된다고 볼 수 있다. 곧, 하부전극 콘택층(58)의 씨백 계수(S2)가 상전이층(60)의 씨백 계수에 비하여 음의 방향으로 차이가 클수록 (△S>0) 상기 펠티어 열은 증가하게 된다. 상기 펠티어 열을 증가시킬 목적으로 하부전극 콘택층(58)의 재질이 일단 정해지면, 다음으로 고려해야할 것이 상기 정해진 재질의 열전도도와 전기 저항이다.
이러한 여러 사항들을 고려할 때, 본 발명의 하부전극 콘택층(58)은 상전이층(60)의 녹는 온도, 곧 상전이층(60)의 상기 일부 영역이 결정 상태에서 비정질 상태로 바뀌는 온도 부근이나 그 보다 낮은 온도에서 씨백 계수가 음의 부호를 가지며 그 절대값이 TiAlN보다 훨씬 크고, 열전도도는 TiAlN보다 훨씬 작으며, 전기 저항은 TiAlN과 유사한 물질층인 것이 바람직하다. 예를 들면, 하부전극 콘택층(58)은 씨백 계수가 -11~-3000(㎶/K)이고, 열전도도가 0.0001-0.29(W/cm.K)이며, 전기 저항이 1-10(mOhm.cm)인 물질층이다.
이에 따라 상전이층(60)이 GST층일 때, 본 발명의 하부전극 콘택층(58)은 n형 SiGe층, n형 PbTe층, n형 폴리 실리 콘층 및 n형 코발트 실리콘층(n-CoSix) 중 어느 하나일 수 있다. 하부 전극 콘택층(58)은 또한 Sb2Te3층, Bi2Te3층 GeTe층, PbTe층 및 SnTe층 중 어느 하나일 수 있고, 이들의 합금층일 수도 있다.
하부전극 콘택층(58)이 상기한 합금층인 경우, 상기 합금층은 Sb, Te, Bi, Ge, Pb 및 Sn으로 이루어진 군 중에서 적어도 두 성분을 포함할 수 있다. 이때, 성분이 동일한 합금층들이 있을 수 있으나, 성분이 동일한 합금층들이라하더라도 성분비는 다르다.
한편, 상기 합금층은 상기 군 중에 포함된 성분외에 소량의 도핑 원소를 포함할 수 있다. 상기 도핑 원소에 의해 상기 합금층의 전기 전도도는 TiAlN과 비슷한 수준인 1-10 밀리 오옴 센티미터(mOhm.cm)로 조정될 수 있다. 상기 합금층에 도핑된 상기 도핑 원소의 도핑량은 도핑되지 않은 합금층의 원자 중량의 10%이내일 수 있다.
하부전극 콘택층(58)은 또한 경우에 따라 CeFe4-XCoXSb12층일 수도 있다. 그리고 상전이층(60)으로 사용된 물질층의 녹는 온도가 GST층과 다를 경우, 하부전극 콘택층(58)은 상기한 물질층과 다른 물질층이 될 수 있다.
본 발명의 하부전극 콘택층(58)의 우수성은 종래 기술에 의한 PRAM에서 하부전극 콘택층으로 사용되고 있는 TiAlN의 물성과 본 발명의 하부전극 콘택층(58)으로 상술한 물질층 중 어느 하나, 예컨대 SiGe의 물성을 비교함으로써 알 수 있다. TiAlN과 SiGe의 물성 비교를 위해, SiGe으로는 n-Si0.7Ge0.3을 사용하였다.
아래의 표 1은 TiAlN 및 n-Si0.7Ge0.3의 물성들 중에서 전기 저항, 씨백 계수 및 열전도도의 한 예를 요약한 것이다. 표 1의 값들은 도핑을 통해서 어느 정도 조절이 가능한 값들로서, 절대적인 값들을 나타내는 것은 아니지만 그 대략적 크기를 대표할 수 있는 값들이다.
물질의 종류 전기저항(mOhm.cm) 씨백계수(㎶/K) 열전도도(W/cm.K)
TiAlN 1∼4 10 0.3
n-Si0.7Ge0.3 1∼8 -100∼-300 0.04
표 1을 참조하면, TiAlN 및 n-Si0.7Ge0.3의 전기 저항은 같은 범위에 있고, 씨백 계수는 n-Si0.7Ge0.3이 TiAlN보다 절대값이 훨씬 크며 음의 값을 가지고 있다. 열전도도는 n-Si0.7Ge0.3이 TiAlN보다 훨씬 낮음을 알 수 있다.
이러한 사실로부터 본 발명의 하부전극 콘택층(58)은 종래의 PRAM에서 하부전극 콘택층으로 사용된 TiAlN층보다 펠티어 효과는 훨씬 큰 반면, 열전도도는 훨씬 낮고, 전기 저항은 거의 같음을 알 수 있다.
따라서 본 발명의 하부전극 콘택층(58)을 포함하는 PRAM의 경우, 하부전극 콘택층이 TiAlN층일 때보다 펠티어 열이 크게 증가되므로, 펠티어 열이 증가된 만큼 리세트 전류를 낮출 수 있다. 이때, 하부전극 콘택층(58)의 사이즈는 변화하지 않으므로, 종래 기술에 의한 PRAM의 문제점으로 지적된 세트 저항은 증가하지 않게 된다.
도 7은 하부전극 콘택층(58)으로 TiAlN층이 사용된 종래의 PRAM(이하, 제1 PRAM)과 n형 SiGe층이 사용된 본 발명의 PRAM(이하, 제2 PRAM)에 동일한 리세트 전류를 인가한 후, 소정의 시간 후에 측정한 각 PRAM의 상전이층(60)의 온도 분포 시뮬레이션을 보여준다.
도 7에서 (a)도는 상기 제1 PRAM에 대한 측정 결과를 보여주고, (b)도는 상기 제2 PRAM에 대한 측정 결과를 보여준다.
도 7의 (a)도와 (b)도를 비교하면, 동일한 리세트 전류에서 하부전극 콘택층(58)에 가까운 상전이층(60)의 온도는 상기 제1 PRAM보다 상기 제2 PRAM에서 훨씬 높은 것을 알 수 있다.
이러한 시뮬레이션 결과는 상기 제2 PRAM의 리세트 전류를 상기 제1 PRAM의 리세트 전류보다 낮출 수 있음을 시사한다.
다음에는 본 발명의 다른 실시예에 PRAM에 대해 설명한다. 이 과정에서 도 4에 도시한 PRAM과 동일한 부분에 대한 설명은 생략한다. 본 발명의 다른 실시예에 의한 PRAM의 특징은 하부전극 콘택층이 넓게 평평하고, 상전이층의 하부가 층간 절연층으로 제한되어 T자형인데 있다. 즉 하부전극 콘택층과 상전이층의 접촉면이 층간 절연층에 의해서 제한되는 구조를 가진다.
구체적으로, 도 8에 도시한 본 발명의 다른 실시예에 의한 PRAM의 경우, 절연층(54)에 형성된 콘택홀(56)은 제1 하부전극 콘택층(59a)으로 채워져 있다. 제1 하부전극 콘택층(59a) 둘레에 스페이서가 더 구비될 수 있다. 절연층(54) 상에 제1 하부전극 콘택층(59a)의 노출된 부분, 곧 상부면을 덮는 제2 하부전극 콘택층(59a)이 존재한다. 제1 및 제2 하부전극 콘택층(59a, 59b)은 동일한 물질로 형성된 것이 바람직하나, 필요할 경우 다를 수 있다. 제1 및 제2 하부전극 콘택층(59a, 59b)을 이루는 물질은 도 4에 도시한 PRAM의 하부전극 콘택층(58)을 이루는 물질과 동일할 수 있다.
제조 과정에서 제1 및 제2 하부전극 콘택층(59a, 59b)은 한번의 공정으로 형성할 수도 있고, 제1 하부전극 콘택층(59a)을 먼저 형성한 후, 제2 하부전극 콘택층(59b)을 형성할 수도 있다.
계속해서, 제2 하부전극 콘택층(58) 상에 절연층(66)이 존재한다. 절연층(66)에 제2 하부전극 콘택층(58)의 소정 영역이 노출되는 콘택홀(68)이 존재한다. 절연층(66) 상에 콘택홀(68)을 채우는 상전이층(72)이 형성되어 있다. 상전이층(72)은 도 4의 PRAM에 포함된 상전이층(60)과 동일한 것이 바람직하나, 다를 수도 있다. 상전이층(72) 상에 상부전극(72)이 존재한다.
도 4 및 도 8에 도시한 본 발명의 PRAM에서 트랜지스터는 스위칭 소자의 한 예를 예시한 것이다. 따라서 상기 트랜지스터는 다른 스위칭 소자, 예를 들면 다이오드 형 스위칭 소자로 대체될 수도 있다.
다음에는 도 4에 도시한 본 발명의 PRAM의 동작 방법을 도 9를 참조하여 설명한다. 본 동작 방법과 관련해서 트랜지스터는 항상 온 상태이므로, 도 9에서는 편의 상 스위칭 소자, 예컨대 트랜지스터 또는 다이오드는 생략하였다.
<쓰기>
도 9의 (a)도에 도시한 바와 같이, 전체가 결정 상태인 상전이층(60)에 리세트 전류(Irs)를 소정의 시간 동안, 예컨대 수 나노초 동안 인가한다. 이때, 본 발명의 하부전극 콘택층(58)에서 종래에 비해 훨씬 큰 펠티어 열이 발생되기 때문에, 리세트 전류(Irs)는 종래의 리세트 전류(도 2의 제1 상전이 전류(I1))보다 작은 값이다. 예컨대, 16Mb PRAM의 경우, 종래에는 1.6mA정도의 리세트 전류가 필요한데, 본 발명에서 리세트 전류(Irs)는 1.6mA보다 작다. 또한, 64Mb PRAM의 경우, 종래에는 1.1mA 정도의 리세트 전류가 필요한데, 본 발명의 리세트 전류(Irs)는 1.1mA보다 작다. 더 높은 집적도에서도 본 발명의 리세트 전류(Irs)는 종래의 리세트 전류보다 작을 수 있다. 도 9에서 참조부호 h2는 리세트 전류(Irs)의 높이, 곧 세기를 나타내는데, 종래의 리세트 전류(I1, 도 2 참조)의 높이(h1)보다 낮다.
상전이층(60)에 리세트 전류(Irs)가 인가되면서 상전이층(60)의 하부전극 콘택층(58)과 접촉된 일부 영역은 순간적으로 상전이 온도 이상이 되어 도 9의 (b)도에 도시한 바와 같이 비정질 영역(80)으로 된다. 상전이층(60)의 상기 일부 영역이 비정질 영역(80)으로 되면서 상전이층(40c)의 전기적 저항은 높게 된다. 이와 같이 상전이층(60)의 상기 일부 영역이 비정질 영역(80)이 되었을 때, 도 4에 도시한 본 발명의 PRAM에 비트 데이트 1이 기록된 것으로 간주한다.
한편, 상전이층(60)의 상기 일부 영역이 결정 영역일 때, 본 발명의 PRAM에 비트 데이트 0이 기록된 것으로 간주한다.
도 9의 (b)도에 도시한 바와 같이 상전이층(60)에 비정질 영역(80)이 존재하는 상태에서 상전이층(60)에 리세트 전류(Irs)보다 작은 세기의 세트 전류(Is)를 인가한다. 그러나 세트 전류(Is)는 상기한 리세트 전류(Irs)보다 긴 시간 동안 인가한다.
이러한 세트 전류(Is)가 인가되면서 상전이층(60)의 비정질 영역(80)은 결정 상태로 되어 도 9의 (c)도에 도시한 바와 같이 상전이층(60)은 전체가 결정 상태가 된다. 도 9의 (c)도와 (a)도에서 상전이층(60)의 상태는 동일하다. 따라서 도 9의 (b)도에 도시한 상전이층(60)에 세트 전류(Is)를 인가하는 과정은 상전이층(60)에 기록된 비트 데이트 1을 소거하는 과정으로 볼 수도 있고, 상전이층(60)에 비트 데이트 0을 기록하는 과정으로 볼 수도 있다.
<읽기>
읽기는 상전이층(60)의 상이 바뀌지 않을 정도의 전류를 상전이층(60)에 인가하였을 때, 측정된 저항의 대소를 판단하여 상전이층(60)에 기록된 비트 데이터가 1인지 0인지를 판독한다. 따라서 읽기 과정에서 상전이층(60)에 인가되는 전류는 상기 리세트 전류(Irs)와 세트 전류(Is)보다 낮을 수 있다.
상술한 동작 방법은 도 8에 도시한 PRAM에도 동일하게 적용할 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 예들 들어 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 상술한 물질층외의 보다 큰 펠티어 효과를 나타낼 수 있는 다른 물질층으로 하부전극 콘택층(58)을 구성할 수도 있을 것이다. 이와 함께 상전이층(60)을 GST층외의 다른 물질층으로 대체하려는 시도를 할 수 있을 것이다. 또한, 리세트 전류와 세트 전류를 반대 방향으로 인가하는 동작 방법을 추구할 수도 있을 것이다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
상술한 바와 같이, 본 발명의 PRAM은 상전이층(60)의 밑면과 접촉되는 하부전극 콘택층(58)으로써 종래의 TiAlN보다 씨백 계수의 절대값이 크고, 음의 부호를 가지며, 열전도도는 낮고, 전기 저항은 비슷한 물질층을 사용한다. 이러한 물질층은 씨백 계수가 크기 때문에, 펠티어 열 발생량이 종래보다 훨씬 증가한다. 따라서 본 발명을 이용하면, 펠티어 열의 증가분 만큼 리세트 전류를 줄일 수 있다. 이러한 결과에 따라 트랜지스터의 허용 전류도 낮출 수 있으므로, 트랜지스터의 사이즈를 현재보다 더 줄일 수 있는데, 이는 PRAM의 집적도를 높이는 결과를 가져온다.
본 발명에 있어서, 리세트 전류의 감소는 펠티어 효과에 기인한 것으로 하부전극 콘택층(58)의 사이즈 감소와는 무관하다. 따라서 본 발명을 이용하면, 세트 저항의 증가 없이 PRAM의 집적도를 높일 수 있다.

Claims (24)

  1. 스위칭 소자;
    상기 스위칭 소자에 연결된 하부전극;
    상기 하부전극 상에 형성된 하부전극 콘택층;
    상기 하부전극 콘택층 상에 구비되고, 밑면의 일부 영역이 상기 하부전극 콘택층의 상부면과 접촉된 상전이층; 및
    상기 상전이층 상에 형성된 상부전극을 포함하되,
    상기 하부전극 콘택층은 씨백 계수가 -11~-3000(㎶/K)이고, 열전도도가 0.0001-0.29(W/cm.K)이며, 전기 저항이 1-10(mOhm.cm)인 물질층인 것을 특징으로 하는 PRAM.
  2. 제 1 항에 있어서, 상기 스위칭 소자는 트랜지스터형 또는 다이오드형인 것을 특징으로 하는 PRAM.
  3. 제 1 항에 있어서, 상기 하부전극 콘택층의 상단은 상기 상전이층으로 채워진 것을 특징으로 하는 PRAM.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서, 상기 하부전극 콘택층은 n형의 SiGe층, PbTe층, 폴리 실리콘층 및 코발트 실리콘층 중 어느 하나인 것을 특징 으로 하는 PRAM.
  5. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서, 상기 하부전극 콘택층은 Sb2Te3층, Bi2Te3층 GeTe층, PbTe층 및 SnTe층 중 어느 하나이거나 이들의 합금층인 것을 특징으로 하는 PRAM.
  6. 제 5 항에 있어서, 상기 합금층은 Sb, Te, Bi, Ge, Pb 및 Sn으로 이루어진 군 중에서 적어도 두 성분을 포함하는 것을 특징으로 하는 PRAM.
  7. 제 6 항에 있어서, 상기 합금층은 도핑 원소를 포함하는 것을 특징으로 하는 PRAM.
  8. 제 1 항에 있어서, 상기 상부전극은 TiN, TiAlN 또는 하부전극 콘택층과 동일한 것을 특징으로 하는 PRAM.
  9. 스위칭 소자;
    상기 스위칭 소자에 연결된 하부전극;
    상기 스위칭 소자와 상기 하부전극을 덮는 층간 절연층;
    상기 층간 절연층에 형성되어 있고, 상기 하부전극이 노출되는 콘택홀;
    상기 콘택홀을 채우는 제1 하부전극 콘택층;
    상기 층간 절연층 상에 형성되어 있고, 상기 제1 하부전극 콘택층의 노출된 부분을 덮는 제2 하부전극 콘택층;
    상기 제2 하부전극 콘택층 상에 형성되어 있고, 제2 하부전극 콘택층이 노출되는 콘택홀을 포함하는 절연층;
    상기 절연층의 상부면에 형성되어 있고, 상기 제2 하부전극 콘택층이 노출되는 콘택홀을 채우는 상전이층; 및
    상기 상전이층 상에 형성된 상부전극을 포함하되,
    상기 제1 및 제2 하부전극 콘택층은 씨백 계수가 -11~-3000(㎶/K)이고, 열전도도가 0.0001-0.29(W/cm.K)이며, 전기 저항이 1-10(mOhm.cm)인 물질층인 것을 특징으로 하는 PRAM.
  10. 제 9 항에 있어서, 상기 스위칭 소자는 트랜지스터형 또는 다이오드형인 것을 특징으로 하는 PRAM.
  11. 제 9 항에 있어서, 상기 제1 및 제2 하부전극 콘택층은 n형의 SiGe층, PbTe층, 폴리 실리콘층 및 코발트 실리콘층 중 어느 하나인 것을 특징으로 하는 PRAM.
  12. 제 9 항에 있어서, 상기 제1 및 제2 하부전극 콘택층은 Sb2Te3층, Bi2Te3층 GeTe층, PbTe층 및 SnTe층 중 어느 하나이거나 이들의 합금층인 것을 특징으로 하 는 PRAM.
  13. 제 12 항에 있어서, 상기 합금층은 Sb, Te, Bi, Ge, Pb 및 Sn으로 이루어진 군 중에서 적어도 두 성분을 포함하는 것을 특징으로 하는 PRAM.
  14. 제 13 항에 있어서, 상기 합금층은 도핑 원소를 포함하는 것을 특징으로 하는 PRAM.
  15. 제 9 항에 있어서, 상기 상부전극은 TiN, TiAlN 또는 상기 제1 및 제2 하부전극 콘택층과 동일한 것을 특징으로 하는 PRAM.
  16. 스위칭 소자; 상기 스위칭 소자에 연결된 하부전극; 상기 하부전극 상에 형성된 하부전극 콘택층; 상기 하부전극 콘택층 상에 구비되고, 밑면의 일부 영역이 상기 하부전극 콘택층의 상부면과 접촉된 상전이층; 및 상기 상전이층 상에 형성된 상부전극을 포함하되, 상기 하부전극 콘택층으로 씨백 계수가 -11~-3000(㎶/K)이고, 열전도도가 0.0001-0.29(W/cm.K)이며, 전기 저항이 1-10(mOhm.cm)인 물질층을 사용하는 PRAM의 동작 방법에 있어서,
    상기 상전이층과 상기 하부전극 콘택층을 통과하는 리세트 전류를 인가하여 상기 상전이층의 상기 하부전극 콘택층에 접촉된 부분을 비정질 상태로 바꾸는 것을 특징으로 하는 PRAM의 동작 방법.
  17. 제 16 항에 있어서, 상기 리세트 전류는 상기 하부전극 콘택층으로 상기 TiAlN이 사용될 때의 리세트 전류보다 작은 것을 특징으로 하는 PRAM의 동작 방법.
  18. 제 16 항에 있어서, 상기 스위칭 소자는 트랜지스터형 또는 다이오드형인 것을 특징으로 하는 PRAM의 동작방법.
  19. 제 16 항에 있어서, 상기 하부전극 콘택층의 상단은 상기 상전이층으로 채워진 것을 특징으로 하는 PRAM의 동작 방법.
  20. 제 16 항에 있어서, 상기 하부전극 콘택층은 SiGe층, PbTe층, 폴리 실리콘층 및 코발트 실리콘층 중 어느 하나인 것을 특징으로 하는 PRAM의 동작 방법.
  21. 제 16 항에 있어서, 상기 리세트 전류를 인가한 후, 상기 상전이층과 상기 하부전극 콘택층을 통과하는 세트 전류를 상기 리세트 전류보다 긴 시간 동안 인가하는 것을 특징으로 하는 PRAM의 동작 방법.
  22. 제 16 항에 있어서, 상기 하부전극 콘택층은 Sb2Te3층, Bi2Te3층 GeTe층, PbTe층 및 SnTe층 중 어느 하나이거나 이들의 합금층인 것을 특징으로 하는 PRAM의 동작 방법.
  23. 제 22 항에 있어서, 상기 합금층은 Sb, Te, Bi, Ge, Pb 및 Sn으로 이루어진 군 중에서 적어도 두 성분을 포함하는 것을 특징으로 하는 PRAM의 동작 방법.
  24. 제 23 항에 있어서, 상기 합금층은 도핑 원소를 포함하는 것을 특징으로 하는 PRAM의 동작 방법.
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