KR100858089B1 - 상변화 메모리 소자와 그 제조 및 동작 방법 - Google Patents

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Abstract

상변화 메모리 소자와 그 제조 및 동작 방법에 관해 개시되어 있다. 개시된 본 발명은 스위칭 소자와 이에 연결된 스토리지 노드를 포함하는 상변화 메모리 소자에 있어서, 상기 스토리지 노드는 상기 스위칭 소자에 연결된 하부전극 콘택, 상부전극, 상기 하부전극 콘택과 상기 상부전극 사이에 구비되고 상기 하부전극 콘택과 접촉된 직선 형태의 상변화 채널 및 상기 직선 형태의 상변화 채널의 상변화가 일어나는 구간을 덮는 절연층을 포함하고, 상기 상변화 채널의 상기 절연층으로 덮인 구간은 상기 하부전극 콘택에 직접 콘택되어 있고, 상기 상변화 채널은 상기 상부전극에 평행한 것을 특징으로 하는 상변화 메모리 소자를 제공한다.

Description

상변화 메모리 소자와 그 제조 및 동작 방법{Phase change memory device and methods of manufacturing and operating the same}
도 1은 일반적인 상변화 메모리 소자의 단면도이다.
도 2는 본 발명의 제1 실시예에 의한 상변화 메모리 소자의 스토리지 노드에 대한 평면도이다.
도 3은 도 2를 3-3'방향으로 절개한 단면도이다.
도 4는 도 2를 4-4'방향으로 절개한 또는 도 3을 4-4'방향으로 절개한 단면도이다.
도 5는 본 발명의 제2 실시예에 의한 상변화 메모리 소자의 단면도이다.
도 6은 도 5를 6-6'방향으로 절개한 단면도이다.
도 7은 본 발명의 제3 실시예에 의한 상변화 메모리 소자의 단면도이다.
도 8은 도 7을 8-8'방향으로 절개한 단면도이다.
도 9는 본 발명의 제4 실시예에 의한 상변화 메모리 소자의 단면도이다.
도 10은 도 9를 10-10'방향으로 절개한 단면도이다.
도 11은 본 발명의 제4 실시예에 의한 상변화 메모리 소자에서 상부전극과 상변화층이 직접 접촉된 경우를 나타낸 단면도이다.
도 12는 도 11을 12-12'방향으로 절개한 단면도이다.
도 13 내지 도 18은 본 발명의 제1 실시예에 의한 상변화 메모리 소자의 제조 방법을 단계별로 나타낸 단면도들이다.
도 19 내지 도 도 23은 본 발명의 제2 실시예에 의한 상변화 메모리 소자의 제조 방법을 단계별로 나타낸 단면도들이다.
도 24 내지 도 26은 본 발명의 제3 실시예에 의한 상변화 메모리 소자의 제조 방법을 단계별로 나타낸 단면도들이다.
도 27 내지 도 29는 각각 본 발명의 실시예에 의한 상변화 메모리 소자의 동작 방법 중 쓰기, 읽기 및 소거 동작을 나타낸 블록도들이다.
*도면의 주요부분에 대한 부호의 설명*
40:기판 42:게이트
44:소스 46:드레인
48, 62:층간 절연층 50:콘택홀
52:도전성 플러그 60:하부전극
62:층간 절연층 64:하부전극 콘택
66, 82:절연층 66a, 66b:제1 및 제2 측면
68, 78:상변화층 68a, 78a:제1 상변화층
68b, 78b:제2 상변화층 70:상부전극
80:열 차폐층 80a:열 차폐층의 확장된 일부
90, 94:제1 및 제2 절연층 92, 96:제1 및 제2 상변화층
92a:제1 상변화층(92) 중 제1 절연층(90) 사이에 형성된 부분
92b:제1 상변화층(92) 중 절연층(94) 둘레에 형성된 부분
98:상부전극 100:스페이서 절연층
100a:스페이서
A1, A2, A3:상변화 되는 부분 H1:제1 상변화층(68a)의 높이
h:비어홀 t1:제2 상변화층(68b)의 두께
t2:절연층(66)의 두께 W:제1 상변화층의 폭
W1, W22:하부전극 콘택층(64)의 직경
W11:하부전극 콘택의 노출된 부분의 직경
1. 발명의 분야
본 발명은 반도체 메모리 소자에 관한 것으로써, 보다 자세하게는 상변화 메모리 소자와 그 제조 및 동작 방법에 관한 것이다.
2. 관련기술의 설명
상변화 메모리 소자는 일반적으로 도 1에 도시된 바와 같이 트랜지스터(T)와 이에 연결된 스토리지 노드(8)를 포함한다. 스토리지 노드(8)는 데이터가 기록되는 부분으로써, 하부전극(10), 하부전극 콘택층(14), 상변화층(16) 및 상부전극(18)을 포함한다. 하부전극 콘택층(14)은 하부전극(10)보다 직경이 작고 하부전극(10)과 상변화층(16)을 연결한다. 하부전극(10)과 하부전극 콘택층(14)은 층간 절연층(12) 으로 감싸여 있다. 상변화층(16)의 하부전극 콘택층(14)에 접촉된 부분(20)은 데이터 기록을 위해 상변화 메모리 소자에 인가되는 리세트 전류(reset current)에 의해 상(phase)이 결정에서 비정질(amorphous)로 변화되는 부분이다. 또한 비정질이 된 상기 접촉된 부분(20)은 소거(erase)를 위해 인가되는 세트 전류(set current)에 의해 원래의 결정이 된다. 세트 전류는 리세트 전류보다 작다.
이와 같은 상변화 메모리 소자는 플래시 메모리 소자와 같은 불휘발성 메모리이면서 DRAM과 같이 쓰기, 읽기 및 소거가 자유롭다. 따라서 상변화 메모리 소자는 자기 메모리 소자(MRAM), 저항성 메모리 소자(RRAM)등과 함께 차세대 메모리 소자로 주목을 받고 있다.
한편, 상변화 메모리 소자의 집적도가 높아지면, 트랜지스터의 사이즈는 작아진다. 트랜지스터의 사이즈가 작아지면, 트랜지스터가 수용할 수 있는 최대 전류치가 작아진다. 그러므로 상변화 메모리 소자에서 리세트 전류는 트랜지스터의 최대 전류치보다 작은 것이 바람직하다.
그런데 상변화 메모리 소자에서 상변화층(16)의 하부전극 콘택층(14)에 접촉된 부분(20)은 하부전극 콘택층(14)의 상단에서 발생되는 주울열에 의해 비정질로 변화된다. 상기 주울열은 상기 리세트 전류에 의해 발생된다. 그러므로 상변화 메모리 소자의 고접적화에 의해 트랜지스터가 사이즈가 작아질 경우, 리세트 전류는 사이즈가 작아진 트랜지스터가 수용할 수 있는 최대 전류 이하가 되어야 한다.
그러나 리세트 전류가 사이즈가 작아진 트랜지스터가 수용할 수 있는 최대 전류 이하가 되면, 하부전극 콘택층(14)의 상단에 상기 접촉된 부분(20)을 비정질 로 변화시킬 수 있는 주울열이 충분히 발생되지 않는다.
그러므로 상변화 메모리 소자의 고집적화에 의해 낮아진 리세트 전류에 의해서도 상기 접촉된 부분(20)이 충분히 비정질로 변화될 수 있을 만큼 주울열을 발생시킬 수 있는 여러 방법이 소개되고 있는데, 하부전극 콘택층(14)의 폭을 줄여 전류 밀도를 높이는 방법도 그 중의 한 방법이다.
본 발명이 이루고자 하는 기술적 과제는 리세트 전류를 낮출 수 있고 집적도를 높일 수 있는 상변화 메모리 소자를 제공함에 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 이러한 상변화 메모리 소자의 제조 방법을 제공함에 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 그러한 상변화 메모리 소자의 동작 방법을 제공함에 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 스위칭 소자와 이에 연결된 스토리지 노드를 포함하는 상변화 메모리 소자에 있어서, 상기 스토리지 노드는 상기 스위칭 소자에 연결된 하부전극콘택, 상부전극, 상기 하부전극콘택과 상기 상부전극 사이에 구비되고 상기 하부전극콘택과 접촉된 1차원 상변화 채널 및 상기 1차원 상변화 채널의 일부 구간을 덮는 절연층을 포함하는 것을 특징으로 하는 상변화 메모리 소자를 제공한다.
상기 1차원 상변화 채널은 상기 하부전극콘택의 직경과 동일한 폭을 갖는 상 변화층일 수 있다.
상기 상부전극과 상기 절연층 사이에 상기 1차원 상변화 채널의 상기 절연층으로 덮이지 않은 부분을 덮는 도전성 물질층이 구비될 수 있다.
상기 도전성 물질층은 상변화층 또는 상기 상부전극이 확장된 부분일 수 있다.
상기 1차원 상변화 채널은 상기 하부전극콘택의 직경보다 작은 폭을 갖는 상변화층 또는 나노 와이어일 수 있다.
상기 절연층 상에 열 차폐층이 더 구비될 수 있다. 이때, 상기 열 차폐층은 상기 1차원 상변화 채널과 접촉될 수 있다.
상기 1차원 상변화 채널의 일단은 상기 하부전극콘택에 접촉되고, 타단은 하부전극 콘택으로부터 이격될 수 있다.
상기 절연층은 상기 상부전극과 접촉될 수 있다. 이 경우에 상기 상부전극과 상기 1차원 상변화 채널 사이에 도전성 물질층이 더 구비될 수 있다. 이때, 상기 도전성 물질층은 상변화층 또는 상부전극의 확장된 부분일 수 있다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명은 기판에 스위칭 소자를 형성하는 단계, 상기 기판 상에 상기 스위칭 소자를 덮는 층간 절연층을 형성하는 단계, 상기 층간 절연층에 상기 스위칭 소자에 연결되고 상부면이 노출되는 연결수단을 형성하는 단계, 상기 층간 절연층 상에 상기 연결수단의 상부면과 접촉되고 일부가 노출되는 1차원 상변화 채널을 형성하는 단계 및 상기 1차원 상변화 채널의 노출된 부분과 접촉되는 도전성 물질층을 형성하는 단계를 포함하는 것을 특징으로 하는 상변화 메모리 소자의 제조 방법을 제공한다.
상기 1차원의 상변화 채널의 폭은 상기 연결수단의 직경과 동일하거나 작을 수 있다.
상기 도전성 물질층을 형성하는 단계는 상기 1차원 상변화 채널의 노출된 부분과 접촉되는 상변화층을 형성하는 단계 및 상기 상변화층 상에 상부전극을 형성하는 단계를 더 포함할 수 있다.
상기 도전성 물질층은 상부전극일 수 있다.
본 발명의 실시예에 의하면, 상기 1차원 상변화 채널을 형성하는 단계는 상기 층간 절연층의 일부 영역 상에 제1 절연층을 형성하는 단계, 상기 제1 절연층의 일부를 제거하여 상기 연결수단의 상부면을 노출시키는 단계, 상기 제1 절연층 둘레의 상기 층간 절연층 상에 및 상기 노출된 상부면 상에 제1 상변화층을 형성하는 단계 및 상기 제1 절연층 상에 상기 제1 상변화층의 상기 노출된 상부면 상에 형성된 부분을 덮는 제2 절연층을 형성하는 단계를 더 포함할 수 있다.
상기 제1 상변화층 상에 상기 제2 절연층을 덮는 상기 도전성 물질층을 형성할 수 있다. 상기 도전성 물질층은 상부전극 또는 순차적으로 적층된 제2 상변화층 및 상부전극일 수 있다.
상기 제1 상변화층을 형성하기 전에, 상기 상부면의 노출된 부분의 폭을 줄일 수 있다. 상기 상부면의 노출된 부분의 폭은 상기 상부면에 인접한 상기 제1 절연층의 측면에 스페이서를 형성하여 줄일 수 있다.
상기 제2 절연층 상에 열 차폐층을 더 형성할 수 있다. 이때, 상기 열 차폐 층은 상기 제1 상변화층의 일부 영역으로 확장할 수 있다.
상기 제1 절연층은 이분할 수 있다. 또는 상기 제1 절연층은 상기 상부면 위에서 상기 상부면에서 멀어지는 방향으로 제거할 수 있다.
본 발명의 다른 실시예에 의하면, 상기 1차원 상변화 채널을 형성하는 단계는 상기 층간 절연층 상에 상기 연결수단의 상부면에 접촉되고 상기 상부면과 접촉되는 부분은 적어도 직선인 상변화층 패턴을 형성하는 단계 및 상기 상변화층 패턴의 상기 상부면에 접촉된 부분을 절연층으로 덮는 단계를 포함할 수 있다.
상기 절연층 상에 열 차폐층을 더 형성할 수 있다.
상기 상변화층 패턴의 상기 상부면과 접촉된 부분의 폭은 상기 상부면의 직경과 같거나 작을 수 있다.
상기 상변화층 패턴의 일단은 상기 상부면 상에 위치하고 타단은 상기 상부면으로부터 이격되도록 형성할 수 있다.
상기 도전성 물질층은 상부전극 또는 순차적으로 적층된 상변화층 및 상부전극일 수 있다.
상기 또 다른 기술적 과제를 달성하기 위하여, 본 발명은 스위칭 소자 및 이에 연결된 스토리지 노드를 포함하는 상변화 메모리 소자의 동작 방법에 있어서, 상기 스위칭 소자를 온 상태로 유지하는 단계, 상기 스토리지 노드에 동작 전압을 인가하는 단계를 포함하되, 상기 스토리지 노드는 상기 기술적 과제를 달성하기 위하여 제공한 상변화 메모리 소자의 것과 동일한 것을 특징으로 하는 상변화 메모리 소자의 동작 방법을 제공한다.
이러한 동작 방법에서 상기 동작 전압은 쓰기 전압, 읽기 전압 또는 소거 전압일 수 있다.
상기 동작 전압이 읽기 전압일 때, 상기 동작 전압의 인가에 따른 전류를 측정하는 단계 및 상기 측정된 전류를 기준 전류와 비교하여 데이터를 읽는 단계를 더 포함할 수 있다.
상기 동작 전압이 쓰기 전압일 때, 상기 스토리지 노드에 제1 쓰기 전압을 인가하여 제1 데이터를 기록하는 단계, 상기 제1 데이터를 소거하는 단계 및 상기 스토리지 노드에 상기 제1 쓰기 전압보다 큰 제2 쓰기 전압을 인가하여 제2 데이터를 기록하는 단계를 더 포함할 수 있다. 이때, 상기 제1 및 제2 데이터는 각각 적어도 2비트 데이터일 수 있다.
이러한 본 발명을 이용하면, 상변화 메모리 소자의 리세트 전류를 줄일 수 있다. 그러므로 본 발명의 상변화 메모리 소자의 집적도를 도 1에 도시한 상변화 메모리 소자의 집적도보다 높일 수 있다. 또한 상변화 영역이 1차원 채널로 한정되는 바, 리세트 전류와 상변화 되는 영역의 길이사이에 비례성이 있고, 따라서 상변화 영역의 길이를 조절함으로써, 멀티 비트를 기록할 수도 있다.
이하, 본 발명의 실시예에 의한 상변화 메모리 소자와 그 제조 및 동작 방법을 첨부된 도면들을 참조하여 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다.
먼저, 본 발명의 실시예에 의한 상변화 메모리 소자에 대해 설명한다. 하기 설명과 관련된 도면들에서 트랜지스터는 편의상 도시하지 않았다. 하기 설명은 주 로 스토리지 노드에 집중된다. 본 발명의 상변화 메모리 소자에서 트랜지스터와 스토리지 노드의 연결 관계는 도 1에 도시된 바와 같이 일반적일 수 있다.
<제1 실시예>
도 2는 본 발명의 제1 실시예에 의한 상변화 메모리 소자(이하, 제1 메모리 소자)의 스토리지 노드에 대한 평면도이다.
도 2에서 참조번호 70은 상부전극을 나타낸다. 그리고 참조번호 66, 64 및 60은 각각 절연층, 하부전극 콘택층 및 하부전극을 나타낸다.
도 2의 3-3'방향으로 절개한 단면을 보이는 도 3과 도 2를 4-4' 방향으로 절개한 단면 혹은 도 3을 4-4'방향으로 절개한 단면을 보이는 도 4를 함께 참조하면, 상기 제1 메모리 소자의 스토리지 노드는 트랜지스터를 덮는 층간 절연층(미도시) 상에 하부전극(60)이 존재한다. 상기 층간 절연층은 하부전극(60)과 상기 트랜지스터를 연결하는 수단, 예를 들면 도전성 플러그를 포함할 수 있다. 상기 층간 절연층 상에 하부전극(60)을 감싸고 하부전극(60)의 상부면이 노출되는 홀(h)을 포함하는 층간 절연층(62)이 존재한다. 홀(h)은 하부전극 콘택층(64)으로 채워져 있다. 하부전극(60)의 재질과 하부전극 콘택층(64)의 재질은 다를 수 있다. 층간 절연층(62) 상에 직선 라인 형태로 제1 상변화층(68a)이 존재한다. 제1 상변화층(68a)은G-S-T층, 예컨대 Ga2Sb2Te5층일 수 있다. 그러나 제1 상변화층(68a)은 G-S-T층외에 다른 상변화 물질층일 수 있다. 제1 상변화층(68a)은 하부전극 콘택층(64)을 가로질러 형성되어 있다. 제1 상변화층(68a)은 하부전극 콘택층(64)과 접촉된다. 제1 상변화층(68a)의 폭(W)은 하부전극 콘택층(64)의 직경(W1)보다 작을 수 있다. 그러 나 후술한 바와 같이 제1 상변화층(68a)의 높이(H1)가 도 4에 도시한 것보다 낮을 때, 제1 상변화층(68a)의 폭(W)과 하부전극 콘택층(64)의 직경(W1)은 같을 수도 있다. 상기 제1 메모리 소자의 동작 과정에서 상변화가 일어나는 부분은 도 3에 도시한 바와 같이 제1 상변화층(68a)의 하부전극 콘택층(64)에 인접한 제1 및 제2 부분(A1, A2)이다. 그러므로 제1 상변화층(68a)은 상변화가 일어나는 1차원 채널로 볼 수 있다.
이와 같이 제1 상변화층(68a)은 1차원 상변화 채널인 바, 리세트 전류와 상변화가 일어나는 제1 및 제2 부분(A1, A2)의 길이는 비례관계에 있을 수 있다. 곧, 리세트 전류에 비례해서 제1 및 제2 부분(A1, A2)의 길이는 변할 수 있다. 이에 따른 동작 방법은 후술한다.
계속해서, 층간 절연층(62) 상에 제1 상변화층(68a)의 일부를 덮는 절연층(66)이 존재한다. 절연층(66)은 제1 상변화층(68a) 중에서 하부전극 콘택층(64)과 접촉된 부분과 이 부분에 인접한 부분을 덮는다. 제1 상변화층(68a)의 나머지 부분은 노출되어 있다. 층간 절연층(62) 상에 절연층(66)과 제1 상변화층(68a)의 노출된 부분을 덮는 제2 상변화층(68b)이 존재한다. 제2 상변화층(68b)의 두께(t1)는 절연층(66)의 두께(t2)보다 두껍다. 제2 상변화층(68b)의 재질은 제1 상변화층(68a)과 동일할 수 있으나, 다를 수 있다. 예를 들면, 제1 및 제2 상변화층(68a, 68b)을 포함하는 상변화층(68)이 GST층일 수 있으나, 제1 상변화층(68a)은 GST층, 제2 상변화층(68b)은 GST층외의 다른 상변화물질층일 수도 있다. 또한 제2 상변화층(68b)은 상변화 물질층이 아닌 일반 도전층일 수도 있다. 제2 상변화층(68b) 상 에 상부전극(70)이 존재한다. 상부전극(70)과 제2 상변화층(68b) 사이에 양자의 부착력을 높이기 위한 부착층과 상부전극(70)에서 아래로 불순물의 확산을 방지하기 위한 확산 장벽층이 순차적으로 더 구비될 수 있다.
<제2 실시예>
상기한 제1 메모리 소자와 다른 부분만 설명한다.
도 5와 함께 도 5를 6-6'방향으로 절개한 단면을 보이는 도 6을 참조하면, 절연층(66) 상에 열 차폐층(80)이 존재한다. 열 차폐층(80)은 절연층(66)의 상부면을 덮고, 도 6에서 볼 수 있듯이 제1 상변화층(68a)과 평행한 제2 측면(66b)을 덮고 있다. 곧, 열 차폐층(80)은 도 5에 도시한 바와 같이 절연층(66)의 표면 중에서 제1 상변화층(68a)에 수직한 방향의 제1 측면(66a)을 제외한 나머지 표면을 덮고 있다. 그러나 도 5에서 점선으로 나타낸 바와 같이 열 차폐층(80)의 확장된 일부(80a)가 절연층(66)의 제1 측면(66a)을 덮을 수도 있다.
<제3 실시예>
제1 상변화층(68a)이 주어진 한 방향에만 존재하는데 특징이 있다.
도 7과 함께 도 7을 8-8'방향으로 절개한 단면을 보이는 도 8을 참조하면,
층간 절연층(62) 상에 제1 상변화층(78a)이 존재한다. 제1 상변화층(78a)은 직선 라인 형태이고, 일단이 하부전극 콘택층(64)에 접촉되어 있고, 타단은 상기 일단과 반대되는 방향으로 확장되어 있다. 제1 상변화층(78a)은 제1 실시예의 제1 상변화층(68a)과 동일할 수 있다. 층간 절연층(62) 상에 제1 상변화층(78a)의 일부를 덮는 절연층(82)이 존재한다. 절연층(82)은 제1 상변화층(78a)의 상기 일단을 덮고 하부전극 콘택층(64)을 지나 제1 상변화층(78a)의 상기 타단 방향으로 좀 더 확장되어 있다. 제1 상변화층(78a)의 상기 타단과 그에 인접한 부분은 노출되어 있다. 상변화 메모리 소자의 동작 중 제1 상변화층(78a)에서 상변화가 일어나는 부분은 하부전극 콘택층(64)에 인접하고 절연층(82)으로 덮인 부분(A3)이다. 절연층(82) 상에 제1 상변화층(78a)의 노출된 부분을 덮는 제2 상변화층(78b)이 존재한다. 상변화층(78)은 제1 및 제2 상변화층(78a, 78b)을 포함한다. 제2 상변화층(78b)은 제1 실시예의 제2 상변화층(68b)과 동일한 특성을 가질 수 있다.
<제4 실시예>
절연층(66 또는 82)의 상부면에 상변화층이 존재하지 않고, 절연층(66 또는 82)의 상부면은 바로 상부전극과 접촉되어 있는데 특징이 있다.
구체적으로, 도 9는 상술한 제3 실시예에 의한 상변화 메모리 소자의 스토리지 노드(도 7)에서 제2 상변화층(78b)의 절연층(82) 상부면 상에 형성된 부분이 제거되고 상부전극(70)이 절연층(82)의 상부면과 직접 접촉된 것을 보여준다.
도 10은 상술한 제1 실시예에 의한 상변화 메모리 소자의 스토리지 노드(도 3)에서 제2 상변화층(68b)의 절연층(66) 상부면 상에 형성된 부분이 제거되고 상부전극(70)이 절연층(66)의 상부면과 직접 접촉된 것을 보여준다.
한편, 상기 제4 실시예에서 상부전극(70)이 직접 1차원 채널인 제1 상변화층(68a)에 접촉될 수도 있다. 도 11 및 도 12는 이 경우를 예시한다.
구체적으로, 도 11은 상기 제3 실시예에서 제2 상변화층(78b)이 제거되고 상부전극(70)이 절연층(82)의 상부면과, 절연층(82)의 제1 상변화층(78a)에 접한 측 면과, 층간 절연층(62)의 상부면 중에서 절연층(82) 및 제1 상변화층(78a)이 형성된 부분을 제외한 나머지 부분과, 제1 상변화층(78a)의 타단과 직접 접촉된 경우를 보여준다.
도 12는 상기 제1 실시예에서 제2 상변화층(68b)이 제거되고 상부전극(70)이 절연층(66)의 상부면 및 측면과, 층간 절연층(62)의 상부면 중에서 절연층(66) 및 제1 상변화층(68a)이 형성된 부분을 제외한 나머지 부분과, 제1 상변화층(68a)의 양단과 접촉된 경우를 보여준다.
다음에는 본 발명의 실시예에 의한 상변화 메모리 소자의 제조 방법을 설명한다.
<제1 실시예>
도 13을 참조하면, 기판(40) 상에 게이트(42)를 형성한다. 게이트(42)는 순차적으로 적층된 게이트 절연막 및 게이트 전극을 포함한다. 상기 게이트 전극의 측면에 게이트 스페이서를 형성할 수 있다. 이러한 게이트(42)를 마스크로 하여 기판(40)에 불순물을 주어진 깊이로 도핑하여 제1 및 제2 불순물 영역(44, 46)을 형성한다. 기판(40)이 불순물 도핑 반도체 기판일 경우, 제1 및 제2 불순물 영역(44, 46)을 형성하기 위해 주입된 상기 불순물은 기판(40)에 도핑된 불순물과 반대되는 타입이다. 제1 및 제2 불순물 영역(44, 46) 중 어느 하나는 소스이고, 나머지는 드레인이다. 기판(40), 게이트(42), 제1 및 제2 불순물 영역(44, 46)은 전계 효과 트랜지스터를 구성한다. 기판(40) 상에 게이트(42)와 제1 및 제2 불순물 영역(44, 46)을 덮는 층간 절연층(48)을 형성한다. 층간 절연층(48)에 제1 불순물 영역(44) 이 노출되는 콘택홀(50)을 형성한다. 콘택홀(50)은 도전성 플러그(52)로 채운다. 층간 절연층(48) 상에 도전성 플러그(52)의 상부면을 덮는 하부전극(60)을 형성한다. 층간 절연층(48) 상에 하부전극(60)을 덮는 층간 절연층(62)을 형성한다. 층간 절연층(62)은, 예를 들면 실리콘 산화물층일 수 있다. 층간 절연층(62)에 하부전극(60)의 상부면이 노출되는 비어홀(h)을 형성한다. 비어홀(h)은 하부전극 콘택층(64)으로 채운다. 하부전극 콘택층(64)은 하부전극(60)과 다른 물질로 형성할 수 있다. 하부전극 콘택층(64)과 하부전극(60)은 동일한 사이즈로 형성할 수도 있다.
한편, 도 14 이하에서 편의 상 층간 절연층(62)과 하부전극(60) 밑에 구비된 부재들은 도시하지 않았다. 또한, 도 14 이하에서 (a)도는 (b)도를 A-A'방향으로 절개한 단면도이고, (b)도는 (a)도의 평면도이다. 또한, 도 14 이하에 도시된 평면도에서 하부전극 콘택층(64)은 원형으로 도시하였으나, 이외의 다른 기하학적 형태일 수 있다. 예를 들면 하부전극 콘택층(64)은 사각형, 삼각형, 타원형 등일 수 있다.
도 14를 참조하면, 층간 절연층(62) 상에 하부전극 콘택층(64)의 상부면을 덮는 제1 절연층(90)을 형성한다. 제1 절연층(90)은 층간 절연층(62)과 동일한 물질로 형성할 수 있다. 제1 절연층(90)은 제1 방향으로 층간 절연층(62)의 상부면 전체에 형성하고, 상기 제1 방향에 수직한 제2 방향으로는 층간 절연층(62)의 상부면의 일부에만 형성한다. 상기 제1 방향은 (b)도를 절개하는 방향과 동일할 수 있다. 따라서 제1 절연층(90)의 상기 제1 방향의 폭은 층간 절연층(62)의 폭과 동일하다. 그러나 제1 절연층(90)의 상기 제2 방향의 폭은 층간 절연층(62)의 폭보다 좁다. 이에 따라 제1 절연층(90)이 형성된 후, 층간 절연층(62)의 상부면의 일부는 노출된다.
도 15를 참조하면, 제1 절연층(90) 중에서 제2 방향을 따라 하부전극 콘택층(64)을 가로지르는 부분을 제거한다. 이 결과, 제1 절연층(90)은 두 부분으로 분리되고 하부전극 콘택층(64)의 상부면이 노출되며, 하부전극 콘택층(64)에서 상기 제1 방향에 수직한 방향으로 하부전극 콘택층(64)과 같은 폭으로 층간 절연층(62)이 노출된다.
도 16을 참조하면, 층간 절연층(62) 상에 제1 절연층(90)과 하부전극 콘택층(64)의 상부면을 덮는 제1 상변화층(92)을 형성한다. 제1 상변화층(92)은 G-S-T층으로 형성할 수 있으나, 다른 상변화 물질층으로 형성할 수도 있다. 상기 G-S-T층은, 예를 들면 Ge2Sb2Te5층일 수 있다. 이후, 제1 상변화층(92)의 상부면을 제1 절연층(90)이 노출될 때까지 평탄화한다. 상기 평탄화는, 예를 들면 화학 기계적 연마(Chemical Mechanical Polishing)를 이용하여 수행할 수 있다. 상기 평탄화 결과, 층간 절연층(62)의 상기 노출된 부분과 하부전극 콘택층(64)의 상부면은 제1 절연층(90)과 같은 높이로 제1 상변화층(92)으로 덮인다.
도 17을 참조하면, 제1 상변화층(92) 중 제1 절연층(90) 사이에 형성된 부분(92a)을 덮는 제2 절연층(94)을 제1 절연층(90) 상에 형성한다. 제2 절연층(94)은 제1 절연층(90)의 상부면 전체에 형성한다. 제2 절연층(94)이 형성되면서 제1 상변화층(92)의 제1 절연층(90) 사이에 형성된 부분(92a)은 1차원 상변화 채널이 된다.
한편, 제1 상변화층(92)을 형성하는 과정에서 제1 절연층(90) 사이에 형성된 부분(92a) 중 하부전극 콘택층(64)에 인접한 어느 한 부분에만 상변화층을 형성하고 나머지 부분은 제2 절연층(94)으로 채울 수 있다. 이렇게 하면, 도 18에 도시한 결과는 도 7에 도시한 스토리지 노드가 된다.
도 18을 참조하면, 제1 상변화층(92)의 제2 절연층(94) 둘레에 형성된 부분(92b) 상에 제2 절연층(94)을 덮는 제2 상변화층(96)을 형성한다. 이어서 제2 상변화층(96) 상에 상부전극(98)을 형성한다. 제2 상변화층(96)은 제1 상변화층(92)과 동일할 수 있으나, 다른 상변화 물질층일 수 있다. 또한 제2 상변화층(96) 대신에 도전층을 형성할 수도 있다.
상술한 제조 방법에서 1차원 상변화 채널인 제1 상변화층(92)의 제1 절연층(90) 사이에 형성된 부분(92a)의 폭을 하부전극 콘택층(64)의 직경과 동일하다는 사실만 제외하면, 제1 절연층(90)과 제2 절연층(94)의 제1 방향 폭을 줄일 경우, 제1 절연층(90)과 제2 절연층(94)의 도 18에서 노출된 측면은 제1 및 제2 상변화층(92, 96)으로 덮이게 되어 노출되지 않는 바, 도 18의 결과는 사실 도 3에 도시한 결과와 같게 된다.
또한, 도 17의 제2 절연층(94)을 형성하는 과정에서 제2 절연층(94) 상에 열 차폐층을 형성할 경우, 도 18의 결과는 도 5의 스토리지 노드를 얻을 수 있다.
<제2 실시예>
제1 실시예에서 1차원 상변화 채널의 폭을 하부전극 콘택층(64)의 직경보다 좁게 형성하는데 특징이 있다. 그리고 스토리지 노드의 각 구성의 기하학적 모양은 제1 실시예와 크게 다르지 않다. 이에 따라 이하에서는 제조 공정 각 단계의 입체도는 도시하지 않았다. 그리고 도 15에 도시한 결과물을 얻기까지 제1 실시예를 따른다.
이어서, 도 19에 도시한 바와 같이 층간 절연층(62) 상에 제1 절연층(90)과 하부전극 콘택층(64)을 덮는 스페이서 절연층(100)을 형성한다. 스페이서 절연층(100)은, 예를 들면 실리콘 산화물층일 수 있다. 스페이서 절연층(100)은 제1 절연층(90) 사이의 하부전극 콘택층(64)이 노출된 채널 영역을 완전히 채우도록 형성하지 않는다. 이렇게 해서, 스페이서 절연층(100)이 형성된 후에도 제1 절연층(90)과 상기 채널 영역 사이의 단차 윤곽은 남게 된다. 스페이서 절연층(100)의 상부면을 이방성 식각한다. 상기 이방성 식각의 특성에 의해 도 20에 도시한 바와 같이 하부전극 콘택층(64)에 접한 제1 절연층(90)의 측면을 덮는 스페이서(100a)가 상기 채널영역 상에 형성되고 스페이서 절연층(100)의 나머지는 제거된다. 스페이서(100a)의 형성으로 하부전극 콘택층(64)의 상부면의 노출된 부분의 직경(W11)은 하부전극 콘택층(64)의 직경(W22)보다 작게 된다. 도 20의 (a)도는 평면도인 (b)도를 A-A'방향으로 절개한 단면이다.
도 21을 참조하면, 층간 절연층(62) 상에 스페이서(100a) 사이의 채우는, 따라서 하부전극 콘택층(64)의 상기 노출된 부분과 스페이서(100a) 표면을 덮는, 제1 상변화층(102)을 형성한다. 제1 상변화층(102)은 제1 절연층(90)과 동일한 두께로 형성할 수 있다.
도 22를 참조하면, 제1 절연층(90)의 상부면에 절연층(104)을 형성한다. 절 연층(104)은 채널 영역(C1)(도 20의 (b)도 참조)을 덮도록 형성할 수 있다. 이와 같은 절연층(104)이 형성됨으로써 채널영역(C1)의 스페이서(100a) 사이를 채우는 제1 상변화층(102)은 1차원 상변화 채널층이 된다.
도 23에서 (b)도는 (a)도를 A-A'방향으로 절개한 단면을 보여준다.
도 23의 (a)와 (b) 도를 참조하면, 제1 상변화층(102) 상에 절연층(104)을 덮는 제2 상변화층(106)을 형성한다. 제2 상변화층(106) 상에 상부전극(108)을 형성한다. 제1 및 제2 상변화층(102, 106)은 동일한 상변화 물질층으로 형성할 수 있으나, 다른 상변화 물질층으로 형성할 수도 있다. 또한, 제2 상변화층(106)은 도전층으로 대체할 수도 있고, 상부전극(108)으로 대체할 수도 있다.
<제3 실시예>
하부전극 콘택층(64)을 형성할 때까지는 제1 실시예를 따른다. 각 도에서 (b)도는 (a)도를 A-A'방향으로 절개한 단면도이다.
도 24를 참조하면, 층간 절연층(62) 상에 하부전극 콘택층(64)을 가로지르는 상변화 수단(110)을 형성한다. 상변화 수단(110)은 하부전극 콘택층(64)과 접촉된다. 상변화 수단(110)은 하부전극 콘택층(64)의 직경보다 폭이 좁은 상변화층 또는 상변화 특성을 갖는 나노 와이어일 수 있다.
도 25를 참조하면, 층간 절연층(62)의 주어진 영역 상에 상변화 수단(110)의 소정 구간을 덮고 하부전극 콘택층(64)의 노출된 부분을 덮는 절연층(112)을 형성한다. 절연층(112)은, 예를 들면 실리콘 산화물층일 수 있다. 절연층(112)은 상변화 수단(110)의 하부전극 콘택층(64)의 상부면을 지나는 구간을 포함하고, 하부전 극 콘택층(64)으로부터 떨어진 구간도 포함할 수 있다.
도 26을 참조하면, 층간 절연층(62) 상에 절연층(112)을 덮고 상변화 수단(110)의 절연층(112)에 의해 덮이지 않은 부분을 덮는 상변화층(114)을 형성한다. 상변화층(114) 상에 상부전극(116)을 형성한다. 상변화층(114)은 G-S-T층일 수 있고, 이와 다른 상변화층일 수 있다.
다음에는 본 발명의 실시예에 의한 상변화 메모리 소자의 동작 방법을 설명한다.
<쓰기>
도 27을 참조하면, 먼저 트랜지스터를 온 상태로 유지한다(S1). 다음, 스토리지 노드에 쓰기 전압을 인가한다(S2). 상기 스토리지 노드는 상술한 1차원 상변화 채널을 갖는 본 발명의 스토리지 노드일 수 있다.
상기 쓰기 전압이 인가되면 상기 스토리지 노드에 리세트 전류가 인가되고, 그 결과 1차원 상변화 채널에 상변화가 일어나게 된다. 곧, 상기 1차원 상변화 채널에 비정질 영역이 형성된다. 상기 1차원 상변화 채널에 비정질 영역이 형성되었을 때, 상변화 메모리 소자에 데이터가 기록된 것으로 간주한다.
상기 1차원 상변화 채널의 상변화가 일어나는 부분의 길이는 인가되는 리세트 전류에 따라 달라지는데, 이러한 특성을 이용하여 멀티 비트를 기록할 수 있다. 이에 대해서는 도 3을 참조한다. 이때, 트랜지스터는 온(ON) 상태인 것으로 간주한다. 하기된 멀티 비트 기록 동작 원리는 도 3에 도시한 상변화 메모리 소자뿐만 아니라 상술한 본 발명의 다른 상변화 메모리 소자에도 동일하게 적용할 수 있다.
구체적으로, 스토리지 노드에 제1 리세트 전류를 인가하였을 때, 1차원 상변화 채널인 제1 상변화층(68a)의 제1 및 제2 부분(A1, A2)의 길이는 각각 L1이 될 수 있다. 그리고 상기 제1 리세트 전류보다 큰 제2 리세트 전류를 상기 스토리지 노드에 인가하였을 때, 제1 및 제2 부분(A1, A2)의 길이는 각각 L2(>L1)가 될 수 있다.
이와 같이 리세트 전류를 증가함으로써, 제1 및 제2 부분(A1, A2)의 길이를 증가시킬 수 있다. 제1 및 제2 부분(A1, A2)의 길이가 증가되면서 제1 및 제2 부분(A1, A2)의 저항도 증가한다. 제1 및 제2 부분(A1, A2)이 길이가 L1일 때, 제1 및 제2 부분(A1, A2)의 저항을 제1 저항(R1)이라 하고, 제1 및 제2 부분(A1, A2)의 길이가 L2일 때, 제1 및 제2 부분(A1, A2)의 저항을 제2 저항(R2)(>R1)이라 하면, 제1 및 제2 부분(A1, A2)이 제1 저항(R1)을 가질 때, 상기 제1 메모리 소자에 제1 데이터가 기록된 것으로 간주할 수 있다. 그리고 제1 및 제2 부분(A1, A2)이 제2 저항(R2)을 가질 때, 상기 제1 메모리 소자에 제2 데이터가 기록된 것으로 간주할 수 있다. 상기 스토리지 노드에 상기 제2 리세트 전류보다 큰 제3, 제4 리세트 전류를 인가하였을 때, 제1 및 제2 부분(A1, A2)의 길이는 L2보다 긴 L3(>L2), L4(>L3),..가 될 수 있고, L3, L4...에 대응해서 상기 제1 메모리 소자에 제3 데이터, 제4 데이터,...가 기록된 것으로 간주할 수 있다. 상기 제1 내지 제4 데이터 중 어느 하나는 2비트 데이터(00, 01, 10, 11) 중 어느 하나일 수 있다. 그러므로 상기 제1 메모리 소자는 2비트 데이터를 기록할 수 있다.
상기한 바와 같은 원리로 제1 및 제2 부분(A1, A2)은 리세트 전류에 따라 서 로 다른 8가지 상변화 길이를 가질 수 있다. 각 길이는 상기 제1 메모리 소자에 기록된 데이터에 대응되는 바, 상기 제1 메모리 소자는 8가지의 서로 다른 데이터를 기록할 수 있다. 따라서 상기 제1 메모리 소자는 3비트 데이터(000, 001, 010, 011, 100, 101, 110, 111) 중 어느 하나를 기록할 수 있다.
<읽기>
도 28을 참조하면, 트랜지스터를 온(ON) 상태로 유지한다(S11). 다음, 스토리지 노드에 읽기 전압을 인가하여 전류를 측정한다(S22). 측정된 전류를 기준 전류와 비교하여 메모리 소자에 기록된 데이터를 읽는다(S33). 상기 스토리지 노드는 상술한 1차원 상변화 채널을 갖는 상술한 본 발명의 상변화 메모리 소자의 스토리지 노드일 수 있다.
<소거>
도 29를 참조하면, 트랜지스터를 온(ON) 상태로 유지한다(SS1). 다음, 스토리지 노드에 소거 전압을 인가한다(SS2). 상기 소거 전압은 상기 스토리지 노드에 세트 전류를 인가하기 위한 전압이다. 상기 스토리지 노드에 상기 세트 전류가 인가되면 상기 스토리지 노드의 상변화층에 존재하는 비정질 영역은 결정으로 된다. 이렇게 해서, 상기 스토리지 노드에 기록된 데이터는 소거된다. 곧 상기 스토리지 노드의 1차원 상변화 채널은 데이터가 기록되기 전 상태로 된다. 상기 스토리지 노드는 상술한 본 발명의 상변화 메모리 소자의 스토리지 노드일 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 예 들 들어 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 상기한 여러 절연층을 실리콘 산화물외에 다른 절연 물질, 예를 들면 실리콘 질화물로 형성할 수도 있을 것이다. 또한 본 발명의 핵심 기술적 사상은 그대로 유지한 채, 스토리지 노드의 다른 구성 부분을 변형하거나 다른 부재를 부가할 수 있을 것이다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
상술한 바와 같이, 본 발명의 상변화 메모리 소자에서 상변화는 1차원 상변화 채널에서 일어난다. 상기 1차원 상변화 채널의 폭은 하부전극 콘택층의 직경보다 좁다. 이에 따라 상기 1차원 상변화 채널의 하부전극 콘택층에 인접한 부분의 전류밀도는 종래의 상변화 메모리 소자의 하부전극 콘택층에 인접한 상변화층에서의 전류밀도보다 훨씬 높아진다. 그러므로 본 발명의 상변화 메모리 소자는 종래의 상변화 메모리 소자보다 리세트 전류를 낮출 수 있다. 또한, 본 발명의 상변화 메모리 소자의 1차원 상변화 채널은 리세트 전류에 비례하여 상변화 길이가 달라지는 바, 멀티 비트를 기록할 수 있다.
리세트 전류의 감소와 멀티 비트 기록은 모두 상변화 메모리 소자의 집적도 증가에 직접적으로 관계되는 바, 본 발명의 상변화 메모리 소자를 이용하면 종래의 상변화 메모리 소자보다 집적도를 높일 수 있다.
또한, 본 발명의 상변화 메모리 소자는 상변화층에 내재된 절연층 상에 열 차폐층이 구비되어 있는 바, 셀 간 열적 영향(thermal effection)을 최소화 할 수 있다. 그러므로 선택된 셀이 동작할 때, 상기 선택된 셀의 동작으로 인해 상기 선택된 셀에 인접한 셀에 기록된 데이터가 손상되거나 소실되는 등과 같은 문제점을 방지할 수 있다.

Claims (46)

  1. 스위칭 소자와 이에 연결된 스토리지 노드를 포함하는 상변화 메모리 소자에 있어서,
    상기 스토리지 노드는,
    상기 스위칭 소자에 연결된 하부전극 콘택;
    상부전극;
    상기 하부전극 콘택과 상기 상부전극 사이에 구비되고 상기 하부전극 콘택과 접촉된 직선 형태의 상변화 채널; 및
    상기 직선 형태의 상변화 채널의 상변화가 일어나는 구간을 덮는 절연층을 포함하고,
    상기 상변화 채널의 상기 절연층으로 덮인 구간은 상기 하부전극 콘택에 직접 콘택되어 있고, 상기 상변화 채널은 상기 상부전극에 평행한 것을 특징으로 하는 상변화 메모리 소자.
  2. 제 1 항에 있어서, 상기 직선 형태의 상변화 채널은 상기 하부전극콘택의 직경과 동일한 폭을 갖는 상변화층인 것을 특징으로 하는 상변화 메모리 소자.
  3. 제 1 항에 있어서, 상기 상부전극과 상기 절연층 사이에 상기 직선 형태의 상변화 채널의 상기 절연층으로 덮이지 않은 부분을 덮는 도전성 물질층이 구비된 것을 특징으로 하는 상변화 메모리 소자.
  4. 제 3 항에 있어서, 상기 도전성 물질층은 상변화층인 것을 특징으로 하는 상 변화 메모리 소자.
  5. 제 3 항에 있어서, 상기 도전성 물질층은 상기 상부전극이 확장된 부분인 것을 특징으로 하는 상변화 메모리 소자.
  6. 제 1 항에 있어서, 상기 직선 형태의 상변화 채널은 상기 하부전극콘택의 직경보다 작은 폭을 갖는 상변화층 또는 나노 와이어인 것을 특징으로 하는 상변화 메모리 소자.
  7. 제 1 항에 있어서, 상기 절연층 상에 열 차폐층이 더 구비된 것을 특징으로 하는 상변화 메모리 소자.
  8. 제 7 항에 있어서, 상기 열 차폐층은 상기 직선 형태의 상변화 채널과 접촉된 것을 특징으로 하는 상변화 메모리 소자.
  9. 제 1 항에 있어서, 상기 직선 형태의 상변화 채널의 일단은 상기 하부전극콘택에 접촉되고, 타단은 하부전극 콘택으로부터 이격된 것을 특징으로 하는 상변화 메모리 소자.
  10. 제 1 항에 있어서, 상기 절연층은 상기 상부전극과 접촉된 것을 특징으로 하 는 상변화 메모리 소자.
  11. 제 10 항에 있어서, 상기 상부전극과 상기 직선 형태의 상변화 채널 사이에 도전성 물질층이 더 구비된 것을 특징으로 하는 상변화 메모리 소자.
  12. 제 11 항에 있어서, 상기 도전성 물질층은 상변화층 또는 상부전극의 확장된 부분인 것을 특징으로 하는 상변화 메모리 소자.
  13. 기판에 스위칭 소자를 형성하는 단계;
    상기 기판 상에 상기 스위칭 소자를 덮는 층간 절연층을 형성하는 단계;
    상기 층간 절연층에 상기 스위칭 소자에 연결되고 상부면이 노출되는 연결수단을 형성하는 단계;
    상기 층간 절연층 상에 상기 연결수단의 상부면과 직접 접촉되고 일부가 노출되는 직선 형태로 상변화 채널을 형성하는 단계; 및
    상기 직선 형태로 형성된 상변화 채널의 노출된 부분과 접촉되는 도전성 물질층을 형성하는 단계를 포함하고,
    상기 상변화 채널의 비노출 부분에 상변화가 일어나는 구간이 포함되고,
    상기 상변화 채널을 상기 층간 절연층의 상부면에 평행하게 형성하는 것을 특징으로 하는 상변화 메모리 소자의 제조 방법.
  14. 제 13 항에 있어서, 상기 직선 형태의 상변화 채널의 폭은 상기 연결수단의 직경과 동일한 것을 특징으로 하는 상변화 메모리 소자의 제조 방법.
  15. 제 13 항에 있어서, 상기 직선 형태의 상변화 채널층의 폭은 상기 연결수단의 직경보다 작은 것을 특징으로 하는 상변화 메모리 소자의 제조 방법.
  16. 제 13 항에 있어서, 상기 도전성 물질층을 형성하는 단계는,
    상기 직선 형태의 상변화 채널의 노출된 부분과 접촉되는 상변화층을 형성하는 단계; 및
    상기 상변화층 상에 상부전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 상변화 메모리 소자의 제조 방법.
  17. 제 13 항에 있어서, 상기 도전성 물질층은 상부전극인 것을 특징으로 하는 상변화 메모리 소자의 제조 방법.
  18. 제 13 항에 있어서, 상기 직선 형태의 상변화 채널을 형성하는 단계는,
    상기 층간 절연층의 일부 영역 상에 제1 절연층을 형성하는 단계;
    상기 제1 절연층의 일부를 제거하여 상기 연결수단의 상부면을 노출시키는 단계;
    상기 제1 절연층 둘레의 상기 층간 절연층 상에 및 상기 노출된 상부면 상에 제1 상변화층을 형성하는 단계; 및
    상기 제1 절연층 상에 상기 제1 상변화층의 상기 노출된 상부면 상에 형성된 부분을 덮는 제2 절연층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 상변화 메모리 소자의 제조 방법.
  19. 제 18 항에 있어서, 상기 제1 상변화층 상에 상기 제2 절연층을 덮는 상기 도전성 물질층을 형성하는 것을 특징으로 하는 상변화 메모리 소자의 제조 방법.
  20. 제 19 항에 있어서, 상기 도전성 물질층은 상부전극 또는 순차적으로 적층된 제2 상변화층 및 상부전극인 것을 특징으로 하는 상변화 메모리 소자의 제조 방법.
  21. 제 18 항에 있어서, 상기 제1 상변화층을 형성하기 전에, 상기 상부면의 노출된 부분의 폭을 줄이는 것을 특징으로 하는 상변화 메모리 소자의 제조 방법.
  22. 제 21 항에 있어서, 상기 상부면의 노출된 부분의 폭은 상기 상부면에 인접한 상기 제1 절연층의 측면에 스페이서를 형성하여 줄이는 것을 특징으로 하는 상변화 메모리 소자의 제조 방법.
  23. 제 18 항에 있어서, 상기 제2 절연층 상에 열 차폐층을 더 형성하는 것을 특징으로 하는 상변화 메모리 소자의 제조 방법.
  24. 제 23 항에 있어서, 상기 열 차폐층은 상기 제1 상변화층의 일부 영역으로 확장하는 것을 특징으로 하는 상변화 메모리 소자의 제조 방법.
  25. 제 18 항에 있어서, 상기 제1 절연층은 이분하는 것을 특징으로 하는 상변화 메모리 소자의 제조 방법.
  26. 제 18 항에 있어서, 상기 제1 절연층은 상기 상부면 위에서 상기 상부면에서 멀어지는 방향으로 제거하는 것을 특징으로 하는 상변화 메모리 소자의 제조 방법.
  27. 제 13 항에 있어서, 상기 직선 형태의 상변화 채널을 형성하는 단계는,
    상기 층간 절연층 상에 상기 연결수단의 상부면에 접촉되고 상기 상부면과 접촉되는 부분은 적어도 직선인 상변화층 패턴을 형성하는 단계; 및
    상기 상변화층 패턴의 상기 상부면에 접촉된 부분을 절연층으로 덮는 단계를 포함하는 것을 특징으로 하는 상변화 메모리 소자의 제조 방법.
  28. 제 27 항에 있어서, 상기 상변화층 패턴의 상기 상부면과 접촉된 부분의 폭은 상기 상부면의 직경과 같거나 작은 것을 특징으로 하는 상변화 메모리 소자의 제조 방법.
  29. 제 27 항에 있어서, 상기 절연층 상에 열 차폐층을 더 형성하는 것을 특징으로 하는 상변화 메모리 소자의 제조 방법.
  30. 제 27 항에 있어서, 상기 상변화층 패턴의 일단은 상기 상부면 상에 위치하고 타단은 상기 상부면으로부터 이격되도록 형성하는 것을 특징으로 하는 상변화 메모리 소자의 제조 방법.
  31. 제 27 항 또는 제 30 항에 있어서, 상기 도전성 물질층은 상부전극 또는 순차적으로 적층된 상변화층 및 상부전극인 것을 특징으로 하는 상변화 메모리 소자의 제조 방법.
  32. 스위칭 소자 및 이에 연결된 스토리지 노드를 포함하는 상변화 메모리 소자의 동작 방법에 있어서,
    상기 스위칭 소자를 온 상태로 유지하는 단계; 및
    상기 스토리지 노드에 동작 전압을 인가하는 단계를 포함하되,
    상기 스토리지 노드는,
    상기 스위칭 소자에 연결된 하부전극콘택;
    상부전극;
    상기 하부전극 콘택과 상기 상부전극 사이에 구비되고 상기 하부전극 콘택과 접촉된 직선 형태의 상변화 채널; 및
    상기 직선 형태의 상변화 채널의 상변화가 일어나는 구간을 덮는 절연층을 포함하고
    상기 상변화 채널은 상기 상부전극에 평행하고, 상기 절연층으로 덮인 구간은 상기 하부전극 콘택에 직접 접촉되는 것을 특징으로 하는 상변화 메모리 소자의 동작 방법.
  33. 제 32 항에 있어서, 상기 동작 전압은 쓰기 전압, 읽기 전압 또는 소거 전압인 것을 특징으로 하는 상변화 메모리 소자의 동작 방법.
  34. 제 32 항에 있어서, 상기 동작 전압이 읽기 전압일 때,
    상기 동작 전압의 인가에 따른 전류를 측정하는 단계; 및
    상기 측정된 전류를 기준 전류와 비교하여 데이터를 읽는 단계를 더 포함하는 것을 특징으로 하는 상변화 메모리 소자의 동작 방법.
  35. 제 32 항에 있어서, 상기 동작 전압이 쓰기 전압일 때,
    상기 스토리지 노드에 제1 쓰기 전압을 인가하여 제1 데이터를 기록하는 단계;
    상기 제1 데이터를 소거하는 단계; 및
    상기 스토리지 노드에 상기 제1 쓰기 전압보다 큰 제2 쓰기 전압을 인가하여 제2 데이터를 기록하는 단계를 더 포함하는 것을 특징으로 하는 상변화 메모리 소자의 동작 방법.
  36. 제 35 항에 있어서, 상기 제1 및 제2 데이터는 각각 적어도 2비트 데이터인 것을 특징으로 하는 상변화 메모리 소자의 동작 방법.
  37. 제 32 항에 있어서, 상기 직선 형태의 상변화 채널은 상기 하부전극콘택의 직경과 동일한 폭을 갖는 상변화층인 것을 특징으로 하는 상변화 메모리 소자의 동작 방법.
  38. 제 32 항에 있어서, 상기 상부전극과 상기 절연층 사이에 상기 직선 형태의 상변화 채널의 상기 절연층으로 덮이지 않은 부분을 덮는 도전성 물질층이 구비된 것을 특징으로 하는 상변화 메모리 소자의 동작 방법.
  39. 제 38 항에 있어서, 상기 도전성 물질층은 상변화층인 것을 특징으로 하는 상변화 메모리 소자의 동작 방법.
  40. 제 38 항에 있어서, 상기 도전성 물질층은 상기 상부전극이 확장된 부분인 것을 특징으로 하는 상변화 메모리 소자의 동작 방법.
  41. 제 32 항에 있어서, 상기 직선 형태의 상변화 채널은 상기 하부전극콘택의 직경보다 작은 폭을 갖는 상변화층 또는 나노 와이어인 것을 특징으로 하는 상변화 메모리 소자의 동작 방법.
  42. 제 32 항에 있어서, 상기 절연층 상에 열 차폐층이 더 구비된 것을 특징으로 하는 상변화 메모리 소자의 동작 방법.
  43. 제 32 항에 있어서, 상기 직선 형태의 상변화 채널의 일단은 상기 하부전극콘택에 접촉되고, 타단은 하부전극 콘택으로부터 이격된 것을 특징으로 하는 상변화 메모리 소자의 동작 방법.
  44. 제 32 항에 있어서, 상기 절연층은 상기 상부전극과 접촉된 것을 특징으로 하는 상변화 메모리 소자의 동작 방법.
  45. 제 44 항에 있어서, 상기 상부전극과 상기 직선 형태의 상변화 채널 사이에 도전성 물질층이 더 구비된 것을 특징으로 하는 상변화 메모리 소자의 동작 방법.
  46. 제 45 항에 있어서, 상기 도전성 물질층은 상변화층이거나 상부전극의 확장된 부분인 것을 특징으로 하는 상변화 메모리 소자의 동작 방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8319227B2 (en) 2009-02-18 2012-11-27 Lg Innotek Co., Ltd. Light emitting device
US8982604B2 (en) 2012-06-19 2015-03-17 SK Hynix Inc. Resistive memory device and memory apparatus and data processing system having the same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040100499A (ko) * 2003-05-23 2004-12-02 삼성전자주식회사 반도체 메모리 소자 및 제조방법
US20060226409A1 (en) * 2005-04-06 2006-10-12 International Business Machines Corporation Structure for confining the switching current in phase memory (PCM) cells
KR20060124290A (ko) * 2005-05-31 2006-12-05 삼성전자주식회사 상전이 램 및 그 동작 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040100499A (ko) * 2003-05-23 2004-12-02 삼성전자주식회사 반도체 메모리 소자 및 제조방법
US20060226409A1 (en) * 2005-04-06 2006-10-12 International Business Machines Corporation Structure for confining the switching current in phase memory (PCM) cells
KR20060124290A (ko) * 2005-05-31 2006-12-05 삼성전자주식회사 상전이 램 및 그 동작 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8319227B2 (en) 2009-02-18 2012-11-27 Lg Innotek Co., Ltd. Light emitting device
US8982604B2 (en) 2012-06-19 2015-03-17 SK Hynix Inc. Resistive memory device and memory apparatus and data processing system having the same

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