KR20040100499A - 반도체 메모리 소자 및 제조방법 - Google Patents

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Abstract

본 발명은 반도체 메모리 소자 및 제조방법에 관하여 개시한다. 개시된 반도체 메모리 소자는 트랜지스터 및 데이타 저장부 사이에 배치된 발열부; 및 상기 데이타 저장부에 연결된 금속배선;을 구비하며, 상기 데이타 저장부는 상기 발열부의 발열에 의해서 상변화가 일어나서 데이타가 저장되는 칼코게나이드 물질층을 포함한다. 이에 따르면, 칼코게나이드 물질층의 하부에 발열물질층을 배치하고, 발열물질층의 표면을 플라즈마 산화시켜서 저항치를 높임으로써 적은 전류 사용으로 칼코게나이드 물질층에 필요한 열량을 전달할 수 있다. 따라서, 반도체 메모리 소자에 사용되는 전류의 량을 감소시킬 수 있는 장점이 있다.

Description

반도체 메모리 소자 및 제조방법{Semiconductor memory device and fabricating method thereof}
본 발명은 반도체 메모리 소자 및 제조방법에 관한 것으로서, 더욱 상세하게는 저장 메모리 노드인 상변화 물질을 가열하는 발열체의 구조가 개선된 반도체 메모리 소자 및 제조방법에 관한 것이다.
일반적인 DRAM 메모리의 커패시터 대신에 데이터 저장부로서 상변화물질을 사용하는 메모리 소자인 오보닉 합성 메모리(ovonics unified memory: OUM)가 있다. 이 오보닉 합성 메모리는 칼코게나이드(chalcogenide) 물질의 상변화(phase change)에 따라서 전기적 저항 특성이 바뀌는 것을 이용하여 정보를 기록/재생하는 기억 장치이다. 칼코게나이드 물질은 재기록(re-writable) CD, DVD에서 사용되어 왔던 물질이다. 칼코게나이드가 결정으로 존재할 때보다 비정질로 상변화가 되면 저항이 약 100 배 증가한다. 칼코게나이드는 가열 온도 및 시간의 함수에 따라서 그 상이 변하게 된다. 이에 따라서 결정질일 때는 저항이 낮아서 도전체(conductive)로 되지만, 비정질로 되면 저항이 높아져서 저항체(resistive)로 변하게 된다.
도 1은 미국특허 제6,294,452호에 개시된 오보닉 합성 메모리의 개략적 단면도이다.
도 1을 참조하면, 기판(100) 위에 하부전극(102)의 팁(tip)(114)이 형성되어 있고, 팁 전극(114) 위에는 칼코게나이드 물질층(128) 및 상부전극(122)이 적층되어 있다. 또한, 칼코게나이드 물질층(128) 및 하부전극(102) 사이에는 도전 정지층(conductive barrier layer)(128)이 배치되어서 상부 및 하부의 물질 사이의 확산을 방지한다. 그리고 상부전극(122)은 그리드 배선(grid interconnection)에 연결되어서 외부로부터의 전원을 공급받는다. 여기서, 참조범호 116 및 124는 절연층이다.
상기 칼코게나이드 물질은 게르마늄(germanium: GE)-텔루르(tellurium: Te)-안티몬(antimony: Sb)의 삼상계로 이루어져 있으며, 소정의 전류가 인가된 상태에서 가해지는 열량에 따라서 비정질(amorphous) 상태로 변한 후 냉각시간에 따라서 저항이 변한다. 즉, 비정질 상태에서 원자들이 서냉되면 결정상태로 되어서 도전체로 되지만, 급냉이 되면 비정질 상태로 되어서 저항이 증가된다. 이러한 저항의 변화는 binary code를 표현할 수 있으며 메모리 요소로 된다.
따라서, 상기 상변화를 시키는 과정을 이용하여 오보닉 합성 메모리의 선택된 셀에 "1" 또는 "0"을 기록할 수 있다. 또한, 상기 프로그래머블 영역의 저항을 읽음으로써 기록된 "1" 또는 "0"을 읽을 수 있다.
오보닉 합성 메모리는 읽기 횟수에 의한 마모가 없고, 필요한 전압도 매우 낮으며, 기존의 설계 환경과 쉽게 통합될 수 있다. 또한, 약 10억 회 정도 쓸 수있기 때문에, 기존의 대용량 스토리지를 대체할 수 있을 것으로 보인다.
그러나, 상기 구조의 오보닉 합성 메모리에서 칼코게나이드 물질층(122)을 비정질로 상태 변화를 하기 위해서는 600 ℃ 이상으로 가열하여야 하며, 이를 위해서는 많은 전류를 하부 전극(102)에 인가하여야 하는 문제가 있다.
본 발명은 상기한 종래기술의 문제점을 개선하기 위해 창출된 것으로서, 칼코게나이드 물질층의 하부에 발열체를 배치하여 적은 전류로 상기 발열체를 가열하여 칼코게나이드 물질의 상변화를 일으킬 수 있는 반도체 메모리 소자 및 그 제조방법을 제공하는 것이다.
도 1은 미국특허 제6,294,452호에 개시된 오보닉 합성 메모리의 개략적 단면도이다.
도 2는 본 발명의 바람직한 실시예에 따른 반도체 메모리 소자의 단면도이다.
도 3은 원자층 증착법(atomic layer deposition)으로 TiAlN 층을 형성시 온도 및 산화처리에 따른 TiAlN 금속의 저항값을 도시한 그래프이다.
도 4는 도 2의 변형예이다.
도 5a 내지 도 5i는 도 4의 반도체 메모리 소자를 제조하는 공정을 설명하는 단면도이다.
*도면의 주요 부분에 대한 부호설명*
10: 반도체 기판 11: 소스 영역
12: 드레인 영역 20: 트랜지스터
21: 게이트 산화막 22: 게이트 전극
23: 제1 층간절연층 24: 도전성 플러그
30: 데이터 저장부 31: 절연막
32: 제2 층간절연층 34: 스페이서
36: 발열물질층 38: 산화막
40: 칼코게나이드 물질층 42: 제3 층간절연층
50: 금속배선
상기의 목적을 달성하기 위하여 본 발명의 반도체 메모리 소자는 트랜지스터 및 데이타 저장부를 포함하는 반도체 메모리 소자에 있어서,
상기 트랜지스터 및 상기 데이타 저장부 사이에 배치된 발열부; 및
상기 데이타 저장부에 연결된 금속배선;을 구비하며,
상기 데이타 저장부는 상기 발열부의 발열에 의해서 상변화가 일어나서 데이타가 저장되는 칼코게나이드 물질층을 포함한다.
상기 발열부는, 상기 트랜지스터의 일부가 노출되는 비아홀;
상기 비아홀 내면에 형성된 스페이서; 및
상기 스페이서의 내면을 채운 발열물질층;을 구비하는 것이 바람직하다.
또한, 상기 발열부와 상기 트랜지스터는 도전성 플러그로 연결된 것이 바람직하다.
상기 스페이서는 하부 면적이 넓고 상부 면적이 좁게 형성된 것이 바람직하다.
상기 도전성 플러그는 텅스텐 금속으로 형성된 것이 바람직하다.
상기 발열물질층은 티타늄알루미늄나이트라이드(TiAlN) 층인 것이 바람직하다.
상기 발열부의 상부 표면은 산화처리된 것이 바람직하다.
상기 데이터 저장부 및 상기 금속배선 사이에 티타늄알루미늄나이트라이드(TiAlN) 막이 더 형성되어 있으며, 그 상부 표면은 산화처리된 것이 바람직하다.
상기의 목적을 달성하기 위하여 본 발명의 반도체 메모리 소자의 제조방법은, 기판 상에 트랜지스터를 형성하는 제1 단계;
상기 기판 상에 상기 트랜지스터를 덮는 제1 층간절연층을 형성하는 제2 단계;
상기 제1 층간절연층에 상기 트랜지스터의 소정 영역이 노출되는 콘택트홀을 형성하는 제3 단계;
상기 콘택트홀에 도전성 플러그를 형성하는 제4 단계;
상기 제1 층간절연층에 제2 층간절연층을 형성하는 제5 단계;
상기 제2 층간절연층에 발열부를 형성하는 제6 단계;
상기 발열체의 상부에 칼코게나이드 물질을 형성하는 제7 단계;
상기 칼코게나이드 물질의 상부에 금속배선을 형성하는 제8 단계;를 구비한다.
상기 제6 단계는, 상기 제1 층간절연층 상에 제2 층간절연층을 형성하고 상기 제2 층간절연층에 상기 도전성 플러그가 노출되는 비아홀을 형성하는 단계;
상기 제2 층간절연층 상에 상기 비아홀의 내면을 덮는 절연막을 형성하는 단계;
상기 제2 층간절연층이 노출될 때 까지 상기 절연막을 식각하여 상기 비아홀의 내면에 스페이서를 형성하는 단계; 및
상기 스페이서 내에 발열물질층을 형성하는 단계;를 구비하는 것이 바람직하다.
또한, 상기 발열물질층 형성단계는,
상기 제2 층간절연층 상에 상기 비아홀의 상기 스페이서의 안쪽을 채우는 티타늄알루미늄나이트라이드(TiAlN) 막을 형성하는 단계; 및
상기 제2 층간절연층이 노출되도록 상기 티타늄알루미늄나이트라이드 막을 평탄화하는 단계;를 구비하는 것이 바람직하다.
상기 티타늄알루미늄나이트라이드 박막은 원자층 증착법(ALD)으로 형성되는 것이 바람직하다.
한편, 상기 평탄화된 티타늄알루미늄나이트라이드 막 상부를 산화시키는 단계;를 더 포함하는 것이 바람직하다.
상기 평탄화된 티타늄알루미늄나이트라이드 막 상부는 플라즈마 산화방법으로 산화되는 것이 바람직하다.
상기 제8 단계는, 상기 제2 층간절연층 상에 상기 칼코게나이드 물질층을 덮는 제3 층간절연층을 형성하는 단계;
상기 제3 층간절연층에 상기 칼코게나이드 물질층이 노출되는 비아홀을 형성하는 단계;
상기 제3 층간절연층 상에 상기 노출된 칼코게나이드 물질층을 덮는 TiAlN 막을 증착하는 단계;
상기 TiAlN 막의 상부를 플라즈마 산화방법으로 산화시키는 단계; 및
상기 산화된 TiAlN 막 상에 상기 비아홀을 채우는 금속배선을 형성하는 단계;를 구비하는 것이 바람직하다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예에 따른 반도체 메모리 소자 및 그 제조방법을 상세히 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다.
도 2는 본 발명의 바람직한 실시예에 따른 반도체 메모리 소자의 단면도이다.
도 2를 참조하면, 이 메모리는 스위칭용 트랜지스터(20)와, 데이타 저장부(40)와, 상기 데이타 저장부를 발열시키는 발열부(30)를 포함한다. 트랜지스터(20)는, 예를 들면 p형 실리콘으로 이루어지는 기판(10) 표면에 간격을 두고 형성된 n+층으로 이루어진 소스 영역(11) 및 드레인 영역(12)을 구비한다. 소스 영역(11) 및 드레인 영역(12) 사이의 기판(10) 상에는 게이트 절연막(21) 및 게이트 전극(22)이 형성되어 있다.
데이타 저장부(40)는 칼코게나이드 물질층으로 이루어져 있으며, 이 칼코게나이드 물질층 상부에는 외부 신호를 전달하는 금속 배선(50)이 형성되어 있다. 상기 칼코게나이드 물질층(40)은 Te-Ge-Sb 삼상계의 금속으로 제조된다.
상기 칼코게나이드 물질층(40)의 하부에는 본 발명의 특징인 발열부(30)가 형성되어 있다. 그리고 이 발열부(30) 및 트랜지스터(20)는 도전성 플러그(24)에 의해 연결되어 있다. 이 도전성 플러그(24)는 기판(10) 상에 트랜지스터(20)를 덮는 제1 층간절연층(23)에 형성된 콘택트홀(23a)에 형성된다. 상기 도전성 플러그(24)는 상기 소스영역을 통해 전류를 받아서 상기 발열부에 전달하므로 저항이 낮은 텅스텐으로 형성되는 것이 바람직하다.
상기 발열부(30)는 제1 층간절연층(23) 상부에 적층된 제2 층간절연층(32)에 형성된 비아홀(32a)에 형성된다. 상기 비아홀(30)의 내면에는 스페이서(34)가 형성되며, 이 스페이서(34) 내측에는 발열물질층(36), 예컨대 티타늄알루미늄나이트라이드(TiAlN) 층(36)이 형성된다. 상기 TiAlN 층(36)의 표면은 플라즈마 산화공정으로 산화되어서 소정의 산화막(38)이 형성되어서 높은 저항을 띠는 것이 바람직하며, 하부는 도전성이 양호한 것이 바람직하다.
상기 금속배선(50)은 제2 층간절연층(32) 상에 형성된 제3 층간절연층(42)에 형성된 비아홀(42a)을 통해서 칼코게나이드 물질층(40)과 통전된다.
한편, 참조번호 31은 SiN 막이며, 제2 층간절연층(32)인 SiO2 층을 습식식각으로 비아홀(32a)을 형성시 식각저지층으로 작용할 수 있다.
도 3은 원자층 증착법(atomic layer deposition)으로 TiAlN 층을 형성시 온도 및 산화처리에 따른 TiAlN 금속의 저항값을 도시한 그래프이다.
도 3을 참조하면, Ti 전구체인 TiCl4 와, Al 전구체인 Al(CH3)3를 반응시켜서 증착온도를 변화시킴으로써 전구체 사이의 반응속도가 달라져서 조성이 변화되는 것을 알 수 있다. 이후에 NH3를 흡착시켜서 질화시킴으로써 TiAlN 층을 형성할 수 있다. 또한, TiAlN 층의 조성이 변함에 따라서 TiAlN 층의 저항값이 변하는 것을 알 수 있다. 한편, TiAlN 층의 표면이 플라즈마 산화가 됨에 따라 저항값이 약 100 배 정도 급격하게 상승됨을 알 수 있다.
상기 구조의 메모리 셀의 작용을 도면을 참조하여 상세하게 설명한다.
트랜지스터(20)의 게이트 전극(22)에 전압이 가해지면, 예를 들면 트랜지스터(20)의 스위치가 ON 으로 되어 소스 영역(11)과 드레인 영역(12) 사이에 전류가 흐른다. 이에 따라, 도전성 플러그(24) 및 발열물질층(36)을 통해 칼코게나이드 물질층(40)에 전류가 흐른다. 이때 발열물질층(36)의 하부에는 전류의 밀도가 증가되어서 예열이 용이하게 되며, 발열물질층(36)의 상부는 발열량이 높아서 칼코게나이드 물질층(40)에 많은 열을 전달하게 된다. 이때 발열물질층(36)의 발열량에 따라서 칼코게나이드 물질층(40)이 비정질 상태에서 결정화가 되거나 또는 비정질로 된다. 즉, 트랜지스터(20)를 ON 하는 시간을 길게 하면 칼코게나이드 물질층(40)은 결정질로 되며, 이에 따라서 도전체 물질(conductive material)로 된다. 반대로 트랜지스터를 ON 하는 시간을 짧게 하면 칼코게나이드 물질층(40)은 비정질로 되어서 저항 물질(resistive material)로 상변화된다.
따라서, 상기 상변화를 시키는 과정을 이용하여 트랜지스터(20) 및 금속 배선(50)을 메모리 셀을 선택하여 "1" 또는 "0"을 기록할 수 있다. 또한, 상기 칼코게나이드 물질층(40)의 저항을 읽음으로써 기록된 "1" 또는 "0"을 읽을 수 있다.
도 4는 본 발명에 따른 반도체 메모리 소자의 변형예이며, 상기 실시예에서와 동일한 구성요소에는 동일한 참조번호를 사용하고 상세한 설명은 생략한다.
도 4를 참조하면, 제3 층간절연층(42) 상에 비아홀(42a)을 덮는 TiAlN 막(51)이 형성되어 있다. 이 TiAlN 막(51)의 표면은 플라즈마 산화공정으로 산화되어서, 상기 칼코게나이드 물질층(40)으로부터 금속배선(50)으로의 전열을 방지한다.
도 5a 내지 도 5i는 도 4의 반도체 메모리 소자를 제조하는 공정을 설명하는 단면도이다.
먼저, 반도체 공정에서 잘 알려진 방법으로 반도체 기판(10)에 트랜지스터(20)를 형성한다. 이어서, 반도체 기판(10) 상에 제1 층간절연층(23)을 형성한다. 이어서, 이 제1 층간절연층(23)을 선택적으로 식각하여 트랜지스터(130)의 소스 영역(121)을 노출시키는 콘택트 홀(23a)을 형성한다. 이어서 이 콘택트 홀(23a)에 도전성 플러그(24)를 채워서 도전성 플러그(24)를 소스 영역(11)에 접속시킨다(도 5a 참조). 여기서, 도전성 플러그(24)는 폴리 실리콘 또는 텅스텐으로 제조되며, 바람직하게는 저항이 낮은 텅스텐으로 제조된다.
이어서, 제1 층간절연층(23) 상에 상기 도전성 플러그(24)를 덮는 절연막(31)인 SiN 막 과 제2 층간절연층(32)을 차례로 적층한다. 상기 절연막(31)및 제2 층간절연층(32)을 선택적으로 건식 식각하여 상기 도전성 플러그(24)를 노출시키는 비아홀(32a)을 형성한다(도 5b 참조).
이어서 상기 제2 층간절연층(32) 상에 상기 비아홀(32a)의 내면을 덮는 절연막(33), 예컨대 SiN 막을 형성한다(도 5c 참조).
다음, 절연막(33)의 상방으로부터 상기 제2 층간절연층(32)이 노출될 때 까지 상기 절연막(33)을 이온식각한다. 이온식각에 의해서 비아홀의 내면에는 절연막(33)이 도 5d에 도시된 바와 같이 식각되어서 바닥면의 면적이 넓고 상부면적이 좁은 스페이서(34)가 형성된다.
이어서 상기 제2 층간절연층(32) 상에 상기 비아홀(32a)의 스페이서(34)의 안쪽을 원자층 증착법(atomic layer deposition)으로 TiAlN 막(35)을 채운다(도 5e 참조). 여기서 TiAlN 막을 ALD로 증착하는 것은 증착온도를 조정함으로써 TiAlN의 조성을 제어할 수 있으며, 이에 따라서 도 3에 도시된 바와 같이 저항값을 조절할 수 있기 때문이다.
이어서, 상기 제2 층간절연층(32)이 노출되도록 화학적 기계적 연마(chemical mechanical polishing: CMP)로 평탄화하여 발열물질층(36)을 형성한다. 그리고, 발열물질층(36)의 표면을 플라즈마 산화공정으로 산화시켜서 표면에 산화막(38)을 형성한다(도 5f 참조). 이 산화막(38)이 형성된 발열물질층(36)의 저항은 도 3에서 설명한 바와 같이 급격하게 상승되어서 동일한 전류가 흐르더라도 발열량이 높아진다.
이어서, 제2 층간절연층(32) 및 발열물질층(36) 상에 Te-Ge-Sb 삼상계의 금속을 스퍼터링하여 칼코게나이드 박막을 형성한 다음, 이 칼코게나이드 박막을 패터닝하여 상기 발열물질층(36) 상에 칼코게나이드 물질층(40)을 형성한다(도 5g 참조).
이어서, 제2 층간절연층(32) 상에 상기 칼코게나이드 물질층(40)을 덮는 제3 층간절연층(42)을 형성한 다음, 상기 칼코게나이드 물질층(40)이 노출되게 상기 제3 층간절연층(42)에 비아홀(42a)을 형성한다(도 5g 참조).
이어서, 도 5h에 도시된 바와 같이 상기 제3 층간절연층(42) 상에 상기 비아홀(42a)을 덮는 TiAlN 막(51)을 ALD 방법으로 증착한다. 이어서 상기 TiAlN 막(51)의 표면을 플라즈마 산화공정으로 산화시킨다. 이렇게 산화된 TiAlN 막(51)은 상기 칼코게나이드 물질층(40)으로부터 후술하는 금속배선(50)으로의 전열을 방지한다.
이어서, 도 5i에 도시된 바와 같이 상기 산화된 TiAlN 막(51) 상에 TiAlN 또는 텅스텐으로 금속배선(50)을 형성한다. 상기 금속배선(50)은 그리드 형태로 이루어져서 외부신호를 선택된 메모리 셀의 데이터 저장부(40)에 전달한다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체 메모리 소자는 칼코게나이드 물질층의 하부에 발열물질층을 배치하고, 발열물질층의 표면을 플라즈마 산화시켜서 저항치를 높임으로써 적은 전류 사용으로 칼코게나이드 물질층에 필요한 열량을 전달할 수 있다. 따라서, 반도체 메모리 소자에 사용되는 전류의 량을 감소시킬 수 있는 장점이 있다.
본 발명은 도면을 참조하여 실시예를 참고로 설명되었으나, 이는 예시적인것에 불과하며, 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위에 한해서 정해져야 할 것이다.

Claims (18)

  1. 트랜지스터 및 데이타 저장부를 포함하는 반도체 메모리 소자에 있어서,
    상기 트랜지스터 및 상기 데이타 저장부 사이에 배치된 발열부; 및
    상기 데이타 저장부에 연결된 금속배선;을 구비하며,
    상기 데이타 저장부는 상기 발열부의 발열에 의해서 상변화가 일어나서 데이타가 저장되는 칼코게나이드 물질층을 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  2. 제 1 항에 있어서,
    상기 발열부는, 상기 트랜지스터의 일부가 노출되는 비아홀;
    상기 비아홀 내면에 형성된 스페이서; 및
    상기 스페이서의 내면을 채운 발열물질층;을 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  3. 제 2 항에 있어서,
    상기 스페이서는 하부 면적이 넓고 상부 면적이 좁은 것을 특징으로 하는 반도체 메모리 소자.
  4. 제 1 항에 있어서,
    상기 발열부와 상기 트랜지스터는 도전성 플러그로 연결된 것을 특징으로 하는 반도체 메모리 소자.
  5. 제 4 항에 있어서,
    상기 도전성 플러그는 텅스텐 금속으로 형성된 것을 특징으로 하는 반도체 메모리 소자.
  6. 제 4 항에 있어서,
    상기 발열부는, 상기 도전성 플러그가 노출되는 비아홀;
    상기 비아홀 내면에 형성된 스페이서; 및
    상기 스페이서의 내면을 채운 발열물질층;을 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  7. 제 2 항 또는 제 6 항에 있어서,
    상기 발열물질층은 티타늄알루미늄나이트라이드(TiAlN) 층인 것을 특징으로 하는 반도체 메모리 소자.
  8. 제 1 항에 있어서,
    상기 발열부의 상부 표면은 산화처리된 것을 특징으로 하는 반도체 메모리 소자.
  9. 제 1 항에 있어서,
    상기 데이터 저장부 및 상기 금속배선 사이에 티타늄알루미늄나이트라이드(TiAlN) 막이 더 형성되어 있으며, 그 상부 표면은 산화처리된 것을 특징으로 하는 반도체 메모리 소자.
  10. 기판 상에 트랜지스터를 형성하는 제1 단계;
    상기 기판 상에 상기 트랜지스터를 덮는 제1 층간절연층을 형성하는 제2 단계;
    상기 제1 층간절연층에 상기 트랜지스터의 소정 영역이 노출되는 콘택트홀을 형성하는 제3 단계;
    상기 콘택트홀에 도전성 플러그를 형성하는 제4 단계;
    상기 제1 층간절연층에 제2 층간절연층을 형성하는 제5 단계;
    상기 제2 층간절연층에 발열부를 형성하는 제6 단계;
    상기 발열체의 상부에 칼코게나이드 물질을 형성하는 제7 단계;
    상기 칼코게나이드 물질의 상부에 금속배선을 형성하는 제8 단계;를 구비하는 반도체 메모리 소자의 제조방법.
  11. 제 10 항에 있어서, 상기 제6 단계는,
    상기 제1 층간절연층 상에 제2 층간절연층을 형성하고 상기 제2 층간절연층에 상기 도전성 플러그가 노출되는 비아홀을 형성하는 단계;
    상기 제2 층간절연층 상에 상기 비아홀의 내면을 덮는 절연막을 형성하는 단계;
    상기 제2 층간절연층이 노출될 때 까지 상기 절연막을 식각하여 상기 비아홀의 내면에 스페이서를 형성하는 단계; 및
    상기 스페이서 내에 발열물질층을 형성하는 단계;를 구비하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  12. 제 11 항에 있어서, 상기 발열물질층 형성단계는,
    상기 제2 층간절연층 상에 상기 비아홀의 상기 스페이서의 안쪽을 채우는 티타늄알루미늄나이트라이드(TiAlN) 막을 형성하는 단계; 및
    상기 제2 층간절연층이 노출되도록 상기 티타늄알루미늄나이트라이드 막을 평탄화하는 단계;를 구비하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  13. 제 12 항에 있어서,
    상기 티타늄알루미늄나이트라이드 막은 원자층 증착법(ALD)으로 형성되는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  14. 제 12 항에 있어서,
    상기 평탄화된 티타늄알루미늄나이트라이드 막 상부를 산화시키는 단계;를 더 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  15. 제 14 항에 있어서,
    상기 평탄화된 티타늄알루미늄나이트라이드 막 상부는 플라즈마 산화방법으로 산화되는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  16. 제 10 항에 있어서, 제8 단계는,
    상기 제2 층간절연층 상에 상기 칼코게나이드 물질층을 덮는 제3 층간절연층을 형성하는 단계;
    상기 제3 층간 절연층에 상기 칼코게나이드 물질층이 노출되는 비아홀을 형성하는 단계; 및
    상기 제3 층간 절연층 상에 상기 비아홀을 채우는 금속배선을 형성하는 단계;를 구비하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  17. 제 10 항에 있어서, 상기 제8 단계는,
    상기 제2 층간절연층 상에 상기 칼코게나이드 물질층을 덮는 제3 층간절연층을 형성하는 단계;
    상기 제3 층간절연층에 상기 칼코게나이드 물질층이 노출되는 비아홀을 형성하는 단계;
    상기 제3 층간절연층 상에 상기 노출된 칼코게나이드 물질층을 덮는 TiAlN 막을 증착하는 단계;
    상기 TiAlN 막의 상부를 산화시키는 단계; 및
    상기 산화된 TiAlN 막 상에 상기 비아홀을 채우는 금속배선을 형성하는 단계;를 구비하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  18. 제 17 항에 있어서,
    상기 TiAlN 막의 상부의 산화단계는, 플라즈마 산화방법을 이용하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
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