KR100981736B1 - 상변화 메모리 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 상변화 메모리 소자 및 그 제조방법에 관한 것으로서, 특히 상변화 재료 영역이 전극층과의 직접 접촉없이 자기 발열 과정에 의해 메모리 동작을 수행하는 자기 발열형 채널 구조를 포함하는 상변화 메모리 소자 및 그 제조 방법에 관한 것이다. 본 발명에 따른 상변화 메모리 소자는 기판; 상기 기판 상에 형성된 복수의 제 1 금속 전극층; 상기 기판의 상부에서 상기 복수의 제 1 금속 전극층 사이에 형성되고, 자기 발열형 채널 구조로 구성되는 상변화 재료층; 상기 복수의 제 1 금속 전극층 및 상기 상변화 재료층 상부에 형성된 절연층; 상기 복수의 제 1 금속 전극층의 상부에 형성된 비아 홀; 및 상기 비아 홀을 매립하는 형태로 형성된 제 2 금속 전극층로 구성된다. 본 발명은 별도의 발열 전극을 사용하지 않고 상변화 물질 자체의 저항에 따른 발열 현상을 이용하여 메모리 동작을 수행함으로써, 금속 전극의 열전도에 따른 열손실을 최소화하여 메모리 소자의 소비전력을 감소시킬 수 있다.
상변화, 비휘발성 메모리, 게르마늄-안티몬-텔레륨, 자기 발열
Description
본 발명은 상변화 메모리 소자 및 그 제조방법에 관한 것으로서, 특히 상변화 재료 영역이 전극층과의 직접 접촉없이 자기 발열 과정에 의해 메모리 동작을 수행하는 자기 발열형 채널 구조를 포함하는 상변화 메모리 소자 및 그 제조 방법에 관한 것이다.
반도체 메모리는 크게 휘발성 메모리와 비휘발성 메모리의 두 가지 종류로 나눌 수 있다. 휘발성 메모리는 전원을 차단하면 저장되어 있던 데이터가 모두 소멸하는 메모리이다. 반면, 비휘발성 메모리는 전원을 차단하더라도 저장된 데이터가 소멸하지 않는다. 최근 개인 정보 단말 기기로 대표되는 모바일 어플리케이션의 급속한 진전에 따라 다양한 휴대기기에서의 비휘발성 메모리의 사용이 크게 증가하고 있는 실정이다.
현재 가장 많이 사용되고 있는 비휘발성 메모리인 플래쉬 메모리의 동작 성 능을 크게 개선하는 한편, 초미세 실리콘 소자 공정 세대에서 플래쉬 메모리를 유연하게 대체할 차세대 비휘발성 메모리 소자로서 상변화 메모리(Phase-Change RAM, PRAM)가 주목받고 있다.
상변화 메모리(Phase-Change RAM, PRAM)는 재료가 갖는 결정 상태에 따라 그 저항값이 바뀌는 상변화 재료를 이용하여 구성되고, 적절한 조건의 전류 또는 전압의 인가에 따라 재료가 갖는 결정 상태를 제어하여 정보를 저장하고, 재료의 결정 상태에 따른 저항값의 변화로부터 저장된 정보의 종류를 판독하는 방식으로 메모리 동작을 구현한다. 이때, 상변화 재료는 결정 상태에서 저저항의 특성을 가지고, 비정질 상태에서 고저항의 특성을 가진다. 상변화 메모리 소자의 동작에 있어서, 고저항의 비정질 상태로부터 저저항의 결정 상태로 변화하는 동작을 셋 (SET) 동작이라고 하며, 저저항의 결정 상태로부터 고저항의 비정질 상태로 변화하는 동작을 리셋 (RESET) 동작이라고 한다.
이러한 상변화 메모리의 실용화를 위해서는 다음의 기술적인 이슈들을 해결해야 할 필요가 있다.
우선, 메모리 소자의 구동에 필요한 소비전력을 감소시켜야 한다. 상변화 메모리는 저항체에 전류를 흘렸을 때 발생하는 전기적 주울열(Joule-heat)을 이용하여 상변화 재료의 결정 상태를 제어하는 방법으로 메모리 소자를 구동하기 때문에 비교적 많은 전력을 소모한다. 비교적 큰 크기의 소자를 제작하던 종래의 반도체 공정을 이용하여 상변화 메모리 소자를 제작하는 경우, 전체 시스템이 감당할 수 없을 정도의 전력과 열이 발생하는 문제 때문에 실용적인 동작 특성을 갖는 메모리 소자의 실현은 불가능했다.
그러나, 설계 스케일의 지속적인 축소와 함께 소자 자체의 크기도 크게 줄어, 현재 통상적으로 사용되고 있는 반도체 공정의 설계 규칙을 이용한다면, 상변화 메모리의 동작에 요구되는 소비전력도 큰 폭으로 절감할 수 있게 되었다. 그럼에도 불구하고, 상변화 메모리 소자의 동작 전류는 아직 충분히 낮은 편이 아니며, 고밀도 저소비전력형 차세대 비휘발성 메모리로서 상변화 메모리를 실용화하기 위해서는 상변화 메모리 소자의 동작 전류를 더욱 낮추어야 할 필요가 있다.
두 번째로, 메모리 셀의 크기를 더욱 줄여야 할 필요가 있다. 상변화 메모리가 성공적으로 플래시 메모리를 대체하기 위해서는 소자 크기의 축소는 물론, 상변화 메모리 소자와 트랜지스터 소자로 구성되는 메모리 셀의 크기를 대폭적으로 줄여야 할 필요가 있다. 상변화 메모리 셀은 메모리의 기능을 하는 상변화 메모리 소자 만으로는 구성될 수 없으며, 메모리 소자에 전류를 공급하는 스위치 역할을 담당할 구동 소자와의 집적화가 필요하다.
이때, 상기 구동 소자는 CMOS 트랜지스터가 될 수도 있으며, 바이폴라 트랜지스터가 될 수도 있으며, 경우에 따라서는 2단자 구조의 다이오드가 될 수도 있다. 예를 들어, CMOS 트랜지스터를 이용하여 상변화 메모리 소자와 상변화 메모리 셀을 구성하는 경우의 셀 크기는 15~20F2 정도이고, 바이폴라 트랜지스터를 이용하여 상변화 메모리 소자와 상변화 메모리 셀을 구성하는 경우의 셀 크기는 10~12F2 정도이나, 이는 기존의 NOR 및 NAND 플래시 메모리의 셀 크기보다 훨씬 큰 것이기 때문에, 플래시 메모리 대비 가격 경쟁력을 향상시키기 위해서는 상변화 메모리 셀의 크기를 적어도 5F2 정도까지 축소해야 할 필요가 있다.
그러나, 최첨단 반도체 미세 공정을 충분히 활용하여 상변화 메모리 소자 및 구동 소자의 크기를 충분히 줄일 수 있다고 하더라도 현재의 상변화 메모리 소자가 요구하는 동작 전류의 사양이 너무 높아 미세 공정 적용의 가능성을 크게 제한하고 있다. 결과적으로, 동작 전류 절감의 문제는 메모리 셀 크기의 축소 문제와도 직접적인 연관이 있다.
마지막으로, 상변화 메모리 소자의 동작 신뢰성을 보장할 수 있어야 한다. 상변화 메모리 소자의 동작 신뢰성에 관해서는 크게 세 가지 동작 조건을 생각할 수 있다.
상변화 메모리 소자의 동작 신뢰성과 관련하여 고려되어야 할 첫 번째 동작 조건은, 특정 소자의 메모리 동작시에 발생한 열이 인접한 메모리 소자에 저장된 정보를 파괴하거나 변경해서는 안된다는 것이다. 특히, 고집적도를 가지는 메모리 어레이 내에서 각 소자의 간격은 향후 지속적으로 축소될 가능성이 크며, 경우에 따라서는 특정 셀 메모리 동작시 발생한 열이 잡음 요소로 작용하여 인접 셀의 메모리 동작을 저해하는 요인이 될 수 있다. 이것을 일반적으로 메모리 어레이 동작에 있어서의 크로스토크(cross-talk) 현상이라고 한다. 상변화 메모리 소자의 경우, 동작 전류의 저감이 크로스토크 현상을 억제하고 안정적인 메모리 어레이의 동작을 실현하는 데 매우 중요한 역할을 한다. 즉, 메모리 소자의 동작시 각 메모리 셀의 온도 상승을 최소한으로 억제하는 데 있어서도 저소비전력 동작이 반드시 필요하다. 따라서, 고집적도를 가지는 상변화 메모리의 신뢰성 있는 메모리 동작을 보장하기 위해서는 저소비전력형 소자 구조의 개발이 필수적이라고 할 수 있다.
상변화 메모리 소자의 동작 신뢰성과 관련하여 고려되어야 할 두 번째 동작 조건은, 소정의 정보를 메모리 소자에 기록한 후 기록된 정보가 소자의 동작 환경 안에서 시간의 경과에 따라 원래의 정보를 그대로 보존하고 있어야 한다는 것이다. 다시 말해, 상변화 메모리 소자에 기록된 셋 또는 리셋 상태의 정보값이 장시간에 걸쳐 유지되어야 하며, 특히 메모리 어레이가 내장된 칩이 실제 동작하는 고온에 있어서도 이러한 특성이 충분히 확보되어야 한다.
상변화 메모리 소자의 동작 신뢰성과 관련하여 고려되어야 할 세 번째 동작 조건은, 상변화 메모리 소자의 기록 동작을 반복적으로 수행하였을 때 안정적인 정보의 저장이 이루어져야 한다는 것이다. 상변화 메모리 소자의 반복 기록이 가능한 횟수는 108 정도로 알려져 있으나, 이것은 가장 최적 조건에서 제작된 테스트 소자를 이용하여 얻어진 가장 양호한 데이터이며, 실제 메모리 어레이를 구성하는 단위 메모리 소자의 특성 편차 등을 고려할 때, 상변화 메모리 소자의 반복 기록 가능 횟수는 105~107 정도인 것으로 평가된다. 이러한 수치는 플래시메모리보다 높은 것이기는 하나, 향후 임베디드용 메모리 분야 및 SRAM, DRAM 등을 대체할 차세대 통합형 비휘발성 메모리 분야의 신규 시장을 개척하기 위해서는 아직 상당히 부족한 수준이다.
한편, 상변화 메모리 소자의 반복 기록 특성은 몇 가지 소자 동작 파괴 기구에 의해 제한을 받는 것으로 알려져 있다.
상변화 메모리 소자의 반복 기록을 저해하는 첫 번째 동작 파괴 기구는 리셋 동작 불능(셋 스턱, SET-Stuck) 기구이다. 셋 스턱이란, 상변화 메모리 소자가 셋 동작과 리셋 동작을 반복하면서 기록 정보를 재기록하는 과정에서, 소자의 저항값이 셋 상태의 낮은 저항값으로 고정되어 더 이상 리셋 동작이 불가능하게 되는 파괴 기구를 말한다. 이러한 동작 파괴가 일어나는 원인으로는, 메모리 소자로의 반복적인 전류 공급, 소자의 발열 현상 및 재료의 상전이 과정을 통해, 상변화 메모리 소자를 구성하는 상변화 재료의 조성이 당초의 조성에서 크게 변화하여 상변화 재료의 두께 방향을 관통하는 도전성의 전류 경로가 형성되거나, 또는 상기 원인에 의해 상변화 재료와 상부 및 하부 전극을 구성하는 각 성분 원소가 상호 확산하여 메모리 소자 내부에 도전성의 전류 경로가 형성되기 때문인 것으로 알려져 있다.
상변화 메모리 소자의 반복 기록을 저해하는 두 번째 동작 파괴 기구는 셋 동작 불능(리셋 스턱, RESET-Stuck) 기구이다. 리셋 스턱이란, 상변화 메모리 소자가 셋 동작과 리셋 동작을 반복하면서 기록 정보를 재기록하는 과정에서, 소자의 저항값이 리셋 상태 또는 리셋 상태보다 더 높은 저항값으로 고정되어 더 이상 셋 동작이 불가능하게 되는 파괴 기구를 말한다. 이러한 동작 파괴가 일어나는 원인으로는, 메모리 소자로의 반복적인 전류 공급, 소자의 발열 현상 및 재료의 상전이 과정을 통해, 상변화 메모리 소자 내부의 조성이 크게 변화하여 리셋 동작 시 생성된 비정질 상태의 재료 부분이 더 이상 셋 상태로 변화하지 않는 제삼의 상으로 형 성되거나, 또는 상기 원인에 의해 상변화 재료와 상부 및 하부 전극이 기계적으로 분리되어 더 이상 전기적으로 연결되지 않기 때문인 것으로 알려져 있다. 특히, 상변화 재료와 상부 및 하부 전극이 기계적으로 분리되는 현상은, 상변화 재료가 상전이 과정에서 필연적으로 경험하게 되는 체적의 변화 때문인 것으로 알려져 있다.
상변화 메모리 소자의 반복 기록을 저해하는 세 번째 동작 파괴 기구는 동작 전류 전이(Current Drift) 기구이다. 동작 전류 전이 기구란, 상변화 메모리 소자가 소정의 동작 횟수만큼 셋 동작과 리셋 동작을 반복한 이후, 리셋 동작에 필요한 전류값 및 셋 동작에 필요한 전류값이 당초의 값에 비해 크게 변화하는 현상을 말한다. 즉, 셋 동작과 리셋 동작 자체는 가능하나, 동작 조건이 수시로 변화하는 현상이다. 이러한 동작 파괴가 일어나는 원인으로는, 상변화 메모리 소자를 구성하는 전극과 상변화 재료 사이에 원하지 않는 제삼의 박막층이 형성되거나, 발열 과정을 수반하는 반복 기록 동작 과정에서 전극 자체가 크게 열화되기 때문인 것으로 알려져 있다.
상변화 메모리 소자의 반복 기록을 저해하는 네 번째 동작 파괴 기구는 동작 속도 열화 기구이다. 동작 속도의 열화 현상이란, 상변화 메모리 소자가 소정의 메모리 동작을 반복하는 과정에서 기록 동작에 필요한 시간이 크게 늦어지는 현상을 말한다. 이러한 동작 파괴가 일어나는 원인으로는, 상변화 메모리 소자의 동작 과정에서 소자의 동작 영역을 구성하는 상변화 재료의 결정 상태나 조성이 심하게 변화하여 이후의 기록 동작에서 가역적인 상전이 기구가 제대로 발현되지 않기 때문인 것으로 알려져 있다.
따라서, 상변화 메모리 소자의 동작 신뢰성을 확보하기 위해서는, 상기 네 가지 동작 파괴 기구, 즉 셋 스턱 파괴 기구, 리셋 스턱 파괴 기구, 동작 전류 전이 파괴 기구, 동작 속도 열화 기구 등을 방지할 수 있는 상변화 메모리 소자의 구조가 개발될 필요가 있다.
위에서 설명한 바와 같이, 상변화 메모리 소자의 실용화를 위해 해결해야 할 각 기술적인 이슈들은 독립적으로 해결할 수 있는 문제가 아니며, 서로 밀접한 관련을 가지고 있다. 다시 말해, 상변화 메모리 소자의 크기를 줄이기 위해서는 미세 스케일의 소자가 동작할 수 있도록 소비 전력의 감소가 선행되어야 한다. 또한, 상변화 메모리 소자의 동작 전류를 줄여 메모리 동작 과정에서 개입되는 발열량을 줄이고, 메모리 동작을 위해 필요한 상변화 메모리 재료 자체의 체적을 줄이는 것은 상변화 메모리 소자의 동작 신뢰성을 향상시키는 데도 크게 도움이 될 것임은 자명하다.
따라서, 상변화 메모리 소자의 실용화를 위해서는 상변화 메모리 소자의 소비 전력 감소, 소자 크기의 축소 및 메모리의 동작 신뢰성을 모두 고려하고 해결할 수 있는 상변화 메모리 소자의 구조가 제공될 필요가 있다.
본 발명에서 해결하고자 하는 과제는, 상변화 메모리 소자의 실용화를 위하여 소비 전력을 절감하여 메모리 셀의 크기를 감소시키고, 메모리 동작의 신뢰성을 보장할 수 있는 상변화 메모리 소자 및 그 제조방법을 제공하는 것이다.
상술한 과제를 해결하기 위한 본 발명의 일 측면은 기판; 상기 기판 상에 형성된 복수의 제 1 금속 전극층; 상기 기판의 상부에서 상기 복수의 제 1 금속 전극층 사이에 형성되고, 자기 발열형 채널 구조로 구성되는 상변화 재료층; 상기 복수의 제 1 금속 전극층 및 상기 상변화 재료층 상부에 형성된 절연층; 상기 복수의 제 1 금속 전극층의 상부에 형성된 비아 홀; 및 상기 비아 홀을 매립하는 형태로 형성된 제 2 금속 전극층을 포함하는 상변화 메모리 소자를 제공한다.
본 발명의 다른 측면은 기판 상에 복수의 제 1 금속 전극층을 형성하는 단계; 상기 기판 상에 상변화 재료층을 증착하는 단계; 상기 상변화 재료층을 자기 발열형 채널 구조로 패터닝하는 단계; 상기 복수의 제 1 금속 전극층 및 상기 상변화 재료층의 상부에 절연층을 형성하는 단계; 상기 제 1 금속 전극층의 상부에 비아 홀을 형성하는 단계; 및 상기 비아 홀을 매립하는 형태로 제 2 금속 전극층을 형성하는 단계를 포함하는 상변화 메모리 소자의 제조 방법을 제공한다.
본 발명은 별도의 발열 전극을 사용하지 않고 상변화 물질 자체의 저항에 따른 발열 현상을 이용하여 메모리 동작을 수행함으로써, 금속 전극의 열전도에 따른 열손실을 최소화하여 메모리 소자의 소비전력을 감소시킬 수 있다.
또한, 본 발명은 상변화 재료층에서 상변화가 일어나는 영역이 금속 전극과 접촉하지 않는 구조를 제공함으로써, 금속 전극과의 접촉에 따라 발생하는 소자 동작 파괴 기구를 방지하여 메모리 동작의 신뢰성을 증가시킬 수 있다.
또한, 본 발명은 리소그래피 공정과 식각 공정을 사용하는 비교적 간단한 공정으로 상변화 메모리 재료층을 미세 패터닝하는 방법을 제공함으로써, 본 발명에 따른 자기 발열형 채널 구조를 포함하는 상변화 메모리 소자를 용이하게 구현할 수 있다.
이하 첨부된 도면을 참조하면서 본 발명의 바람직한 실시예를 상세히 설명한다. 다음에서 설명되는 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술되는 실시예에 한정되는 것은 아니다. 본 발명의 실시예들은 해당 분야에서 통상의 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 도면에 있어서, 층 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 상에 있다고 언급된 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 게재될 수도 있다. 실시예 전체에 걸쳐서 동일한 참조부호는 동일한 구성요소를 나타낸다.
도 1a는 본 발명의 일 실시예에 따른 자기 발열형 채널 구조를 포함하는 상변화 메모리 소자의 구조를 나타내는 평면도이고, 도 1b는 본 발명의 일 실시예에 따른 자기 발열형 채널 구조를 포함하는 상변화 메모리 소자의 구조를 나타내는 단면도이다.
도 1a 및 1b를 참조하면, 본 발명의 일 실시예에 따른 상변화 메모리 소자는 기판(10), 기판(10)상에 형성된 복수의 제 1 금속 전극층(12), 복수의 제 1 금속 전극층(12) 사이에 형성되는 상변화 재료층(14), 제 1 금속 전극층(12) 및 상변화 재료층(14) 상에 형성되는 절연층(16) 및 제 1 금속 전극층(12) 상에 형성된 비아 홀(18)을 매립하는 제 2 금속 전극층(20)을 포함한다.
기판(10)은 실리콘 기판 또는 실리콘의 표면을 열산화하여 형성하는 실리콘 산화막 기판을 사용할 수 있다. 본 발명에 따른 상변화 메모리 소자는 어레이의 형태로 구성될 수 있으며, 상변화 메모리 소자가 메모리 어레이 구동용 XY 디코더 및 센스 앰프 등과 같은 회로 모듈과 함께 집적되는 경우 본 발명에 따른 상변화 메모리 소자는 회로를 구성하기 위한 CMOS 트랜지스터 또는 바이폴라 트랜지스터가 배열된 소정의 기판 위에 형성될 수 있다.
제 1 금속 전극층(12)은 기판(10) 상에 형성되어, 상변화 메모리 소자의 양 단자의 역할을 한다. 제 1 금속 전극층(12)은 저저항의 금속 전극 재료로 구성된 다. 일 실시예에서, 제 1 금속 전극층(12)은 백금(Pt), 텅스텐(W), 티탄텅스텐합금(TiW) 등의 금속으로 구성될 수 있으며, 스퍼터링 또는 전자빔 금속증착법 등에 의해 증착될 수 있다. 이때, 제 1 금속 전극층(12)의 두께는 금속 전극으로서의 저저항 특성을 충분히 나타낼 수 있는 정도의 두께로 형성하는 것이 바람직하며, 후속 공정에서 형성될 상변화 재료층(14)이 제 1 금속 전극층의 측벽 부분에 의해 단절되지 않도록 너무 두껍게 형성하지 않는 것이 바람직하다. 증착된 제 1 금속 전극층(12)은 상변화 메모리 소자에 전기 신호를 공급하기 위한 두 개의 단자로서 기능할 수 있도록 통상적인 금속 패터닝 방법에 의해 두 개의 영역으로 패터닝된다.
상변화 재료층(14)은 기판(10)의 상부에서 제 1 금속 전극층(12)의 사이에 형성되고, 자체 저항을 이용한 발열 효과에 의해 결정 상태 또는 비정질 상태로 변화하는 메모리 동작 영역으로서 역할한다.
상변화 재료층(14)은 칼코게나이드 계열 금속 원소의 합금으로 구성될 수 있다. 이때, 상변화 재료층(14)은 금속 합금의 구성 원소 및 조성에 따라 다양한 상변화 특성을 가지며, 이는 상변화 메모리 소자의 동작에 매우 중요한 역할을 한다. 상변화 재료층(14)을 구성하는 칼코게나이드 계열 금속 원소의 대표적인 예로서 Ge, Se, Sb, Te, Sn, As 등을 들 수 있으며, 이들 원소의 적절한 조합에 의해 상기 칼코게나이드 상변화 재료가 형성된다. 또한, 상기 상변화 재료층(14)의 특성 향상을 위해서는 상기 칼코게나이드계 금속 원소의 조합 이외에, Ag, In, Bi, Pb 등의 원소가 혼합되는 경우가 있다. 바람직하게는, 상변화 재료층(14)은 Ge, Sb, Te이 2:2:5 의 비율로 조합된 Ge2Sb2Te5(GST)로 구성될 수 있으며, GST 이외의 재료로서 As-Sb-Te계의 칼코게나이드 합금 재료 또는 Se-Sb-Te계의 칼코게나이드 합금 재료로 구성될 수 있다.
또한, 삼원계 칼코게나이드 재료 이외의 이원계 칼코게나이드 재료도 본 발명에 따른 상변화 메모리 소자의 상변화 재료층(14)을 구성하는 데 사용될 수 있다. 예를 들어, Sb-Se계의 칼코게나이드 합금 재료, Sb-Te계의 칼코게나이드 합금 재료 또는 In-Se계의 칼코게나이드 합금 재료가 사용될 수 있다. 더불어, 상변화 특성을 가진 비칼코게나이드계 합금 재료도 사용될 수 있으며, 예를 들어 Zn-Sb계의 금속 글래스계 합금 재료가 사용될 수 있다.
일 실시예에서, 상변화 재료층(14)은 메모리 동작 신뢰성을 향상시키기 위하여 Ge2Sb2Te5(GST)에 안티몬을 과량 첨가한 Ge2Sb2 + xTe5(0.12≤x≤0.32)로 구성될 수 있다. Ge2Sb2 + xTe5(0.12≤x≤0.32)로 구성되는 상변화 재료층은 다음과 같은 장점을 갖는다.
현재 상변화 메모리 소자의 실현을 위해 통상적으로 사용되고 있는 Ge-Sb-Te의 2:2:5의 조성으로 구성된 GST 재료는 결정화 온도의 차이에 따라 준안정상인 fcc(face-centeredc-cubic) 구조와 안정상인 hcp(hexagonal-closed-packing) 구조의 두 가지 결정 상태를 갖는다. 이때, fcc의 저항값은 hcp의 저항값보다 일반적으로 높다. 상기 조성의 GST를 사용하여 광저장 정보매체를 구현하는 경우, 레이저 광의 조사에 의해 변화하는 GST 결정상과 비정질상의 굴절율의 차이를 검출하기 때 문에 fcc 구조와 hcp 구조의 저항값 차이는 정보의 저장 및 재생 과정에 큰 영향을 미치지 않는다.
하지만, 결정 상태 및 비정질 상태의 전기적인 저항값에 따라 정보를 기록하고 판독하는 상변화 메모리 소자의 경우에는, 두 가지 구조로 존재하는 결정 상태의 생성이 셋 동작에 있어서 셋 저항값의 분포를 크게 하고, 차기 리셋 동작에 필요한 동작 조건의 변화를 야기할 수 있다. 따라서, 결정화 과정에 있어서 한 가지 단일상의 결정 상태를 갖는 Ge2Sb2 + xTe5(0.12≤x≤0.32)을 상변화 재료층으로 사용함으로써 상변화 메모리 소자의 셋 동작 안정성을 향상시킬 수 있다.
또한, 상변화 메모리 소자는 동작 중 여러가지 고온 환경을 경험하게 된다. 만약 고온 환경에서 어떤 특정 메모리 소자가 갖는 저항값이 통상의 리셋 저항값보다는 낮고 통상의 셋 저항값보다는 높은 제3의 상태로 변화되면, 이후의 기록 동작에서 상변화 메모리 소자는 안정적으로 리셋 및 셋 동작을 수행할 수 없다.
따라서, 셋 상태를 구성하는 결정 상태가 단일상으로 확정되고 리셋 상태의 저항값이 고온 상태에서 장시간 유지될 수 있는 Ge2Sb2 + xTe5(0.12≤x≤0.32)을 상변화 재료층으로 사용함으로써 보다 안정적이고 뛰어난 동작 특성을 갖는 상변화 메모리 소자를 구현할 수 있다.
상변화 재료층(14)은 스퍼터링 성막법, 전자빔 증착법 또는 유기금속 기상화학증착법 등에 의해 증착되고, 소정의 식각 공정을 통해 두 개의 제 1 금속 전극층(12)을 연결하는 형태로 패터닝된다. 여기서, 상변화 재료층(14)의 패턴은 자기 발열형 채널 구조로 구성되며, 다양한 크기 및 형상으로 변형될 수 있다. 상변화 재료층(14)의 패턴 형상에 대해서는 이하에서 도 2a 내지 2c를 참조하여 더욱 자세하게 설명하기로 한다.
절연층(16)은 제 1 금속 전극층(12) 및 상변화 재료층(14) 상부에 형성되고, 상변화 재료층(14)에서 발생하는 열이 소자 외부로 손실되는 것을 차단하는 역할을 한다. 일 실시예에서, 절연층(16)은 실리콘산화막, 실리콘질화막과 같은 실리콘계 절연층 또는 유기계 절연층 등으로 형성될 수 있다. 이때, 절연층(16)이 형성되는 과정에서 상변화 재료층(14)이 산화되거나 상변화 재료층(14)을 구성하는 원소의 조성이 변경되는 것을 막기 위하여, 절연층(16)은 저온에서 화학적 기상증착법(chemical vapor deposition)에 의해 증착되는 것이 바람직하다.
제 2 금속 전극층(20)은 제 1 금속 전극층(12)의 상부에 형성된 비아 홀(18)을 매립하는 형태로 형성되고, 소자 외부의 배선을 연결하기 위한 단자 역할을 한다. 제 2 금속 전극층(20)은 제 1 금속 전극층(12)과 마찬가지로 저저항의 금속으로 구성된다.
도 2a 내지 2c는 본 발명의 일 실시예에 따른 상변화 메모리 소자에 포함되는 상변화 재료층의 패터닝 형상의 예를 나타내는 도면이다.
도 2a 내지 2c를 참조하면, 본 발명에 따른 상변화 메모리 소자의 상변화 재료층은 소정의 폭과 길이로 패터닝된 채널 영역(14a) 및 상기 채널 영역 좌우에 위치하고 상기 채널 영역보다 큰 면적을 갖는 도입 영역(14b)을 포함하는 자기 발열 형 채널 구조로 구성된다. 이때, 도입 영역(14b)은 제 1 금속 전극층과 물리적으로 접촉하여 전기적으로 연결된다.
이때, 채널 영역(14a)은 도입 영역(14b)에 비하여 적은 면적을 갖는다. 이에 따라, 채널 영역(14a)은 도입 영역(14b)에 비하여 높은 저항값을 갖고, 상변화 재료층을 흐르는 전류에 의해 유발되는 주울열은 저항값이 높은 채널 영역(14a)에 집중된다. 이러한 원리에 따라, 상변화 재료층에 열에너지를 인가하는 별도의 전극을 사용하지 않고도, 상변화 재료층의 자기 발열을 통해 상변화를 유도함으로써 상변화 메모리 소자의 메모리 동작을 수행할 수 있다.
한편, 발열효과는 저항값이 높은 부분과 낮은 부분의 저항비가 클수록 현저하게 발현되는바, 도입 영역(14b)과 채널 영역(14a)의 면적비는 상변화 메모리 소자의 크기를 현저하게 증가시키지 않는 범위에서 가능한 크게 선택될 필요가 있다. 일 실시예에서, 채널 영역(14a)의 면적에 대한 도입 영역(14b)의 면적의 비는 10 이상이 될 수 있다. 또한, 도입 영역(14b)의 형상은 도입 영역(14b)의 저항값을 가능한 낮출 수 있는 형태로 설계되는 것이 바람직하다.
도 2a를 참조하면, 도입 영역(14b)은 직사각형의 형태로 구성되고, 채널 영역(14a)은 좌우의 도입 영역(14b) 사이에 배치된다. 이러한 구조는 도입 영역(14b)의 저항값을 줄이고, 도입 영역(14b)과 채널 영역(14a)의 면적비를 최대화하여 자기 발열 효과를 극대화함으로써 상변화 메모리 소자의 동작에 필요한 전력을 감소시킬 수 있다.
그러나, 이러한 구조는 도입 영역(14b) 사이의 거리가 충분하지 않아, 패터 닝 과정에서 도입 영역(14b)의 일부분이 붙어버리거나, 도입 영역(14b)의 사이에 위치하는 채널 영역(14a)의 길이가 소자마다 불균일하게 형성될 우려가 있다.
도 2b를 참조하면, 도입 영역(14b)은 채널 영역(14a)을 사이에 배치한 삼각형의 형태로 구성될 수 있다. 이러한 구조는 도 2a의 패터닝 형상보다는 도입 영역(14b)과 채널 영역(14a) 간의 저항비가 감소할 수는 있으나, 도입 영역(14b)의 좌우 부분이 일부 영역에서 붙어버리거나 제대로 패터닝 되지 않는 현상을 크게 줄일 수 있으며 결과적으로 채널 영역(14a)의 패터닝 재현성과 균일성을 확보하는데 유리하다는 장점이 있다.
도 2c를 참조하면, 도입 영역(14b)은 직사각형이 그 길이를 줄여가는 형태로 연속 배치되는 형태로 구성될 수 있다. 이러한 구조는 도 2a 및 도 2b의 패터닝 구조의 장점을 각각 취한 것으로서 도입 영역(14b)과 채널 영역(14a) 간의 면적비를 증가시키면서, 상변화 메모리 소자의 제작 공정에 있어서 채널 영역(14a)의 패터닝 재현성과 균일성을 확보하는 데 유리할 수 있다.
도 2a 내지 2c를 통해 설명한 바와 같이, 본 발명에 따른 상변화 메모리 소자의 제작에 있어서 상변화 재료층의 패터닝 형상은 메모리 소자 동작의 요구 조건과 패터닝 공정 수행의 용이성을 동시에 고려하여 다양한 변형예를 생각할 수 있다.
상술한 바와 같이, 본 발명에 따른 자기 발열형 채널 구조를 포함하는 상변화 메모리 소자는 상변화 메모리 소자의 동작을 구현하는 상변화 메모리 재료층의 동작 영역이 어떤 전극층과도 접촉하지 않는 구조를 가진다.
종래의 상변화 메모리 소자의 구조는 상변화 메모리 재료층의 상부 또는 하부에 전기적인 주울열을 공급하는 발열성 금속 전극층 및 소자의 동작을 위해 필요한 전기 신호를 공급하는 금속 전극층을 포함하는 것이 일반적이다. 하지만, 이러한 구조는 상변화 메모리 소자의 동작 과정에서 두 가지 불리한 점이 있다.
첫 번째 불리한 점은, 상변화 메모리 소자의 동작을 위해 인가되는 전기 신호에 의해 발생한 주울열이 열전도도가 높은 상하부 금속 전극층으로 소실되어 상변화 재료층의 상전이를 위해 사용되는 주울열의 양을 제한한다. 결과적으로, 발생한 주울열 대비 상변화 재료층의 상전이에 기여할 수 있는 주울열의 양이 크게 줄어들어 상변화 메모리 소자의 동작 전류값을 상승시키는 직접적인 원인이 된다. 두 번째 불리한 점은, 상변화 메모리 소자의 반복 기록 동작에 있어서 상변화 재료층 상하부에 위치하는 금속 전극층의 구성 원소가 상변화 재료층 내부로 확산되어 상변화 메모리 소자의 동작 신뢰성을 저해할 수 있다는 점이다.
이에 비해, 본 발명에 따른 자기 발열형 채널 구조를 포함하는 상변화 메모리 소자는 메모리 동작을 구현하는 상변화 재료층의 채널 영역이 어떠한 금속 전극층과도 접촉하지 않는 특징을 가지고 있기 때문에 종래의 상변화 메모리 구조에서 발생하는 열 손실 및 동작 신뢰성 감소의 문제를 해결할 수 있다.
도 3a 내지 3e는 본 발명의 일 실시예에 따른 자기 발열형 채널 구조를 포함하는 상변화 메모리 소자를 제조하는 과정을 나타내는 도면이다.
도 3a를 참조하면, 먼저 기판(10)이 제공된다. 이때, 기판(10)은 실리콘 기판 또는 실리콘의 표면을 열산화하여 형성하는 실리콘 산화막 기판으로 구성될 수 있다.
도 3b를 참조하면, 기판(10) 상에 스퍼터링 또는 전자빔 금속증착법 등을 이용하여 제 1 금속 전극층(12)을 증착한다. 일 실시예에서, 제 1 금속 전극층(12)은 백금(Pt), 텅스텐(W), 티탄텅스텐합금(TiW) 등의 금속으로 구성될 수 있다.
또한, 증착된 제 1 금속 전극층(12)을 건식 식각 또는 습식 식각을 포함하는 통상적인 금속 패터닝 방법을 사용하여 두 개의 영역으로 패터닝한다.
도 3c를 참조하면, 기판(10) 상에서 두 개의 영역으로 패터닝된 제 1 금속 전극층(12) 사이에 상변화 재료층(14)을 형성한다. 이때, 상변화 재료층(14)은 제 1 금속 전극층(12)과의 전기적 연결을 강화하기 위하여 제 1 금속 전극층(12)의 일부분을 덮는 형태로 증착될 수 있다. 상변화 재료층(14)은 스퍼터링 성막법, 전자빔 증착법 또는 유기금속 기상화학증착법 등에 의해 증착될 수 있다.
일 실시예에서, 상변화 재료층(14)은 Ge-Sb-Te으로 구성된 Ge2Sb2 + xTe5(0.12≤x≤0.32) 합금 재료로 구성될 수 있다. 이때, Ge2Sb2 + xTe5(0.12≤x≤0.32)에 추가적으로 첨가되는 안티몬(Sb)의 양(x)은 상변화 재료층이 단일상의 결정 구조를 가지고, 비정질 상태의 저항값이 결정화 온도 부근의 고온에서 장시간동안 일정하게 유지되도록 적절한 범위에서 선택될 수 있다. 바람직하게는, Ge2Sb2 + xTe5에 추가적으로 첨가되는 안티몬(Sb)의 양(x)는 0.12 내지 0.32로 설정될 수 있다.
Ge2Sb2 + xTe5(0.12≤x≤0.32)로 구성되는 상변화 재료층은 RF 마그네트론 스퍼터링 방법에 의해 형성될 수 있다. 이때, 안티몬 조성의 변화를 위해 타겟은 2:2:5 조성의 Ge2Sb2Te5 타겟과 Sb 타겟을 각각 사용하고, Sb 타겟에 인가하는 스퍼터링 파워 조건을 변경하여 안티몬 조성을 변경할 수 있다. 일 실시예에서, Ge2Sb2Te5 타겟에 인가하는 스퍼터링 파워 조건은 100W이다.
증착된 상변화 재료층(14)은 도입 영역 및 채널 영역으로 구성되는 패턴으로 리소그래피 및 건식 식각 공정 등을 이용하여 패터닝된다. 이때, 상변화 재료층(14)의 패턴은 자기 발열형 채널 구조로 동작하기 위하여 각각의 전극과 전기적으로 연결된 넓은 면적의 도입 영역과 상기 도입 영역의 사이에 위치하여 상변화를 통한 메모리 동작을 구현하는 좁은 면적의 채널 영역으로 구성되고, 도 3a 내지 3c를 통하여 설명한 바와 같이 여러가지 형태로 구현될 수 있다. 일 실시예에서, 상변화 재료층(14)의 채널영역은 폭과 길이가 모두 500nm 이하가 되도록 형성될 수 있다.
상변화 재료층(14)의 미세 패터닝 공정은 전체 제조공정의 복잡도 및 상변화 메모리 소자의 성능을 결정하는 가장 핵심적인 공정인 바, 이하에서 도 4a 내지 4e의 예시를 참조하여 더 자세히 설명하기로 한다.
도 3d를 참조하면, 제 1 금속 전극층(12) 및 상변화 재료층(14) 상부에 절연층(16)을 형성한다. 일 실시예에서, 절연층(16)은 실리콘산화막, 실리콘질화막과 같은 실리콘계 절연층 또는 저온에서 형성할 수 있는 유기계 절연층 등으로 형성될 수 있다. 상변화 재료층(14)이 산화되거나 상변화 재료층(14)을 구성하는 원소의 조성이 변경되는 것을 막기 위하여, 절연층(16)은 저온에서 화학적 기상증착법(chemical vapor deposition)에 의해 증착되는 것이 바람직하다.
도 3e를 참조하면, 제 1 금속 전극층(12)의 상부에 비아 홀(18)을 형성하고, 비아 홀(18)을 매립하는 형태로 제 2 금속 전극층(20)을 형성한다.
일 실시예에서, 비아 홀(18)은 절연층(16)을 습식 또는 건식으로 식각하는 공정을 통해 형성될 수 있으며, 비아 홀(18)의 패터닝 공정은 통상적인 포토 리소그래피 공정을 이용할 수 있다. 예를 들어, 절연층(18)이 실리콘 산화막인 경우 불산계의 습식 식각액을 이용하여 제 1 금속 전극층(12)의 상부에 비아 홀(18)을 형성할 수 있다.
비아 홀(18)을 형성한 후 스퍼터링 또는 전자빔 금속증착법 등을 이용하여 비아 홀(18)을 매립하는 형태로 제 2 금속 전극층(20)을 증착한다. 일 실시예에서, 제 2 금속 전극층(20)은 백금(Pt), 텅스텐(W), 티탄텅스텐합금(TiW) 등의 금속으로 구성될 수 있다.
도 4a 내지 4d는 본 발명의 일 실시예에 따른 상변화 메모리 소자의 제조 방법에서 상변화 재료층 패터닝 공정을 나타내는 도면이고, 도 4e는 상변화 재료층인 Ge2Sb2Te5 박막층과 하드 마스크층인 질화 티타늄 박막층의 식각율 및 식각 선택성을 나타내는 그래프이다.
도 4a 내지 4d의 실시예에서, Sb 타겟에 인가하는 스퍼터링 파워 조건을 20W로 설정하여 과량으로 첨가되는 안티몬의 양이 22%이고, 이것을 Ge-Sb-Te으로 구성되는 전체 구성 원소의 합을 100%로 다시 계산하여 원소의 화학식으로 표시하면 Ge18Sb39Te43인 상기 Ge2Sb2 + xTe5 상변화 재료층을 사용하였다.
한편, 헬리콘 건식 식각 공정 장치를 사용하고 소정의 식각 가스를 사용하는 동일한 식각 공정 조건에 있어서 상기 Ge2Sb2 + xTe5 상변화 재료층의 식각 거동은 안티몬이 과량으로 첨가되지 않은 Ge2Sb2Te5 박막층의 식각 거동과 크게 다르지 않는바, 편의상 Ge2Sb2Te5(GST) 박막층과 질화 티타늄 박막층의 식각율 및 식각 선택성을 나타내는 도 4e의 그래프를 참조한다.
도 4a를 참조하면, 상변화 재료층(42)이 기판(40) 상에 형성되고, 상변화 재료층(42)을 패터닝하기 위한 마스크 층으로서 질화 티타늄 하드 마스크층(44)을 DC 스퍼터링 방법으로 형성한다. 일 실시예에서, 상변화 재료층(42) 및 질화 티타늄 하드 마스크층(44)의 두께는 각각 500Å이다.
질화 티타늄 하드 마스크층(44) 상부에 포토 레지스트를 도포한 후, 노광 및 현상의 과정을 거쳐 레지스트 패턴(46)을 형성한다. 상기 리소그래피 공정에는 다양한 광원이 탑재된 리소그래피 장비가 사용될 수 있으나, 100nm 이하의 미세 패턴을 형성하기 위해서는 ArF 엑시머 레이저를 광원으로 사용하는 리소그래피 장비 또는 전자빔을 광원으로 사용하는 전자빔 리소그래피 장비가 사용될 수 있다.
도 4b를 참조하면, 레지스트 패턴(46)을 마스크로 하여 질화 티타늄 하드 마 스크층(44)의 식각 공정을 수행한다. 일 실시예에서, 질화 티타늄 하드 마스크층(44)은 헬리콘 플라즈마 소스를 이용하는 건식 식각 장치를 이용하여 식각될 수 있고, 식각 가스로 아르곤과 염소의 혼합 가스를 이용할 수 있다. 이때, 소스 전원과 바이어스 전원의 동작 주파수는 각각 60MHz와 13.56MHz로 설정되고, 소스 전원의 전력은 500W 내지 1200W(바람직하게는 600W)로 인가되고, 바이어스 전원의 전력은 100W 내지 600W(바람직하게는 150W)로 인가될 수 있다. 또한, 공정 챔버 압력은 3mTorr 내지 5mTorr(바람직하게는 5mTorr)로 인가되고, 아르곤과 염소의 혼합 가스에 대한 염소 가스의 비(Cl2/Ar+Cl2)는 10% 내지 60%의 범위에서 설정될 수 있다.
도 4e를 참조하면, 아르곤과 염소의 혼합 가스에 대한 염소 가스의 비(Cl2/Ar+Cl2)가 10%인 조건에서는 질화 티타늄의 식각율이 약 80nm/min로 다소 느린 편이다. 또한, 아르곤과 염소의 혼합 가스에 대한 염소 가스의 비(Cl2/Ar+Cl2)가 40%인 조건에서는 질화 티타늄의 식각율이 290nm/min으로 매우 빠른 편이나, Ge2Sb2+xTe5의 식각율도 580nm/min으로 상당히 빠르다. 따라서, 하드 마스크 패턴 형성 공정의 편의성과 하드 마스크 패턴과 Ge2Sb2 + xTe5 박막의 식각 선택성을 종합적으로 고려할 때, 아르곤과 염소의 혼합 가스에 대한 염소 가스의 비(Cl2/Ar+Cl2)가 20%인 조건이 질화 티타늄 하드마스크의 패턴을 형성하는 데 가장 바람직한 조건이라고 할 수 있다.
한편, 식각 공정을 통해 질화 티타늄 하드 마스크의 패턴이 형성되면, 질화 티타늄 하드 마스크 패턴 상부에 형성되어 있는 레지스트층은 그 두께가 현저히 얇아지거나, 경우에 따라서는 모두 제거된 상태가 된다.
도 4c를 참조하면, 패터닝된 질화 티타늄 하드 마스크(44)를 이용하여 상변화 재료층(42)의 식각 공정을 수행한다. 일 실시예에서, 상변화 재료층(42)은 헬리콘 플라즈마 소스를 이용하는 건식 식각 장치를 이용하여 식각될 수 있고, 식각 가스로 아르곤과 사불화탄소의 혼합 가스를 이용할 수 있다. 이때, 소스 전원과 바이어스 전원의 동작 주파수는 각각 60MHz와 13.56MHz로 설정되고, 소스 전원의 전력은 500W 내지 1200W(바람직하게는 600W)로 인가되고, 바이어스 전원의 전력은 100W 내지 600W(바람직하게는 150W)로 인가될 수 있다. 또한, 공정 챔버 압력은 3mTorr 내지 5mTorr(바람직하게는 5mTorr)로 인가되고, 아르곤과 사불화탄소의 혼합 가스에 대한 사불화탄소 가스의 비(CF4/Ar+CF4)는 10% 내지 60%의 범위에서 설정될 수 있다.
상변화 재료층의 식각 공정에서 아르곤과 사불화탄소의 혼합 가스를 이용한 이유는, 이미 레지스트층이 대부분 소진된 상태에서 아르곤과 염소의 혼합 가스를 이용하여 식각 공정을 수행하면, 높은 식각율 특성을 갖는 질화 티타늄 하드 마스크 패턴이 동시에 식각되어 패턴의 균일성과 건전성을 확보할 수 없을 뿐만 아니라, 마스크 자체가 빠른 속도로 식각되기 때문에 소정의 크기를 갖는 상변화 재료층의 미세 패턴을 형성할 수 없기 때문이다.
또한, 도 4e를 참조하면, 아르곤과 사불화탄소의 혼합 가스를 사용하는 경우 질화 티타늄 하드 마스크 패턴은 거의 식각되지 않으며, 이에 따라 Ge2Sb2 + xTe5로 구성되는 상변화 재료층과 높은 식각 선택성을 유지할 수 있다.
도 4e를 참조하면, 아르곤과 사불화탄소의 혼합 가스에 대한 사불화탄소 가스의 비(CF4/Ar+CF4)가 10%, 20%, 40%로 증가함에 따라, 질화 티타늄에 대한 GST 박막의 식각 선택성은 10.2, 9.6, 7.7의 순으로 감소하는 것을 확인할 수 있다. 따라서, 두 재료의 식각 선택성만을 고려한다면, 아르곤과 사불화탄소의 혼합 가스에 대한 사불화탄소 가스의 비(CF4/Ar+CF4)가 10%인 조건에서 상변화 재료층의 미세 패턴을 형성하는 것이 바람직하다.
반면, 아르곤과 사불화탄소의 혼합 가스에 대한 사불화탄소의 가스의 비 (CF4/Ar+CF4)가 40% 이상인 조건은, 질화 티타늄 하드 마스크 패턴과 Ge2Sb2 + xTe5 박막의 식각 선택성을 충분히 높일 수 없는 조건일뿐만 아니라, 사불화탄소의 과다 유입으로 인해 하드 마스크 패턴 상부에 불필요한 탄소층이 잔류하여 Ge2Sb2 + xTe5 미세 패턴의 식각 프로파일을 훼손할 가능성이 있다. 따라서, 질화 티타늄 하드 마스크와 Ge2Sb2 + xTe5 박막과의 식각 선택성, Ge2Sb2 + xTe5 박막의 식각율 및 Ge2Sb2 + xTe5 미세 패턴의 식각 프로파일 특성 등을 종합적으로 고려할 때, 아르곤과 염소의 혼합 가스에 대한 염소 가스의 비(Cl2/Ar+Cl2)가 20%인 조건이 상변화 재료층의 미세 패턴을 형성하는 데 가장 바람직한 조건이라고 할 수 있다.
도 4d를 참조하면, 패터닝된 상변화 재료층(42)의 상부에 잔류하고 있는 질 화 티타늄 하드 마스크 패턴을 제거한다. 일 실시예에서, 하드 마스크 패턴은 헬리콘 플라즈마 소스를 이용하는 건식 식각 장치를 이용하여 제거될 수 있고, 식각 가스로 아르곤과 염소의 혼합 가스를 이용할 수 있다. 이때, 소스 전원과 바이어스 전원의 동작 주파수는 각각 60MHz와 13.56MHz로 설정되고, 소스 전원의 전력은 500W 내지 1200W(바람직하게는 600W)로 인가되고, 바이어스 전원의 전력은 100W 내지 600W(바람직하게는 150W)로 인가될 수 있다. 또한, 공정 챔버 압력은 3mTorr 내지 5mTorr(바람직하게는 5mTorr)로 인가되고, 아르곤과 염소의 혼합 가스에 대한 염소 가스의 비(Cl2/Ar+Cl2)는 10% 내지 60%의 범위에서 설정될 수 있다.
도 4e를 참조하면, 아르곤과 염소의 혼합 가스에 대한 염소 가스의 비(Cl2/Ar+Cl2)가 10%인 경우 질화 티타늄 박막의 식각율은 약 80nm/min로 다소 느린 편이지만, 잔류하고 있는 질화 티타늄 박막층의 두께는 이미 충분히 얇은 상태이며, 이미 형성한 상변화 재료층의 미세 패턴의 형상을 심하게 훼손하지 않아야 하는바, 아르곤과 염소의 혼합 가스에 대한 염소 가스의 비(Cl2/Ar+Cl2)가 10%인 조건에서 질화 티타늄 하드 마스크 패턴의 제거 과정을 수행함이 가장 바람직하다.
도 5a 내지 5c는 본 발명의 일 실시예에 따른 상변화 메모리 소자의 상변화 재료층을 촬영한 주사전자현미경(SEM) 사진들이다.
도 5a는 채널 영역의 길이를 100nm로 설계한 상변화 메모리 소자의 상변화 재료층 패턴의 SEM 사진이며, 실제 제작된 채널의 길이는 약 89nm이다. 도 5b는 채 널 영역의 길이를 200nm로 설계한 상변화 메모리 소자의 상변화 재료층 패턴의 SEM 사진이며, 실제 제작된 채널의 길이는 약 207nm이다. 도 5c는 채널 영역의 길이를 500nm로 설계한 상변화 메모리 소자의 상변화 재료층 패턴의 SEM 사진이며, 실제 제작된 채널의 길이는 약 487nm이다.
도 6은 본 발명의 일 실시예에 따른 자기 발열형 채널 구조를 포함하는 상변화 메모리 소자의 전극층 및 상변화 재료층을 촬영한 주사전자현미경(SEM) 사진이다.
도 7은 본 발명의 일 실시예에 따른 상변화 메모리 소자의 셋(SET) 및 리셋(RESET) 동작 특성을 나타내는 그래프이다.
도 7의 그래프는 본 발명에 따른 상변화 메모리 소자의 채널 영역의 길이가 각각 100nm, 200nm, 500nm 인 경우, 상변화 메모리 소자의 저항값을 인가 전압의 크기를 변화시키면서 측정한 결과이다.
도 7을 참조하면, 채널 영역의 길이가 길어질수록 셋 및 리셋 동작에 필요한 동작 전압이 증가하는 것을 알 수 있다. 구체적으로, 채널 영역의 길이가 100nm, 200nm, 500nm로 증가하였을 때 셋 동작 전압은 1.4V, 1.8V, 2.2V로 증가하였으며, 리셋 동작 전압은 2.8V, 3.6V, 4.2V로 증가하였다. 즉, 채널 영역의 면적이 작을수록 메모리 소자의 동작 전압 및 동작 전류가 감소되는 것을 알 수 있다.
따라서, 본 발명에 따른 발열형 채널 구조를 포함하는 상변화 메모리 소자는 통상의 상변화 메모리 소자에 비해 감소된 소비전력을 갖을 뿐만 아니라, 고정 스 케일의 축소를 통해 채널 영역의 면적을 감소시킴으로써 상변화 메모리 소자의 소비전력을 지속적으로 감소시킬 수 있다.
도 8a는 본 발명의 일 실시예에 따른 상변화 메모리 소자의 셋 동작 속도를 나타내는 그래프이고, 도 8b는 본 발명의 일 실시예에 따른 상변화 메모리 소자의 리셋 동작 속도를 나타내는 그래프이다.
도 8a를 참조하면, 동작 전압을 1.8V에서 2.4V까지 증가시키면서 셋 프로그래밍을 수행한 결과, 동작 전압의 증가에 따라 셋 동작 속도가 빨라지고, 동작 전압 2.4V에서 200ns 정도의 셋 동작 속도를 얻을 수 있다.
도 8b를 참조하면, 동작 전압을 2.6V에서 3.0V까지 증가시키면서 리셋 프로그래밍을 수행한 결과, 동작 전압의 증가에 따라 리셋 동작 속도가 빨라지고, 동작 전압 3.0V에서 120ns의 리셋 동작 속도를 얻을 수 있다.
따라서, 본 발명에 따른 발열형 채널 구조를 포함하는 상변화 메모리 소자는 상술한 바와 같이 소비전력을 감소시킬 수 있을 뿐만 아니라, 통상의 상변화 메모리 소자에 비해 동작속도가 열화되는 현상이 없이 충분히 빠른 속도에서 메모리 동작을 수행할 수 있다.
도 9a 내지 9c는 본 발명의 일 실시예에 따른 상변화 메모리 소자의 반복 기록 동작 특성을 나타내는 그래프이다.
도 9a를 참조하면, 채널 영역의 길이가 500nm인 상변화 메모리 소자의 경우, 105회 정도의 셋 및 리셋 기록 동작을 반복한 후, 셋 및 리셋 저항값이 리셋 저항값 이상의 높은 저항값으로 변화하면서 더 이상 프로그래밍을 수행할 수 없는 리셋 스턱 현상을 일으키는 것을 알 수 있다.
도 9b를 참조하면, 채널 영역의 길이가 200nm인 상변화 메모리 소자의 경우, 약 6x106회의 셋 및 리셋 기록 동작을 반복한 후, 셋 및 리셋 저항값이 리셋 저항값 이상의 높은 저항값으로 변화하면서 더 이상 프로그래밍을 수행할 수 없는 리셋 스턱 현상을 일으키는 것을 알 수 있다.
도 9c를 참조하면, 채널 영역의 길이가 100nm인 상변화 메모리 소자의 경우에는 약 2x107회의 셋 및 리셋 기록 동작을 반복한 후, 리셋 상태의 저항값이 셋 상태의 저항값과 비슷한 정도로 떨어지면서 동일한 기록 동작 조건에서 더 이상 프로그래밍을 수행할 수 없는 셋 스턱 현상을 일으키는 것을 알 수 있다.
채널 영역의 길이가 200nm, 500nm인 소자에서 리셋 스턱 현상이 현저하게 관찰되는 것은 채널 영역의 길이가 길어질수록 부분적으로 취약한 영역이 존재할 가능성이 높으며, 다수의 반복 기록 동작을 수행하는 과정에서 상기 취약한 부분이 상대적으로 심하게 열화되어 물리적으로 파괴되는 현상이 일어나기 때문이다.
따라서, 본 발명에 따른 자기 발열형 채널 구조를 포함하는 상변화 메모리 소자는 미세 패터닝을 통해 채널 영역의 면적을 감소시켜 채널 영역에 존재할 수 있는 결함의 발생 가능성을 감소시킴으로써 상변화 메모리 소자의 반복 기록 동작 특성을 개선할 수 있다.
도 7 내지 9c를 통해 설명한 바와 같이, 본 발명에 따른 자기 발열형 채널 영역을 포함하는 상변화 메모리 소자는 동작전압을 감소시킬 수 있고, 동작속도가 종래의 상변화 메모리 소자에 비해 열화되지 않으며, 메모리 동작 신뢰성을 증가시킬 수 있다. 따라서, 본 발명에 따른 자기 발열형 채널 영역을 포함하는 상변화 메모리 소자의 구조 및 그 제조방법은 상변화 메모리 소자의 실용화에 관련된 기술적 이슈들을 효과적으로 해결할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것은 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1a는 본 발명의 일 실시예에 따른 자기 발열형 채널 구조를 포함하는 상변화 메모리 소자의 구조를 나타내는 평면도이다.
도 1b는 본 발명의 일 실시예에 따른 자기 발열형 채널 구조를 포함하는 상변화 메모리 소자의 구조를 나타내는 단면도이다.
도 2a 내지 2c는 본 발명의 일 실시예에 따른 상변화 메모리 소자에 포함되는 상변화 재료층의 패터닝 형상의 예를 나타내는 도면이다.
도 3a 내지 3e는 본 발명의 일 실시예에 따른 자기 발열형 채널 구조를 포함하는 상변화 메모리 소자를 제조하는 과정을 나타내는 도면이다.
도 4a 내지 4d는 본 발명의 일 실시예에 따른 상변화 메모리 소자의 제조 방법에서 상변화 재료층 패터닝 공정을 나타내는 도면이다.
도 4e는 상변화 재료층인 Ge2Sb2Te5 박막층과 하드 마스크층인 질화 티타늄 박막층의 식각율 및 식각 선택성을 나타내는 그래프이다.
도 5a 내지 5c는 본 발명의 일 실시예에 따른 상변화 메모리 소자의 상변화 재료층을 촬영한 주사전자현미경(SEM) 사진들이다.
도 6은 본 발명의 일 실시예에 따른 자기 발열형 채널 구조를 포함하는 상변화 메모리 소자의 전극층 및 상변화 재료층을 촬영한 주사전자현미경(SEM) 사진이다.
도 7은 본 발명의 일 실시예에 따른 상변화 메모리 소자의 셋(SET) 및 리 셋(RESET) 동작 특성을 나타내는 그래프이다.
도 8a는 본 발명의 일 실시예에 따른 상변화 메모리 소자의 셋 동작 속도를 나타내는 그래프이다.
도 8b는 본 발명의 일 실시예에 따른 상변화 메모리 소자의 리셋 동작 속도를 나타내는 그래프이다.
도 9a 내지 9c는 본 발명의 일 실시예에 따른 상변화 메모리 소자의 반복 기록 동작 특성을 나타내는 그래프이다.
Claims (11)
- 기판;상기 기판 상에 형성된 복수의 제 1 금속 전극층;상기 기판의 상부에서 상기 복수의 제 1 금속 전극층 사이에 형성되고, 자기 발열형 채널 구조로 구성되는 상변화 재료층;상기 복수의 제 1 금속 전극층 및 상기 상변화 재료층 상부에 형성된 절연층;상기 복수의 제 1 금속 전극층의 상부에 형성된 비아 홀; 및상기 비아 홀을 매립하는 형태로 형성된 제 2 금속 전극층을 포함하고,상기 상변화 재료층은,상기 제 1 금속 전극층과 전기적으로 접촉하는 복수의 도입 영역; 및상기 복수의 도입 영역 사이에 위치하고, 상기 복수의 도입 영역보다 작은 면적을 갖는 채널 영역을 포함하는상변화 메모리 소자.
- 삭제
- 제 1항에 있어서,상기 채널 영역의 면적에 대한 상기 도입 영역의 면적의 비는 10 이상인 상변화 메모리 소자.
- 제 1항에 있어서,상기 상변화 재료층은 게르마늄(Ge)-안티몬(Sb)-텔레륨(Te)계 Ge2Sb2 + xTe5로 구성되고, 상기 Ge2Sb2 + xTe5에 과량으로 첨가되는 안티몬의 조성(x)은 0.12 내지 0.32인 상변화 메모리 소자.
- 기판 상에 복수의 제 1 금속 전극층을 형성하는 단계;상기 기판 상에 상변화 재료층을 증착하는 단계;상기 상변화 재료층을 자기 발열형 채널 구조로 패터닝하는 단계;상기 복수의 제 1 금속 전극층 및 상기 상변화 재료층의 상부에 절연층을 형성하는 단계;상기 제 1 금속 전극층의 상부에 비아 홀을 형성하는 단계; 및상기 비아 홀을 매립하는 형태로 제 2 금속 전극층을 형성하는 단계를 포함하고,상기 상변화 재료층은,상기 제 1 금속 전극층과 전기적으로 접촉하는 복수의 도입 영역; 및상기 복수의 도입 영역 사이에 위치하고, 상기 복수의 도입 영역보다 작은 면적을 갖는 채널 영역을 포함하는상변화 메모리 소자의 제조 방법.
- 삭제
- 제 5항에 있어서, 상기 상변화 재료층을 자기 발열형 채널 구조로 패터닝하는 단계는,상기 상변화 재료층의 상부에 하드 마스크 패턴을 형성하는 단계;아르곤과 사불화탄소의 혼합가스를 이용하는 헬리콘 플라즈마 건식 식각 장치를 사용하여 상기 상변화 재료층을 식각하는 단계; 및상기 하드 마스크 패턴을 제거하는 단계를 포함하는 상변화 메모리 소자의 제조 방법.
- 제 7항에 있어서, 상기 상변화 재료층을 식각하는 단계에서,아르곤 가스와 사불화탄소 가스의 혼합 가스에 대한 사불화탄소 가스의 비(CF4/Ar+CF4)는 10% 내지 60%인 상변화 메모리 소자의 제조 방법.
- 제 7항에 있어서, 상기 상변화 재료층의 상부에 상기 하드 마스크 패턴을 형성하는 단계는,상기 상변화 재료층 상에 질화 티타늄 하드 마스크층을 형성하는 단계;상기 질화 티타늄 하드 마스크층 상에 포토레지스트 패턴을 형성하는 단계; 및아르곤 가스와 염소 가스의 혼합 가스를 이용하는 헬리콘 플라즈마 건식 식각 장치를 사용하여 상기 질화 티타늄 하드 마스크층을 식각하는 단계를 포함하는 상변화 메모리 소자의 제조 방법.
- 제 9항에 있어서, 상기 질화 티타늄 하드 마스크층을 식각하는 단계에서,아르곤 가스와 염소 가스의 혼합 가스에 대한 염소 가스의 비(Cl2/Ar+Cl2)는 10% 내지 60%인 상변화 메모리 소자의 제조 방법.
- 제 7항에 있어서, 상기 하드 마스크 패턴을 제거하는 단계에서,상기 하드 마스크 패턴은 아르곤 가스와 염소 가스의 혼합 가스를 이용하는 헬리콘 플라즈마 건식 식각 장치를 사용하여 제거되고, 아르곤 가스와 염소 가스의 혼합 가스에 대한 염소 가스의 비(Cl2/Ar+Cl2)는 10% 내지 60%인 상변화 메모리 소자의 제조 방법.
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| KR20040100499A (ko) * | 2003-05-23 | 2004-12-02 | 삼성전자주식회사 | 반도체 메모리 소자 및 제조방법 |
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| KR20060070290A (ko) * | 2004-12-20 | 2006-06-23 | 한국전자통신연구원 | 미세 접점 형성 공정을 포함하는 상변화 메모리 소자의제조방법 |
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2008
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