KR20050071965A - 상변화 메모리 장치 및 그 제조 방법 - Google Patents

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Abstract

상변화 메모리 장치 및 그 제조 방법이 개시된다. 콘택 영역이 형성된 반도체 기판 상에 반도체 기판에 대하여 수평한 방향으로 가변 저항 부재를 형성한 후, 가변 저항 부재의 일측으로부터 상기 콘택 영역까지 연장되는 제1 전극을 형성한다. 이어서, 상기 제1 전극에 대향하여 상기 가변 저항 부재의 타측으로부터 연장되는 제2 전극을 형성한다. 상기 상변화 메모리 장치는 자기 열 제한 구조의 가변 저항 부재를 포함하기 때문에 열 손실이나 상변화 물질층의 열화를 감소시키면서 없이 낮은 전류로 동작할 수 있다. 또한, 더욱이, 인접하는 상변화 메모리 장치가 하나의 전극을 공유하기 때문에 상변화 메모리 장치의 구조를 단순화시킬 수 있는 동시에 상변화 메모리 장치의 제조비용과 시간을 크게 절감할 수 있다.

Description

상변화 메모리 장치 및 그 제조 방법{PHASE-CHANGE MEMORY DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 상변화 메모리 장치 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 개선된 구조를 갖는 상변화 메모리 장치 및 그 제조 방법에 관한 것이다.
최근 들어, IT 기술의 급격한 발전에 따라 대용량의 정보를 무선으로 처리하는 휴대 정보통신 시스템 및 기기의 개발에 적합한 초고속ㆍ대용량ㆍ저 소비전력 등의 특성을 구비하는 차세대 반도체 메모리 장치의 필요성이 크게 요구되고 있다. 차세대 반도체 메모리 장치는 종래의 플래시(flash) 메모리 장치의 비휘발성, SRAM 장치의 고속 동작, DRAM 장치의 고집적성 등을 구비하면서도 더 낮은 소비 전력 특성을 가져야 한다. 이러한 차세대 반도체 메모리 장치로는 종래의 메모리 장치에 비하여 전력, 데이터의 유지 및 기입/독취(writing/reading) 특성이 우수한 FRAM 소자, MRAM 소자, PRAM 소자 또는 NFGM 소자 등이 연구되고 있다. 이들 차세대 메모리 장치 가운데 PRAM 장치(상변화 메모리 장치)는 단순한 구조를 가지며, 저렴한 비용으로 고집적도로 제조할 수 있으며, 고속 동작이 가능한 장점을 가지기 때문에 차세대 반도체 메모리 장치로 근래 들어 활발히 연구되고 있다.
상변화 메모리 장치는 인가되는 전류로부터 발생되는 열에 따라 그 결정 상태가 변하는 상변화 물질을 사용한다. 현재, 상변화 메모리 장치에 적용되는 상변화 물질로서는 게르마늄(Ge), 안티몬(stibium: Sb) 및 텔루르(tellurium: Te)로 구성된 칼코겐 화합물(Ge-Sb-Te(GST))이 주로 사용되고 있다. GST와 같은 상변화 물질은 공급되는 전류의 크기 및 공급 시간에 기인하는 열에 의하여 그 결정 상태가 변하게 된다. 대체로 GST는 아몰퍼스 상태에서 높은 비저항을 갖는 반면 결정 상태에서는 낮은 비저항을 가지는 것과 같이 GST는 상태 변화에 따라서 비저항의 크기가 변하기 때문에 이러한 GST의 저항의 변화를 이용하여 상변화 메모리 장치에 데이터를 저장할 수 있다. 이러한 GST를 이용하는 상변화 메모리 장치는 대한민국 공개특허 제2003-86820호, 미국특허 제6,531,373호 및 미국특허 제6,569,705호 등에 제시되어 있다.
도 1은 상기 대한민국 공개특허에 개시된 상변화 메모리 장치의 단면도를 도시한 것이다.
도 1을 참조하면, 종래의 상변화 메모리 장치는 소자 분리막(3)에 의해 액티브 영역이 정의된 반도체 기판(1)의 상부에 형성된 데이터 저장 요소(47)를 포함한다.
반도체 기판(1) 상에는 워드 라인들(5)이 형성되며, 이러한 워드 라인들(5) 사이의 반도체 기판(1) 표면에는 제1 및 제2 콘택 영역(7, 9)이 형성된다. 하부 층간 절연막(21)은 반도체 기판(1) 상에 순차적으로 형성된 제1 층간 절연막(11) 및 제2 층간 절연막(19)을 포함한다. 하부 층간 절연막(21)에는 제1 및 제2 층간 절연막(11, 19)을 관통하여 반도체 기판(1)에 마련된 제1 콘택 영역(7)을 노출시키는 제1 콘택홀(23)이 형성되며, 제1 콘택홀(23) 내에는 제1 콘택 영역(7)에 접촉되는 제1 플러그(13) 및 제1 플러그(13) 상에 형성된 제2 플러그(25)를 구비하는 스토리지 노드 플러그(27)가 제공된다. 제1 층간 절연막(11)을 관통하여 제2 콘택 영역(9)에 접촉되는 비트 라인 패드(15)가 형성되며, 비트 라인 패드(15) 상에는 비트 라인(17)이 형성된다.
비트 라인(17) 및 워드 라인(5)이 형성된 반도체 기판(1)의 상부에는 제2 층간 절연막(19)이 형성되며, 데이터 저장 요소(47)는 제2 층간 절연막(19)을 포함하는 하부 층간 절연막(21) 상에 위치한다.
데이터 저장 요소(47)는 스토리지 노드 플러그(27) 상에 차례로 형성된 제1 배리어막 패턴(29), 상변화 물질층 패턴(31) 및 산화 보호막 패턴(33)을 포함한다. 여기서, 상변화 물질층 패턴(31)은 온도에 따라 2개의 안정한 상(phase)을 갖는 물질, 예를 들면, 게르마늄-안티몬-텔루르(Ge-Sb-Te)로 이루어진다. 제1 배리어막 패턴(29)은 상변화 물질층 패턴(31)과 반응하지 않도록 금속 질화물로 구성된다. 산화 보호막 패턴(33)은 상변화 물질층 패턴(31)이 산화되는 것을 방지하도록 실리콘 질화물, 붕소 질화물, 실리콘 탄화물 또는 황화 아연 등으로 구성된다.
데이터 저장 요소(47)는 상부 층간 절연막(35)으로 덮여지며, 상부 층간 절연막(35)에는 데이터 저장 요소(47)의 상변화 물질층 패턴(31)을 노출시키는 플레이트 전극 콘택홀(37)이 형성된다. 플레이트 전극 콘택홀(37)의 내벽 상에는 스페이서(39)가 마련된다. 플레이트 전극 콘택홀(37)을 채우면서 상부 층간 절연막(35) 상에는 금속 질화물로 구성된 제2 배리어막 패턴(41)이 형성되며, 제2 배리어막 패턴(41) 상에는 플레이트 전극(43)이 형성된다. 이와 같은 구조를 갖는 데이터 저장 요소에 데이터를 기입하기 위하여 상변화 물질층 패턴(31)에 열을 가하면 도 2a에 도시된 바와 같이 제2 배리어막 패턴(41)과 접촉하는 상변화 물질층 패턴(31)의 일부가 결정 상태 또는 아몰퍼스 상태로 변하게 된다.
전술한 종래의 상변화 메모리 장치는 제1 배리어막 패턴(29), 상변화 물질층 패턴(31), 제2 배리어막 패턴(41) 및 플레이트 전극(43)이 반도체 기판(1) 상에 수직하게 적층된 구조를 가진다. 그러나, 종래의 수직형 상변화 메모리 장치는, 상변화 물질층 내의 상변화 영역이 도전체와 접촉되는 계면을 중심으로 형성되기 때문에 상변화 영역의 사이즈가 매우 협소할 뿐만 아니라 원하는 정도의 상변화를 가져오기 위해서는 온도의 증가에 따라 야기되는 상변화를 위하여 상대적으로 높은 전류를 흘려주어야 하는 단점이 있다. 이러한 종래의 수직형 메모리 장치의 문제점을 도면을 참조하여 설명하면 다음과 같다.
도 2a는 종래의 상변화 메모리 장치의 상변화 영역을 설명하기 위한 단면도이며, 도 2b는 도 2a에 도시한 상변화 메모리 장치의 열 분포를 설명하기 위한 단면도이다. 도 2b에 도시한 상변화 메모리 장치의 열 분포는 미국 CFDRC사의 CFD-ACE+ 프로그램을 이용하여 시뮬레이션한 결과를 나타낸다.
도 2a 및 도 2b를 참조하면, 콘택(51), 상변화 물질층(53) 및 전극(57)이 수직하게 적층된 구조를 가지는 종래의 수직형 상변화 메모리 장치에 있어서, 상변화 물질층(53)의 상변화 영역(55)은 콘택(51)에 접촉되는 부위를 중심으로 극히 부분적으로 형성된다. 상변화 영역(55)의 비저항의 변화를 유발하기 위한 열(heat)은 콘택(51)으로부터 인가되는 전류에 의존하기 때문에, 전류가 지나가는 콘택(51)과 상변화 영역(55)의 경계면을 중심으로 상변화 영역(55)을 형성하기 위한 열이 발생하게 된다. 즉, 도 2a에 도시한 바와 같이 상변화 영역(55)과 콘택(51)의 계면을 중심으로 상변화 물질층(53) 내에 발생되는 열 분포(Td)가 콘택(51) 쪽으로 치우쳐서 분포하기 때문에 콘택(51)을 통하여 많은 열 손실(heat loss)이 발생한다. 이러한 현상은 금속이나 금속 질화물로 이루어진 콘택(51)이 GST로 구성된 상변화 물질층(53)에 비하여 약 7배 이상의 높은 열전도도를 갖는 것에 기인한다. 이와 같이, 상변화 물질층(53)에 열 손실이 발행하게 되면, 상변화 물질층(53)에 소정의 상변화 영역(55)을 형성하기 위하여 보다 많은 열이 요구되며, 이에 따라 콘택(51)으로부터 상변화 물질층(53)에 보다 높은 리셋 전류를 인가해주어야 한다. 그러나, 이와 같은 높은 리셋 전류는 상변화 메모리 소자의 소비 전력을 증가시킬 뿐만 아니라 상변화 물질층(53)의 열화를 촉진시키는 문제를 야기하게 된다. 더욱이, 열 분포(Td)가 콘택(51) 쪽으로 치우침에 따라 콘택(51)과 상변화 물질층(53)과의 온도 차이가 증가하며, 결국 상변화 물질층(53)이 콘택(51)으로부터 이탈되는 문제도 발생하게 된다.
본 발명의 제1 목적은 개선된 구조를 가짐으로써 낮은 전류로 동작할 수 있는 상변화 메모리 장치를 제공하는 것이다.
본 발명의 제2 목적은 개선된 구조를 가짐으로써 낮은 전류로 동작할 수 있는 상변화 메모리 장치에 특히 적합한 상변화 메모리 장치의 제조 방법을 제공하는 것이다.
전술한 본 발명의 제1 목적을 달성하기 위하여, 본 발명의 바람직한 실시예에 따른 상변화 메모리 장치는 콘택 영역이 형성된 반도체 기판, 상기 반도체 기판에 대하여 수평한 방향으로 상기 반도체 기판의 상부에 형성된 가변 저항 부재, 상기 가변 저항 부재의 일측으로부터 상기 콘택 영역까지 연장되는 제1 전극, 그리고 상기 제1 전극에 대향하여 상기 가변 저항 부재의 타측으로부터 연장되는 제2 전극을 구비한다. 여기서, 상기 가변 저항 부재는 상기 반도체 기판 상에 순차적으로 형성된 제1 절연막 패턴, 상변화 물질층 패턴 및 제2 절연막 패턴을 포함한다. 이 때, 상기 제1 및 제2 전극의 단면적은 상기 상변화 물질층 패턴의 단면적 보다 크게 형성되며, 상기 제1 및 제2 전극은 각기 상기 가변 저항 부재의 양측벽을 감싸도록 형성된다.
전술한 본 발명의 제2 목적을 달성하기 위하여, 본 발명의 바람직한 실시예에 따른 상변화 메모리 장치의 제조 방법에 있어서, 콘택 영역이 형성된 반도체 기판 상에 상기 반도체 기판에 대하여 수평한 방향으로 가변 저항 부재를 형성한 다음, 상기 가변 저항 부재의 일측으로부터 상기 콘택 영역까지 연장되는 제1 전극을 형성한다. 이어서, 상기 제1 전극에 대향하여 상기 가변 저항 부재의 타측으로부터 연장되는 제2 전극을 형성한다.
본 발명에 따른 상변화 메모리 장치는 자기 열 제한 구조의 가변 저항 부재를 포함하기 때문에 열 손실이나 상변화 물질층의 열화를 감소시키면서 없이 낮은 전류로 동작할 수 있다. 또한, 상변화 물질층의 상변화 영역이 전극에 접촉되지 않고 전극으로부터 이격되어 형성되기 때문에 상변화 물질층이 전극으로부터 이탈되는 현상을 방지할 수 있다. 더욱이, 인접하는 상변화 메모리 장치가 하나의 공통 전극을 공유하기 때문에 상변화 메모리 장치의 구조를 단순화시킬 수 있는 동시에 상변화 메모리 장치의 제조비용과 시간을 크게 절감할 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 상변화 메모리 장치 및 그 제조 방법을 상세하게 설명하지만, 본 발명이 하기의 실시예들에 의해 제한되거나 한정되는 것은 아니다.
도 3은 본 발명의 일 실시예에 따른 상변화 메모리 장치의 단면도를 도시한 것이다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 상변화 메모리 장치는, 반도체 기판(100)의 제1 및 제2 콘택 영역(121, 124)에 각기 접촉되는 제1 및 제2 하부 배선(154, 157), 제1 하부 배선(154)에 전기적으로 연결되는 제1 전극(187), 제1 전극(187)에 대향하는 제2 전극(190), 그리고 제1 전극(187)과 제2 전극(190) 사이에 반도체 기판(100)에 대하여 수평하게 형성된 가변 저항 부재(184)를 포함한다.
반도체 기판(100) 상에는 반도체 기판(100)에 액티브 영역을 정의하기 위한 소자 분리막(103)이 형성된다. 게이트 구조물들(118)과 같은 하부 구조물들은 상기 액티브 영역에 형성되며, 제1 및 제2 콘택 영역(121, 124)은 상기 하부 구조물들 사이의 반도체 기판(100)에 형성된다. 여기서, 도 7a에 도시한 바와 같이, 각 게이트 구조물(118)은 반도체 기판(100) 상에 순차적으로 형성된 게이트 산화막 패턴(106), 게이트 도전막 패턴(109), 게이트 마스크(112) 및 스페이서(115)를 구비한다.
반도체 기판(100) 상에는 상기 하부 구조물들을 덮으면서 제1 층간 절연막(127)이 형성되며, 제1 및 제2 하부 배선(154, 157)은 제1 층간 절연막(127)을 관통하여 제1 및 제2 콘택 영역(121, 124)에 각기 접촉된다. 제1 층간 절연막(127)은 TEOS, USG, SOG 또는 HDP-CVD 산화물로 이루어진다. 본 발명의 일 실시예에 따르면, 도 7c에 도시한 바와 같이, 제1 하부 배선(154)은 제1 콘택 영역(121) 상에 형성된 제1 플러그(142) 및 제1 플러그(142) 상에 형성된 제1 패드(145)를 포함하며, 제2 하부 배선(157)은 제2 콘택 영역(124) 상에 형성된 제2 플러그(148) 및 제2 플러그(148) 상에 형성된 제2 패드(151)를 구비한다. 제1 및 제2 하부 배선(154, 157)은 각기 도핑된 폴리실리콘이나 텅스텐(W), 알루미늄(Al), 탄탈륨(Ta) 또는 구리(Cu) 등과 같은 금속으로 구성된다.
제1 및 제2 하부 배선(154, 157)을 포함하는 제1 층간 절연막(127) 상에는 제2 층간 절연막(160)이 형성되며, 제2 층간 절연막(160)을 관통하여 제1 하부 배선(154)에 접촉되는 제3 플러그(166)가 형성된다. 제2 층간 절연막(160)은 TEOS, USG, SOG 또는 HDP-CVD 산화물로 이루어지며, 제3 플러그(166)는 도핑된 폴리실리콘, 텅스텐, 알루미늄, 탄탈륨 또는 구리 등으로 구성된다.
제1 전극(187)은 제3 플러그(166)를 통하여 제1 하부 전극(154)에 전기적으로 연결되며, 제2 전극(190)은 제4 플러그(202)를 통하여 상부 배선(205)에 전기적으로 연결된다. 제1 및 제2 전극(187, 190)은 가변 저항 부재(184)를 중심으로 반도체 기판(100)에 대하여 수평하게 배치된다. 즉, 제2 및 제2 전극(187, 190)은 각기 가변 저항 부재(184)의 일측벽 및 타측벽 상에 형성된다. 여기서, 하나의 제2 전극(190)이 2개의 제1 전극(187)에 대응된다. 즉, 인접하는 2개의 상변화 메모리 장치는 하나의 제2 전극(190)을 서로 공통으로 구비한다. 제1 및 제2 전극(187, 190)은 각기 질소를 함유하는 도전성 물질, 금속 또는 금속 실리사이드로 이루어진다. 이 때, 상기 질소를 함유하는 도전성 물질은 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 몰리브덴 질화물(MoN), 니오브 질화물(NbN), 티타늄-실리콘 질화물(TiSIN), 티타늄-알루미늄 질화물(TiAlN), 티타늄-보론 질화물(TiBN), 지르코늄-실리콘 질화물(ZrSiN), 텅스텐-실리콘 질화물(WSiN), 텅스텐-보론 질화물(WBN), 지르코늄-알루미늄 질화물(ZrAlN), 몰리브덴-실리콘 질화물(MoSiN), 몰리브덴-알루미늄 질화물(MoAlN), 탄탈륨-실리콘 질화물(TaSiN), 탄탈륨-알루미늄 질화물(TaAlN), 티타늄 산질화물(TiON), 티타늄-알루미늄 산질화물(TiAlON), 텅스텐 산질화물(WON), 또는 탄탈륨 산질화물(TaON) 등을 포함한다. 또한, 상기 금속은 티타늄, 텅스텐, 몰리브덴 또는 탄탈륨 등을 포함하며, 상기 금속 실리사이드는 티타늄 실리사이드 또는 탄탈륨 실리사이드 등을 포함한다. 본 발명의 다른 실시예에 있어서, 제1 및 제2 전극(187, 190)은 상기 질소를 함유하는 도전성 물질막, 금속막 또는 금속 실리사이드막이 둘 이상 적층된 이중층 구조를 가질 수 있다.
가변 저항 부재(184)는, 도 7f에 도시한 바와 같이, 제2 층간 절연막(160) 상에 형성된 제1 절연막 패턴(169), 제1 절연막 패턴(169) 상에 형성된 상변화 물질층 패턴(178) 및 상변화 물질층 패턴(178) 상에 형성된 제2 절연막 패턴(181)을 포함한다. 제1 및 제2 절연막 패턴(169, 181)은 각기 실리콘 산화물과 같은 산화물이나 실리콘 질화물과 같은 질화물로 이루어진다. 상변화 물질층 패턴(178)은 칼코겐 화합물로 구성된다. 여기서, 상기 칼코겐 화합물은 게르마늄-안티몬-텔루르(Ge-Sb-Te), 비소-안티몬-텔루르(As-Sb-Te), 주석-안티몬-텔루르(Sn-Sb-Te), 주석-인듐-안티몬-텔루르(Sn-In-Sb-Te), 비소-게르마늄-안티몬-텔루르(As-Ge-Sb-Te), 탄탈륨(Ta), 니오브(Nb) 내지 바나듐(V) 등과 같은 5A족 원소-안티몬-텔루르(Ta, Nb 또는 V-Sb-Te), 텅스텐(W), 몰리브덴(Mo) 내지 크롬(Cr) 등과 같은 6A족 원소-안티몬-텔루르(W, Mo 또는 Cr-Sb-Te), 5A족 원소-안티몬-셀렌(Ta, Nb 또는 V-Sb-Se), 또는 6A족 원소-안티몬-셀렌(W, Mo 또는 Cr-Sb-Se) 등을 포함한다.
본 발명의 일 실시예에 있어서, 가변 저항 부재(184)는 대체로 직육면체의 형상을 가진다. 이 경우, 제1 및 제2 절연막 패턴(169, 181)은 제1 전극(187)을 통하여 인가되는 전류에 의해 상변화 물질층(178) 내에서 발생하는 열을 상변화 물질층(178) 내에 제한하는 역할을 한다. 즉, 가변 저항 부재(184)는 제1 및 제2 절연막 패턴(169, 181)에 의해 둘러싸인 상변화 물질층 패턴(178)을 포함하기 때문에, 인가되는 전류에 기인하는 열이 외부로 발산되지 않고 내부에 제한되는 자기 열 제한(self-heat confined) 구조를 갖는다.
도 4는 본 발명에 따른 상변화 메모리 장치의 상변화 메커니즘을 설명하기 위한 개략적인 단면도이다.
도 4를 참조하면, 상변화 물질층 패턴(233)은 수평 방향으로 전극(230)에 접촉된다. 여기서, 전극(230)의 단면적(S1)이 상변화 물질층 패턴(233)의 단면적(S2) 보다 크게 형성된다. 상변화 물질층 패턴(233)의 단면적(S2)이 전극의 단면적에 비하여 작기 때문에, 전극(230)으로부터 상변화 물질층 패턴(233)으로 인가되는 전류 밀도가 높아지는 동시에 리셋 전류로부터 야기되는 상변화 영역의 형성에 필요한 열이 외부로 방출되지 않는다. 즉, 본 발명에 따른 상변화 물질층 패턴(233)은 상변화 영역이 전극(230)으로부터 이격되어 상변화 물질층 패턴(233)의 내부에 형성되는 자기-열 제한 구조(self-heat confined structure)를 갖는다. 이에 따라, 종래의 수직형 상변화 메모리 장치에 비하여 현저하게 낮은 리셋 전류로 상변화 영역을 형성할 수 있게 된다.
이러한 상변화 물질층 패턴(233)의 상변화 메커니즘을 보다 상세하게 설명하면 다음과 같다.
도 5a는 본 발명에 따른 상변화 메모리 장치의 상변화 영역을 설명하기 위한 단면도이며, 도 5b는 도 5a에 도시한 상변화 메모리 장치의 열 분포를 나타내는 단면도이다. 도 5b에 있어서, 상변화 메모리 장치의 열 분포는 미국 CFDRC사의 CFD-ACE+ 프로그램을 이용하여 시뮬레이션한 결과를 나타낸다.
도 5a 및 도 5b를 참조하면, 본 발명에 따른 수직형 상변화 메모리 장치는 제1 전극(240), 상변화 물질층(243) 및 제2 전극(246)이 수평하게 배치된 구조를 가진다. 상변화 물질층(243) 내에서 발생되는 열이 손실되는 것을 방지하기 위하여 상변화 물질층(243)의 상부 및 하부에는 제1 및 제2 절연 패턴(249, 252)이 형성된다. 예를 들면, 티타늄 질화물을 사용하여 제1 및 제2 전극(240, 246)을 형성하고, GST를 사용하여 상변화 물질층(243)을 형성할 경우, 상변화 물질층(243)의 단면적이 제1 및 제2 전극(240, 246)에 비하여 작기 때문에 상변화 물질층(243) 내에서 제1 전극(240) 또는 제2 전극(246)으로부터 인가되는 전류의 밀도가 증가할 뿐만 아니라 상변화 물질층(243)의 중심 부분으로부터 제1 및 제2 전극(240, 246) 방향으로 상변화 영역(255)이 형성된다. 도 5b에 도시한 바와 같이, 상변화 물질층(243)의 중앙부로부터 형성되는 상변화 영역(255)을 중심으로 고르게 열 분포(Td)가 형성되기 때문에 상변화 영역(255)을 형성하기 위한 열이 손실되는 것을 방지할 수 있다. 도 2a 및 도 2b에 도시한 바와 같이, 종래의 수직형 상변화 메모리 장치의 경우에는, 콘택(51)을 통하여 열 손실이 발생하기 때문에 원하는 정도의 상변화 영역(55)을 얻기 위해서는 보다 높은 리셋 전류를 흘려주어야 한다. 그러나, 본 발명에 따른 상변화 메모리 장치는, 리셋 전류로부터 야기되는 열이 제1 및 제2 전극(240, 246)으로부터 일정한 거리만큼 이격되어, 상변화 물질층(243) 내에만 제한되기 때문에 상변화 영역(255)이 상변화 물질층(432) 내에만 형성된다. 이에 따라, 종래에 비하여 현저하게 낮은 리셋 전류로도 열 손실이 없이 원하는 수준의 상변화 영역(255)을 얻을 수 있다. 또한, 제1 및 제2 절연 패턴(249, 252)을 상변화 물질층(243)의 상부 및 하부에 형성하기 때문에 상변화 물질층(243) 내에서 발생되는 열은 거의 손실 없이 상변화 물질층(243) 내에 가둘 수 있다.
도 6은 본 발명에 따른 상변화 메모리 장치와 종래의 수직형 상변화 메모리 장치의 콘택 면적에 따른 리셋 전류를 나타내는 그래프이다. 도 6의 그래프는 약 200nm 정도의 길이 및 약 30nm 정도의 두께를 갖는 상변화 메모리 장치의 상변화 물질층의 폭을 변화시키면서 리셋 전류를 측정한 결과를 나타낸다.
도 6에 도시한 바와 같이, 상변화 물질층과 전극 또는 콘택이 동일한 접촉 면적을 갖는 경우에, 본 발명에 따른 상변화 메모리 장치(B)가 종래의 수직형 상변화 메모리 장치(A)에 비하여 약 1/2 이하의 낮은 리셋 전류로 구동함을 알 수 있다.
다시 도 3을 참조하면, 가변 저항 부재(184), 제1 전극(187) 및 제2 전극(190)이 형성된 제2 층간 절연막(160) 상에는 제3 층간 절연막(196)이 형성된다. 제3 층간 절연막(196) 상에는 상부 배선(205)이 제공되며, 상부 배선(205)은 제3 층간 절연막(196)을 관통하여 형성된 제4 플러그(202)를 통하여 제2 전극(190)에 전기적으로 연결된다. 제4 플러그(202) 및 상부 배선(205)은 각기 도핑된 폴리실리콘, 텅스텐, 알루미늄, 구리 또는 탄탈륨 등으로 구성된다.
이하, 본 발명의 일 실시예에 따른 상변화 메모리 장치의 제조 방법을 설명한다. 도 7a 내지 도 7i는 도 2에 도시한 상변화 메모리 장치의 제조 방법을 설명하기 위한 단면도들을 도시한 것이다. 도 7a 내지 도 7i에 있어서, 도 2와 동일한 부재들에 대해서는 동일한 참조 번호를 사용한다.
도 7a를 참조하면, 쉘로우 트렌치 소자 분리(Shallow Trench Isolation: STI) 공정 또는 실리콘 부분 산화법(local oxidation of silicon: LOCOS) 등과 같은 소자 분리 공정을 이용하여 반도체 기판(100)에 소자 분리막(103)을 형성함으로써, 반도체 기판(100)을 액티브 영역 및 필드 영역으로 구분한다.
반도체 기판(100)의 액티브 영역 상에 게이트 산화막, 게이트 도전막 및 게이트 마스크층을 차례로 형성한 다음, 사진 식각 공정을 이용하여 상기 게이트 마스크층, 게이트 도전막 및 게이트 산화막을 순차적으로 패터닝하여 상기 액티브 영역에 게이트 산화막 패턴(106), 게이트 도전막 패턴(109) 및 게이트 마스크(112)를 형성한다. 여기서, 상기 게이트 도전막은 도핑된 폴리실리콘막이나 금속막 등의 단일층 또는 도핑된 폴리실리콘막 및 금속막을 포함하는 이중층 구조로 형성된다. 또한, 상기 게이트 마스크층은 산화물에 대하여 식각 선택비를 갖는 물질을 사용하여 형성된다. 예를 들면, 상기 게이트 마스크층은 실리콘 질화물과 같은 질화물로 이루어진다.
본 발명의 다른 실시예에 따르면, 사진 식각 공정으로 상기 게이트 마스크층을 먼저 식각하여 상기 게이트 도전막 상에 게이트 마스크(112)를 형성한 후, 게이트 마스크(112)를 식각 마스크로 이용하여 상기 게이트 도전막 및 게이트 산화막을 식각하여, 게이트 도전막 패턴(109) 및 게이트 산화막 패턴(106)을 형성할 수 있다.
게이트 마스크(112)를 덮으면서 반도체 기판(100) 상에 실리콘 질화물로 이루어진 질화막을 형성한다. 상기 질화막을 식각하여 게이트 마스크(112), 게이트 도전막 패턴(109) 및 게이트 산화막 패턴(106)의 측벽에 게이트 스페이서(115)를 형성함으로써, 반도체 기판(100) 상에 게이트 산화막 패턴(106), 게이트 도전막 패턴(109), 게이트 마스크(112) 및 게이트 스페이서(115)를 포함하는 게이트 구조물(118)을 형성한다. 여기서, 게이트 스페이서(115)는 상기 질화막을 이방성 식각 공정으로 식각함으로써 형성된다.
도 7b를 참조하면, 게이트 구조물들(118)을 마스크로 이용하여 게이트 구조물들(118) 사이로 노출되는 반도체 기판(100)의 표면에 제1 및 제2 콘택 영역(121, 124)을 형성한다. 소오스/드레인 영역에 해당되는 제1 및 제2 콘택 영역(121, 124)은 이온 주입 공정 및 열처리 공정을 통하여 반도체 기판(100)에 불순물을 이온 주입하고 열처리하여 형성된다. 이에 따라, 게이트 구조물들(118)과 제1 및 제2 콘택 영역(121, 124)을 포함하는 트랜지스터들이 반도체 기판(100) 상에 형성된다. 예를 들면, 제1 콘택 영역(121)은 소오스 영역에 해당되며, 제2 콘택 영역(124)은 드레인 영역에 해당된다.
상기 트랜지스터를 덮으면서 반도체 기판(100) 상에 제1 충간 절연막(127)을 형성한다. 제1 층간 절연막(127)은 TEOS, USG, SOG 또는 HDP-CVD 등과 같은 산화물을 사용하여 형성한다. 본 발명의 다른 실시예에 따르면, 화학 기계적 연마(CMP) 공정, 에치 백(etch back) 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정을 이용하여 제1 층간 절연막(127)의 상면을 평탄화시킬 수 있다.
사진 식각 공정을 통하여 제1 층간 절연막(127)을 부분적으로 식각하여 제1 층간 절연막(127) 중 아래에 제1 및 제2 콘택 영역(121, 124)이 위치하는 부분에 각기 제1 및 제2 개구(130, 133)를 형성한다. 계속하여, 제1 및 제2 개구(130, 133)가 위치하는 부분의 제1 층간 절연막(127)을 식각하여 제1 및 제2 콘택 영역(121, 124)을 각기 노출시키는 제1 및 제2 콘택홀(136, 139)을 형성한다.
본 발명의 다른 실시예에 따르면, 제1 및 제2 개구(130, 133)의 내벽에 산화물에 대하여 식각 선택비를 갖는 물질을 사용하여 각기 스페이서들을 형성한 다음, 상기 스페이서들에 대하여 자기 정렬 방식으로 제1 층간 절연막(127)을 식각하여 제1 및 제2 콘택 영역(121, 124)을 노출시키는 제1 및 제2 콘택홀(136, 139)을 형성할 수 있다.
도 7c를 참조하면, 제1 및 제2 콘택홀(136, 139)과 제1 및 제2 개구(130, 133)를 채우면서 제1 층간 절연막(127) 상에 제1 도전막을 형성한다. 여기서, 제1 도전막은 도핑된 폴리실리콘이나 구리, 탄탈륨, 텅스텐, 알루미늄 등과 같은 금속을 사용하여 형성한다.
화학 기계적 연마 공정, 에치 백 공정 또는 이들을 조합한 공정으로 제1 층간 절연막(127)이 노출될 때까지 상기 제1 도전막을 제거하여, 제1 콘택홀(136) 내에 제1 플러그(141)를 형성하는 동시에 제1 개구(130) 내에 제1 패드(143)를 형성한다. 이와 동시에, 제2 콘택홀(139) 및 제2 개구(133) 내에는 각기 제2 플러그(148) 및 제2 패드(151)가 형성된다. 이에 따라, 제1 콘택 영역(121)에 접촉되는 제1 하부 배선(154) 및 제2 콘택 영역(124)에 접촉되는 제2 하부 배선(157)이 형성된다. 여기서, 제1 하부 배선(154)은 제1 콘택 영역(121) 상에 형성된 제1 플러그(142) 및 제1 플러그(142) 상에 형성된 제1 패드(145)를 구비하며, 제2 하부 배선(157)은 제2 콘택 영역(124) 상에 형성된 제2 플러그(148) 및 제2 플러그(148) 상에 형성된 제2 패드(151)를 포함한다. 후속하여 형성되는 제1 전극(187)(도 7g 참조)은 제1 패드(145) 및 제1 플러그(142)를 통하여 제1 콘택 영역(121)에 전기적으로 연결된다.
본 발명의 다른 실시예에 따르면, 제1 및 제2 개구(130, 133)를 형성하지 않고 제1 층간 절연막(127)을 관통하여 에 제1 및 제2 콘택 영역(121, 124)을 노출시키는 제1 및 제2 콘택홀(136, 139)을 직접 형성한 다음, 제1 및 제2 콘택홀(136, 139)에 도전성 물질을 매립하여 제1 및 제2 플러그(142, 148)를 형성할 수 있다. 즉, 이 경우에는, 제1 및 제2 하부 배선(154, 157)이 각기 제1 및 제2 패드(145, 151)를 가지지 않고 제1 및 제2 플러그(142, 148)만을 구비하게 된다.
도 7d를 참조하면, 제1 및 제2 하부 배선(154, 157)이 형성된 제1 층간 절연막(127) 상에 제2 층간 절연막(160)을 형성한다. 여기서, 제2 층간 절연막(160)은 TEOS, USG, SOG 또는 HDP-CVD 산화물을 사용하여 형성한다.
사진 식각 공정으로 제2 층간 절연막(160)을 부분적으로 식각하여 제2 층간 절연막(160)에 제1 하부 배선(154)의 제1 패드(145)를 노출시키는 제3 콘택홀(163)을 형성한다.
제3 콘택홀(163)을 채우면서 제2 층간 절연막(160) 상에 제2 도전막을 형성한다. 여기서, 제2 도전막은 도핑된 폴리실리콘이나 탄탈륨, 구리, 텅스텐 또는 알루미늄과 같은 금속을 사용하여 형성된다.
본 발명의 다른 실시예에 따르면, 제2 층간 절연막(160)의 상부를 화학 기계적 연마 공정, 에치 백 공정 또는 이들을 조합한 공정을 이용하여 평탄화시킨 다음, 평탄화된 제2 층간 절연막(160) 상에 상기 제2 도전막을 형성할 수 있다.
제2 층간 절연막(160)의 상면이 노출될 때까지 상기 제2 도전막을 제거하여 제3 콘택홀(163)에 매립되는 제3 플러그(166)를 형성한다. 제3 플러그(166)는 후속하여 형성되는 제1 전극(187)(도 7g 참조)을 제1 하부 배선(154)에 전기적으로 연결하는 역할을 한다.
도 7e를 참조하면, 제3 플러그(166) 및 제2 층간 절연막(160) 상에 제1 절연막을 형성한 다음, 사진 식각 공정으로 상기 제1 절연막을 식각하여 제1 절연막 패턴(169)을 형성한다. 제1 절연막 패턴(169)은 실리콘 산화물을 사용하여 형성되며, 제3 플러그(166)에 인접하여 제2 층간 절연막(160) 상에 위치한다.
제1 절연막 패턴(169), 제3 플러그(166) 및 제2 층간 절연막(160) 상에 상변화 물질층(172) 및 제2 절연막(175)을 순차적으로 형성한다. 상변화 물질층(172)은 칼코겐 화합물을 사용하여 스퍼터링 방법으로 형성한다. 여기서, 상기 칼코겐 화합물은 게르마늄-안티몬-텔루르(GST), 비소-안티몬-텔루르, 주석-안티몬-텔루르, 주석-인듐-안티몬-텔루르, 비소-게르마늄-안티몬-텔루르, 탄탈륨, 니오브 내지 바나듐 등과 같은 5A족 원소-안티몬-텔루르, 텅스텐, 몰리브덴 내지 크롬 등과 같은 6A족 원소-안티몬-텔루르, 5A족 원소-안티몬-셀렌, 또는 6A족 원소-안티몬-셀렌 등을 포함한다. 바람직하게는, 상변화 물질층(172)은 게르마늄-안티몬-텔루르(GST)를 사용하여 형성되며, 제2 절연막(175)은 실리콘 산화물을 포함하는 산화물 또는 실리콘 질화물을 포함하는 질화물을 사용하여 형성한다.
도 7f를 참조하면, 사진 식각 공정으로 제2 절연막(175) 및 상변화 물질층(172)을 차례로 식각하여, 제1 절연막 패턴(169) 상에 상변화 물질층 패턴(178) 및 제2 절연막 패턴(181)을 형성한다. 이에 따라, 제3 플러그(166)에 인접하여 제1 절연막 패턴(169), 상변화 물질층 패턴(178) 및 제2 절연막 패턴(181)을 포함하는 가변 저항 부재(184)가 형성된다. 본 실시예에 따르면, 가변 저항 부재(184)는 제1 및 제2 절연막 패턴(169, 181)에 의해 둘러싸인 상변화 물질층 패턴(178)을 포함하기 때문에, 전술한 바와 같이 리셋 전류에 의한 열이 외부로 발산되지 않고 내부에 제한되는 자기 열 제한 구조(self-heat confined structure)를 가진다.
도 7g를 참조하면, 가변 저항 부재(184), 제3 플러그(166) 및 제2 층간 절연막(160) 상에 화학 기상 증착 공정, 물리 기상 증착 공정 또는 원자층 증착 공정을 이용하여 제3 도전막을 형성한 다음, 상기 제3 도전막을 식각하여 제1 전극(187) 및 제2 전극(190)을 동시에 형성한다. 상기 제3 도전막은 질소 원소를 함유하는 도전성 물질, 금속 또는 금속 실리사이드를 사용하여 형성된다. 여기서, 상기 질소 원소를 함유하는 도전성 물질은 티타늄 질화물, 탄탈륨 질화물, 몰리브덴 질화물, 니오브 질화물, 티타늄-실리콘 질화물, 티타늄-알루미늄 질화물, 티타늄-보론 질화물, 지르코늄-실리콘 질화물, 텅스텐-실리콘 질화물, 텅스텐-보론 질화물, 지르코늄-알루미늄 질화물, 몰리브덴-실리콘 질화물, 몰리브덴-알루미늄 질화물, 탄탈륨-실리콘 질화물, 탄탈륨-알루미늄 질화물, 티타늄 산질화물, 티타늄-알루미늄 산질화물, 또는 텅스텐 산질화물, 탄탈륨 산질화물을 포함한다. 또한, 상기 제3 도전막은 티타늄, 텅스텐, 몰리브덴, 탄탈륨, 티타늄 실리사이드 또는 탄탈륨 실리사이드와 같은 금속 또는 금속 실리사이드를 사용하여 형성된다. 바람직하게는, 상기 제3 도전막은 티타늄 질화물을 사용하여 형성한다.
본 발명의 다른 실시예에 따르면, 상기 제3 도전막은 질소를 함유하는 도전성 물질, 티타늄, 텅스텐, 몰리브덴, 탄탈륨, 티타늄 실리사이드 또는 탄탈륨 실리사이드 가운데 적어도 두 가지 이상의 물질로 구성된 다중층 구조를 가질 수 있다.
제1 전극(187)은 가변 저항 부재(184)의 일측으로부터 제3 플러그(166)까지 연속적으로 형성되며, 제2 전극(187)은 하나의 가변 저항 부재(184)의 타측으로부터 인접하는 가변 저항 부재(184)의 타측까지 연속적으로 형성된다. 인접하는 가변 저항 부재(187)의 일측으로부터 다른 제3 플러그(166)까지는 인접하는 제1 전극(187)이 형성된다. 즉, 제1 및 제2 전극(187, 190)은 대체로 직육면체의 형상을 가지는 가변 저항 부재(184)의 양 측벽 상에 형성된다. 이 때, 제1 전극(187) 및 제2 전극(190) 사이를 통하여 가변 저항 부재(184)의 상부가 부분적으로 노출된다.
도 7h를 참조하면, 제1 전극(187), 제2 전극(190), 가변 저항 부재(184) 및 제2 층간 절연막(160) 상에 제3 층간 절연막(196)을 형성한다.
사진 식각 공정으로 제3 층간 절연막(196)을 부분적으로 식각하여 제3 층간 절연막(196)에 제2 전극(190)을 노출시키는 제4 콘택홀(199)을 형성한다. 여기서, 제3 층간 절연막(196)의 상부를 화학 기계적 연마 공정, 에치 백 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정을 이용하여 평탄화시킨 후, 제4 콘택홀(199)을 형성할 수 있다.
도 7i를 참조하면, 제4 콘택홀(199)을 매립하면서 제3 층간 절연막(196) 상에 제4 도전막을 형성한다. 상기 제4 도전막은 도핑된 폴리실리콘이나 텅스텐, 구리, 알루미늄 또는 탄탈륨 등과 같은 금속을 사용하여 형성한다. 이에 따라, 제2 전극(190)에 연결되는 제4 플러그(202)가 형성됨과 동시에 제3 층간 절연막(196) 상에 상부 배선(205)이 형성된다. 즉, 제2 전극(190)은 제4 플러그(202)를 통하여 상부 배선(205)에 전기적으로 연결된다. 본 발명의 다른 실시예에 따르면, 제4 콘택홀(199)을 매립하는 제4 플러그(202)를 먼저 형성한 후, 제4 플러그(202) 및 제3 층간 절연막(196) 상에 상부 배선(205)을 형성할 수 있다.
도 8은 본 발명의 다른 실시예에 따른 상변화 메모리 장치의 단면도를 도시한 것이다. 도 8에 있어서 도 3과 동일한 부재들에 대해서는 동일한 참조 번호를 사용한다.
도 8을 참조하면, 본 발명의 다른 실시예에 따른 상변화 메모리 장치는, 반도체 기판(100)의 제1 및 제2 콘택 영역(121, 124)에 각기 접촉되는 제1 및 제2 하부 배선(154, 157), 제1 하부 배선(154)에 전기적으로 연결되는 제1 전극(187), 제1 전극(187)에 대향하는 제2 전극(190), 그리고 제1 전극(187)과 제2 전극(190) 사이에 반도체 기판(100)에 대하여 수평하게 형성된 가변 저항 부재(184)를 포함한다.
본 실시예에 따는 상변화 메모리 장치에 있어서, 가변 저항 부재(184)가 대체로 피라미드형 구조를 가지는 점을 제외하면 도 3에 도시한 상변화 메모리 장치의 각 부재들과 그 구조와 기능이 실질적으로 동일하므로 동일한 부재들에 대해서는 설명을 생략한다.
본 실시예에 따른 가변 저항 부재(184)는, 도 9b에 도시한 바와 같이, 제2 층간 절연막(160) 상에 순차적으로 형성된 제1 절연막 패턴(169), 상변화 물질층 패턴(178) 및 제2 절연막 패턴(181)을 포함한다. 이 경우, 제1 절연막 패턴(169)은 상변화 물질층 패턴(178) 보다 넓은 면적을 가지며, 상변화 물질층 패턴(178)은 제2 절연막 패턴(181) 보다 넓은 면적을 가진다. 이에 따라, 가변 저항 부재(184)는 전체적으로 피라미드 형상을 가지게 되어, 가변 저항 부재(184)의 양측벽은 소정의 각도로 경사지게 된다.
제1 전극(187)은 제3 플러그(160)로부터 경사진 가변 저항 부재(184)의 일측까지 연장되며, 제2 전극(190)은 경사진 가변 저항 부재(184)의 타측으로부터 인접하는 가변 저항 부재(184)의 일측까지 연장된다. 가변 저항 부재(184)의 상면에서 제1 전극(187)과 제2 전극(190)은 서로 이격되며, 따라서 가변 저항 부재(184)의 상면이 노출된다. 제2 전극(190)은 제3 층간 절연막(196)을 관통하여 형성된 제4 플러그(202)를 통하여 상부 배선(205)에 전기적으로 연결된다.
도 9a 내지 도 9d는 도 8에 도시한 상변화 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다. 본 실시예에 있어서, 반도체 기판(100) 상에 제2 층간 절연막(160) 및 제3 플러그(166)를 형성하기까지의 단계들은 전술한 바와 동일하므로 이에 대한 설명은 생략한다. 도 9a 내지 9d에 있어서, 도 8과 동일한 부재들에 대해서는 동일한 참조 번호를 사용한다.
도 9a를 참조하면, 제3 플러그(166) 및 제2 층간 절연막(160) 상에 순차적으로 제1 절연막(168), 상변화 물질층(172) 및 제2 절연막(175)을 형성한다. 제1 절연막(168) 및 제2 절연막(175)은 각기 실리콘 산화물을 포함하는 산화물 또는 실리콘 질화물을 포함하는 질화물을 사용하여 형성한다. 상변화 물질층(172)은 게르마늄-안티몬-텔루르, 비소-안티몬-텔루르, 주석-안티몬-텔루르, 주석-인듐-안티몬-텔루르, 비소-게르마늄-안티몬-텔루르, 탄탈륨, 니오브 내지 바나듐 등과 같은 5A족 원소-안티몬-텔루르, 텅스텐, 몰리브덴 내지 크롬 등과 같은 6A족 원소-안티몬-텔루르, 5A족 원소-안티몬-셀렌, 또는 6A족 원소-안티몬-셀렌 등을 포함하는 칼코겐 화합물을 사용하여 형성한다.
도 9b를 참조하면, 제2 절연막(175) 상에 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 포토레지스트 패턴을 식각 마스크로 이용하여 제2 절연막(175), 상변화 물질층(172) 및 제1 절연막(168)을 차례로 식각하여, 제2 층간 절연막(160) 상에 제1 절연막 패턴(169), 상변화 물질층 패턴(178) 및 제2 절연막 패턴(181)을 포함하는 가변 저항 부재(184)를 형성한다. 이 경우, 가변 저항 부재(184)는 등방성 식각 공정에 따라 제2 층간 절연막(160) 상에 반도체 기판(100)에 대하여 수평하게 형성된 피라미드형 구조를 갖게 된다. 여기서, 가변 저항 부재(184)는 제3 플러그(166)로부터 소정의 간격으로 이격되게 배치된다.
가변 저항 부재(184) 및 제3 플러그(166)를 포함하는 제2 층간 절연막(160) 상에 제3 도전막(186)을 형성한다. 제3 도전막(186)은 질소 원소를 함유하는 도전성 물질, 금속 또는 금속 실리사이드를 사용하여 형성된다. 여기서, 상기 질소 원소를 함유하는 도전성 물질은 티타늄 질화물, 탄탈륨 질화물, 몰리브덴 질화물, 니오브 질화물, 티타늄-실리콘 질화물, 티타늄-알루미늄 질화물, 티타늄-보론 질화물, 지르코늄-실리콘 질화물, 텅스텐-실리콘 질화물, 텅스텐-보론 질화물, 지르코늄-알루미늄 질화물, 몰리브덴-실리콘 질화물, 몰리브덴-알루미늄 질화물, 탄탈륨-실리콘 질화물, 탄탈륨-알루미늄 질화물, 티타늄 산질화물, 티타늄-알루미늄 산질화물, 또는 텅스텐 산질화물, 탄탈륨 산질화물을 포함한다. 또한, 제3 도전막(186)은 티타늄, 텅스텐, 몰리브덴, 탄탈륨, 티타늄 실리사이드 또는 탄탈륨 실리사이드와 같은 금속 또는 금속 실리사이드를 사용하여 형성된다.
도 9c를 참조하면, 사진 식각 공정으로 제3 도전막(186)을 식각하여 제2 층간 절연막(160) 및 가변 저항 부재(184)의 측벽 상에 제1 및 제2 전극(187, 190)을 동시에 형성한다. 이 경우, 제1 전극(187)은 제3 플러그(166)로부터 경사진 가변 저항 부재(184)의 일측벽 상부까지 연장되며, 제2 전극(190)은 경사진 가변 저항 부재(184)의 타측벽으로부터 인접하는 가변 저항 부재(184)의 일측벽 상부까지 연장된다. 이에 따라, 서로 인접하는 2개의 상변화 메모리 장치가 하나의 제2 전극(190)을 공통으로 구비하게 된다. 제1 및 제2 전극(187, 190)은 가변 저항 부재(184)의 상면에서 소정의 간격으로 이격된다. 즉, 제1 및 제2 전극(187, 190)은 각기 가변 저항 부재(184)의 양측벽을 감싸는 구조로 형성된다.
제1 전극(187), 제2 전극(190) 및 가변 저항 부재(184)를 덮으면서 제2 층간 절연막(160) 상에 제3 층간 절연막(196)을 형성한 후, 제3 층간 절연막(196)에 제2 전극(190)을 부분적으로 노출시키는 제4 콘택홀(199)을 형성한다. 제3 층간 절연막(196)은 TEOS, USG, SOG, 또는 HDP-CVD 산화물을 사용하여 형성한다.
도 9d를 참조하면, 제4 콘택홀(199)을 채우면서 제3 층간 절연막(196) 상에 제4 도전막을 형성하여, 제2 전극(190)에 접촉되는 제4 플러그(202)와 제4 플러그(202)에 접촉되는 상부 배선(205)을 형성한다. 여기서, 제4 플러그(202) 및 상부 배선(205)은 도핑된 폴리실리콘이나 텅스텐, 구리, 알루미늄 또는 탄탈륨 등과 같은 금속을 사용하여 형성한다. 이에 따라, 피라미드형 가변 저항 부재(184)를 포함하는 상변화 메모리 장치가 완성된다.
전술한 바와 같이, 본 발명에 따른 상변화 메모리 장치는 자기 열 제한 구조의 가변 저항 부재를 포함하기 때문에 열 손실이나 상변화 물질층의 열화를 감소시키면서 없이 낮은 전류로 동작할 수 있다.
또한, 상변화 물질층의 상변화 영역이 전극에 접촉되지 않고 전극으로부터 이격되어 형성되기 때문에 상변화 물질층이 전극으로부터 이탈되는 현상을 방지할 수 있다.
더욱이, 인접하는 상변화 메모리 장치가 하나의 공통 전극을 공유하기 때문에 상변화 메모리 장치의 구조를 단순화시킬 수 있는 동시에 상변화 메모리 장치의 제조비용과 시간을 크게 절감할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 종래의 상변화 메모리 장치의 단면도이다.
도 2a는 종래의 상변화 메모리 장치의 상변화 영역을 설명하기 위한 단면도이다.
도 2b는 도 2a에 도시한 상변화 메모리 장치의 열 분포를 설명하기 위한 단면도이다.
도 3은 본 발명의 일 실시예에 따른 상변화 메모리 장치의 단면도이다.
도 4는 본 발명에 따른 상변화 메모리 장치의 상변화 메커니즘을 설명하기 위한 개략적인 단면도이다.
도 5a는 본 발명에 따른 상변화 메모리 장치의 상변화 영역을 설명하기 위한 단면도이다.
도 5b는 도 5a에 도시한 본 발명에 따른 상변화 메모리 장치의 열 분포를 설명하기 위한 단면도이다.
도 6은 본 발명에 따른 메모리 장치와 종래의 상변화 메모리 장치의 콘택 영역의 면적에 따른 리셋 전류를 설명하기 위한 그래프이다.
도 7a 내지 도 7i는 본 발명의 일 실시예에 따른 상변화 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 8은 본 발명의 다른 실시예에 따른 상변화 메모리 장치의 단면도이다.
도 9a 내지 도 9d는 본 발명의 다른 실시예에 따른 상변화 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
*도면의 주요 부분에 대한 부호의 설명
100：반도체 기판 103：소자 분리막
106：게이트 산화막 패턴 109：게이트 도전막 패턴
112：게이트 마스크 115：게이트 스페이서
118：게이트 구조물 121, 124：제1 및 제2 콘택 영역
127, 160, 196：제1 내지 제3 층간 절연막
130, 133：제1 및 제2 개구 143, 151：제1 및 제2 패드
136, 139, 163, 199：제1 내지 제4 콘택홀
141, 148, 166, 202：제1 내지 제4 플러그
154, 157：제1 및 제2 하부 배선 169, 181：제1 및 제2 절연막 패턴
178：상변화 물질층 패턴 184：가변 저항체
187, 190：제1 및 제2 전극 205：상부 배선

Claims (26)

  1. 콘택 영역이 형성된 반도체 기판;
    상기 반도체 기판에 대하여 수평한 방향으로 상기 반도체 기판의 상부에 형성된 가변 저항 부재;
    상기 가변 저항 부재의 일측으로부터 상기 콘택 영역까지 연장되는 제1 전극; 및
    상기 제1 전극에 대향하여 상기 가변 저항 부재의 타측으로부터 연장되는 제2 전극을 포함하는 상변화 메모리 장치.
  2. 제1항에 있어서, 상기 가변 저항 부재는 상기 반도체 기판 상에 순차적으로 형성된 제1 절연막 패턴, 상변화 물질층 패턴 및 제2 절연막 패턴을 포함하는 것을 특징으로 하는 상변화 메모리 장치.
  3. 제2항에 있어서, 상기 상변화 물질층 패턴의 상변화 영역은 상기 제1 및 제2 전극으로부터 이격되어 형성되는 것을 특징으로 하는 상변화 메모리 장치.
  4. 제2항에 있어서, 상기 제1 및 제2 절연막 패턴은 산화물 또는 질화물로 이루어지는 것을 특징으로 하는 상변화 메모리 장치.
  5. 제2항에 있어서, 상기 상변화 물질층 패턴은 게르마늄-안티몬-텔루르(Ge-Sb-Te: GST)를 포함하며, 상기 제1 및 제2 전극은 각기 티타늄 질화물을 포함하는 것을 특징으로 하는 상변화 메모리 장치.
  6. 제2항에 있어서, 상기 제1 및 제2 전극의 단면적은 상기 상변화 물질층 패턴의 단면적 보다 큰 것을 특징으로 하는 상변화 메모리 장치.
  7. 제1항에 있어서, 상기 가변 저항 부재는 직육면체의 형상 또는 피라미드의 형상을 가지는 것을 특징으로 하는 상변화 메모리 장치.
  8. 제7항에 있어서, 상기 제1 및 제2 전극은 각기 상기 가변 저항 부재의 양측벽을 감싸는 것을 특징으로 하는 상변화 메모리 장치.
  9. 제1항에 있어서, 상기 제2 전극은 상기 가변 저항 부재의 타측으로부터 인접하는 가변 저항 부재의 일측까지 연장되는 것을 특징으로 하는 상변화 메모리 장치.
  10. 제1항에 있어서, 상기 콘택 영역과 상기 제1 전극을 연결하는 하부 배선; 및
    상기 제2 전극과 상부 배선을 연결하는 도전성 구조물을 더 포함하는 것을 특징으로 하는 상변화 메모리 장치.
  11. 콘택 영역이 형성된 반도체 기판 상에 상기 반도체 기판에 대하여 수평한 방향으로 가변 저항 부재를 형성하는 단계;
    상기 가변 저항 부재의 일측으로부터 상기 콘택 영역까지 연장되는 제1 전극을 형성하는 단계; 및
    상기 제1 전극에 대향하여 상기 가변 저항 부재의 타측으로부터 연장되는 제2 전극을 형성하는 단계를 포함하는 상변화 메모리 장치의 제조 방법.
  12. 제11항에 있어서, 상기 가변 저항 부재를 형성하는 단계는,
    상기 반도체 기판 상에 제1 절연막 패턴을 형성하는 단계;
    상기 제1 절연막 패턴 상에 상변화 물질층 패턴을 형성하는 단계; 및
    상기 상변화 물질층 패턴 상에 제2 절연막 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
  13. 제12항에 있어서, 상기 가변 저항 부재를 형성하는 단계는,
    상기 반도체 기판 상에 제1 절연막을 형성하는 단계; 및
    상기 제1 절연막을 식각하여 상기 제1 절연막 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
  14. 제12항에 있어서, 상기 가변 저항 부재를 형성하는 단계는,
    상기 반도체 기판 상에 제1 절연막을 형성하는 단계;
    상기 제1 절연막 상에 상변화 물질층을 형성하는 단계;
    상기 상변화 물질층 상에 제2 절연막을 형성하는 단계; 및
    상기 제2 절연막, 상기 상변화 물질층 및 상기 제1 절연막을 차례로 식각하여 상기 제2 절연막 패턴, 상기 상변화 물질층 패턴 및 상기 제1 절연막 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
  15. 제14항에 있어서, 상기 제2 절연막, 상기 상변화 물질층 및 상기 제1 절연막은 등방성 식각 공정으로 식각되는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
  16. 제11항에 있어서, 상기 제1 및 제2 전극은 동시에 형성되는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
  17. 제16항에 있어서, 상기 제1 및 제2 전극을 형성하는 단계는,
    상기 가변 저항 부재 상에 도전막을 형성하는 단계; 및
    상기 도전막을 식각하는 단계를 더 포함하는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
  18. 도전성 구조물 및 콘택 영역이 형성된 반도체 기판;
    상기 반도체 기판 상에 형성되며, 상기 콘택 영역에 접촉되는 하부 배선;
    상기 반도체 기판에 대하여 수평한 방향으로 상기 하부 배선과 이격되어 상기 하부 배선의 상부에 형성된 가변 저항 부재;
    상기 하부 배선에 전기적으로 연결되며, 상기 가변 저항 부재의 일측까지 연장되는 제1 전극;
    상기 제1 전극에 대향하여 상기 가변 저항 부재의 타측으로부터 인접하는 가변 저항 부재의 일측까지 연장되는 제2 전극; 및
    상기 제2 전극에 전기적으로 연결되는 상부 배선을 포함하는 상변화 메모리 장치.
  19. 제18항에 있어서, 상기 하부 배선은 상기 콘택 영역에 접촉되는 도전성 플러그 및 상기 도전성 플러그 상에 형성된 도전성 패드를 더 포함하는 것을 특징으로 하는 상변화 메모리 장치.
  20. 제18항에 있어서, 상기 하부 배선과 상기 제1 전극 사이에 형성되어 상기 제1 전극을 상기 하부 배선에 연결하는 도전성 플러그를 더 포함하는 것을 특징으로 하는 상변화 메모리 장치.
  21. 제18항에 있어서, 상기 가변 저항 부재는 상기 하부 배선의 상부에 순차적으로 형성된 제1 절연막 패턴, 상변화 물질층 패턴 및 제2 절연막 패턴을 더 포함하는 것을 특징으로 하는 상변화 메모리 장치.
  22. 제18항에 있어서, 상기 상부 배선과 상기 제2 전극 사이에 형성되어 상기 상부 배선과 제2 전극을 연결하는 도전성 플러그를 더 포함하는 것을 특징으로 하는 상변화 메모리 장치.
  23. 반도체 기판 상에 도전성 구조물 및 콘택 영역을 형성하는 단계;
    상기 반도체 기판 상에 상기 콘택 영역에 접촉되는 하부 배선을 형성하는 단계;
    상기 하부 배선의 상부에 상기 반도체 기판에 대하여 수평한 방향으로 상기 하부 배선과 이격되는 가변 저항 부재를 형성하는 단계;
    상기 하부 배선으로부터 상기 가변 저항 부재의 일측까지 연장되는 제1 전극을 형성하는 단계;
    상기 제1 전극에 대향하여 상기 가변 저항 부재의 타측으로부터 인접하는 가변 저항 부재의 일측까지 연장되는 제2 전극을 형성하는 단계; 및
    상기 제2 전극에 전기적으로 연결되는 상부 배선을 형성하는 단계를 포함하는 상변화 메모리 장치의 제조 방법.
  24. 제23항에 있어서, 상기 하부 배선을 형성하는 단계는,
    상기 콘택 영역에 접촉되는 도전성 플러그를 형성하는 단계; 및
    상기 도전성 플러그 상에 도전성 패드를 형성하는 단계를 더 포함하는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
  25. 제23항에 있어서, 상기 가변 저항 부재를 형성하는 단계는,
    상기 하부 배선이 형성된 상기 반도체 기판의 상부에 제1 절연막 패턴을 형성하는 단계;
    상기 제1 절연막 패턴 상에 상변화 물질층 패턴을 형성하는 단계; 및
    상기 상변화 물질층 패턴 상에 제2 절연막 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
  26. 제23항에 있어서, 상기 제1 전극 및 제2 전극을 형성하는 단계는,
    상기 하부 배선 및 상기 가변 저항 부재를 덮는 도전막을 형성하는 단계; 및
    상기 도전막을 패터닝하여 상기 제1 및 제2 전극을 동시에 형성하는 단계를 더 포함하는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
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