KR20210122651A - 상변화 메모리 디바이스 및 방법 - Google Patents

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Abstract

한 실시형태에서, 디바이스는: 기판 - 기판은 능동 디바이스를 포함함 - 위의 제1 금속화 층; 제1 금속화 층 위의 제1 비트 라인 - 제1 비트 라인은 제1 금속화 층의 제1 인터커넥트에 연결되고, 제1 비트 라인은 제1 방향으로 연장되고, 제1 방향은 능동 디바이스의 게이트에 평행함 - ; 제1 비트 라인 위의 제1 상변화 랜덤 액세스 메모리(PCRAM) 셀; 제1 PCRAM 셀 위의 워드 라인 - 워드 라인은 제2 방향으로 연장되고, 제2 방향은 능동 디바이스의 게이트에 수직임 - ; 및 워드 라인 위의 제2 금속화 층 - 워드 라인은 제2 금속화 층의 제2 인터커넥트에 연결됨 - 을 포함한다.

Description

상변화 메모리 디바이스 및 방법{PHASE-CHANGE MEMORY DEVICE AND METHOD}
본 출원은 2020년 3월 30일자로 출원된 미국 가출원 제63/001,944호의 이점을 주장하는데, 상기 가출원은 참조에 의해 본원에 통합된다.
반도체 메모리는, 예로서, 무선국(radio), 텔레비전, 셀폰(cell phone), 및 개인용 컴퓨팅 디바이스를 비롯한, 전자적 애플리케이션을 위한 집적 회로에서 사용된다. 반도체 메모리의 하나의 타입은 상변화 랜덤 액세스 메모리(phase-change random access memory; PCRAM)인데, 이것은 칼코겐화물(chalcogenide) 재료와 같은 상변화 재료에 값을 저장하는 것을 수반한다. 상변화 재료는 비트 코드를 나타내기 위해 비정질 상(여기서 그들은 낮은 저항을 가짐)과 결정질 상(여기서 그들은 높은 저항을 가짐) 사이에서 전환될 수 있다. PCRAM 셀은 두 전극 사이에 상변화 재료(phase change material; PCM) 엘리먼트를 통상적으로 포함한다.
본 개시의 양태는, 첨부의 도면과 함께 판독될 때 하기의 상세한 설명으로부터 가장 잘 이해된다. 업계에서의 표준 관행에 따라, 다양한 피쳐는 일정한 축척으로 묘사되지 않는다는 것을 유의한다. 실제, 다양한 피쳐의 치수는 논의의 명확화를 위해 임의적으로 증가 또는 감소될 수도 있다.
도 1은, 몇몇 실시형태에 따른, 반도체 디바이스의 블록도이다.
도 2는, 몇몇 실시형태에 따른, 반도체 디바이스의 단면도이다.
도 3 내지 도 21b는, 몇몇 실시형태에 따른, 반도체 디바이스의 제조에서의 중간 단계의 다양한 도면이다.
도 22는, 몇몇 다른 실시형태에 따른, 반도체 디바이스의 단면도이다.
도 23a 내지 도 23e는, 몇몇 실시형태에 따른, PCRAM 셀을 형성하기 위한 자기 정렬식 패터닝 프로세스에서의 중간 단계의 삼차원 도면이다.
다음의 개시는 본 발명의 상이한 피쳐를 구현하기 위한 많은 상이한 실시형태, 또는 예를 제공한다. 본 개시를 단순화하기 위해, 컴포넌트 및 배열(arrangement)의 특정한 예가 하기에서 설명된다. 이들은, 물론, 예에 불과하며 제한하도록 의도되는 것은 아니다. 예를 들면, 후속하는 설명에서 제2 피쳐 위에 또는 상에 제1 피쳐를 형성하는 것은, 제1 및 제2 피쳐가 직접 접촉하여 형성되는 실시형태를 포함할 수도 있고, 또한 제1 및 제2 피쳐가 직접 접촉하지 않을 수도 있도록 제1 피쳐와 제2 피쳐 사이에 추가적인 피쳐가 형성될 수도 있는 실시형태를 포함할 수도 있다. 게다가, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수도 있다. 이 반복은 간략화 및 명확화의 목적을 위한 것이며, 그 자체로는, 논의되는 다양한 실시형태 및/또는 구성 사이의 관계를 지시하는 것은 아니다.
게다가, 도면에서 예시되는 바와 같은 다른 엘리먼트(들) 또는 피쳐(들)에 대한 하나의 엘리먼트 또는 피쳐의 관계를 설명하는 설명의 용이성을 위해, "밑에(beneath)", "아래에(below)", "하부의(lower)", "위에(above)", "상부의(upper)" 및 등등과 같은 공간적으로 상대적인 용어가 본원에서 사용될 수도 있다. 공간적으로 상대적인 용어는, 도면에서 묘사되는 방위 외에, 사용 또는 동작에서 디바이스의 상이한 방위를 포괄하도록 의도된다. 장치는 다르게 배향될 수도 있고(90 도 회전될 수도 있거나 또는 다른 방위에 있을 수도 있고), 본원에서 사용되는 공간적으로 상대적인 서술어(descriptor)는 마찬가지로 그에 따라 해석될 수도 있다.
몇몇 실시형태에 따르면, PCRAM 셀은 다수의 패터닝 프로세스를 사용하여 자기 정렬 방식으로 형성된다. 따라서, PCRAM 셀은 더 작은 피치에서 그리고 더 작은 임계 치수를 가지고 형성될 수 있다. 따라서, PCRAM 셀의 성능 및 밀도가 향상될 수도 있다.
도 1은, 몇몇 실시형태에 따른, 반도체 디바이스(50)의 블록도이다. 반도체 디바이스(50)는 PCRAM 어레이(52), 행 디코더(54), 및 열 디코더(56)를 포함한다. PCRAM 어레이(52)는 행과 열로 배열되는 PCRAM 셀(58)을 포함한다. 행 디코더(54)는, 예를 들면, 정적 CMOS 디코더, 의사 NMOS 디코더, 또는 등등일 수도 있다. 동작 동안, 행 디코더(54)는 행에 대한 각각의 워드 라인(62)을 활성화하는 것에 의해 PCRAM 어레이(52)의 행에서 소망되는 PCRAM 셀(58)을 선택한다. 열 디코더(56)는, 예를 들면, 정적 CMOS 디코더, 의사 NMOS 디코더, 또는 등등일 수도 있고, 라이터 드라이버(writer driver), 감지 증폭기, 이들의 조합, 또는 등등을 포함할 수도 있다. 동작 동안, 열 디코더(56)는 선택된 행에서 PCRAM 어레이(52)의 열로부터 소망되는 PCRAM 셀(58)에 대한 비트 라인(66)을 선택하고, 비트 라인(66)을 사용하여 선택된 PCRAM 셀(58)로부터 데이터를 판독하거나 또는 그 선택된 PCRAM 셀(58)에 데이터를 기록한다.
본원의 실시형태가 PCRAM의 맥락에서 설명되지만, 유사한 기술이 프로그래머블 저항 엘리먼트를 사용하는 다른 메모리에서 적용될 수 있다는 것이 인식되어야 한다. 예를 들면, 자기 저항성 랜덤 액세스 메모리(magnetoresistive random-access memory; MRAM), 저항성 랜덤 액세스 메모리(resistive random access memory; RRAM), 선택기 구조체를 갖는 메모리, 및 등등을 제조하기 위해 유사한 기술이 사용될 수 있다.
도 2는, 몇몇 실시형태에 따른, 반도체 디바이스(50)의 단면도이다. 도 2는 단순화된 도면이고, 예시의 명확화를 위해 반도체 디바이스(50)의 몇몇 피쳐(하기에서 논의됨)는 생략된다. 반도체 디바이스(50)는 로직 영역(50L) 및 메모리 영역(50M)을 포함한다. 메모리 영역(50M)에서는 메모리 디바이스(예를 들면, PCRAM)가 형성되고, 로직 영역(50L)에서는 로직 디바이스(예를 들면, 로직 회로)가 형성된다. 예를 들면, PCRAM 어레이(52)(도 1 참조)는 메모리 영역(50M)에서 형성될 수 있고, 행 디코더(54) 및 열 디코더(56)(도 1 참조)는 로직 영역(50L)에서 형성될 수 있다. 로직 영역(50L)은 반도체 디바이스(50)의 대부분의 영역을 차지할 수도 있다. 예를 들면, 로직 영역(50L)은 반도체 디바이스(50)의 영역의 95 %에서부터 99 %까지를 차지할 수도 있는데, 메모리 영역(50M)은 반도체 디바이스(50)의 나머지 영역을 차지할 수도 있다. 메모리 영역(50M)은 로직 영역(50L)의 가장자리에 배치될 수 있거나, 또는 로직 영역(50L)은 메모리 영역(50M)을 둘러쌀 수 있다.
로직 영역(50L) 및 메모리 영역(50M)은 동일한 기판, 예를 들면, 반도체 기판(70) 위에 형성된다. 반도체 기판(70)은 도핑된 또는 도핑되지 않은 실리콘일 수도 있거나, 또는 반도체 온 인슐레이터(semiconductor-on-insulator; SOI) 기판의 활성 층일 수도 있다. 반도체 기판(70)은 게르마늄과 같은 다른 반도체 재료; 실리콘 탄화물(silicon carbide), 갈륨 비소(gallium arsenic), 갈륨 인화물(gallium phosphide), 갈륨 질화물(gallium nitride), 인듐 인화물(indium phosphide), 인듐 비화물(indium arsenide), 및/또는 인듐 안티몬화물(indium antimonide)을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함하는 합금 반도체; 또는 이들의 조합을 포함할 수도 있다. 다층 기판 또는 그래디언트 기판 기판과 같은 다른 기판이 또한 사용될 수도 있다.
디바이스(72)는 반도체 기판(70)의 활성 표면(예를 들면, 도 2에서 상방을 향하는 표면)에서 형성된다. 디바이스(72)는 능동 디바이스 또는 수동 디바이스일 수도 있다. 예를 들면, 전기 컴포넌트는 임의의 적절한 형성 방법에 의해 형성되는 트랜지스터, 다이오드, 커패시터, 저항기, 또는 등등일 수도 있다. 디바이스(72)는 인터커넥트되어 반도체 디바이스(50)의 메모리 디바이스 및 로직 디바이스를 형성한다. 예를 들면, 디바이스(72) 중 일부는 PCRAM 셀(58)에 대한 액세스 트랜지스터일 수도 있다.
하나 이상의 층간 유전체(inter-layer dielectric; ILD) 층(들)(74)이 반도체 기판(70) 상에서 형성되고, 콘택 플러그(76)와 같은 전기적으로 전도성인 피쳐가 디바이스(72)에 물리적으로 그리고 전기적으로 커플링되어 형성된다. ILD 층(들)(74)은 임의의 적절한 유전체 재료, 예를 들면, 산화물 예컨대 실리콘 산화물(silicon oxide), 포스포실리케이트 유리(phosphosilicate glass; PSG), 보로실리케이트 유리(borosilicate glass; BSG), 붕소 도핑된 포스포실리케이트 유리(boron-doped phosphosilicate glass; BPSG), 또는 등등; 질화물 예컨대 실리콘 질화물(silicon nitride); 또는 등등으로 형성될 수도 있다. ILD 층(들)은, 스핀 코팅, 물리적 기상 증착(physical vapor deposition; PVD), 화학적 기상 증착(chemical vapor deposition; CVD), 등등, 또는 이들의 조합과 같은 임의의 적절한 성막 프로세스에 의해 형성될 수도 있다. ILD 층(들)의 전기적으로 전도성인 피쳐는, 성막, 다마신(damascene)(예를 들면, 싱글 다마신, 듀얼 다마신, 등등), 등등, 또는 이들의 조합과 같은 임의의 적절한 프로세스를 통해 형성될 수도 있다.
인터커넥트 구조체(78)는 반도체 기판(70) 위에, 예를 들면, ILD 층(들)(74) 위에 형성된다. 인터커넥트 구조체(78)는 로직 영역(50L) 및 메모리 영역(50M)의 각각에서 집적 회로를 형성하기 위해 디바이스(72)를 인터커넥트한다. 인터커넥트 구조체(78)는 다수의 금속화 층(metallization layer)(M1-M6)을 포함한다. 여섯 개의 금속화 층이 예시되지만, 더 많은 또는 더 적은 금속화 층이 포함될 수도 있다는 것이 인식되어야 한다. 금속화 층(M1-M6)의 각각은 유전체 층에서 금속화 패턴을 포함한다. 금속화 패턴은 반도체 기판(70)의 디바이스(72)에 전기적으로 커플링되고, 하나 이상의 금속간 유전체(inter-metal dielectric; IMD) 층에서 형성되는 금속 라인(L1-L6) 및 비아(V1-V6)를 각각 포함한다. 인터커넥트 구조체(78)는 싱글 다마신 프로세스, 듀얼 다마신 프로세스, 또는 등등과 같은 다마신 프로세스에 의해 형성될 수도 있다. 몇몇 실시형태에서, 콘택 플러그(76)는 또한 금속화 패턴의 일부, 예컨대 금속 비아(V1)의 가장 낮은 층의 일부이다.
PCRAM 어레이(52)(도 1 참조)의 PCRAM 셀(58)은 인터커넥트 구조체(78)에서 형성된다. PCRAM 셀(58)은 금속화 층(M1-M6) 중 임의의 것에서 형성될 수 있고, 중간 금속화 층(M5)에서 형성되고 있는 것으로 예시된다. 각각의 PCRAM 셀(58)은 하부 전극(bottom electrode; 82), 하부 전극(82) 상의 PCM 엘리먼트(84), 및 PCM 엘리먼트(84) 상의 상부 전극(top electrode; 86)을 포함한다. 워드 라인(62)은 PCRAM 셀(58)의 각각의 행을 따라 연장되고 PCRAM 셀(58)의 각각의 행의 상부 전극(86)에 연결된다. 비트 라인(66)은 PCRAM 셀(58)의 각각의 열을 따라 연장되고 PCRAM 셀(58)의 각각의 열의 하부 전극(82)에 연결된다. 하나 이상의 추가적인 IMD 층(들)(88)이 PCRAM 셀(58) 주위에 형성될 수 있다. IMD 층(들)(88)은 PCRAM 셀(58)의 컴포넌트를 둘러싸고 보호한다. PCM 엘리먼트(84)의 저항은 프로그래밍 가능하며, "1"과 같은 코드를 의미할 수 있는 고 저항(RAP)과 "0"과 같은 코드를 의미할 수 있는 저 저항(RP) 사이에서 변경될 수 있다. 그러한 만큼, PCRAM 셀(58)의 대응하는 액세스 트랜지스터를 사용하여 PCRAM 셀(58)의 PCM 엘리먼트(84)의 저항을 프로그래밍하는 것에 의해 PCRAM 셀(58)에 코드가 기록될 수 있고, PCRAM 셀(58)의 대응하는 액세스 트랜지스터를 사용하여 PCRAM 셀(58)의 PCM 엘리먼트(84)의 저항을 측정하는 것에 의해 PCRAM 셀(58)로부터 코드가 판독될 수 있다.
PCRAM 셀(58)은 디바이스(72)에 전기적으로 커플링된다. 비트 라인(66)은, 전도성 비아(92)에 의해, 기저의(underlying) 금속화 패턴의 전도성 피쳐(예를 들면, 인터커넥트)에, 예컨대 예시된 예에서 금속화 층(M4)에 연결된다. 워드 라인(62)은, 전도성 비아(94)에 의해, 위에 놓이는 금속화 패턴의 전도성 피쳐(예를 들면, 인터커넥트)에, 예컨대 예시된 예에서 금속화 층(M6)에 연결된다. 행 디코더(54)의 디바이스와 같은 디바이스(72)(예를 들면, 액세스 트랜지스터)의 제1 서브세트는 워드 라인(62)에 전기적으로 커플링된다. 비트 라인(66)은 열 디코더(56)의 디바이스와 같은 디바이스(72)의 제2 서브세트에 전기적으로 커플링된다.
최초, 도 21b를 참조하면, 메모리 영역(50M)의 일부의 단순화된 탑 다운 뷰(top-down view)가 도시된다. (하기에서 더욱 상세하게 논의되는) 반도체 디바이스(50)의 몇몇 피쳐는 예시의 명확화를 위해 생략된다. PCRAM 어레이의 일부가 도시된다. 하기에서 더욱 상세하게 설명될 바와 같이, PCRAM 셀(58)은 체커판(checkerboard) 레이아웃으로 형성된다. 그러한 PCRAM 셀 어레이(58)는, 전도성 및 상변화 재료(PCM) 층의 스택을 두 번 에칭하는 것 - 비트 라인(66)의 패턴을 먼저 사용하고, 워드 라인(62)의 패턴을 다시 사용함 - 에 의해 자기 정렬 방식으로 형성된다. 에칭 프로세스는 워드 라인(62), 비트 라인(66), 및 PCRAM 셀(58)을 형성하는데, 각각의 PCRAM 셀(58)은 탑 다운 뷰에서 워드 라인(62) 및 비트 라인(66)의 교차점에서 배치된다.
비트 라인(66)은 반도체 기판(70)(도 2 참조)의 활성 표면에 평행하고 디바이스(72)(예를 들면, 트랜지스터)의 게이트의 길이 방향 축(longitudinal axis)에 평행한 제1 방향(D1)을 따라 연장된다. 비트 라인(66) 각각은 비트 라인 패드(68)로부터 나온다. 각각의 비트 라인 패드(68)는 적어도 하나의 비트 라인(66)에 커플링된다. 별개의 엘리먼트로서 예시되지만, 하기에서 더욱 상세하게 설명될 바와 같이, 각각의 비트 라인 패드(68) 및 그것의 대응하는 비트 라인(66)은 실제로는 단일의 연속적인 전도성 피쳐이다. 비트 라인 패드(68)는 전도성 비아(92)에 의해 기저의 금속화 패턴의 전도성 피쳐(예를 들면, 인터커넥트)에(예컨대, 도 2의 예에서 금속화 층(M4)에) 연결된다. 하기에서 더욱 상세하게 설명될 바와 같이, 전도성 비아(92)는 PCRAM 셀(58)(도 2 참조)의 하부 전극(82)에 전기적으로 커플링된다. 그러한 만큼, 각각의 전도성 비아(92)는 또한 하부 전극 비아(bottom electrode via; BEVA)로 또한 지칭될 수 있다.
워드 라인(62)은, 반도체 기판(70)(도 2 참조)의 활성 표면에 평행하고 제1 방향(D1)에 수직인(예를 들면, 디바이스(72)(예를 들면, 트랜지스터)의 게이트의 길이 방향 축에 수직인) 제2 방향(D2)을 따라 연장된다. 워드 라인(62) 각각은 워드 라인 패드(64)로부터 나온다. 각각의 워드 라인 패드(64)는 적어도 하나의 워드 라인(62)에 커플링된다. 별개의 엘리먼트로서 예시되지만, 하기에서 더욱 상세하게 설명될 바와 같이, 각각의 워드 라인 패드(64) 및 그것의 대응하는 워드 라인(62)은 실제로는 단일의 연속적인 전도성 피쳐이다. 워드 라인 패드(64)는 전도성 비아(94)에 의해 위에 놓이는 금속화 패턴의 전도성 피쳐(예를 들면, 인터커넥트)에(예컨대, 도 2의 예에서 금속화 층(M6)에) 연결된다. 하기에서 더욱 상세하게 설명될 바와 같이, 전도성 비아(94)는 PCRAM 셀(58)(도 2 참조)의 상부 전극(86)에 전기적으로 커플링된다. 그러한 만큼, 각각의 전도성 비아(94)는 또한 상부 전극 비아(top electrode via; TEVA)로 지칭될 수 있다.
도 21b는 몇몇 기준 단면을 추가로 예시한다. 단면(50C)은 몇몇 PCRAM 셀(58)에 걸쳐 있다. 단면(50P1)은 단면(50C)에 평행하고, 비트 라인 패드(68)를 걸쳐 있다. 단면(50P2)은 단면(50C)에 수직이고, 워드 라인 패드(64)를 걸쳐 있다. 후속하는 도면은 명확화를 위해 이들 단면을 참조한다.
도 3 내지 도 21b는, 몇몇 실시형태에 따른, 반도체 디바이스(50)의 제조에서의 중간 단계의 다양한 도면이다. 구체적으로, 반도체 디바이스(50)에 대한 인터커넥트 구조체(78)(도 2 참조)의 제조가 도시된다. 상기에서 언급되는 바와 같이, 인터커넥트 구조체(78)는 PCRAM 어레이(52)(도 1 참조)의 PCRAM 셀(58)을 포함한다.
도 3, 도 4, 도 5, 도 6, 도 7, 도 8, 도 9, 도 10, 도 11a, 도 12a, 도 13, 도 14, 도 15, 도 16, 도 17a, 도 18a, 도 19, 도 20, 및 도 21a는, 셀 영역(50C)(이것은 도 21b의 단면(50C)을 예시함), 제1 패드 영역(50P1)(이것은 도 21b의 단면(50P1)을 예시함), 및 제2 패드 영역(50P2)(도 21b의 단면도(21)b의 단면(50P2)을 예시함)을 비롯한, 메모리 영역(50M) 및 로직 영역(50L)을 예시하는 단면도이다. 하기에서 더욱 상세하게 설명될 바와 같이, 비트 라인 패드(68)(도 12a 참조)가 제1 패드 영역(50P1)에서 형성될 것이고, 워드 라인 패드(64)(도 18a 참조)가 제2 패드 영역(50P2)에서 형성될 것이며, PCRAM 셀(58)(도 18a 참조)은 셀 영역(50C)에서 형성될 것이다. 제1 패드 영역(50P1), 제2 패드 영역(50P2), 및 셀 영역(50C) 각각이 동일한 단면도에서 예시되지만, 영역의 각각은, 도 21b에 의해 도시되는 바와 같이, 상이한 단면 내에 있다는 것이 인식되어야 한다.
도 11b, 도 12b, 도 17b, 도 18b, 및 도 21b는 메모리 영역(50M)을 예시하는 탑 다운 뷰이다. 도 11b, 도 12b, 도 17b, 도 18b, 및 도 21b는, 도 11a, 도 12a, 도 17a, 도 18a, 및 도 21a와 유사한 프로세싱의 단계에서 반도체 디바이스(50)를 각각 도시한다. 도 11b, 도 12b, 도 17b, 도 18b, 및 도 21b는 단순화된 도면이고, 예시의 명확화를 위해 몇몇 피쳐는 생략된다.
도 3에서, 인터커넥트 구조체의 금속화 층(예를 들면, M4, 도 2 참조)이 형성된다. 금속화 층은 IMD 층(102) 및 전도성 피쳐(104)(이것은 금속 라인(L4)에 대응할 수 있음, 도 2 참조)를 포함한다. IMD 층(102)은 ILD 층(들)(74) 위에 형성된다. IMD 층(102)은 임의의 적절한 유전체 재료, 예를 들면, 산화물 예컨대 실리콘 산화물, 포스포실리케이트 유리(PSG), 보로실리케이트 유리(BSG), 붕소 도핑된 포스포실리케이트 유리(BPSG), 또는 등등; 질화물 예컨대 실리콘 질화물; 또는 등등으로 형성될 수도 있다. IMD 층(102)은 스핀 코팅, PVD, 화학적 기상 증착(CVD), 등등, 또는 이들의 조합과 같은 임의의 적절한 성막 프로세스에 의해 형성될 수도 있다. IMD 층(102)은 약 3.0보다 더 낮은 k 값을 갖는 저유전율(low-k) 유전체 재료로 형성되는 층일 수도 있다. IMD 층(102)은 2.5보다 더 작은 k 값을 갖는 초저 유전율(extra-low-k; ELK)) 유전체 재료로 형성되는 층일 수도 있다.
전도성 피쳐(104)는 IMD 층(102)에서 형성되고, 디바이스(72)에 전기적으로 커플링된다. 몇몇 실시형태에 따르면, 전도성 피쳐(104)는 확산 배리어 층 및 확산 배리어 층 위의 전도성 재료를 포함한다. 예를 들면, 에칭 프로세스를 사용하여 IMD 층(102)에서 개구가 형성된다. 개구는 기저의 금속 비아와 같은 기저의 전도성 피쳐를 노출시킨다. 확산 배리어 층은, 탄탈룸 질화물(tantalum nitride), 탄탈룸(tantalum), 티타늄 질화물(titanium nitride), 티타늄, 코발트-텅스텐(cobalt-tungsten), 또는 등등으로 형성될 수도 있고, 원자 층 성막(ALD) 또는 등등과 같은 성막 프로세스에 의해 개구에서 형성될 수도 있다. 전도성 재료는 구리, 알루미늄, 텅스텐, 은, 및 이들의 조합, 또는 등등을 포함할 수도 있고, 전기 화학 도금 프로세스, CVD, ALD, PVD, 등등, 또는 이들의 조합에 의해 개구 내의 확산 배리어 층 위에 형성될 수도 있다. 한 실시형태에서, 전도성 재료는 구리이고, 확산 배리어 층은 구리가 IMD 층(102) 안으로 확산하는 것을 방지하는 얇은 배리어 층이다. 확산 배리어 층 및 전도성 재료의 형성 이후, 확산 배리어 층 및 전도성 재료의 잉여분은, 예를 들면, 화학적 기계적 연마(chemical mechanical polish; CMP) 프로세스와 같은 평탄화 프로세스에 의해 제거될 수도 있다. 몇몇 실시형태에서, 전도성 피쳐(104)는 금속 라인(이것은 금속 라인(L4)에 대응할 수 있음, 도 2 참조)이다.
에칭 정지 층(106)이 전도성 피쳐(104) 및 IMD 층(102) 상에 형성된다. 에칭 정지 층(106)은 알루미늄 질화물(aluminum nitride), 알루미늄 산화물(aluminum oxide), 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물(silicon oxynitride), 실리콘 탄화물, 이들의 조합, 또는 등등과 같은 유전체 재료로 형성될 수도 있다. 에칭 정지 층(106)은 화학적 기상 증착(CVD), PVD, ALD, 스핀 온 유전체(spin-on-dielectric) 프로세스, 등등, 또는 이들의 조합에 의해 형성될 수도 있다. 에칭 정지 층(106)은 또한 복수의 상이한 유전체 하위 층으로 형성되는 복합 층일 수도 있다. 예를 들면, 에칭 정지 층(106)은 실리콘 탄화물 하위 층 및 실리콘 탄화물 하위 층 상에서 형성되는 알루미늄 산화물 하위 층을 포함할 수도 있다. 실리콘 탄화물 하위 층은 알루미늄 산화물 하위 층과 IMD 층(102) 사이의 접착력을 향상시키기 위한 접착제 층으로서 사용될 수 있다.
에칭 정지 층(106) 상에 IMD 층(108)이 형성된다. 몇몇 실시형태에서, IMD 층(108)은 테트라에틸 오르쏘실리케이트(tetraethyl orthosilicate; TEOS) 산화물(예를 들면, 프리커서로서 TEOS를 갖는 화학적 기상 증착(CVD) 프로세스를 사용하여 성막되는, 예를 들면, 실리콘 산화물)로 형성된다. 몇몇 실시형태에서, IMD 층(108)은 PSG, BSG, BPSG, 도핑되지 않은 실리케이트 유리(undoped silicate glass; USG), 플루오로실리케이트 유리(fluorosilicate glass; FSG), SiOCH, 유동 가능 산화물, 다공성 산화물, 또는 등등, 또는 이들의 조합을 사용하여 형성될 수도 있다. IMD 층(108)은 또한, 예를 들면, 약 3.0보다 더 낮은 k 값을 갖는 저유전율 유전체 재료로 형성될 수도 있다. IMD 층(108)은 약 50 nm에서부터 약 150 nm까지의 범위 내의 두께로 형성될 수 있다.
IMD 층(108)에서 비아 개구(110)가 패터닝된다. 비아 개구(110)는 적절한 포토리소그래피 및 에칭 기술을 사용하여 형성될 수도 있다. 몇몇 실시형태에서, 비아 개구(110)의 패터닝 동안 기저의 층을 보호하기 위해, IMD 층(108) 상에서 무질소 반사 방지 코팅(nitrogen-free anti-reflective coating; NFARC)(도시되지 않음)과 같은 반사 방지 층이 형성될 수 있다.
도 4에서, 비아 개구(110)에서 전도성 비아(92)가 형성된다. 전도성 비아(92)는 BEVA로 또한 지칭될 수 있다. 몇몇 실시형태에서, 전도성 비아(92)는 주 전도성 영역(main conductive region) 및 주 전도성 영역의 측벽 및 저부 표면을 라이닝하는 전도성 배리어 층을 포함한다. 전도성 배리어 층은 티타늄, 티타늄 질화물, 탄탈룸, 탄탈룸 질화물, 코발트, 이들의 조합, 또는 등등으로 형성될 수도 있다. 주 전도성 영역은 구리, 알루미늄, 텅스텐, 코발트, 이들의 합금, 또는 등등과 같은 금속으로 형성될 수도 있다. 전도성 비아(92)의 형성은, 비아 개구(110) 안으로 연장되는 전도성 배리어 층을 등각적으로(conformally) 형성하는 것, 전도성 배리어 층 위에 금속 재료를 성막하는 것, 및 CMP 프로세스 또는 기계적 연삭 프로세스(mechanical grinding process)와 같은 평탄화 프로세스를 수행하여, IMD 층(108)의 상단 표면(top surface)으로부터 전도성 배리어 층 및 금속 재료의 잉여 부분을 제거하는 것을 포함할 수도 있다.
도 5에서, 복수의 메모리 셀 층이 전도성 비아(92) 및 IMD 층(108) 위에 형성된다. 구체적으로, 비트 라인 층(114), 하부 전극 층(116), PCM 층(118), 및 상부 전극 층(120)이 성막된다. 비트 라인 층(114)은 비트 라인(66) 및 비트 라인 패드(68)를 형성하도록 후속하는 프로세싱(도 12a 및 도 12b 참조)에서 패터닝될 것이다. 상부 전극 층(120), PCM 층(118), 및 하부 전극 층(116)은 또한 후속하는 프로세싱(도 18a 및 도 18b 참조)에서 패터닝되어, 각각의 PCRAM 셀(58)의 상부 전극(86), PCM 엘리먼트(84), 및 하부 전극(82)을 각각 형성할 것이다.
비트 라인 층(114)은 전도성 비아(92) 및 IMD 층(108) 상에서 형성된다. 비트 라인 층(114)은 텅스텐, 티타늄, 코발트, 니켈, 등등, 또는 이들의 조합과 같은 금속으로 형성되고, CVD, PVD, ALD, 또는 등등에 의해 성막될 수도 있다. 비트 라인 층(114)은 등각적으로 형성되며, CVD, PVD, ALD, 전기 화학 도금, 무전해 도금, 또는 등등을 사용하여 형성될 수도 있다. 몇몇 실시형태에서, 비트 라인 층(114)은 CVD에 의해 형성되는 텅스텐의 층이다.
하부 전극 층(116)은 비트 라인 층(114) 상에서 형성된다. 하부 전극 층(116)은, 티타늄, 탄탈룸, 알루미늄, 텅스텐, 백금, 니켈, 크롬, 루테늄, 이들의 질화물, 이들의 조합, 이들의 다층, 또는 등등과 같은 전도성 재료로 형성된다. 하부 전극 층(116)은 등각적으로 형성되고, CVD, PVD, ALD, 전기 화학 도금, 무전해 도금, 또는 등등을 사용하여 형성될 수도 있다. 몇몇 실시형태에서, 하부 전극 층(116)은 PVD에 의해 형성되는 티타늄 질화물의 층이다.
PCM 층(118)은 하부 전극 층(116) 상에서 형성된다. PCM 층(118)은 칼코겐화물 재료로 형성된다. 칼코겐화물 재료는, 적어도 칼코겐 음이온(예를 들면, 셀레늄(Se), 텔루륨(Te), 및 등등) 및 양전기 엘리먼트(electropositive element)(예를 들면, 게르마늄(Ge), 실리콘(Si), 인(P), 비소(As), 안티몬(Sb), 비스무트(Bi), 아연(Zn), 질소(N), 붕소(B), 탄소(C), 및 등등)를 포함한다. 허용 가능한 칼코겐화물 재료는 GeSb2Te5(GST)를 포함하지만, 그러나 이것으로 제한되지는 않는다. PCM 층(118)은 등각적으로 형성되고, PVD, CVD, ALD, 또는 등등을 사용하여 형성될 수도 있다. 몇몇 실시형태에서, PCM 층(118)은 PVD에 의해 형성되는 GST의 층이다. PVD에 의해 PCM 층(118)을 형성하는 것은 우수한 막 품질을 허용하고 갭 충전(gap-filling) 문제를 감소시킬 수도 있다.
상부 전극 층(120)은 PCM 층(118) 상에서 형성된다. 상부 전극 층(120)은 하부 전극 층(116)의 후보 재료의 동일한 그룹으로부터 선택되는 재료로 형성될 수도 있고, 하부 전극 층(116)을 형성하기 위한 후보 방법의 동일한 그룹으로부터 선택되는 방법을 사용하여 형성될 수도 있다. 하부 전극 층(116) 및 상부 전극 층(120)은 동일한 재료로 형성될 수도 있거나, 또는 상이한 재료를 포함할 수도 있다.
도 6 내지 도 12b에서, 비트 라인 층(114)은 비트 라인(66) 및 비트 라인 패드(68)(도 12a 및 도 12b 참조)를 형성하도록 패터닝된다. 상부 전극 층(120), PCM 층(118), 및 하부 전극 층(116)은 또한 상부 전극 스트립(150), PCM 스트립(148), 및 하부 전극 스트립(146)(도 12a 및 도 12b 참조)을 형성하도록 패터닝된다. 이 패터닝 프로세스는 자기 정렬 방식으로 PCRAM 셀(58)(도 2 참조)을 형성하기 위해 수행되는 두 개의 패터닝 프로세스 중 제1 패터닝 프로세스이다. 후속하는 프로세싱에서, 상부 전극 스트립(150), PCM 스트립(148), 및 하부 전극 스트립(146)은 PCRAM 셀(58)을 형성하기 위해 다시 패터닝될 것이다.
하기에서 더욱 상세하게 논의될 바와 같이, 도 6 내지 도 12b는, 비트 라인(66)의 패턴을 갖는 제1 마스크(136)(도 10 참조)가 형성되고 비트 라인 패드(68)의 패턴을 갖는 제2 마스크(138)(도 11a 및 도 11b 참조)가 형성되는 프로세스를 예시한다. 예시된 실시형태에서, 제1 마스크(136)는 다수의 패터닝 프로세스를 사용하여 형성되고 제2 마스크(138)는 단일의 패터닝 프로세스를 사용하여 형성되며, 그 결과, 제1 마스크(136)의 피쳐는 제2 마스크(138)의 피쳐보다 더 작을 수 있다. 그 다음, 비트 라인 층(114)은 마스크(136, 138) 둘 모두를 결합된 에칭 마스크로서 사용하여 패터닝되어, 비트 라인(66) 및 비트 라인 패드(68)(도 12a 및 도 12b 참조)를 동시에 형성한다.
도 6에서, 복수의 마스킹 층이 메모리 셀 층 위에, 예를 들면, 상부 전극 층(120) 위에 형성된다. 구체적으로, 하나 이상의 유전체 층(들)(122) 및 맨드릴 층(124)이 성막된다. 유전체 층(들)(122)은 비트 라인 층(114)을 패터닝하기 위한 후속하는 프로세싱에서 사용될 에칭 마스크를 형성하도록 패터닝될 것이다.
유전체 층(들)(122)은 상부 전극 층(120) 상에서 형성된다. 예시된 실시형태에서, 유전체 층(들)(122)은 상부 전극 층(120) 위의 제1 유전체 층(122A) 및 제1 유전체 층(122A) 위의 제2 유전체 층(122B)을 포함한다. 제1 유전체 층(122A)은 하드 마스크 층과 같은 마스크 층일 수도 있고; 실리콘 질화물, 실리콘 산질화물, 티타늄 질화물, 또는 등등과 같은 질화물로 형성될 수도 있고; PECVD, ALD, 또는 등등과 같은 성막에 의해 형성될 수도 있다. 제2 유전체 층(122B)은 패드 층일 수도 있고; 실리콘 산화물, TEOS 산화물, 또는 등등과 같은 산화물로 형성될 수도 있고; PECVD, ALD, 또는 등등과 같은 성막에 의해 형성될 수도 있다.
맨드릴 층(124)은 유전체 층(들)(122) 상에서, 예를 들면, 제2 유전체 층(122B) 상에서 형성된다. 맨드릴 층(124)은, 기저의 층(들), 예를 들면, 유전체 층(들)(122)의 에칭으로부터 높은 에칭 선택도를 갖는 재료로 형성된다. 맨드릴 층(124)은, 비정질 실리콘, 폴리실리콘, 실리콘 질화물, 실리콘 산화물, 등등, 또는 이들의 조합과 같은 재료로 형성될 수도 있고, CVD, PECVD, 또는 등등과 같은 프로세스를 사용하여 형성될 수도 있다.
맨드릴 층(124) 위에 하나 이상의 마스크가 형성된다. 마스크는 맨드릴 층(124)을 패터닝하고 맨드릴을 형성하기 위해 사용될 것이다. 몇몇 실시형태에서, 하나 이상의 마스크는 하나 이상의 하드 마스크, 삼중 층(trilayer) 마스크, 이들의 조합, 또는 등등을 포함할 수도 있다. 예를 들면, 하드 마스크 층(126)이 맨드릴 층(124) 위에 형성될 수 있고 감광성 마스크(128)가 하드 마스크 층(126) 위에 형성될 수 있다. 몇몇 실시형태에서, 하드 마스크 층(126)은 실리콘 산질화물, 실리콘 산화물, 티타늄 산화물, 이들의 조합, 또는 등등과 같은 산화물로 형성된다. 감광성 마스크(128)는 단일 층 포토레지스트, 이중 층 포토레지스트, 삼중 층 포토레지스트, 또는 등등과 같은 포토레지스트일 수도 있다.
도 7에서, 맨드릴 층(124)은 맨드릴(130)을 형성하도록 패터닝된다. 예시된 실시형태에서, 감광성 마스크(128)의 패턴은 하드 마스크 층(126)으로 전사되고, 그 다음, 하드 마스크 층(126)의 패턴은 맨드릴 층(124)으로 전사된다. 각각의 패턴은 반응성 이온 에칭(reactive ion etch; RIE), 중성 빔 에칭(neutral beam etch; NBE), 등등, 또는 이들의 조합과 같은 허용 가능한 에칭 프로세스에 의해 전사될 수도 있다. 에칭은 이방성일(anisotropic) 수도 있다. 몇몇 실시형태에서, 최종 에칭은 맨드릴 층(124)에 대해 선택적이다, 예를 들면, 기저의 유전체 층(122), 예를 들면, 제2 유전체 층(122B)의 재료보다 더 빠른 레이트에서 맨드릴 층(124)의 재료를 선택적으로 에칭한다. 감광성 마스크(128) 및 하드 마스크 층(126)은, 옵션 사항으로(optionally), 맨드릴 층(124)의 재료와 함께 제거될 수 있거나, 또는 후속하는 세정 프로세스에서 제거될 수 있다.
패터닝 이후, 맨드릴(130)은 약 40 nm 내지 약 80 nm의 범위 내의 이격 간격(D3)만큼 분리될 수 있다. 맨드릴(130)의 각각은 약 40 nm 내지 약 80 nm의 범위 내의 폭(W1)을 가질 수 있다. 맨드릴(130)은 유전체 층(들)(122) 위에 스페이서를 패터닝하기 위해 사용될 것이다. 맨드릴(130)의 이격 간격(D3) 및 폭(W1)은 후속하여 패터닝되는 스페이서 사이의 이격 간격을 결정한다.
도 8에서, 스페이서 층(132)이 맨드릴(130) 및 유전체 층(들)(122) 위에 형성된다. 형성 이후, 스페이서 층(132)은 맨드릴(130)의 상단 표면, 맨드릴(130)의 측벽, 및 기저의 유전체 층(122), 예를 들면, 제2 유전체 층(122B)의 상단 표면을 따라 연장된다. 스페이서 층(132)은 기저의 층(들), 예를 들면, 유전체 층(들)(122)의 에칭으로부터 높은 에칭 선택도를 갖는 재료로 형성된다. 스페이서 층(132)은, 실리콘 질화물, 알루미늄 산화물, 알루미늄 질화물, 탄탈룸 질화물, 티타늄 질화물, 티타늄 산화물, 등등, 또는 이들의 조합으로 형성될 수도 있고, ALD, CVD, 또는 등등과 같은 프로세스를 사용하여 형성될 수도 있다. 스페이서 층(132)은 고도의 등각성(conformality)을 갖는데, 그것의 수직 부분의 두께(T1)는 그것의 수평 부분의 두께(T2)와 동일하거나 또는 그보다 약간 더 작다. 예를 들면, 두께(T1)는 두께(T2)의 약 80 %에서부터 약 100 %까지일 수 있다. 두께(T1)는 약 15 nm 내지 약 30 nm의 범위 내에 있을 수 있고, 두께(T2)는 약 15 nm 내지 약 30 nm의 범위 내에 있을 수 있다. 스페이서 층(132)은 유전체 층(들)(122) 위에 스페이서를 형성하도록 패터닝될 것이다. 스페이서 층(132)의 수직 부분의 두께(T1)는 후속하여 패터닝되는 스페이서의 폭을 결정한다.
도 9에서, 스페이서 층(132)은 유전체 층(들)(122) 위에 스페이서(134)를 형성하도록 패터닝된다. 스페이서 층(132)의 수평 부분을 제거하기 위해 적절한 에칭 프로세스가 수행된다. 에칭 프로세스는 맨드릴(130) 및 스페이서 층(132)의 수직 부분보다 더 빠른 레이트에서 스페이서 층(132)의 수평 부분을 선택적으로 에칭한다. 예를 들면, 스페이서 층(132)이 실리콘 질화물로 형성되는 경우, 에칭 프로세스는 메탄(CH4), 염소(Cl2), 질소(N2), 또는 등등을 사용하여 수행되는 이방성 건식 에칭일 수 있다. 에칭 프로세스 이후, 스페이서(134)는 스페이서 층(132)의 나머지 수직 부분을 포함한다. 맨드릴(130)은, 옵션 사항으로, 스페이서 층(132)의 수평 부분과 함께 제거될 수 있거나, 또는 후속하는 세정 프로세스에서 제거될 수 있다. 몇몇 실시형태에서, 맨드릴(130)은 스페이서(134)가 형성된 이후 제거되고, 스페이서(134)보다 빠른 레이트에서 맨드릴(130)을 선택적으로 에칭하는 적절한 에칭 프로세스에 의해 제거될 수 있다.
패터닝 이후, 스페이서(134)는 폭(W2)을 가지며 이격 간격(D4)만큼 분리된다. 스페이서(134) 사이의 이격 간격(D4)은 약 20 nm 내지 약 50 nm의 범위 내에 있을 수 있고, 스페이서(134)의 폭(W2)은 약 15 nm 내지 약 30 nm의 범위 내에 있을 수 있다. 상기에서 언급되는 바와 같이, 맨드릴(130)의 이격 간격(D3) 및 폭(W1)(도 7 참조)은 스페이서(134) 사이의 이격 간격(D4)을 결정하고, 스페이서 층(132)의 수직 부분의 두께(T1)(도 8 참조)는 스페이서(134)의 폭(W2)을 결정한다. 스페이서(134)를 형성하기 위해 선택적 에칭 프로세스가 사용되기 때문에, 스페이서 층(132)의 수직 부분의 두께(T1)는 스페이서(134)를 형성할 때 적은 양만큼 감소한다. 스페이서(134)는 비트 라인 층(114)을 패터닝하기 위해 사용될 것이다. 스페이서(134)의 이격 간격(D4) 및 폭(W2)은, 결과적으로 나타나는 비트 라인(66)(도 12a 및 도 12b 참조)의 이격 간격 및 폭을 결정한다.
도 10에서, 원치 않는 위치에 있는 스페이서(134)는 절단 프로세스(cut process)에서 제거된다. 절단 프로세스는 적절한 포토리소그래피 및 에칭 기술을 사용하여 수행될 수도 있다. 예를 들면, 스페이서(134)의 제1 서브세트는, 예를 들면, 포토레지스트와 같은 마스크로 피복될 수도 있고, 스페이서(134)의 피복되지 않은 제2 서브세트는, 그 다음, 기저의 유전체 층(122), 예를 들면, 제2 유전체 층(122B)의 재료보다 빠른 레이트에서 스페이서(134)의 재료를 선택적으로 에칭하는 에칭을 사용하여 제거될 수도 있다. 몇몇 실시형태에서, 스페이서(134)는 초기에 로직 영역(50L) 및 메모리 영역(50M) 둘 모두에서 형성되고, 절단 프로세스는, 스페이서(134)가 셀 영역(50C)에만 남아 있도록, 로직 영역(50L), 제1 패드 영역(50P1), 및 제2 패드 영역(50P2)으로부터 스페이서(134)를 제거하기 위해 사용된다. 나머지 스페이서(134)는 셀 영역(50C)에서 제1 마스크(136)를 형성한다.
도 11a에서, 제2 마스크(138)가 제1 패드 영역(50P1)에서 형성된다. 제2 마스크(138)는 감광성 마스크, 예컨대 포토레지스트, 예컨대 단일 층 포토레지스트, 이중 층 포토레지스트, 삼중 층 포토레지스트, 또는 등등일 수도 있다. 제2 마스크(138)는 스페이서를 패터닝하는 것에 의해 형성되지 않으며, 그러한 만큼, 제2 마스크(138)의 피쳐는 제1 마스크(136)의 피쳐보다 더 크다. 예를 들면, 제2 마스크(138)의 피쳐는 폭(W2)(도 9 참조)보다 더 큰 폭(W3)을 가질 수 있다. 예를 들면, 폭(W3)은 약 50 nm 내지 약 500 nm의 범위 내에 있을 수 있다.
도 11b에 의해 도시되는 바와 같이, 제1 마스크(136)의 일부 및 제2 마스크(138)의 일부가 중첩된다. 따라서, 패터닝된 피쳐 중 일부는 서로 연속될 것이다. 게다가, 하기에서 더욱 상세하게 논의될 바와 같이, 비트 라인(66)은 동일한 방향(D1)(도 12b 참조)을 따라 연장된다. 따라서, 비트 라인(66)을 패터닝하기 위해 사용될 스페이서(134)도 또한 동일한 방향(D1)을 따라 연장된다.
도 12a에서, 마스크(136, 138)는 유전체 층(들)(122)을 에칭하고 패터닝하기 위한 결합된 에칭 마스크로서 사용된다. 유전체 층(들)(122) 중 적어도 하나, 예를 들면, 제1 유전체 층(122A)은 에칭 이후에 남아 있으며 패터닝된 하드 마스크를 형성한다. 그 다음, 패터닝된 하드 마스크는 상부 전극 층(120), PCM 층(118), 하부 전극 층(116), 및 비트 라인 층(114)을 에칭하고 패터닝하기 위한 에칭 마스크로서 사용된다. 패터닝은 하나 이상의 에칭 프로세스를 포함할 수도 있다. 에칭 방법은 이온빔 에칭(ion beam etching; IBE)과 같은 플라즈마 에칭 방법을 포함할 수도 있다. IBE는 결과적으로 나타나는 비트 라인(66)의 프로파일을 제어하는 데 도움이 될 수 있는 높은 레벨의 정밀도(예를 들면, 높은 이방성)를 제공한다. 에칭은 글로우 방전 플라즈마(glow discharge plasma; GDP), 용량 결합 플라즈마(capacitive coupled plasma; CCP), 유도 결합 플라즈마(inductively coupled plasma; ICP), 또는 등등을 사용하여 구현될 수도 있다. 제1 마스크(136), 제2 마스크(138), 및/또는 유전체 층(들)(122)은 에칭 프로세스에서 소비될 수도 있거나, 또는 에칭 프로세스 이후에 제거될 수도 있다. 예시된 실시형태에서, 제1 유전체 층(122A)은 에칭 프로세스 이후에 남아 있다.
에칭 프로세스는 비트 라인(66) 및 비트 라인 패드(68)를 형성한다. 비트 라인(66) 및 비트 라인 패드(68)는 상부 전극 스트립(150) 아래에 배치된다. 비트 라인(66) 및 비트 라인 패드(68)는 비트 라인 층(114)의 나머지 부분을 포함한다.
에칭 프로세스는 또한 상부 전극 스트립(150), PCM 스트립(148), 및 하부 전극 스트립(146)을 형성한다. 상부 전극 스트립(150), PCM 스트립(148), 및 하부 전극 스트립(146)은 상부 전극 층(120), PCM 층(118), 및 하부 전극 층(116)의 나머지 부분을 각각 포함한다. 도시되지는 않지만, 패터닝된 층은 경사진 측벽을 가질 수 있고, 예시된 단면에서 사다리꼴 형상을 가질 수 있다는 것이 인식되어야 한다. 패터닝된 층의 각각은 마스크(136, 138)(도 11b 참조)의 결합된 형상과 동일한 형상을 탑 다운 뷰에서 갖는다.
도 12b에 의해 도시되는 바와 같이, 비트 라인(66)의 각각은 동일한 방향(D1)을 따라 연장되며 비트 라인 패드(68)로부터 나오는 금속 스트립이다. 따라서, 비트 라인(66) 및 비트 라인 패드(68)가 별개의 엘리먼트로서 예시되지만, 각각의 비트 라인 패드(68) 및 그것의 대응하는 비트 라인(66)은, 실제로는, 비트 라인 층(114)으로부터 패터닝되는 단일의 연속적인 전도성 피쳐이다는 것이 인식되어야 한다. 다시 말하면, 도 12a에서 도시되는 패터닝은 비트 라인 부분 및 비트 라인 패드 부분을 구비하는 제1 전도성 피쳐를 형성한다.
도 6 내지 도 12b는 비트 라인 층(114)을 패터닝하기 위한 예시적인 프로세스를 예시하며, 비트 라인 층(114)을 패터닝하기 위해 다른 프로세스가 사용될 수도 있다는 것이 인식되어야 한다. 예를 들면, 비트 라인 층(114)은 또한 극자외선(extreme ultraviolet; EUV) 리소그래피, 심자외선(deep ultraviolet; DUV) 리소그래피, X 선 리소그래피, 소프트 X 선(soft X-ray; SX) 리소그래피, 이온 빔 프로젝션 리소그래피, 전자빔 프로젝션 리소그래피, 또는 등등과 같은 차세대 리소그래피 기술을 사용하여 패터닝될 수도 있다. 차세대 리소그래피 기술의 사용은, 비트 라인 층(114)이 단일의 패터닝 포토리소그래피 프로세스에 의해 패터닝되는 것을 허용할 수도 있어서, 다수의 패터닝 포토리소그래피 프로세스에 대한 필요성을 제거할 수도 있다.
도 13에서, 스페이서(156)는 비트 라인(66) 및 비트 라인 패드(68)의 측벽 상에서 형성된다. 스페이서(156)는 상부 전극 스트립(150), PCM 스트립(148), 및 하부 전극 스트립(146)의 측벽 상에서 또한 형성된다. 스페이서(156)는 절연성 재료를 등각적으로 성막하는 것 및 그 다음 절연성 재료를 에칭하는 것에 의해 형성될 수도 있다. 절연성 재료는 질화물(예를 들면, 실리콘 질화물, 알루미늄 질화물, 등등), 산화물(예를 들면, 실리콘 산화물, 알루미늄 산화물, 등등), 탄화물(예를 들면, 실리콘 탄화물), 이들의 조합(예를 들면, 실리콘 산질화물, 실리콘 탄질화물, 등등), 이들의 다층, 또는 등등일 수도 있다. 에칭은 이방성일(anisotropic) 수도 있다.
그 다음, 스페이서(156), IMD 층(108), 및 제1 유전체 층(122A)(존재하는 경우) 또는 상부 전극 스트립(150) 위에 IMD 층(158)이 형성된다. IMD 층(158)은 IMD 층(108)의 후보 재료의 동일한 그룹으로부터 선택되는 재료로 형성될 수도 있고, IMD 층(108)을 형성하기 위한 후보 방법의 동일한 그룹으로부터 선택되는 방법을 사용하여 형성될 수도 있다. IMD 층(108) 및 IMD 층(158)은 동일한 재료로 형성될 수도 있거나, 또는 상이한 재료를 포함할 수도 있다.
도 14에서, IMD 층(158)의 잉여 재료를 제거하기 위해 평탄화 프로세스가 수행된다. 평탄화 프로세스는 CMP, 기계적 연삭, 에칭백, 또는 등등일 수 있다. 평탄화 프로세스는 제1 유전체 층(122A)(존재하는 경우)을 제거하여 상부 전극 스트립(150)을 노출시킨다. 평탄화 프로세스 이후, IMD 층(158), 스페이서(156), 및 상부 전극 스트립(150)의 상단 표면은 (프로세스 변동 내에서) 동일 평면 상에 있다.
도 15에서, IMD 층(158), 스페이서(156), 및 상부 전극 스트립(150)의 평탄화된 상단 표면 상에서 워드 라인 층(160)이 형성된다. 워드 라인 층(160)은 비트 라인 층(114)의 후보 재료의 동일한 그룹으로부터 선택되는 재료로 형성될 수도 있고, 비트 라인 층(114)을 형성을 위한 후보 방법의 동일한 그룹으로부터 선택되는 방법을 사용하여 형성될 수도 있다. 비트 라인 층(114) 및 워드 라인 층(160)은 동일한 재료로 형성될 수도 있거나, 또는 상이한 재료를 포함할 수도 있다.
도 16 내지 도 18b에서, 워드 라인 층(160)은 워드 라인(62) 및 워드 라인 패드(64)(도 18a 및 도 18b 참조)를 형성하도록 패터닝된다. 상부 전극 스트립(150), PCM 스트립(148), 및 하부 전극 스트립(146)은 워드 라인 층(160)을 패터닝하기 위한 프로세스 동안 또한 패터닝되고, 따라서 PCRAM 셀(58)(도 18a 및 도 18b 참조)을 형성한다. 이 패터닝 프로세스는 자기 정렬 방식으로 PCRAM 셀(58)(도 18a 및 도 18b 참조)을 형성하기 위해 수행되는 두 개의 패터닝 프로세스 중 제2 패터닝 프로세스이다.
하기에서 더욱 상세하게 논의될 바와 같이, 도 16 내지 도 18b는, 워드 라인(62)의 패턴을 갖는 제3 마스크(166)(도 16 참조)가 형성되며 워드 라인 패드(64)의 패턴을 갖는 제4 마스크(168)(도 17a 및 도 17b 참조)가 형성되는 프로세스를 예시한다. 예시된 실시형태에서, 제3 마스크(166)는 다수의 패터닝 프로세스를 사용하여 형성되고 제4 마스크(168)는 단일의 패터닝 프로세스를 사용하여 형성되고, 그 결과, 제3 마스크(166)의 피쳐는 제4 마스크(168)의 피쳐보다 더 작을 수 있다. 그 다음, 워드 라인 층(160)은 마스크(166, 168) 둘 모두를 결합된 에칭 마스크로서 사용하여 패터닝되어, 워드 라인(62) 및 워드 라인 패드(64)(도 18a 및 도 18b 참조)를 동시에 형성한다.
도 16에서, 복수의 마스킹 층이 워드 라인 층(160) 위에 형성된다. 구체적으로, 하나 이상의 유전체 층(들)(162)이 성막된다. 유전체 층(들)(162)은 에칭 마스크를 형성하기 위해 패터닝될 것인데, 에칭 마스크는 워드 라인 층(160)을 패터닝하기 위한 후속하는 프로세싱에서 사용될 것이다.
유전체 층(들)(162)은 워드 라인 층(160) 상에서 형성된다. 예시된 실시형태에서, 유전체 층(들)(162)은 워드 라인 층(160) 위의 제1 유전체 층(162A) 및 제1 유전체 층(162A) 위의 제2 유전체 층(162B)을 포함한다. 제1 유전체 층(162A)은 하드 마스크 층과 같은 마스크 층일 수도 있고; 실리콘 질화물, 실리콘 산질화물, 티타늄 질화물, 또는 등등과 같은 질화물로 형성될 수도 있고; PECVD, ALD, 또는 등등과 같은 성막에 의해 형성될 수도 있다. 제2 유전체 층(162B)은 패드 층일 수도 있고; 실리콘 산화물, TEOS 산화물, 또는 등등과 같은 산화물로 형성될 수도 있고; PECVD, ALD, 또는 등등과 같은 성막에 의해 형성될 수도 있다.
그 다음, 스페이서(164)가 유전체 층(들)(162) 위에 형성된다. 스페이서(164)은 스페이서(134)의 후보 재료의 동일한 그룹으로부터 선택되는 재료로 형성될 수도 있고, 스페이서(134)를 형성하기 위한 후보 방법의 동일한 그룹으로부터 선택되는 방법을 사용하여 형성될 수도 있다. 예를 들면, 스페이서(164)는, 맨드릴 층을 성막하는 것(예를 들면, 도 6 참조), 맨드릴 층을 패터닝하여 맨드릴을 형성하는 것(예를 들면, 도 7 참조), 맨드릴 위에 스페이서 층을 성막하는 것(예를 들면, 도 8), 스페이서 층을 패터닝하여 스페이서(164)를 형성하는 것(예를 들면, 도 9 참조), 및 절단 프로세스에서 원치 않는 위치에서 스페이서(164)를 제거하는 것(예를 들면, 도 10 참조)에 의해 형성될 수 있다. 스페이서(134) 및 스페이서(164)는 동일한 재료로 형성될 수도 있거나, 또는 상이한 재료를 포함할 수도 있다. 나머지 스페이서(164)는 셀 영역(50C)에서 제3 마스크(166)를 형성하는데, 이것은 워드 라인 층(160)을 패터닝하기 위해 사용될 것이다.
도 17a에서, 제2 패드 영역(50P2)에서 제4 마스크(168)가 형성된다. 제4 마스크(168)는 감광성 마스크, 예컨대 포토레지스트, 예컨대 단일 층 포토레지스트, 이중 층 포토레지스트, 삼중 층 포토레지스트, 또는 등등일 수도 있다. 제4 마스크(168)는 스페이서를 패터닝하는 것에 의해 형성되지 않으며, 그러한 만큼, 제4 마스크(168)의 피쳐는 제3 마스크(166)의 피쳐보다 더 크다. 몇몇 실시형태에서, 제3 마스크(166) 및 제4 마스크(168)의 피쳐는 제1 마스크(136) 및 제2 마스크(138)의 피쳐와 유사한 치수를 각각 갖는다. 몇몇 실시형태에서, 제3 마스크(166) 및 제4 마스크(168)의 피쳐는 제1 마스크(136) 및 제2 마스크(138)의 피쳐와는 상이한 치수를 갖는다.
도 17b에 의해 도시되는 바와 같이, 제3 마스크(166)의 일부 및 제4 마스크(168)의 일부가 중첩된다. 따라서, 패터닝된 피쳐 중 일부는 서로 연속될 것이다. 게다가, 하기에서 더욱 상세하게 논의될 바와 같이, 워드 라인(62)은 동일한 방향(D2)(도 18b 참조)을 따라 연장된다. 따라서, 워드 라인(62)을 패터닝하기 위해 사용될 스페이서(164)도 또한 동일한 방향(D2)을 따라 연장된다.
도 18a에서, 마스크(166, 168)는 유전체 층(들)(162)을 에칭하고 패터닝하기 위한 결합된 에칭 마스크로서 사용된다. 유전체 층(들)(162) 중 적어도 하나, 예를 들면, 제1 유전체 층(162A)은 에칭 이후에 남아 있고 패터닝된 하드 마스크를 형성한다. 그 다음, 패터닝된 하드 마스크는 워드 라인 층(160), 상부 전극 스트립(150), PCM 스트립(148), 및 하부 전극 스트립(146)을 에칭하고 패터닝하기 위한 에칭 마스크로서 사용된다. 패터닝은 하나 이상의 에칭 프로세스를 포함할 수도 있고, IMD 층(158)에서 리세스(170)를 형성할 수 있다. 에칭 방법은 이온빔 에칭(IBE)과 같은 플라즈마 에칭 방법을 포함할 수도 있다. IBE는 결과적으로 나타나는 워드 라인(62)의 프로파일을 제어하는 데 도움이 될 수 있는 높은 레벨의 정밀도(예를 들면, 높은 이방성)를 제공한다. 에칭은 글로우 방전 플라즈마(glow discharge plasma; GDP), 용량 결합 플라즈마(capacitive coupled plasma; CCP), 유도 결합 플라즈마(inductively coupled plasma; ICP), 또는 등등을 사용하여 구현될 수도 있다. 제3 마스크(166), 제4 마스크(168), 및/또는 유전체 층(들)(162)은 에칭 프로세스에서 소비될 수도 있거나, 또는 에칭 프로세스 이후에 제거될 수도 있다. 예시된 실시형태에서, 제1 유전체 층(162A)은 에칭 프로세스 이후에 남아 있다.
에칭 프로세스는 워드 라인(62) 및 워드 라인 패드(64)를 형성한다. 워드 라인(62)은 상부 전극(86) 위에 배치되고 워드 라인 패드(64)는 IMD 층(158)의 패터닝되지 않은 부분 위에 배치된다. 워드 라인(62) 및 워드 라인 패드(64)는 워드 라인 층(160)의 나머지 부분을 포함한다. 도시되지는 않지만, 워드 라인(62)은 경사진 측벽을 가질 수 있고, 예시된 단면에서 사다리꼴 형상을 가질 수 있다는 것이 인식되어야 한다. 패터닝된 워드 라인 층(160)은 마스크(166, 168)(도 17b 참조)의 결합된 형상과 동일한 형상을 탑 다운 뷰에서 갖는다.
도 18b에 의해 도시되는 바와 같이, 워드 라인(62)의 각각은, 동일한 방향(D2)를 따라 연장되며 워드 라인 패드(64)로부터 나오는 금속 스트립이다. 따라서, 워드 라인(62) 및 워드 라인 패드(64)가 별개의 엘리먼트로서 예시되지만, 각각의 워드 라인 패드(64) 및 그것의 대응하는 워드 라인(62)은, 실제로는, 워드 라인 층(160)으로부터 패터닝되는 단일의 연속적인 전도성 피쳐이다는 것이 인식되어야 한다. 다시 말하면, 도 18a에서 도시되는 패터닝은, 워드 라인 부분 및 워드 라인 패드 부분을 구비하는 제2 전도성 피쳐를 형성한다.
에칭 프로세스는 또한 상부 전극 스트립(150), PCM 스트립(148), 및 하부 전극 스트립(146)을 패터닝하여, 하부 전극(82), PCM 엘리먼트(84), 및 상부 전극(86)을 각각 형성하는데, 이들은 함께 PCRAM 셀(58)을 형성한다. 각각의 PCRAM 셀(58)은 하부 전극(82), PCM 엘리먼트(84), 및 상부 전극(86)을 포함하는데, PCM 엘리먼트(84)는 하부 전극(82)과 상부 전극(86) 사이에서 배치된다. 하부 전극(82)은 하부 전극 스트립(146)의 나머지 부분을 포함한다. PCM 엘리먼트(84)는 PCM 스트립(148)의 나머지 부분을 포함한다. 상부 전극(86)은 상부 전극 스트립(150)의 나머지 부분을 포함한다. 비록 도시되지는 않지만, 하부 전극(82), PCM 엘리먼트(84), 및 상부 전극(86)은 경사진 측벽을 가질 수 있고, 예시된 단면에서 사다리꼴 형상을 가질 수 있다는 것이 인식되어야 한다.
에칭 프로세스는, 마스크(166, 168)에 의해 피복되지 않은 상부 전극 스트립(150), PCM 스트립(148), 및 하부 전극 스트립(146)의 부분, 예컨대, 비트 라인 패드(68) 위의 층의 그들 층의 부분을 제거한다. 따라서, 도 18b에 의해 도시되는 바와 같이, 각각의 PCRAM 셀(58)은 탑 다운 뷰에서 워드 라인(62)과 비트 라인(66)의 교차점에서 배치된다. 따라서, PCRAM 셀(58)은 자기 정렬 방식으로 형성되는데, 이것은 PCRAM 셀(58)의 이격 간격(D5) 및 폭(W4)이 작아지는 것을 허용한다. 예를 들면, 이격 간격(D5)은 약 20 mm 내지 약 50 nm의 범위 내에 있을 수 있고, 폭(W4)은 약 15 nm 내지 약 30 nm의 범위 내에 있을 수 있다. 이격 간격(D5)은 인접한 PCRAM 셀(58) 사이의 거리, 및 또한 워드 라인(62)과 비트 라인(66)의 인접한 교차점 사이의 거리 둘 모두에 대응한다.
리세스(170)는 IMD 층(158)의 일부에서 형성된다. 구체적으로, 리세스(170)는, IMD 층(158) 및 마스크(166, 168)에 의해 피복되지 않는 임의의 상부 전극 스트립(150), PCM 스트립(148), 또는 하부 전극 스트립(146)을 에칭하는 것에 의해 형성된다. 따라서, 리세스(170)는 비트 라인 패드(68)를 노출시킨다. 리세스(170)가 소망되는 깊이에 도달한 이후 리세스(170)의 에칭을 중지시키기 위해, 타이밍이 조절된 에칭 프로세스가 사용될 수도 있다. 도 18a에서 도시되지는 않지만, 리세스(170)는 또한, 워드 라인(62) 및 워드 라인 패드(64) 아래에 배치되지 않는 비트 라인(66)의 부분을 노출시킨다는 것이 인식되어야 한다. 리세스(170)는 다수의 에칭을 사용하여 에칭 프로세스(상기에서 설명됨)를 수행하는 것에 의해 형성될 수 있다. 예를 들면, 에칭 프로세스는 제1 에칭 및 제2 에칭을 포함할 수 있다. 제1 에칭은, IMD 층(158), 상부 전극 스트립(150), PCM 스트립(148), 및 하부 전극 스트립(146)의 재료보다 더 빠른 레이트에서 워드 라인 층(160)의 재료를 선택적으로 에칭할 수 있다. 제2 에칭은, 비트 라인(66) 및 비트 라인 패드(68)의 재료보다 더 빠른 레이트에서, IMD 층(158), 상부 전극 스트립(150), PCM 스트립(148), 및 하부 전극 스트립(146)의 재료를 선택적으로 에칭할 수 있다. 몇몇 실시형태에서, 제1 에칭은 20 초 내지 60 초의 범위 내의 지속 기간 동안 황 헥사플루오라이드(sulfur hexafluoride)(SF6), 아르곤(Ar), 산소(O2), 및 디플루오로메탄(CH2F2)을 사용하는 이온 빔 에칭이고, 제2 에칭은 15 초 내지 75 초의 범위 내의 지속 기간 동안 염소(Cl2), 수소 브롬화물(hydrogen bromide)(HBr), 아르곤(Ar), 및 디플루오로메탄(CH2F2)을 사용하는 이온 빔 에칭이다. 자기 저항성 랜덤 액세스 메모리(MRAM), 저항성 랜덤 액세스 메모리(RRAM), 선택기 구조체를 갖는 메모리, 또는 등등을 제조할 때 다른 에칭 파라미터가 사용될 수도 있다. 게다가, 에칭 파라미터는 에칭된 막의 재료 및 막 두께에 기초하여 변할 수 있다.
리세스(170)가 형성된 이후, IMD 층(158)은 리세스된 부분(recessed portion)(158R) 및 리세스되지 않은 부분(unrecessed portion)(158U)을 포함한다. 리세스된 부분(158R)은 비트 라인(66) 및 비트 라인 패드(68)를 둘러싸고, 리세스되지 않은 부분(158U)은 PCRAM 셀(58)을 둘러싼다. 리세스된 부분(158R)은 워드 라인(62) 및 워드 라인 패드(64) 아래에 배치된다. 리세스된 부분(158R)은 패터닝되지 않고 따라서 리세스되지 않은 부분(158U)보다 더 큰 높이를 갖는다.
도 16 내지 도 18b는 워드 라인 층(160)을 패터닝하기 위한 예시적인 프로세스를 예시하며, 워드 라인 층(160)을 패터닝하기 위해 다른 프로세스가 사용될 수도 있다는 것이 인식되어야 한다. 예를 들면, 워드 라인 층(160)은 또한 극자외선(EUV) 리소그래피, 심자외선(DUV) 리소그래피, X 선 리소그래피, 소프트 X 선(SX) 리소그래피, 이온 빔 프로젝션 리소그래피, 전자빔 프로젝션 리소그래피, 또는 등등과 같은 차세대 리소그래피 기술을 사용하여 패터닝될 수도 있다. 차세대 리소그래피 기술의 사용은, 워드 라인 층(160)이 단일의 패터닝 포토리소그래피 프로세스에 의해 패터닝되는 것을 허용할 수도 있어서, 다수의 패터닝 포토리소그래피 프로세스에 대한 필요성을 제거할 수도 있다.
도 19에서, IMD 층(178)은 IMD 층(158), 비트 라인 패드(68), 및 제1 유전체 층(162A)(존재하는 경우) 또는 워드 라인(62) 및 워드 라인 패드(64) 위에 형성된다. IMD 층(178)은, IMD 층(108)의 후보 재료의 동일한 그룹으로부터 선택되는 재료로 형성될 수도 있고, IMD 층(108)을 형성하기 위한 후보 방법의 동일한 그룹으로부터 선택되는 방법을 사용하여 형성될 수도 있다. IMD 층(108) 및 IMD 층(178)은 동일한 재료로 형성될 수도 있거나, 또는 상이한 재료를 포함할 수도 있다. 형성 이후, IMD 층(178)은 IMD 층(158)의 비트 라인(66) 및 리세스된 부분(158R) 위에 배치된다. 따라서, IMD 층(178)은, 워드 라인(62), 워드 라인 패드(64), 및 IMD 층(158)의 리세스되지 않은 부분(158U)을 둘러싼다. 게다가, IMD 층(158, 178)의 조합은, 모두 네 개의 면 상에서 PCRAM 셀(58)을 둘러싼다. PCRAM 셀(58)의 네 개의 면 모두를 유전체 재료 내에 한정하는 것은, 동작 동안 PCRAM 셀(58)의 성능을 향상시킬 수 있는데, 그 이유는, PCM 엘리먼트(84)가 상을 변경할 때 생성되는 열을 유전체 재료가 흡수하는 데 도움이 되기 때문이다.
도 20에서, IMD 층(178)의 잉여 재료를 제거하기 위해 평탄화 프로세스가 수행된다. 평탄화 프로세스는 CMP, 기계적 연삭, 에칭백, 또는 등등일 수 있다. 평탄화 프로세스는 워드 라인(62) 및 워드 라인 패드(64)를 노출시키기 위해 제1 유전체 층(162A)(존재하는 경우)을 제거한다. 평탄화 프로세스 이후, IMD 층(178), 워드 라인 패드(64), 및 워드 라인(62)의 상단 표면은 (프로세스 변동 내에서) 동일 평면 상에 있다.
도 21a에서, IMD 층(178), 워드 라인 패드(64), 및 워드 라인(62)의 평탄화된 상단 표면 상에서 에칭 정지 층(182)이 형성된다. 에칭 정지 층(182)은 에칭 정지 층(106)의 후보 재료의 동일한 그룹으로부터 선택되는 재료로 형성될 수도 있고, 에칭 정지 층(106)을 형성하기 위한 후보 방법의 동일한 그룹으로부터 선택되는 방법을 사용하여 형성될 수도 있다. 에칭 정지 층(106) 및 에칭 정지 층(182)은 동일한 재료로 형성될 수도 있거나, 또는 상이한 재료를 포함할 수도 있다.
그 다음, 에칭 정지 층(182) 상에 IMD 층(184)이 형성된다. IMD 층(184)은 IMD 층(108)의 후보 재료의 동일한 그룹으로부터 선택되는 재료로 형성될 수도 있고, IMD 층(108)을 형성하기 위한 후보 방법의 동일한 그룹으로부터 선택되는 방법을 사용하여 형성될 수도 있다. IMD 층(108) 및 IMD 층(184)은 동일한 재료로 형성될 수도 있거나, 또는 상이한 재료를 포함할 수도 있다.
그 다음, IMD 층(184) 및 에칭 정지 층(182)을 통해 연장되는 전도성 피쳐(186)(예를 들면, 인터커넥트)가 형성된다. 전도성 피쳐(186)는 전도성 비아(186V)(이것은 금속 비아(V5)(도 2 참조)에, 그리고 전도성 비아(94)(도 1 참조)에 대응할 수 있음) 및 전도성 라인(186L)(이것은 금속 라인(L5)(도 2 참조)에 대응할 수 있음)을 포함한다. 전도성 피쳐(186)는 메모리 영역(50M) 및 로직 영역(50L) 둘 모두에서 형성된다. 전도성 피쳐(186)는 싱글 다마신 프로세스, 듀얼 다마신 프로세스, 또는 등등과 같은 다마신 프로세스에 의해 형성될 수도 있다. 전도성 피쳐(186)는 메모리 영역(50M)에서 형성되는 메모리 디바이스(예를 들면, PCRAM) 및 로직 영역(50L)에서 형성되는 로직 디바이스(예를 들면, 로직 회로)에 전기적으로 커플링된다. 전도성 피쳐(186A)의 제1 서브세트는 메모리 영역(50M)에서 형성되고, 워드 라인 패드(64)에 연결된다. 전도성 피쳐(186B)의 제2 서브세트는 로직 영역(50L)에서 형성되고, 전도성 피쳐(104)에 연결되도록, IMD 층(178), IMD 층(158), IMD 층(108), 및 에칭 정지 층(106)을 통해 추가로 연장된다. 몇몇 실시형태에서, 전도성 피쳐(186)는 메모리 디바이스를 로직 디바이스에 전기적으로 커플링한다. 예를 들면, 전도성 피쳐(186)는 전도성 피쳐(104)의 일부를, 예컨대 예시된 금속화 층 내의, 또는 다른 금속화 층 내의 워드 라인 패드(64)의 일부에 전기적으로 커플링하기 위해 사용될 수 있다. 각각의 전도성 비아(186V) 및 대응하는 전도성 라인(186L)이 별개의 엘리먼트로서 예시되지만, 예컨대, 그들이 듀얼 다마신 프로세스에 의해 형성되는 실시형태에서, 그들은 연속적인 전도성 피쳐일 수도 있다는 것이 인식되어야 한다.
각각의 PCRAM 셀(58)은 전도성 피쳐(186) 및 전도성 피쳐(104)에 연결된다. 구체적으로, 각각의 상부 전극(86)은 워드 라인(62), 워드 라인 패드(64), 및 전도성 비아(94)에 의해 전도성 라인(186L)에 연결된다. 마찬가지로, 각각의 하부 전극(82)은 비트 라인(66), 비트 라인 패드(68), 및 전도성 비아(92)에 의해 전도성 피쳐(104)에 연결된다. 워드 라인 패드(64)는, 전도성 비아(94) 아래에 배치되고 전도성 비아(94)에 물리적으로 그리고 전기적으로 커플링된다. 비트 라인 패드(68)는 전도성 비아(92) 위에 배치되고 전도성 비아(92)에 물리적으로 그리고 전기적으로 커플링된다. 따라서, 전도성 비아(92)는 비트 라인 패드(68)를 기저의 금속화 패턴(예를 들면, 도 2의 금속화 층(M4))의 전도성 피쳐(예를 들면, 인터커넥트)에 연결하고, 전도성 비아(94)는 워드 라인 패드(64)를, 위에 놓이는 금속화 패턴(예를 들면, 도 2의 금속화 층(M6))의 전도성 피쳐(예를 들면, 인터커넥트)에 연결한다. 게다가, 전도성 피쳐(186B)는 기저의 금속화 패턴의 전도성 피쳐를 위에 놓이는 금속화 패턴의 전도성 피쳐에 연결한다.
도 21b에 의해 도시되는 바와 같이, 각각의 비트 라인 패드(68)로부터 나오는 비트 라인(66)은 인터리빙될(interleaved) 수 있다. 예를 들면, 제1 비트 라인 패드(68A)로부터 나오는 비트 라인(66)은 제2 비트 라인 패드(68B)로부터 나오는 비트 라인(66)과 인터리빙될 수 있다. 유사하게, 각각의 워드 라인 패드(64)로부터 나오는 워드 라인(62)은 인터리빙될 수 있다. 예를 들면, 제1 워드 라인 패드(64A)로부터 나오는 워드 라인(62)은 제2 워드 라인 패드(64B)로부터 나오는 워드 라인(62)과 인터리빙될 수 있다.
도 22는, 몇몇 다른 실시형태에 따른, 반도체 디바이스(50)의 단면도이다. 이 실시형태는, 하부 전극(82)과 비트 라인(66) 사이에서 오보닉 임계 스위칭(ovonic threshold switching; OTS) 층(192)이 형성된다는 점을 제외하면, 도 21a와 관련하여 설명되는 실시형태와 유사하다. OTS 층(192)은 칼코겐화물 재료로 형성될 수도 있고, PCM 엘리먼트(84)와는 상이한 칼코겐화물 재료로 형성될 수 있다. OTS 층(192)은 메모리 선택기에 대해 사용될 수도 있다. 메모리 선택기는 임계 전압(Vth) 값을 갖는 트랜지스터와 유사하게 기능한다. PCRAM 셀(58)의 Vth보다 더 큰 인가된 전압만이 PCRAM 셀(58)로의 전류 경로를 생성할 수도 있고, 따라서 메모리 판독/기록 동작을 가능하게 할 수 있다.
도 23a 내지 도 23e는, 몇몇 실시형태에 따른, PCRAM 셀을 형성하기 위한 자기 정렬식 패터닝 프로세스에서의 중간 단계의 삼차원 도면이다. 도 23a 내지 도 23e는 단순화된 도면이고, 예시의 명확화를 위해 몇몇 피쳐는 생략된다. 도 23a 내지 도 23e는 도 3 내지 도 21b와 관련하여 상기에서 설명되는 프로세스 동안의 반도체 디바이스(50)의 추가적인 도면을 예시한다.
도 23a에서, 비트 라인 층(114)은 기판 위에 성막되고, 메모리 셀 층(예를 들면, 하부 전극 층(116), PCM 층(118), 및 상부 전극 층(120))은 비트 라인 층(114) 위에 성막된다. 비트 라인 층(114) 및 메모리 셀 층은 도 5와 관련하여 설명되는 방식으로 성막된다.
도 23b에서, 하부 전극 층(116), PCM 층(118), 상부 전극 층(120), 및 비트 라인 층(114)이 패터닝된다. 비트 라인 층(114)을 패터닝하는 것은, 비트 라인(66) 및 비트 라인 패드(68)를 형성한다. 하부 전극 층(116), PCM 층(118), 및 상부 전극 층(120)을 패터닝하는 것은 하부 전극 스트립(146), PCM 스트립(148), 및 상부 전극 스트립(150)을 각각 형성한다. 하부 전극 스트립(146), PCM 스트립(148), 상부 전극 스트립(150), 및 비트 라인(66) 각각은 제1 방향(D1)으로 연장된다. 하부 전극 층(116), PCM 층(118), 상부 전극 층(120), 및 비트 라인 층(114)은 도 6 내지 도 12b와 관련하여 설명되는 방식으로 패터닝된다.
도 23c에서, IMD 층(158)은 하부 전극 스트립(146), PCM 스트립(148), 상부 전극 스트립(150), 비트 라인(66), 및 비트 라인 패드(68) 주위에 성막된다. 그 다음, IMD 층(158)은 상부 전극 스트립(150)을 노출시키도록 평탄화된다. IMD 층(158)은 도 13 및 도 14와 관련하여 설명되는 방식으로 성막되고 평탄화된다.
도 23d에서, 워드 라인 층(160)은 IMD 층(158), 상부 전극 스트립(150), 및 다른 기저의 스트립 위에 성막된다. 워드 라인 층(160)은 도 15와 관련하여 설명되는 방식으로 성막된다.
도 23e에서, 워드 라인 층(160), 하부 전극 스트립(146), PCM 스트립(148), 및 상부 전극 스트립(150)이 패터닝된다. 워드 라인 층(160)을 패터닝하는 것은 워드 라인(62) 및 워드 라인 패드(64)를 형성한다. 하부 전극 스트립(146), PCM 스트립(148), 및 상부 전극 스트립(150)을 패터닝하는 것은 PCRAM 셀(58)을 형성한다. 워드 라인(62) 각각은 제1 방향(D1)에 수직인 제2 방향(D2)으로 연장된다. 상기에서 언급되는 바와 같이, PCRAM 셀(58) 각각은 탑 다운 뷰에서 워드 라인(62)과 비트 라인(66)의 교차점에 각각 배치된다. 워드 라인 층(160), 하부 전극 스트립(146), PCM 스트립(148), 및 상부 전극 스트립(150)은 도 16 내지 도 18b와 관련하여 설명되는 방식으로 패터닝된다.
실시형태는 이점을 달성할 수도 있다. 다수의 패터닝 프로세스를 사용하여 자기 정렬 방식으로 PCRAM 셀(58)을 형성하는 것은 PCRAM 셀(58)이 더 작은 간격 및 폭을 가지고 형성되는 것을 허용하고, 그에 의해, PCRAM 셀(58)의 밀도 및 성능을 향상시킨다. 구체적으로, 더 작은 PCRAM 셀(58)은 그들의 PCM 엘리먼트(84)가 상을 변경할 때 더 적은 열을 발생시킨다. 게다가, 실시형태의 패터닝 프로세스는 PCRAM 어레이에 대한 워드 라인(62) 및 비트 라인(66)이 PCRAM 셀(58)과 동시에 패터닝되는 것을 허용하여, 제조 비용이 감소되는 것을 허용한다.
한 실시형태에서, 디바이스는: 기판 - 기판은 능동 디바이스를 포함함 - 위의 제1 금속화 층; 제1 금속화 층 위의 제1 비트 라인 - 제1 비트 라인은 제1 금속화 층의 제1 인터커넥트에 연결되고, 제1 비트 라인은 제1 방향으로 연장되고, 제1 방향은 능동 디바이스의 게이트에 평행함 - ; 제1 비트 라인 위의 제1 상변화 랜덤 액세스 메모리(PCRAM) 셀; 제1 PCRAM 셀 위의 워드 라인 - 워드 라인은 제2 방향으로 연장되고, 제2 방향은 능동 디바이스의 게이트에 수직임 - ; 및 워드 라인 위의 제2 금속화 층 - 워드 라인은 제2 금속화 층의 제2 인터커넥트에 연결됨 - 을 포함한다.
몇몇 실시형태에서, 디바이스는: 제1 금속화 층 위의 제2 비트 라인 - 제2 비트 라인은 제1 방향으로 연장됨 - ; 및 제2 비트 라인 위의 제2 PCRAM 셀 - 워드 라인은 제2 PCRAM 셀 위에 배치되고, 제1 PCRAM 셀은 20 nm 내지 50 nm의 범위 내의 거리만큼 제2 PCRAM 셀로부터 분리됨 - 을 더 포함한다. 디바이스의 몇몇 실시형태에서, 제1 PCRAM 셀 및 제2 PCRAM 셀 각각은 15 nm 내지 30 nm의 범위 내의 폭을 갖는다. 몇몇 실시형태에서, 디바이스는: 제1 금속화 층 위의 비트 라인 패드 - 비트 라인 패드 및 제1 비트 라인은 제1 연속적인 전도성 피쳐임 - ; 비트 라인 패드를 제1 금속화 층의 제1 인터커넥트에 연결하는 제1 전도성 비아; 및 제1 전도성 비아 주변의 제1 금속간 유전체(IMD) 층 - 제1 연속적인 전도성 피쳐는 제1 IMD 층 상에 배치됨 - 을 더 포함한다. 몇몇 실시형태에서, 디바이스는: 비트 라인 패드 위의 워드 라인 패드 - 워드 라인 패드 및 워드 라인은 제2 연속적인 전도성 피쳐임 - ; 워드 라인 패드를 제2 금속화 층의 제2 인터커넥트에 연결하는 제2 전도성 비아; 및 제2 전도성 비아 주변의 제2 IMD 층 - 제2 IMD 층은 제2 연속적인 전도성 피쳐 상에 배치됨 - 을 더 포함한다. 몇몇 실시형태에서, 디바이스는: 제1 IMD 층 및 제2 IMD 층을 통해 연장되는 제3 전도성 비아를 더 포함하되, 제3 전도성 비아는 제1 금속화 층의 제1 인터커넥트를 제2 금속화 층의 제2 인터커넥트에 연결한다. 몇몇 실시형태에서, 디바이스는: 제1 부분 및 제2 부분을 구비하는 제1 유전체 층을 더 포함하되, 제1 부분은 제1 비트 라인을 둘러싸고, 제2 부분은 제1 PCRAM 셀을 둘러싸고, 제1 부분은 제1 높이를 가지고, 제2 부분은 제2 높이를 가지고, 제2 높이는 제1 높이보다 더 크고, 워드 라인은 제2 부분 위에 배치된다. 몇몇 실시형태에서, 디바이스는: 제1 비트 라인 및 제1 유전체 층의 제1 부분 위의 제2 유전체 층을 더 포함하되, 제2 유전체 층은 워드 라인 및 제1 유전체 층의 제2 부분을 둘러싼다. 디바이스의 몇몇 실시형태에서, 제1 PCRAM 셀은: 제1 비트 라인에 연결되는 하부 전극; 워드 라인에 연결되는 상부 전극; 및 상부 전극과 하부 전극 사이의 상변화 재료(PCM) 엘리먼트를 포함한다. 몇몇 실시형태에서, 디바이스는: 하부 전극과 제1 비트 라인 사이의 오보닉 임계 스위칭 층을 더 포함한다.
한 실시형태에서, 디바이스는: 제1 금속간 유전체(IMD) 층; 제1 IMD 층을 통해 연장되는 제1 전도성 비아; 비트 라인 패드 부분 및 비트 라인 부분 - 비트 라인 패드 부분은 제1 전도성 비아 상에 배치되고, 비트 라인 부분은 제1 IMD 층 상에 배치됨 - 을 구비하는 제1 전도성 피쳐; 제1 전도성 피쳐의 비트 라인 부분 상의 상변화 랜덤 액세스 메모리(PCRAM) 셀; PCRAM 셀 및 제1 전도성 피쳐를 둘러싸는 제2 IMD 층; 및 워드 라인 패드 부분 및 워드 라인 부분 - 워드 라인 패드 부분은 제2 IMD 층 상에 배치되고, 워드 라인 부분은 PCRAM 셀 상에 배치됨 - 을 구비하는 제2 전도성 피쳐를 포함한다.
몇몇 실시형태에서, 디바이스는: 제2 전도성 피쳐의 워드 라인 패드 부분 상의 제2 전도성 비아; 및 제2 전도성 비아를 둘러싸는 제3 IMD 층을 더 포함한다.
한 실시형태에서, 방법은: 능동 디바이스를 포함하는 기판 위에 비트 라인 층을 형성하는 것; 비트 라인 층 위에 상변화 재료(PCM) 층을 성막하는 것; PCM 스트립 및 비트 라인 - PCM 스트립 및 비트 라인 각각은 탑 다운 뷰에서 제1 방향으로 연장되고, 제1 방향은 능동 디바이스의 게이트에 평행함 - 을 각각 형성하도록 PCM 층 및 비트 라인 층을 패터닝하는 것; PCM 스트립 및 비트 라인 주위에 제1 금속간 유전체(IMD) 층을 성막하는 것; 제1 IMD 층 및 PCM 스트립 위에 워드 라인 층을 성막하는 것; 및 워드 라인 및 PCM 엘리먼트 - 워드 라인은 탑 다운 뷰에서 제2 방향으로 연장되고, 제2 방향은 능동 디바이스의 게이트에 수직이고, PCM 엘리먼트는 탑 다운 뷰에서 워드 라인과 비트 라인의 교차점에 배치됨 - 를 각각 형성하도록 워드 라인 층 및 PCM 스트립을 패터닝하는 것을 포함한다.
방법의 몇몇 실시형태에서, PCM 층 및 비트 라인 층을 패터닝하는 것은: PCM 층 위에 제1 마스크 - 제1 마스크의 피쳐는 제1 방향으로 연장되고, 제1 마스크의 피쳐는 제1 폭을 가짐 - 를 형성하는 것; PCM 층 위에 제2 마스크 - 제2 마스크의 피쳐는 제2 방향으로 연장되고, 제2 마스크의 피쳐는 제2 폭을 가지며, 제1 마스크 및 제2 마스크의 일부는 중첩함 - 를 형성하는 것; 및 제1 전도성 피쳐 - 제1 전도성 피쳐는 비트 라인 및 비트 라인 패드를 포함함 - 를 형성하도록 제1 마스크 및 제2 마스크를 제1 결합된 에칭 마스크로서 사용하여 PCM 층 및 비트 라인 층을 에칭하는 것을 포함한다. 방법의 몇몇 실시형태에서, 워드 라인 층 및 PCM 스트립을 패터닝하는 것은: 워드 라인 층 위에 제3 마스크 - 제3 마스크의 피쳐는 제1 폭을 가짐 - 를 형성하는 것; PCM 층 위에 제4 마스크 - 제4 마스크의 피쳐는 제2 폭을 가지며, 제3 마스크 및 제4 마스크의 일부는 중첩함 - 를 형성하는 것; 및 제2 전도성 피쳐 - 제2 전도성 피쳐는 워드 라인 및 워드 라인 패드를 포함함 - 를 형성하도록 제3 마스크 및 제4 마스크를 제2 결합된 에칭 마스크로서 사용하여 워드 라인 층 및 PCM 스트립을 에칭하는 것을 포함한다. 방법의 몇몇 실시형태에서, 워드 라인 층 및 PCM 스트립을 에칭하는 것은: 20 초 내지 60 초의 범위 내의 지속 기간 동안 헥사플루오라이드(SF6), 아르곤(Ar), 산소(O2), 및 디플루오로메탄(CH2F2)을 사용하는 이온 빔 에칭을 통해 워드 라인 층을 에칭하는 것; 및 15 초 내지 75 초의 범위 내의 지속 기간 동안 염소(Cl2), 수소 브롬화물(HBr), 아르곤(Ar), 및 디플루오로메탄(CH2F2)을 사용하는 이온 빔 에칭을 통해 PCM 스트립 및 제1 IMD 층을 에칭하는 것을 포함한다. 몇몇 실시형태에서, 방법은: 제1 전도성 비아 - 비트 라인 패드는 제1 전도성 비아와 접촉함 - 상에 비트 라인 층을 성막하는 것; 및 워드 라인 패드와 접촉하는 제2 전도성 비아를 형성하는 것을 더 포함한다. 방법의 몇몇 실시형태에서, 워드 라인 층 및 PCM 스트립을 패터닝하는 것은, PCM 스트립에 의해 피복되는 비트 라인 층의 일부를 노출시키는 것을 포함한다. 방법의 몇몇 실시형태에서, 워드 라인 층 및 PCM 스트립을 패터닝하는 것은 제1 IMD 층의 일부를 리세싱하는(recessing) 것을 포함하되, 워드 라인은 제1 IMD 층의 리세스되지 않은 부분 상에 배치된다. 몇몇 실시형태에서, 방법은: 제1 IMD 층의 리세스되지 않은 부분 및 워드 라인 주변에 제2 IMD 층을 성막하는 것을 더 포함한다.
전술한 내용은, 기술 분야의 숙련된 자가 본 개시의 양태를 더 잘 이해할 수도 있도록 여러 가지 실시형태의 피쳐를 개략적으로 나타낸다(outline). 기술 분야의 숙련된 자는, 그들이 동일한 목적을 실행하기 위해 및/또는 본원에서 소개되는 실시형태의 동일한 이점을 달성하기 위해 다른 프로세스 및 구조체를 설계 또는 수정하기 위한 기초로서 본 개시를 쉽게 사용할 수도 있다는 것을 인식해야 한다. 기술 분야의 숙련된 자는 또한, 그러한 등가적 구성이 본 개시의 취지와 범위를 벗어나지 않는다는 것, 및 그들이 본 개시의 취지와 범위를 벗어나지 않으면서 본원에서 다양한 변경, 대체, 수정을 가할 수도 있다는 것을 인식해야 한다.
[실시예 1]
디바이스로서,
기판 - 상기 기판은 능동 디바이스를 포함함 - 위의 제1 금속화 층;
상기 제1 금속화 층 위의 제1 비트 라인 - 상기 제1 비트 라인은 상기 제1 금속화 층의 제1 인터커넥트에 연결되고, 상기 제1 비트 라인은 제1 방향으로 연장되고, 상기 제1 방향은 상기 능동 디바이스의 게이트에 평행함 - ;
상기 제1 비트 라인 위의 제1 상변화 랜덤 액세스 메모리(phase-change random access memory; PCRAM) 셀;
상기 제1 PCRAM 셀 위의 워드 라인 - 상기 워드 라인은 제2 방향으로 연장되고, 상기 제2 방향은 상기 능동 디바이스의 상기 게이트에 수직임 - ; 및
상기 워드 라인 위의 제2 금속화 층 - 상기 워드 라인은 상기 제2 금속화 층의 제2 인터커넥트에 연결됨 -
을 포함하는, 디바이스.
[실시예 2]
실시예 1에 있어서,
상기 제1 금속화 층 위의 제2 비트 라인 - 상기 제2 비트 라인은 상기 제1 방향으로 연장됨 - ; 및
상기 제2 비트 라인 위의 제2 PCRAM 셀 - 상기 워드 라인은 상기 제2 PCRAM 셀 위에 배치되고, 상기 제1 PCRAM 셀은 20 nm 내지 50 nm의 범위 내의 거리만큼 상기 제2 PCRAM 셀로부터 분리됨 -
을 더 포함하는, 디바이스.
[실시예 3]
실시예 2에 있어서,
상기 제1 PCRAM 셀 및 상기 제2 PCRAM 셀 각각은 15 nm 내지 30 nm의 범위 내의 폭을 갖는 것인, 디바이스.
[실시예 4]
실시예 1에 있어서,
상기 제1 금속화 층 위의 비트 라인 패드 - 상기 비트 라인 패드 및 상기 제1 비트 라인은 제1 연속적인 전도성 피쳐임 - ;
상기 비트 라인 패드를 상기 제1 금속화 층의 상기 제1 인터커넥트에 연결하는 제1 전도성 비아; 및
상기 제1 전도성 비아 주변의 제1 금속간 유전체(inter-metal dielectric; IMD) 층 - 상기 제1 연속적인 전도성 피쳐는 상기 제1 IMD 층 상에 배치됨 -
을 더 포함하는, 디바이스.
[실시예 5]
실시예 4에 있어서,
상기 비트 라인 패드 위의 워드 라인 패드 - 상기 워드 라인 패드 및 상기 워드 라인은 제2 연속적인 전도성 피쳐임 - ;
상기 워드 라인 패드를 상기 제2 금속화 층의 상기 제2 인터커넥트에 연결하는 제2 전도성 비아; 및
상기 제2 전도성 비아 주변의 제2 IMD 층 - 상기 제2 IMD 층은 상기 제2 연속적인 전도성 피쳐 상에 배치됨 -
을 더 포함하는, 디바이스.
[실시예 6]
실시예 5에 있어서,
상기 제1 IMD 층 및 상기 제2 IMD 층을 통해 연장되는 제3 전도성 비아를 더 포함하되, 상기 제3 전도성 비아는 상기 제1 금속화 층의 상기 제1 인터커넥트를 상기 제2 금속화 층의 상기 제2 인터커넥트에 연결하는 것인, 디바이스.
[실시예 7]
실시예 1에 있어서,
제1 부분 및 제2 부분을 구비하는 제1 유전체 층을 더 포함하되, 상기 제1 부분은 상기 제1 비트 라인을 둘러싸고, 상기 제2 부분은 상기 제1 PCRAM 셀을 둘러싸고, 상기 제1 부분은 제1 높이를 가지고, 상기 제2 부분은 제2 높이를 가지고, 상기 제2 높이는 상기 제1 높이보다 더 크고, 상기 워드 라인은 상기 제2 부분 위에 배치되는 것인, 디바이스.
[실시예 8]
실시예 7에 있어서,
상기 제1 비트 라인 및 상기 제1 유전체 층의 상기 제1 부분 위의 제2 유전체 층을 더 포함하되, 상기 제2 유전체 층은 상기 워드 라인 및 상기 제1 유전체 층의 상기 제2 부분을 둘러싸는 것인, 디바이스.
[실시예 9]
실시예 1에 있어서,
상기 제1 PCRAM 셀은:
상기 제1 비트 라인에 연결되는 하부 전극;
상기 워드 라인에 연결되는 상부 전극; 및
상기 상부 전극과 상기 하부 전극 사이의 상변화 재료(phase change material; PCM) 엘리먼트
를 포함하는 것인, 디바이스.
[실시예 10]
실시예 9에 있어서,
상기 하부 전극과 상기 제1 비트 라인 사이의 오보닉 임계 스위칭 층(ovonic threshold switching layer)을 더 포함하는, 디바이스.
[실시예 11]
디바이스로서,
제1 금속간 유전체(IMD) 층;
상기 제1 IMD 층을 통해 연장되는 제1 전도성 비아;
비트 라인 패드 부분 및 비트 라인 부분 - 상기 비트 라인 패드 부분은 상기 제1 전도성 비아 상에 배치되고, 상기 비트 라인 부분은 상기 제1 IMD 층 상에 배치됨 - 을 구비하는 제1 전도성 피쳐;
상기 제1 전도성 피쳐의 상기 비트 라인 부분 상의 상변화 랜덤 액세스 메모리(PCRAM) 셀;
상기 PCRAM 셀 및 상기 제1 전도성 피쳐를 둘러싸는 제2 IMD 층; 및
워드 라인 패드 부분 및 워드 라인 부분 - 상기 워드 라인 패드 부분은 상기 제2 IMD 층 상에 배치되고, 상기 워드 라인 부분은 상기 PCRAM 셀 상에 배치됨 - 을 구비하는 제2 전도성 피쳐
를 포함하는, 디바이스.
[실시예 12]
실시예 11에 있어서,
상기 제2 전도성 피쳐의 상기 워드 라인 패드 부분 상의 제2 전도성 비아; 및
상기 제2 전도성 비아를 둘러싸는 제3 IMD 층
을 더 포함하는, 디바이스.
[실시예 13]
방법으로서,
능동 디바이스를 포함하는 기판 위에 비트 라인 층을 형성하는 단계;
상기 비트 라인 층 위에 상변화 재료(PCM) 층을 성막하는 단계;
PCM 스트립 및 비트 라인 - 상기 PCM 스트립 및 상기 비트 라인 각각은 탑 다운 뷰에서 제1 방향으로 연장되고, 상기 제1 방향은 상기 능동 디바이스의 게이트에 평행함 - 을 각각 형성하도록 상기 PCM 층 및 상기 비트 라인 층을 패터닝하는 단계;
상기 PCM 스트립 및 상기 비트 라인 주위에 제1 금속간 유전체(IMD) 층을 성막하는 단계;
상기 제1 IMD 층 및 상기 PCM 스트립 위에 워드 라인 층을 성막하는 단계; 및
워드 라인 및 PCM 엘리먼트 - 상기 워드 라인은 상기 탑 다운 뷰에서 제2 방향으로 연장되고, 상기 제2 방향은 상기 능동 디바이스의 상기 게이트에 수직이고, 상기 PCM 엘리먼트는 상기 탑 다운 뷰에서 상기 워드 라인과 상기 비트 라인의 교차점에 배치됨 - 를 각각 형성하도록 상기 워드 라인 층 및 상기 PCM 스트립을 패터닝하는 단계
를 포함하는, 방법.
[실시예 14]
실시예 13에 있어서,
상기 PCM 층 및 상기 비트 라인 층을 패터닝하는 단계는:
상기 PCM 층 위에 제1 마스크 - 상기 제1 마스크의 피쳐는 상기 제1 방향으로 연장되고, 상기 제1 마스크의 피쳐는 제1 폭을 가짐 - 를 형성하는 단계;
상기 PCM 층 위에 제2 마스크 - 상기 제2 마스크의 피쳐는 상기 제2 방향으로 연장되고, 상기 제2 마스크의 상기 피쳐는 제2 폭을 가지며, 상기 제1 마스크의 일부와 상기 제2 마스크의 일부는 중첩됨 - 를 형성하는 단계; 및
제1 전도성 피쳐 - 상기 제1 전도성 피쳐는 상기 비트 라인 및 비트 라인 패드를 포함함 - 를 형성하도록 상기 제1 마스크 및 상기 제2 마스크를 제1 결합된 에칭 마스크로서 사용하여 상기 PCM 층 및 상기 비트 라인 층을 에칭하는 단계
를 포함하는 것인, 방법.
[실시예 15]
실시예 14에 있어서,
상기 워드 라인 층 및 상기 PCM 스트립을 패터닝하는 단계는:
상기 워드 라인 층 위에 제3 마스크 - 상기 제3 마스크의 피쳐는 상기 제1 폭을 가짐 - 를 형성하는 단계;
상기 PCM 층 위에 제4 마스크 - 상기 제4 마스크의 피쳐는 상기 제2 폭을 가지며, 상기 제3 마스크의 일부와 상기 제4 마스크의 일부는 중첩됨 - 를 형성하는 단계; 및
제2 전도성 피쳐 - 상기 제2 전도성 피쳐는 상기 워드 라인 및 워드 라인 패드를 포함함 - 를 형성하도록 상기 제3 마스크 및 상기 제4 마스크를 제2 결합된 에칭 마스크로서 사용하여 상기 워드 라인 층 및 상기 PCM 스트립을 에칭하는 단계
를 포함하는 것인, 방법.
[실시예 16]
실시예 15에 있어서,
상기 워드 라인 층 및 상기 PCM 스트립을 에칭하는 단계는:
20 초 내지 60 초의 범위 내의 지속 기간 동안 헥사플루오라이드(hexafluoride)(SF6), 아르곤(Ar), 산소(O2), 및 디플루오로메탄(CH2F2)을 사용하는 이온 빔 에칭을 통해 상기 워드 라인 층을 에칭하는 단계; 및
15 초 내지 75 초의 범위 내의 지속 기간 동안 염소(Cl2), 수소 브롬화물(HBr), 아르곤(Ar), 및 디플루오로메탄(CH2F2)을 사용하는 이온 빔 에칭을 통해 상기 PCM 스트립 및 상기 제1 IMD 층을 에칭하는 단계
를 포함하는 것인, 방법.
[실시예 17]
실시예 15에 있어서,
제1 전도성 비아 - 상기 비트 라인 패드는 상기 제1 전도성 비아와 접촉함 - 상에 상기 비트 라인 층을 성막하는 단계; 및
상기 워드 라인 패드와 접촉하는 제2 전도성 비아를 형성하는 단계
를 더 포함하는, 방법.
[실시예 18]
실시예 13에 있어서,
상기 워드 라인 층 및 상기 PCM 스트립을 패터닝하는 단계는, 상기 PCM 스트립에 의해 피복되는 상기 비트 라인 층의 일부를 노출시키는 단계를 포함하는 것인, 방법.
[실시예 19]
실시예 13에 있어서,
상기 워드 라인 층 및 상기 PCM 스트립을 패터닝하는 단계는 상기 제1 IMD 층의 일부를 리세싱하는(recessing) 단계를 포함하되, 상기 워드 라인은 상기 제1 IMD 층의 리세스되지 않은 부분(unrecessed portion) 상에 배치되는 것인, 방법.
[실시예 20]
실시예 19에 있어서,
상기 제1 IMD 층의 상기 리세스되지 않은 부분 및 상기 워드 라인 주변에 제2 IMD 층을 성막하는 단계를 더 포함하는, 방법.

Claims (10)

  1. 디바이스로서,
    기판 - 상기 기판은 능동 디바이스를 포함함 - 위의 제1 금속화 층;
    상기 제1 금속화 층 위의 제1 비트 라인 - 상기 제1 비트 라인은 상기 제1 금속화 층의 제1 인터커넥트에 연결되고, 상기 제1 비트 라인은 제1 방향으로 연장되고, 상기 제1 방향은 상기 능동 디바이스의 게이트에 평행함 - ;
    상기 제1 비트 라인 위의 제1 상변화 랜덤 액세스 메모리(phase-change random access memory; PCRAM) 셀;
    상기 제1 PCRAM 셀 위의 워드 라인 - 상기 워드 라인은 제2 방향으로 연장되고, 상기 제2 방향은 상기 능동 디바이스의 상기 게이트에 수직임 - ; 및
    상기 워드 라인 위의 제2 금속화 층 - 상기 워드 라인은 상기 제2 금속화 층의 제2 인터커넥트에 연결됨 -
    을 포함하는, 디바이스.
  2. 제1항에 있어서,
    상기 제1 금속화 층 위의 제2 비트 라인 - 상기 제2 비트 라인은 상기 제1 방향으로 연장됨 - ; 및
    상기 제2 비트 라인 위의 제2 PCRAM 셀 - 상기 워드 라인은 상기 제2 PCRAM 셀 위에 배치되고, 상기 제1 PCRAM 셀은 20 nm 내지 50 nm의 범위 내의 거리만큼 상기 제2 PCRAM 셀로부터 분리됨 -
    을 더 포함하는, 디바이스.
  3. 제1항에 있어서,
    상기 제1 금속화 층 위의 비트 라인 패드 - 상기 비트 라인 패드 및 상기 제1 비트 라인은 제1 연속적인 전도성 피쳐임 - ;
    상기 비트 라인 패드를 상기 제1 금속화 층의 상기 제1 인터커넥트에 연결하는 제1 전도성 비아; 및
    상기 제1 전도성 비아 주변의 제1 금속간 유전체(inter-metal dielectric; IMD) 층 - 상기 제1 연속적인 전도성 피쳐는 상기 제1 IMD 층 상에 배치됨 -
    을 더 포함하는, 디바이스.
  4. 제3항에 있어서,
    상기 비트 라인 패드 위의 워드 라인 패드 - 상기 워드 라인 패드 및 상기 워드 라인은 제2 연속적인 전도성 피쳐임 - ;
    상기 워드 라인 패드를 상기 제2 금속화 층의 상기 제2 인터커넥트에 연결하는 제2 전도성 비아; 및
    상기 제2 전도성 비아 주변의 제2 IMD 층 - 상기 제2 IMD 층은 상기 제2 연속적인 전도성 피쳐 상에 배치됨 -
    을 더 포함하는, 디바이스.
  5. 제4항에 있어서,
    상기 제1 IMD 층 및 상기 제2 IMD 층을 통해 연장되는 제3 전도성 비아를 더 포함하되, 상기 제3 전도성 비아는 상기 제1 금속화 층의 상기 제1 인터커넥트를 상기 제2 금속화 층의 상기 제2 인터커넥트에 연결하는 것인, 디바이스.
  6. 제1항에 있어서,
    제1 부분 및 제2 부분을 구비하는 제1 유전체 층을 더 포함하되, 상기 제1 부분은 상기 제1 비트 라인을 둘러싸고, 상기 제2 부분은 상기 제1 PCRAM 셀을 둘러싸고, 상기 제1 부분은 제1 높이를 가지고, 상기 제2 부분은 제2 높이를 가지고, 상기 제2 높이는 상기 제1 높이보다 더 크고, 상기 워드 라인은 상기 제2 부분 위에 배치되는 것인, 디바이스.
  7. 제6항에 있어서,
    상기 제1 비트 라인 및 상기 제1 유전체 층의 상기 제1 부분 위의 제2 유전체 층을 더 포함하되, 상기 제2 유전체 층은 상기 워드 라인 및 상기 제1 유전체 층의 상기 제2 부분을 둘러싸는 것인, 디바이스.
  8. 제1항에 있어서,
    상기 제1 PCRAM 셀은:
    상기 제1 비트 라인에 연결되는 하부 전극;
    상기 워드 라인에 연결되는 상부 전극; 및
    상기 상부 전극과 상기 하부 전극 사이의 상변화 재료(phase change material; PCM) 엘리먼트
    를 포함하는 것인, 디바이스.
  9. 디바이스로서,
    제1 금속간 유전체(IMD) 층;
    상기 제1 IMD 층을 통해 연장되는 제1 전도성 비아;
    비트 라인 패드 부분 및 비트 라인 부분 - 상기 비트 라인 패드 부분은 상기 제1 전도성 비아 상에 배치되고, 상기 비트 라인 부분은 상기 제1 IMD 층 상에 배치됨 - 을 구비하는 제1 전도성 피쳐;
    상기 제1 전도성 피쳐의 상기 비트 라인 부분 상의 상변화 랜덤 액세스 메모리(PCRAM) 셀;
    상기 PCRAM 셀 및 상기 제1 전도성 피쳐를 둘러싸는 제2 IMD 층; 및
    워드 라인 패드 부분 및 워드 라인 부분 - 상기 워드 라인 패드 부분은 상기 제2 IMD 층 상에 배치되고, 상기 워드 라인 부분은 상기 PCRAM 셀 상에 배치됨 - 을 구비하는 제2 전도성 피쳐
    를 포함하는, 디바이스.
  10. 방법으로서,
    능동 디바이스를 포함하는 기판 위에 비트 라인 층을 형성하는 단계;
    상기 비트 라인 층 위에 상변화 재료(PCM) 층을 성막하는 단계;
    PCM 스트립 및 비트 라인 - 상기 PCM 스트립 및 상기 비트 라인 각각은 탑 다운 뷰에서 제1 방향으로 연장되고, 상기 제1 방향은 상기 능동 디바이스의 게이트에 평행함 - 을 각각 형성하도록 상기 PCM 층 및 상기 비트 라인 층을 패터닝하는 단계;
    상기 PCM 스트립 및 상기 비트 라인 주위에 제1 금속간 유전체(IMD) 층을 성막하는 단계;
    상기 제1 IMD 층 및 상기 PCM 스트립 위에 워드 라인 층을 성막하는 단계; 및
    워드 라인 및 PCM 엘리먼트 - 상기 워드 라인은 상기 탑 다운 뷰에서 제2 방향으로 연장되고, 상기 제2 방향은 상기 능동 디바이스의 상기 게이트에 수직이고, 상기 PCM 엘리먼트는 상기 탑 다운 뷰에서 상기 워드 라인과 상기 비트 라인의 교차점에 배치됨 - 를 각각 형성하도록 상기 워드 라인 층 및 상기 PCM 스트립을 패터닝하는 단계
    를 포함하는, 방법.
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