CN113078181A - 集成电路装置与其制造方法 - Google Patents

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CN113078181A CN202010513463.3A CN202010513463A CN113078181A CN 113078181 A CN113078181 A CN 113078181A CN 202010513463 A CN202010513463 A CN 202010513463A CN 113078181 A CN113078181 A CN 113078181A
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萧清泰
陈升照
匡训冲
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Abstract

本公开的各种实施例涉及一种集成电路装置与其制造方法。使用填充电阻切换随机存取存储器单元之间的区域且改变高度以与较高电阻切换随机存取存储器单元及较矮电阻切换随机存取存储器单元二者的顶部对准的介电复合物，来解决在包括不同高度的电阻切换随机存取存储器单元的装置中形成提供一致结果的顶部电极通孔的问题。可在介电复合物之上形成刻蚀停止层，以在较高电阻切换随机存取存储器单元及较矮电阻切换随机存取存储器单元二者之上提供相等厚度的耐刻蚀介电质。介电复合物使刻蚀停止层横向延伸远离电阻切换随机存取存储器单元，以在即使通孔开口未对准时仍保持通孔开口与电阻切换随机存取存储器单元侧之间的分开。

Description

集成电路装置与其制造方法
技术领域
本申请的一些实施例涉及一种集成电路装置与其制造方法。
背景技术
电阻切换随机存取存储器(resistance switching random access memory，电阻切换RAM)具有简单的结构、低工作电压、高速、良好的耐久性及互补金属氧化物半导体(complementary metal oxide semiconductor，CMOS)工艺相容性。电阻切换RAM是最有希望的替代形式以提供传统闪存的小型化替代品。电阻切换RAM在例如光盘及非易失性存储器阵列等装置中得到广泛应用。
电阻切换RAM单元将数据存储在可被诱导经历相变的材料层中。相变可在所述层的全部或部分内被诱导，以在高电阻状态与低电阻状态之间切换。电阻状态可被查询及解释为代表“0”或“1”。在典型电阻切换RAM单元中，数据存储层包含非晶金属氧化物。在施加足够的电压时，在数据存储层上诱发形成金属桥，这会导致低电阻状态。通过施加熔化或以其他方式破坏金属结构的全部或一部分的短的高电流密度脉冲，可破坏金属桥并恢复高电阻状态。数据存储层快速冷却并保持在高电阻状态，直到再次诱发低电阻状态。
发明内容
本申请的一些实施例提供一种集成电路(IC)装置，包括：衬底；金属内连结构，形成在所述衬底之上；多个电阻切换随机存取存储器(电阻切换RAM)单元，形成在所述金属内连结构内，所述多个电阻切换随机存取存储器单元中的每一电阻切换随机存取存储器单元包括底部电极、顶部电极以及位于所述底部电极与所述顶部电极之间的电阻切换结构；以及通孔，将所述顶部电极连接到所述金属内连结构，其中所述通孔穿过低介电常数介电层；其中所述多个电阻切换随机存取存储器单元包括较小单元及较大单元；所述较小单元在高度上比所述较大单元短；且将所述顶部电极与所述低介电常数介电层分开的任何介电层在所述较大单元及所述较小单元之上具有相等的厚度。
此外，本申请的其他实施例提供一种集成电路(IC)装置，包括：衬底；金属内连结构，形成在所述衬底之上；多个电阻切换随机存取存储器(电阻切换RAM)单元，形成在所述金属内连结构内，所述多个电阻切换随机存取存储器单元中的每一电阻切换随机存取存储器单元包括底部电极、顶部电极以及位于所述底部电极与所述顶部电极之间的电阻切换结构；以及通孔，将所述顶部电极连接到所述金属内连结构，其中所述通孔穿过低介电常数介电层及刻蚀停止层；其中所述多个电阻切换随机存取存储器单元包括较小单元及较大单元；所述刻蚀停止层位于所述低介电常数介电层与所述电阻切换随机存取存储器单元之间；所述较小单元的高度低于所述较大单元；且对于所述多个电阻切换随机存取存储器单元中的每一者，所述刻蚀停止层横向延伸远离所述电阻切换随机存取存储器单元，包括与所述电阻切换随机存取存储器单元相关联的任何侧壁间隔件。
另外，本申请的其他实施例提供一种制造集成电路(IC)装置的方法，包括：在包括存储区域及外围区域的半导体衬底之上形成金属内连层；在所述存储区域中的所述金属内连层之上形成电阻切换随机存取存储器(电阻切换RAM)单元，其中所述电阻切换随机存取存储器单元包括较高单元及较矮单元；在所述电阻切换随机存取存储器单元之上沉积第一介电层；在所述第一介电层之上沉积第二介电层；及进行化学机械抛光以在所述电阻切换随机存取存储器单元之间的区域中留下包括所述较高单元的顶部电极、所述较矮单元的顶部电极及所述第二介电层的表面；其中所述化学机械抛光使所述较高单元高于所述较矮单元。
附图说明
结合附图阅读以下详细说明，会最好地理解本教示内容的各个方面。注意到，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为论述清晰起见，可任意增大或减小各种特征的尺寸。
图1示出根据本教示内容的一些方面的具有电阻切换RAM单元的集成电路(integrated circuit，IC)的剖视图。
图2示出根据本教示内容的一些方面的具有电阻切换RAM单元的集成电路(IC)的另一剖视图。
图3到图20示出根据本教示内容的一些方面的集成电路经历根据本教示内容的一些方面的制造工艺的一系列剖视图。
图21A示出根据本教示内容的装置中的电阻切换RAM单元阵列的可能布局。
图21B示出根据本教示内容的装置中的电阻切换RAM单元阵列的另一可能布局。
图22呈现根据本教示内容的一些方面的制造工艺的流程图。
具体实施方式
本教示内容提供用于实施本公开内容的不同特征的许多不同实施例或实例。以下阐述组件及排列的具体实例以简化本公开。当然，这些仅为实例而非旨在进行限制。举例来说，在以下说明中，在第二特征之上或第二特征上形成第一特征可包括其中第一特征与第二特征被形成为直接接触的实施例，且也可包括其中第一特征与第二特征之间可形成附加特征从而使得第一特征与第二特征可不直接接触的实施例。
制造具有电阻切换RAM的装置的一个挑战是形成着落在电阻切换RAM单元的顶部电极上的通孔。可在电阻切换RAM单元之上沉积刻蚀停止层，且在形成穿过层间介电层的通孔的开口时使用，所述层间介电层覆盖电阻切换RAM单元。开口与电阻切换RAM单元的对准不完美，且开口可在一些电阻切换RAM单元的边缘之上延伸。如果刻蚀停止层适形于电阻切换RAM单元的形状，则刻蚀以暴露出电阻切换RAM单元顶部处的电极有可能刻蚀穿过一些电阻切换RAM单元的侧面并导致缺陷。
当电阻切换RAM单元以不同的大小提供时，形成通孔开口的挑战增加。当电阻切换RAM单元以不同的大小提供时，电阻切换RAM单元高度可由于刻蚀负载效应而变化。高度的变化可导致在电阻切换RAM单元之上的介电质的厚度变化。
根据本教示内容，使用填充电阻切换随机存取存储器单元之间的区域且改变高度以与较高电阻切换RAM单元及较矮电阻切换RAM单元二者的顶部对准的介电复合物，来解决在包括不同高度的电阻切换RAM单元的装置中形成提供一致结果的顶部电极通孔的问题。可在介电复合物之上形成刻蚀停止层，以在较高电阻切换RAM单元及较矮电阻切换RAM单元之上提供相等厚度的耐刻蚀介电质。介电复合物使刻蚀停止层横向延伸远离电阻切换RAM单元，以在即使通孔开口未对准时仍保持通孔开口与电阻切换RAM单元侧之间的分离。
在本教示内容的一些方面，介电复合物包括第一介电层及第二介电层。第二介电层不邻接电阻切换RAM单元，而是被发现位于与电阻切换RAM单元之间的区域中且与电阻切换RAM单元间隔开。第二介电层被发现沿着电阻切换RAM单元阵列中的单元之间的对角线。第二介电层倚靠在第一介电层上方，且具有与较矮电阻切换RAM单元的顶部大致对准的上表面。这一第二介电层可控制在形成刻蚀停止层之前实施的化学机械抛光(chemicalmechanical polishing；CMP)工艺。CMP工艺可使介电复合物充分凹进，以暴露出较高电阻切换RAM单元及较矮电阻切换RAM单元二者的顶部。第二介电层可防止CMP工艺导致电极成碟状或介电复合物在邻近电阻切换RAM单元的区域中过度凹进。
在根据本教示内容的工艺中，在形成电阻切换RAM单元之后，在电阻切换RAM单元之上共形地形成第一介电层。第一介电层可通过等离子体增强原子层沉积或允许对层厚度进行精确控制的另一种工艺来生产。然后可在第一介电层之上沉积第二介电层。在这些教示内容中的一些中，第一介电层与第二介电层的总厚度略小于较小电阻切换RAM单元的高度，但小于低于较小电阻切换RAM单元的顶部电极的厚度的量。可使用旋涂来提供平坦的上表面，且可使用非选择性回蚀工艺来薄化介电复合物并使其上表面更平整。回蚀工艺可从电阻切换RAM单元上方的区域移除第二介电层。然后可实施CMP工艺，以暴露出较小电阻切换RAM单元及较大电阻切换RAM单元二者的顶部电极，而不使较大电阻切换RAM单元的侧壁间隔件显著凹进。
图1示出根据本教示内容的一些方面的包括存储器单元107的集成电路装置100的一部分的剖视图。每一存储器单元107包括底部电极125、金属隧道结(metal tunnelingjunction，MTJ)140及顶部电极111。MTJ 140包括第一铁磁体123、绝缘体121及第二铁磁体119。在顶部电极111的水平高度处围绕电阻切换RAM单元107形成第一侧壁间隔件115。第二间隔件117在第一侧壁间隔件115外部围绕电阻切换RAM单元107形成，并在MTJ 140的侧面之上向下延伸。电阻切换RAM单元107被介电填充层113包围。在介电填充层113之上在与电阻切换RAM单元107横向间隔开的区域中形成介电顶层112。在介电顶层112、介电填充层113及顶部电极111之上设置刻蚀停止层109。
顶部电极111通过顶部电极通孔105、151耦合到金属内连层149中的金属特征101。金属特征101及顶部电极通孔105、151被层间介电层103包围。在这些教示内容中的一些中，层间介电层103是低介电常数(κ)介电层。在这些教示内容中的一些中，层间介电层103是极低介电常数介电层。顶部电极通孔105、151在着落在顶部电极111上之前穿过介电层103及刻蚀停止层109。底部电极125通过底部电极通孔127耦合到金属内连层135中的金属特征141。底部电极通孔127被刻蚀停止层137及界面层139包围。金属特征141被层间介电质143的矩阵包围。
图2示出集成电路装置100的另一部分的剖视图200。剖视图200着重于从金属内连层135到金属内连层149的区域，且包括包含电阻切换RAM单元107的第一存储区129的一部分、包括电阻切换RAM单元153的第二存储区131的一部分以及外围区域133的一部分。所示电阻切换RAM单元107可为电阻切换RAM单元的第一阵列中的一者，且所示电阻切换RAM单元153可为电阻切换RAM单元的第二阵列中的一者。电阻切换RAM单元107的高度110大于电阻切换RAM单元153的高度114。
高度114与高度110之间的差异可归因于电阻切换RAM单元107的顶部电极111与电阻切换RAM单元153的顶部电极111之间的厚度差异。这些电阻切换RAM单元107、153的其他层可具有相等的厚度。电阻切换RAM单元107、153在其底部对准，其中高度114与高度110之间的差等于电阻切换RAM单元107与电阻切换RAM单元153的顶部距衬底202的距离的差。在这些教示内容中的一些中，高度114与高度110之间的差与刻蚀停止层109的厚度具有相同的数量级。在这些教示内容中的一些中，高度114与高度110之间的差是刻蚀停止层109的厚度的四分之一或大于四分之一。在这些教示内容中的一些中，高度114与高度110之间的差是刻蚀停止层109的厚度的二分之一或大于二分之一。
介电填充层113的厚度142与介电顶层112的厚度144的组合略小于或等于电阻切换RAM单元153的高度114。因此，除了在较高电阻切换RAM单元(例如电阻切换RAM单元107)的紧邻处外，介电顶层112的上表面142与电阻切换RAM单元153的上表面138大致对准。即使在电阻切换RAM单元107周围，介电顶层112也下降到在其上表面142与较矮电阻切换RAM单元153的顶部大致对准的高度处变平。
图21A示出装置100中的存储器单元107阵列的俯视图。存储器单元107被示出为方形，但边缘可为圆形的。存储器单元107、153同样可为盘形的，或者具有根据本教示内容的另一种形状。如图21A所示，在一些实施例中，介电顶层112与存储器单元107间隔开，且沿着存储器单元107阵列中的单元之间的对角线形成岛。图21B提供其中存储器单元107是圆形的情况的替代布局2101。在替代布局2101中，介电顶层112仍然与存储器单元107间隔开且位于存储器单元107之间的区域中，但由于尺寸的差异，介电顶层112不限于阵列中的存储器单元之间的对角线。
再次参考图1，金属内连层135及金属内连层149是设置在衬底202之上的金属内连结构218的一部分。金属内连层135可为衬底202之上的第三金属内连层，且金属内连层149可为第四金属内连层。金属内连结构218还包括第一金属内连层108、第二金属内连层118，且可包括在所示内连层上方的附加内连层。在这些教示内容中的一些中，如图所示，存储器单元107、153位于第三金属内连层135与第四金属内连层149之间。在这些教示内容中的一些中，存储器单元107、153位于第四金属内连层149与第五金属内连层之间。一般来说，存储器单元107、153可位于任何相邻的一对金属内连层之间。
衬底202可为例如块状衬底(例如块状硅衬底)或绝缘体上硅(silicon-on-insulator，SOI)衬底、或类似物。可在衬底202中或衬底202上设置一个或多个浅沟槽隔离(shallow trench isolation，STI)区204或氧化物填充的沟槽。一对字线晶体管206可位于浅沟槽隔离区204之间。字线晶体管206可包括可用作字线的栅极210。栅极210通过字线介电层212与衬底202分开。可在衬底202中或衬底202上形成字线晶体管206的源极/漏极区214、216。第二金属内连层118中或金属内连结构218中的其他地方中的金属特征217可耦合到源极/漏极区216，且用作源极线。底部电极125可通过通孔203耦合到源极/漏极区214。第四金属内连层149或存储器单元107上方的一些其他金属内连层中的金属特征101可用作位线。集成电路装置100中的存储器单元107、153的所示控制结构是可用于连接及操作存储器单元107、153的许多可能的控制结构中的一者。根据本教示内容的集成电路装置在控制结构方面不受限制。
金属内连结构218是后道工艺(back-end-of-line，BEOL)处理的产物。金属内连层108、118、135、149及通孔105、127、151、203的金属特征101、141、217可由例如铜、铝、金、钨、氮化钛、或类似物等金属形成。层间介电层103、143可为低介电常数介电质或极低介电常数介电质。低介电常数介电质是介电常数小于SiO2的材料。SiO2的介电常数为约3.9。低介电常数介电质的实例包括有机硅酸盐玻璃(organosilicate glass，OSG)，例如碳掺杂二氧化硅、氟掺杂二氧化硅(另外被称为氟化二氧化硅玻璃(fluorinated silica glass，FSG))、有机聚合物低介电常数介电质及多孔硅酸盐玻璃。极低介电常数介电质是介电常数为约2.1或小于2.1的材料。极低介电常数介电质材料一般是形成为多孔结构的低介电常数介电质材料。孔隙率会降低有效介电常数。
存储器单元107、153中的每一层可包括具有各种组成的多个层。底部电极通孔127可为氮化钛或类似材料等或另一种合适的导电材料。在一些实例中，底部电极通孔127的厚度介于约
Figure BDA0002529260710000061
到约
Figure BDA0002529260710000062
范围内。扩散阻挡层可将底部电极通孔127与金属特征141分开。阻挡层可为例如氮化钽或类似物等。在一些实例中，阻挡层的厚度介于约
Figure BDA0002529260710000063
到约
Figure BDA0002529260710000064
范围内。
底部电极125是导电材料，例如钽、钛、铂、金、铱、钨、镍、钌、铜、氮化钛、氮化钽、硅化钨、其组合等。在这些教示内容中的一些中，底部电极125的厚度介于约
Figure BDA0002529260710000065
到约
Figure BDA0002529260710000066
范围内。在这些教示内容中的一些中，底部电极125的厚度介于约
Figure BDA0002529260710000067
到约
Figure BDA0002529260710000068
范围内。这些示例性厚度以及本文给出的其他示例性尺寸是用于某一制作节点。对于其他制作节点，示例性尺寸可按比例缩放。
MTJ 140的第一铁磁体123及第二铁磁体119是具有铁磁性的材料。具有铁磁性的材料包括钴-铁-硼(CoxFeB)、钴-铁(CoFe)及镍-铁(NiFe)、钴(Co)、铁(Fe)、镍(Ni)、铁-硼(FeB)、铁-铂(FePt)或类似材料等。第一铁磁体123与第二铁磁体119可为不同的材料。在一些实施例中，第一铁磁体123及第二铁磁体119二者均为CoxFeyBz，但第一铁磁体123与第二铁磁体119之间的原子比(x，y，z)可不同。第一铁磁体123及第二铁磁体119可通过任何合适的工艺形成。合适的工艺的实例可包括电镀、无电镀覆、溅射、化学气相沉积(chemicalvapor deposition，CVD)或另一可应用的工艺等。
绝缘体121是介电层。可适用于绝缘体121的材料的实例包括氧化镁(MgO)、氧化铝(AlxOy)、氧化钛(TiOx)、或类似材料等。在一些实施例中，绝缘体121是氧化镁。绝缘体121可通过任何合适的工艺形成。合适的工艺可为化学气相沉积(CVD)、物理气相沉积(physicalvapor deposition，PVD)、原子层沉积(atomic layer deposition，ALD)、旋涂、或类似工艺等。
在MTJ 140之上设置顶部电极111。顶部电极111可包括由钨等形成的衬垫。顶部电极111可包括一层或多层金属或金属化合物，例如钛、氮化钛、钽、氮化钽、或类似材料等。在这些教示内容中的一些中，较大电阻切换RAM单元107中的顶部电极111的厚度介于约
Figure BDA0002529260710000071
到约
Figure BDA0002529260710000072
范围内。在这些教示内容中的一些中，较大电阻切换RAM单元107中的顶部电极111的厚度介于约
Figure BDA0002529260710000073
到约
Figure BDA0002529260710000074
范围内。
在这些教示内容中的一些中，较小电阻切换RAM单元153中的顶部电极111的厚度为约
Figure BDA0002529260710000075
到约
Figure BDA0002529260710000076
小于其在较大电阻切换RAM单元107中的厚度。在这些教示内容中的一些中，较小电阻切换RAM单元153中的顶部电极111的厚度为约
Figure BDA0002529260710000077
到约
Figure BDA0002529260710000078
小于其在较大电阻切换RAM单元107中的厚度。在这些教示内容中的一些中，较小电阻切换RAM单元153中的顶部电极111的厚度为其在较大电阻切换RAM单元107中的厚度的90％或小于90％。在这些教示内容中的一些中，较小电阻切换RAM单元153中的顶部电极111的厚度为其在较大电阻切换RAM单元107中的厚度的80％或小于80％。
在存储器单元107、153的操作期间，在顶部电极111与底部电极125之间施加电压。依据所施加的电压而定，所述电压可用于评估存储器单元107是处于低电阻状态还是高电阻状态，或者用于将存储器单元107、153置于高电阻状态或低电阻状态。
MTJ 140是与一种电阻切换随机存取存储器相关联的一种电阻切换结构。存储器单元107、153可为任何类型的电阻切换随机存取存储器。电阻切换随机存取存储器的实例包括但不限于氧位移存储器(氧随机存取存储器(oxygen random access memory，OxRAM))、导电桥接随机存取存储器(conductive bridging random access memory，CBRAM)、磁阻随机存取存储器(magnetoresistive random access memory，MRAM)、铁电随机存取存储器(ferroelectric random access memory，FRAM)、相变存储器(phase-changememory，PCM)、碳纳米管随机存取存储器(carbon nanotube random access memory，NRAM)、或类似物等。各种厚度及组成的各种层可代替存储器单元107、153中的MTJ 140，以提供与这些各种类型的电阻切换随机存取存储器相关联的电阻切换结构。例如，代替MTJ140，存储器单元107、153可包括可逆地形成导电桥的非晶氧化物层，且还可包括交替地从非晶氧化物层供给及接收离子的活性金属层。
图3到图20提供示出根据本教示内容的集成电路装置在根据本教示内容的工艺的制造的各种阶段的一系列剖视图300到2000。尽管图3到图20关于一系列动作来阐述，但将理解，在一些情况下，所述动作的次序可改变，且这一系列动作可应用于除所示结构之外的结构。在一些实施例中，这些动作中的一些可全部或部分省略。此外，将理解，图3到图20所示结构不限于制造方法，而是可作为与所述方法分离的结构独立存在。
如图3的剖视图300所示，在第三金属内连层135之上形成刻蚀停止层137及界面层139。第三金属内连层135可通过任何合适的工艺形成。合适工艺的实例包括镶嵌工艺及双镶嵌工艺。刻蚀停止层137可为例如碳化硅(SiC)、或类似物等。界面层139可为例如二氧化硅(SiO2)等。这些层也可为或包含其他介电质，例如氮化硅(Si3N4)、氮氧化硅(SiON)、碳氧化硅(SiOC)、或类似物等。刻蚀停止层137与界面层139的组合厚度可介于
Figure BDA0002529260710000083
到
Figure BDA0002529260710000084
范围内。在一些实施例中，刻蚀停止层137与界面层139的组合厚度介于
Figure BDA0002529260710000085
到
Figure BDA0002529260710000086
范围内。在一些实施例中，刻蚀停止层137与界面层139的组合厚度小于
Figure BDA0002529260710000087
例如
Figure BDA0002529260710000088
刻蚀停止层137及界面层139可通过任何合适的工艺或工艺的组合来形成。
如图4的剖视图400所示，可在刻蚀停止层137及界面层139之上形成掩模403，且可使用掩模403来形成穿过刻蚀停止层137及界面层139的开口401。开口401位于金属内连层135的金属特征141之上。掩模403可为使用光刻进行图案化的光刻胶掩模。开口401可使用任何合适的刻蚀工艺(例如等离子体刻蚀)形成。
如图5的剖视图500所示，可剥离掩模403，且可沉积导电材料层501以填充开口401。如图6的剖视图600所示，可将导电材料层501平坦化以形成通孔127。如前所述，可在材料层501的块体之前沉积扩散阻挡层。导电材料层501可通过任何合适的生长或沉积工艺形成。平坦化工艺可为化学机械抛光(CMP)或任何其他合适的平坦化工艺。
如图7的剖视图700所示，可在由图6的剖视图600所示的结构的表面之上形成电阻切换RAM单元堆叠701。在此实例中，电阻切换RAM单元堆叠701包括底部电极层713、MTJ层705及顶部电极层703。MTJ层705包括第一铁磁层711、绝缘层709及第二铁磁层707。底部电极层713、MTJ层705的各个层及顶部电极111可通过任何合适的工艺或工艺的组合来形成。在这些教示内容中的一些中，电阻切换RAM单元堆叠701的厚度介于约
Figure BDA0002529260710000081
到约
Figure BDA0002529260710000082
范围内。在这些教示内容中的一些中，电阻切换RAM单元堆叠701的厚度介于约
Figure BDA0002529260710000091
到约
Figure BDA0002529260710000092
范围内。
如图8的剖视图800所示，可在电阻切换RAM单元堆叠701之上形成掩模801，且可使用掩模801来图案化顶部电极层703，以界定电阻切换RAM单元107、153的顶部电极111。图案化可使用任何合适的刻蚀工艺，例如等离子体刻蚀、或类似刻蚀工艺等。在一些实施例中，MTJ层705或另一电阻切换结构被用作这一工艺的刻蚀停止件。
如图9的剖视图900所示，可邻近顶部电极111形成第一侧壁间隔件115。形成第一侧壁间隔件115可包括沉积间隔件材料及刻蚀。间隔件材料可为一层或多层任何合适的一种或多种介电材料。可适用于第一侧壁间隔件115的材料包括但不限于氧化硅、氮化硅、氮氧化硅、或类似材料等。所述材料可通过任何合适的一种或多种工艺沉积。合适的工艺可为化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、或类似工艺等。刻蚀工艺可包括选择性地移除相对于垂直面最薄的间隔件材料的等离子体刻蚀或任何其他合适的刻蚀工艺。
形成侧壁间隔件115的刻蚀可薄化在电阻切换RAM单元107、153之上的硬掩模801。如图9的剖视图900所示，在较小电阻切换RAM单元153之上的硬掩模801相比于在较大电阻切换RAM单元107之上的硬掩模801来说，薄化可更大。不同薄化程度的一个原因可为“刻蚀负载效应(etch loading effect)”。刻蚀负载效应可发生在处理阶段，在所述阶段期间，较大电阻切换RAM单元107周围比较小电阻切换RAM单元153周围有更多的材料与刻蚀剂反应。更大量的反应材料导致刻蚀剂的更快速消耗，从而导致电阻切换RAM单元107周围的刻蚀剂浓度降低。
如图10的剖视图1000所示，可使用硬掩模801及第一侧壁间隔件115作为掩模来实施刻蚀，以图案化MTJ层705，从而为电阻切换RAM单元107、153界定MTJ 140。刻蚀工艺可为等离子体刻蚀。底部电极层713可为这一刻蚀工艺提供刻蚀停止件。在这一刻蚀工艺期间，硬掩模801可被进一步薄化，且与电阻切换RAM单元107之上的硬掩模801相比，刻蚀负载效应可使对电阻切换RAM单元153之上的硬掩模801的这种薄化更大。
如图11的剖视图1100所示，可在图10的剖视图1000所示的结构之上沉积第二间隔件层1101。第二间隔件层1101可为一层或多层任何合适的一种或多种介电材料。可适用于第二间隔件层1101的材料包括但不限于氧化硅(SiO2)、氮化硅(SiN)、氮氧化硅(SiON)、或类似材料等。所述材料可通过任何合适的一种或多种工艺沉积。合适的工艺可为化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、或类似工艺等。第二间隔件层1101可为与第一侧壁间隔件115相同的材料或不同的材料。在一些实施例中，第二间隔件层1101是氮氧化硅(SiON)，且第一侧壁间隔件115是氮化硅(SiN)。
如图12的剖视图1200所示，刻蚀第二间隔件层1101以形成第二侧壁间隔件117。刻蚀工艺可包括选择性地移除在上下方向上最薄的间隔件材料的等离子体刻蚀或任何其他合适的刻蚀工艺。这一刻蚀工艺也可将电阻切换RAM单元153之上的硬掩模801薄化到比电阻切换RAM单元107之上的硬掩模801更大的程度。
如图13的剖视图1300所示，可实施刻蚀来图案化底部电极层713，以界定电阻切换RAM单元107、153的底部电极125。在这一工艺开始时，硬掩模801、第一侧壁间隔件115及第二侧壁间隔件117可用作掩模。刻蚀工艺可为等离子体刻蚀。在这些教示内容中的一些中，在这一刻蚀工艺的过程中，硬掩模801被完全移除以暴露出顶部电极111。顶部电极111可为与底部电极层713相同或相似的材料。因此，一旦移除硬掩模801，即可开始进行刻蚀以薄化顶部电极111。就硬掩模801在电阻切换RAM单元153之上比在电阻切换RAM单元107之上更薄的程度来说，电阻切换RAM单元153的顶部电极111的刻蚀将比电阻切换RAM单元107的顶部电极111的刻蚀更早开始且进行得更远。这可导致电阻切换RAM单元107之上的硬掩模801与电阻切换RAM单元153之上的硬掩模801之间的厚度的小差异，从而导致电阻切换RAM单元107的顶部电极111与电阻切换RAM单元153的顶部电极111之间的厚度的相对较大差异。
如图14的剖视图1400所示，可在图13的剖视图1300所示的结构之上形成多层各种材料。这些层可包括介电填充层113、介电顶层112、氧化物层1401及底部抗反射涂层(bottom anti-reflective coating，BARC)1403。介电填充层113可为介电质，例如二氧化硅(SiO2)、或类似材料等。介电顶层112可为具有与介电顶层112不同的组成的介电质。介电顶层112可为例如氮氧化硅(SiON)、氮化硅(SiN)、氰化硅(SINC)、碳氧化硅(SiOC)等。在这些教示内容中的一些中，介电顶层112是氮氧化硅(SiON)。氧化物层1401是可选层，其例如可为二氧化硅(SiO2)、或类似材料等。
在这些教示内容中的一些中，介电填充层113及介电顶层112被沉积到一定厚度，其中较小电阻切换RAM单元153的顶部电极111的上表面138与外围区域133中的介电顶层112对准(处于其高度)。对准可与介电顶层112的中部或介电顶层112的顶部对准。另一方面，外围区域133中的介电顶层112的顶表面142可低于较大电阻切换RAM单元107的顶表面136的高度。
在这些教示内容中的一些中，介电填充层113的厚度介于约
Figure BDA0002529260710000101
到约
Figure BDA0002529260710000102
范围内。在这些教示内容中的一些中，介电填充层113的厚度介于约
Figure BDA0002529260710000103
到约
Figure BDA0002529260710000104
范围内。在这些教示内容中的一些中，介电顶层112的厚度介于约
Figure BDA0002529260710000111
到约
Figure BDA0002529260710000112
范围内。在这些教示内容中的一些中，介电顶层112的厚度介于约
Figure BDA0002529260710000113
到约
Figure BDA0002529260710000114
范围内。在这些教示内容中的一些中，介电顶层112的厚度介于约
Figure BDA0002529260710000115
到约
Figure BDA0002529260710000116
范围内。
介电填充层113及介电顶层112可通过任何合适的工艺或工艺的组合来沉积。在这些教示内容中的一些中，介电填充层113及介电顶层112通过原子层沉积(ALD)工艺(例如等离子体增强原子层沉积(plasma-enhanced atomic layer deposition，PEALD))形成。ALD允许精确控制层厚度。氧化物层1401也可通过ALD形成。BARC 1403可为通过旋涂工艺施加的有机材料以形成平坦上表面。
如图15的剖视图1500所示，可使用非选择性回蚀工艺来使由图14的剖视图1400所示的结构的表面凹进。这一回蚀工艺可移除大部分或全部BARC 1403。氧化物层1401可有助于确定这一回蚀工艺的终点。
如图16的剖视图1600所示，可使用化学机械抛光(CMP)可来暴露出较小电阻切换RAM单元153及较大电阻切换RAM单元107二者的顶部电极111。CMP工艺可在远离电阻切换RAM单元107、153的区域(例如外围区域133)中的介电顶层112上停止。在这些教示内容中的一些中，CMP工艺使用浆料，所述浆料为介电顶层112及介电填充层113提供比顶部电极111高得多的刻蚀速率，其中CMP工艺对顶部电极111的厚度几乎没有影响。
由于顶部电极111不会显著凹进，因此第一侧壁间隔件115及第二侧壁间隔件117不受CMP工艺显著影响。较大电阻切换RAM单元107的顶部电极111保持比较小电阻切换RAM单元153的顶部电极111厚。CMP工艺可使介电顶层112凹进，直到远离较大电阻切换RAM单元107的区域中的介电顶层112的上表面142位于电阻切换RAM单元153的上表面138处或上表面138下方。在这些教示内容中的一些中，CMP使上表面142处于与上表面138大致相同的高度。在CMP工艺之后剩余的介电顶层112的部分与电阻切换RAM单元107、153间隔开。
在这些教示内容中的一些中，CMP工艺对移除SiO2的选择性是其对移除顶部电极111的金属的选择性的100倍或大于100倍。在这些教示内容中的一些中，CMP工艺对移除SiON或形成介电顶层112的其他材料的选择性是其对移除顶部电极111的金属的选择性的十倍或大于十倍。在这些教示内容中的一些中，通过利用包含二氧化铈的浆料实施CMP来提供期望的选择性。在这些教示内容中的一些中，浆料不含二氧化硅。
如图17的剖视图1700所示，可在图16的剖视图1600所示的结构之上形成刻蚀停止层109。刻蚀停止层109可为任何合适的介电质。可适用于刻蚀停止层109的介电质的实例包括氮化硅(SiN)、氮氧化硅(SiON)、碳氧化硅(SiOC)、或类似材料等。在这些教示内容中的一些中，刻蚀停止层109是氮化硅(SiN)。刻蚀停止层109可通过任何合适的一种或多种工艺形成。合适的工艺可为化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、或类似工艺等。
如剖视图1700所示，刻蚀停止层109可直接接触较小电阻切换RAM单元153及较大电阻切换RAM单元107二者的顶部电极111。刻蚀停止层109可在较小电阻切换RAM单元153及较大电阻切换RAM单元107之上具有相等的厚度。介电填充层113将刻蚀停止层109与第二侧壁间隔件117分开，可能非常靠近电阻切换RAM单元107、153的顶部的小区域除外。介电填充层113使刻蚀停止层109从较小电阻切换RAM单元153及较大电阻切换RAM单元107二者向外延伸，且从第一侧壁间隔件115及第二侧壁间隔件117向外延伸，而不是与电阻切换RAM单元107、153以及其相关联的第一侧壁间隔件115及第二侧壁间隔件117的形状一致地向下弯曲。在这些教示内容中的一些中，刻蚀停止层109随着其远离较大电阻切换RAM单元107延伸而逐渐向下倾斜，且在接近较小电阻切换RAM单元153的高度处变平。在这些教示内容中的一些中，刻蚀停止层109在MTJ 140上方的高度处变平。
如图17的剖视图1700进一步所示，可在第一存储区129及第二存储区131中的刻蚀停止层109之上形成光刻胶1701。如图18的剖视图1800所示，可使用光刻胶1701从外围区域133移除刻蚀停止层109。随后，使用光刻胶1701及/或刻蚀停止层109作为掩模，也可从外围区域133刻蚀介电顶层112及介电填充层113。可在这一刻蚀期间或之后剥离光刻胶1701。
如图19的剖视图1900所示，可在图18的剖视图1800所示的结构之上形成层间介电层103。层间介电层103可为通过任何合适的工艺形成的低介电常数或极低介电常数介电质。在这些教示内容中的一些中，刻蚀停止层109是将顶部电极111与层间介电层103分开的唯一层。在这些教示内容中的一些中，紧接沉积之后，层间介电层103在第一存储区129与外围区域133之间的高度差介于约
Figure BDA0002529260710000121
到约
Figure BDA0002529260710000122
范围内。在这些教示内容中的一些中，层间介电层103在第一存储区129与外围区域133之间的高度差介于约
Figure BDA0002529260710000123
到约
Figure BDA0002529260710000124
范围内。
如图20的剖视图2000所示，可将层间介电层103的表面平坦化。平坦化可包括工艺的组合。工艺的组合可包括掩模式刻蚀，以从第一存储区129及第二存储区131移除大部分多余的层间介电层103，然后磨光以产生平整表面。在这些教示内容中的一些中，平坦化仅通过磨光来实现。
图22提供根据本教示内容的一些方面的工艺2200的流程图。根据本教示内容，工艺2200可用于生产集成电路装置。尽管工艺2200在本文中是以一系列动作或事件进行说明及阐述，然而将理解，这些动作或事件的所说明的次序不应被解释为具有限制性意义。例如，一些动作可以不同的次序发生和/或与除本文中所说明和/或阐述的动作或事件以外的其他动作或事件同步地发生。另外，可能并不要求使用所有所说明的动作来实作本文中的说明的一个或多个方面或实施例。此外，本文中所描绘的一个或多个动作可以一个或多个单独的动作和/或阶段来实施。
工艺2200开始于前道工艺(front-end-of-line，FEOL)处理及形成第一几个金属内连层108、118、135的动作2201以及沉积刻蚀停止层137及界面层139以生产例如图3的剖视图300所示结构等结构的动作2203。
工艺2200继续进行形成并图案化掩模403的动作2205以及进行刻蚀以在刻蚀停止层137及界面层139中形成开口401的动作2207，如图4的剖视图400所示。动作2209是沉积材料层501以填充开口401，如图5的剖视图500所示。动作2211是进行平坦化以移除开口401外部的材料层501，由此形成通孔127，如图6的剖视图600所示。材料501及其他金属层可通过任何合适的工艺形成。合适的工艺可包括电镀、无电镀覆、溅射、化学气相沉积(CVD)、或类似工艺等。
动作2213是形成电阻切换RAM单元堆叠701，如图7的剖视图700所示。电阻切换RAM单元堆叠701可包括底部电极层711、电阻切换层705及顶部电极层703。电阻切换层705可为金属隧道结层。金属隧道结层可包括第一铁磁层713、绝缘体层711及第二铁磁层709。
动作2215是形成电阻切换RAM单元硬掩模801。动作2217是使用电阻切换RAM单元硬掩模801从顶部电极层703图案化顶部电极111，如图8所示。
动作2219是邻近顶部电极111形成第一侧壁间隔件115，如图9所示。这可包括沉积间隔件材料层，然后进行刻蚀以留下间隔件材料的剩余部分，从而形成第一侧壁间隔件115。
动作2221是刻蚀电阻切换层705，以形成电阻切换结构，例如图10所示MTJ 140。电阻切换RAM单元硬掩模801及第一侧壁间隔件115可界定这一刻蚀的图案。
动作2223是形成第二侧壁间隔件117。这可包括沉积如图11所示的间隔件材料层1101，然后进行间隔件刻蚀以形成如图12所示的第二侧壁间隔件117。
动作2225是进行刻蚀以从底部电极层713图案化底部电极125，如图13所示。在这些教示内容中的一些中，这一刻蚀还移除电阻切换RAM单元硬掩模801的剩余部分，并暴露出顶部电极111。动作2217、2219、2221及2223的一个或多个刻蚀可在较小电阻切换RAM单元153之上比在较大电阻切换RAM单元107之上具有薄化到更大程度的硬掩模801。结果，动作2225可使较小电阻切换RAM单元153比较大电阻切换RAM单元107短。
动作2229是在电阻切换RAM单元107、153之上沉积介电填充层112及介电顶层113，如图14所示。动作2231是沉积BARC 1403以形成平坦表面，也如图14所示。动作2233是使表面凹进的非选择性回蚀工艺，如图15所示。动作2233的非选择性回蚀工艺可从装置顶部移除各种材料，同时使表面几乎平坦。
动作2235是对顶部电极111具有低选择性的CMP工艺。动作2235重新暴露出较大电阻切换RAM单元107及较小电阻切换RAM单元153二者的顶部电极111，如图16所示。动作2235实质上不缩短较大电阻切换RAM单元107或较小电阻切换RAM单元153，且使这两种大小的单元具有不同的高度。CMP工艺可在外围区域133中的介电顶层112上停止。在这些教示内容中的一些中，CMP工艺使用二氧化铈浆料。
动作2239是在由动作2235的CMP工艺产生的表面之上形成刻蚀停止层109，如图17所示。动作2241是形成如图17所示的掩模，并进行刻蚀以从外围区域133移除刻蚀停止层109、介电填充层112及介电顶层113，如图18所示。
动作2243是沉积层间介电层103，如图19所示。动作2245是将层间介电层103平坦化，如图20所示。
动作2247是形成穿过层间介电层103及刻蚀停止层113的开口，并用金属回填以形成通孔105、151、145及金属特征101，如图2所示。动作2249是完成BEOL处理及形成例如集成电路装置100等装置的附加处理。
本教示内容的一些方面涉及一种集成电路(IC)装置，所述集成电路装置包括：衬底；金属内连结构，形成在衬底之上；多个电阻切换随机存取存储器(电阻切换RAM)单元，形成在金属内连结构内。每一电阻切换RAM单元包括底部电极、顶部电极以及位于底部电极与顶部电极之间的电阻切换结构。通孔将顶部电极连接到金属内连结构。通孔穿过低介电常数介电层。所述多个电阻切换随机存取存储器单元包括较小单元及较大单元。所述较小单元在高度上比所述较大单元短。将所述顶部电极与所述低介电常数介电层分开的任何介电层在所述较大单元及所述较小单元之上具有相等的厚度。
根据一些实施例，其中刻蚀停止层将所述顶部电极与所述低介电常数介电层分开。
根据一些实施例，其中所述较小单元在高度上比所述较大单元低的量与所述刻蚀停止层的厚度具有相同的数量级。
根据一些实施例，其中所述较小单元在高度上比所述较大单元低的量是所述刻蚀停止层的厚度的至少四分之一。
根据一些实施例，其中：所述电阻切换随机存取存储器单元在存储区域中形成一个或多个阵列；所述刻蚀停止层上覆在所述存储区域中的第二介电层之上；所述第二介电层位于所述阵列中的一个阵列中的所述电阻切换随机存取存储器单元之间，但与所述阵列中的所述电阻切换随机存取存储器单元中的每一者间隔开。
根据一些实施例，其中所述第二介电层形成岛，所述岛位于所述阵列中的所述电阻切换随机存取存储器单元之间的对角线上。
根据一些实施例，其中对于所述电阻切换随机存取存储器单元中的每一者，所述刻蚀停止层横向延伸远离所述电阻切换随机存取存储器单元，包括与所述电阻切换随机存取存储器单元相关联的任何侧壁间隔件。
本教示内容的一些方面涉及一种集成电路(IC)装置，所述集成电路装置包括：衬底；金属内连结构，形成在衬底之上；以及多个电阻切换随机存取存储器(电阻切换RAM)单元，形成在金属内连结构内。每一电阻切换RAM单元包括底部电极、顶部电极以及位于底部电极与顶部电极之间的电阻切换结构。穿过低介电常数介电层的通孔将顶部电极连接到金属内连结构。所述多个电阻切换随机存取存储器单元包括较小单元及较大单元，其中所述较小单元的高度低于所述较大单元的高度。对于所述多个电阻切换随机存取存储器单元中的每一者，所述刻蚀停止层横向延伸远离所述电阻切换随机存取存储器单元以及与所述电阻切换随机存取存储器单元相关联的任何侧壁间隔件。
根据一些实施例，其中所述刻蚀停止层在所述较大单元的阵列中的所述电阻切换随机存取存储器单元之间的所述较小单元的高度处变平。
根据一些实施例，其中：第一介电层填充所述阵列中的所述电阻切换随机存取存储器单元之间的空间；且第二介电层在所述阵列中的所述电阻切换随机存取存储器单元之间的区域中位于所述第一介电层的顶部上及所述刻蚀停止层的下方。
根据一些实施例，其中所述第二介电层存在于所述阵列中的对角相邻的所述电阻切换随机存取存储器单元之间的中间。
根据一些实施例，其中所述刻蚀停止层在所述第二介电层之上变平。
本教示内容的一些方面涉及一种制造集成电路(IC)装置的方法。所述方法包括：在包括存储区域及外围区域的半导体衬底之上形成金属内连层；以及在存储区域中的金属内连层之上形成电阻切换随机存取存储器(电阻切换RAM)单元。电阻切换RAM单元包括较高单元及较矮单元。所述方法还包括：在所述电阻切换RAM单元之上沉积第一介电层；在所述第一介电层之上沉积第二介电层；及进行化学机械抛光以在电阻切换RAM单元之间的区域中留下包括所述较高单元的顶部电极、所述较矮单元的顶部电极及所述第二介电层的表面。所述化学机械抛光使所述较高单元高于所述较矮单元。
根据一些实施例，其中所述化学机械抛光停止在所述外围区域中的所述第二介电层上。
根据一些实施例，其中在所述化学机械抛光之前所述外围区域中的所述第二介电层的顶部位于所述化学机械抛光之后的所述较高单元的顶部下方。
根据一些实施例，其中在所述化学机械抛光之后所述外围区域中的所述第一介电层与所述第二介电层的组合厚度小于或等于所述化学机械抛光之后的所述较矮单元的高度。
根据一些实施例，所述的方法，还包括在由所述化学机械抛光留下的所述表面之上沉积刻蚀停止层。
根据一些实施例，所述的方法，还包括：从所述外围区域移除所述第一介电层、所述第二介电层及所述刻蚀停止层；在所述存储区域及所述外围区域中的所述刻蚀停止层之上沉积层间介电质，其中所述从所述外围区域移除所述第一介电层、所述第二介电层及所述刻蚀停止层导致所述存储区域与所述外围区域之间的所述层间介电层的高度变化；及进行磨光以消除所述高度变化。
根据一些实施例，其中所述化学机械抛光包括用包含二氧化铈的浆料抛光。
根据一些实施例，所述的方法，还包括：在所述第二介电层之上沉积旋涂涂层；及在所述化学机械抛光之前，实施刻蚀工艺，所述刻蚀工艺使所述旋涂涂层凹进且从所述电阻切换随机存取存储器单元之上移除所述第二介电层。
以上概述了若干实施例的特征，以使所属领域中的技术人员可更好地理解本教示内容的各个方面。所属领域中的技术人员应知，其可容易地使用本教示内容作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的和/或实现与本文中所介绍的实施例相同的优点。所属领域中的技术人员还应认识到，这些等效构造并不背离本教示内容的精神及范围，而且他们可在不背离本教示内容的精神及范围的条件下对其作出各种改变、代替及变更。

Claims (10)

1.一种集成电路装置，其特征在于，包括：
衬底；
金属内连结构，形成在所述衬底之上；
多个电阻切换随机存取存储器单元，形成在所述金属内连结构内，所述多个电阻切换随机存取存储器单元中的每一电阻切换随机存取存储器单元包括底部电极、顶部电极以及位于所述底部电极与所述顶部电极之间的电阻切换结构；以及
通孔，将所述顶部电极连接到所述金属内连结构，其中所述通孔穿过低介电常数介电层；
其中所述多个电阻切换随机存取存储器单元包括较小单元及较大单元；
所述较小单元在高度上比所述较大单元短；且
将所述顶部电极与所述低介电常数介电层分开的任何介电层在所述较大单元及所述较小单元之上具有相等的厚度。
2.根据权利要求1所述的集成电路装置，其特征在于，刻蚀停止层将所述顶部电极与所述低介电常数介电层分开。
3.一种集成电路装置，其特征在于，包括：
衬底；
金属内连结构，形成在所述衬底之上；
多个电阻切换随机存取存储器单元，形成在所述金属内连结构内，所述多个电阻切换随机存取存储器单元中的每一电阻切换随机存取存储器单元包括底部电极、顶部电极以及位于所述底部电极与所述顶部电极之间的电阻切换结构；以及
通孔，将所述顶部电极连接到所述金属内连结构，其中所述通孔穿过低介电常数介电层及刻蚀停止层；
其中所述多个电阻切换随机存取存储器单元包括较小单元及较大单元；
所述刻蚀停止层位于所述低介电常数介电层与所述电阻切换随机存取存储器单元之间；
所述较小单元的高度低于所述较大单元；且
对于所述多个电阻切换随机存取存储器单元中的每一者，所述刻蚀停止层横向延伸远离所述电阻切换随机存取存储器单元，包括与所述电阻切换随机存取存储器单元相关联的任何侧壁间隔件。
4.根据权利要求3所述的集成电路装置，其特征在于，所述刻蚀停止层在所述较大单元的阵列中的所述电阻切换随机存取存储器单元之间的所述较小单元的高度处变平。
5.一种制造集成电路装置的方法，其特征在于，包括：
在包括存储区域及外围区域的半导体衬底之上形成金属内连层；
在所述存储区域中的所述金属内连层之上形成电阻切换随机存取存储器单元，其中所述电阻切换随机存取存储器单元包括较高单元及较矮单元；
在所述电阻切换随机存取存储器单元之上沉积第一介电层；
在所述第一介电层之上沉积第二介电层；及
进行化学机械抛光以在所述电阻切换随机存取存储器单元之间的区域中留下包括所述较高单元的顶部电极、所述较矮单元的顶部电极及所述第二介电层的表面；
其中所述化学机械抛光使所述较高单元高于所述较矮单元。
6.根据权利要求5所述的方法，其特征在于，所述化学机械抛光停止在所述外围区域中的所述第二介电层上。
7.根据权利要求5所述的方法，其特征在于，在所述化学机械抛光之前所述外围区域中的所述第二介电层的顶部位于所述化学机械抛光之后的所述较高单元的顶部下方。
8.根据权利要求5所述的方法，其特征在于，在所述化学机械抛光之后所述外围区域中的所述第一介电层与所述第二介电层的组合厚度小于或等于所述化学机械抛光之后的所述较矮单元的高度。
9.根据权利要求5所述的方法，其特征在于，还包括在由所述化学机械抛光留下的所述表面之上沉积刻蚀停止层。
10.根据权利要求5所述的方法，其特征在于，还包括：
在所述第二介电层之上沉积旋涂涂层；及
在所述化学机械抛光之前，实施刻蚀工艺，所述刻蚀工艺使所述旋涂涂层凹进且从所述电阻切换随机存取存储器单元之上移除所述第二介电层。
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