KR102623754B1 - 자기 터널 접합 디바이스 및 방법 - Google Patents

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Abstract

실시예에서, 디바이스는: 행들 및 열들로 배열된 자기 저항 랜덤 액세스 메모리(MRAM, magnetoresistive random access memory) 셀들을 포함하는 MRAM 어레이를 포함하며, 열들 중 제1 열은: 제1 열을 따라 배열되는 제1 하부 전극들; 제1 하부 전극들 위의 제1 자기 터널 접합(MTJ, magnetic tunnel junction) 스택들; 제1 MTJ 스택들 각각 위의 제1 공유 전극; 제1 열을 따라 배열되는 제2 하부 전극들; 제2 하부 전극들 위의 제2 MTJ 스택들; 제2 MTJ 스택들 각각 위의 제2 공유 전극; 및 제1 공유 전극 및 제2 공유 전극에 전기적으로 연결되는 비트 라인을 포함한다.

Description

자기 터널 접합 디바이스 및 방법{MAGNETIC TUNNEL JUNCTION DEVICE AND METHOD}
반도체 메모리들은 예를 들어 라디오들, 텔레비전들, 휴대 전화들, 및 개인용 컴퓨팅 디바이스들을 포함한 전자 애플리케이션들을 위한 집적 회로들에 사용된다. 하나의 타입의 반도체 메모리는 자기 저항 랜덤 액세스 메모리(MRAM, magnetoresistive random access memory)이며, 이는 반도체 기술과 자성 재료들 및 디바이스들을 결합한 스핀 전자장치를 포함한다. 자기 모멘트를 통해 전자들의 스핀은 비트 값들을 나타내는데 사용된다. MRAM 셀은 통상적으로 얇은 절연체로 분리된 2 개의 강자석들을 포함하는 자기 터널 접합(MTJ, magnetic tunnel junction) 스택을 포함한다.
본 개시물의 양상들은 첨부 도면들과 함께 판독될 때 아래의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았다는 것을 알아야 한다. 실제로, 다양한 피처들의 치수들은 논의의 명료성을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 몇몇 실시예들에 따른 MRAM 디바이스의 단면도이다.
도 2는 몇몇 실시예들에 따른 MRAM 디바이스의 블록도이다.
도 3 내지 도 23은 몇몇 실시예들에 따른, MRAM 디바이스용 상호연결 구조물의 제조에 있어서의 중간 단계들의 다양한 도면들이다.
도 24 및 도 25는 몇몇 실시예들에 따른 MRAM 디바이스의 다양한 도면들이다.
도 26 내지 도 40은 몇몇 실시예들에 따른, MRAM 디바이스용 상호연결 구조물의 제조에 있어서의 중간 단계들의 단면도들이다.
도 41은 몇몇 다른 실시예들에 따른 MRAM 디바이스의 단면도이다.
도 42는 몇몇 다른 실시예들에 따른 MRAM 디바이스의 단면도이다.
아래의 개시내용은 발명의 상이한 피처들을 구현하기 위한 많은 상이한 실시예들 또는 예시들을 제공한다. 본 개시내용을 단순화하기 위해 컴포넌트들 및 배열들의 특정 예시들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 한정하는 것으로 의도된 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처 상의 또는 제2 피처 위의 제1 피처의 형성은 제1 피처 및 제2 피처가 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제1 피처 및 제2 피처가 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 피처와 제2 피처 사이에서 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시물은 상이한 예들에서 도면 번호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이지, 그러한 반복 그 자체가 개시된 다양한 실시예들 및/또는 구성 사이의 관계를 설명하는 것은 아니다.
또한, "밑에", "아래에", "하부에", "위에", "상부에" 등과 같은 공간적으로 상대적인 용어들은 도면들에 예시되는 다른 엘리먼트(들) 또는 피처(들)에 대한 하나의 엘리먼트 또는 피처의 관계를 설명하기 위하여 설명의 용이성을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 배향에 부가하여 사용시 또는 동작시 디바이스의 상이한 배향들을 포함하도록 의도된다. 장치는 다른 방식으로 배향될 수 있거나(90도 또는 다른 배향으로 회전될 수 있음), 본 명세서에서 사용된 공간적으로 상대적인 디스크립터는 그에 따라 유사하게 해석될 수 있다.
몇몇 실시예들에 따르면, MRAM 어레이는 상호연결 구조물로 형성되며, MRAM 어레이는 MRAM 어레이의 MTJ 스택들을 위한 공유 전극들을 포함한다. 구체적으로, 전극들은 MRAM 어레이의 열들을 따라 다수의 MTJ 스택들에 의해 공유되며, 동일한 비트 라인에 전기적으로 연결된다. MTJ 스택들을 위한 공유 전극들을 형성하는 것은 MTJ 스택들에 대한 접촉 저항을 줄이는데 도움이 되며, 위에 놓인 금속화 층들의 후속 형성 동안 MTJ 스택들에 대한 손상의 위험을 줄일 수 있다. 몇몇 다른 실시예들에 따르면, 유전체 보호 구조물들은 위에 놓인 금속화 층들의 형성 전에 MRAM 셀들 주위에 형성된다. 보호 구조물들은 위에 놓인 금속화 층들의 후속 형성 동안 MTJ 스택들의 에칭을 방지한다. 공유 전극들 및/또는 보호 구조물들을 형성함으로써, 특히 MRAM 어레이가 상호연결 구조물의 더 높은 레벨에 형성될 때, MRAM 셀들에 대한 손상이 프로세싱 동안 방지될 수 있다.
도 1은 몇몇 실시예들에 따른 MRAM 디바이스(50)의 블록도이다. MRAM 디바이스들(50)은 MRAM 어레이(52), 행 디코더(54) 및 열 디코더(56)를 포함한다. MRAM 어레이(52)는 행들 및 열들로 배열된 MRAM 셀들(58)을 포함한다. 행 디코더(54)는 예를 들어 정적 CMOS 디코더, 의사(pseudo)-NMOS 디코더 등일 수 있다. 동작 동안에, 행 디코더(54)는 행에 대한 각각의 워드 라인(WL, word line)을 활성화함으로써 MRAM 어레이(52)의 행에서 원하는 MRAM 셀(58)을 선택한다. 열 디코더(56)는 예를 들어 정적 CMOS 디코더, 의사-NMOS 디코더 등일 수 있고, 기록기 드라이버들, 감지 증폭기들, 이들의 조합들 등을 포함할 수 있다. 동작 동안에, 열 디코더(56)는 선택된 행의 MRAM 어레이(52)의 열들로부터 원하는 MRAM 셀(58)에 대한 비트 라인(BL, bit line)들을 선택하고, 비트 라인(BL)들을 사용하여 선택된 MRAM 셀(58)로부터 데이터를 판독하거나 선택된 MRAM 셀(58)에 데이터를 기록한다.
도 2는 몇몇의 실시예들에 따른 MRAM 디바이스(50)의 단면도이다. 도 2는 단순화된 도면이며, 예시의 명료성을 위해 일부 피처들(하기에 논의됨)은 생략된다. MRAM 디바이스(50)는 로직 영역(50L) 및 메모리 영역(50M)을 포함한다. 메모리 영역(50M)에는 메모리 디바이스들(예를 들어, MRAM들)이 형성되고, 로직 영역(50L)에는 로직 디바이스들(예를 들어, 로직 회로들)이 형성된다. 예를 들어, MRAM 어레이(52)(도 1 참조)는 메모리 영역(50M)에 형성될 수 있고, 행 디코더(54) 및 열 디코더(56)(도 1 참조)는 로직 영역(50L)에 형성될 수 있다. 로직 영역(50L)은 MRAM 디바이스(50)의 대부분의 영역을 차지할 수 있다. 예를 들어, 로직 영역(50L)은 MRAM 디바이스(50)의 면적의 95 % 내지 99 %를 차지할 수 있고, 메모리 영역(50M)은 MRAM 디바이스(50)의 나머지 영역을 차지할 수 있다. 메모리 영역(50M)이 로직 영역(50L)의 에지에 배치될 수 있거나, 또는 로직 영역(50L)이 메모리 영역(50M)을 둘러쌀 수 있다.
로직 영역(50L) 및 메모리 영역(50M)은 동일한 반도체 기판(60) 위에 형성된다. 반도체 기판(60)은 도핑 또는 비도핑된 실리콘, 또는 SOI(semiconductor-on-insulator) 기판의 활성층일 수 있다. 반도체 기판(60)은 게르마늄; 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 갈륨 질화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함한 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및 GaInAsP를 포함한 합금 반도체; 또는 이들의 조합들과 같은 다른 반도체 재료들을 포함할 수 있다. 다층 기판 또는 그래디언트 기판과 같은 다른 기판들이 또한 사용될 수 있다.
디바이스들(62)은 반도체 기판(60)의 활성 표면에 형성된다. 디바이스들(62)은 능동 디바이스들 또는 수동 디바이스들일 수 있다. 예를 들어, 전기 컴포넌트들은 임의의 적합한 형성 방법에 의해 형성된 트랜지스터들, 다이오드들, 커패시터들, 레지스터들 등일 수 있다. 디바이스들(62)은 상호연결되어 MRAM 디바이스(50)의 메모리 디바이스들 및 로직 디바이스들을 형성한다. 예를 들어, 디바이스들(62) 중 일부는 액세스 트랜지스터들일 수 있다.
하나 이상의 층간 유전체(ILD, inter-layer dielectric)층(들)(64)이 반도체 기판(60) 상에 형성되고, 콘택 플러그들(66)과 같은 전기 도전성 피처들이 디바이스들(62)에 전기적으로 연결되어 형성된다. ILD 층(들)(104)은 임의의 적합한 유전체 재료, 예를 들어 실리콘 질화물과 같은 질화물; 실리콘 산화물, 포스포실리케이트 유리(PSG, phosphosilicate glass), 보로실리케이트 유리(BSG, borosilicate glass), 붕소 도핑된 포스포실리케이트 유리(BPSG, boron-doped phosphosilicate glass) 등과 같은 산화물; 등으로 형성될 수 있다. ILD 층(들)(104)은 스핀 코팅, 물리 기상 증착(PVD, physical vapor deposition), 화학 기상 증착(CVD, chemical vapor deposition), 등 또는 이들의 조합과 같은 임의의 수용가능한 성막 프로세스에 의해 형성될 수 있다. ILD 층(들)의 전기 도전성 피처들은 성막, 다마신(예를 들어, 단일 다마신, 이중 다마신 등) 등, 도는 이들의 조합들과 같은 임의의 적합한 프로세스를 통해 형성될 수 있다.
상호연결 구조물(68)은 반도체 기판(60) 위에 형성된다. 상호연결 구조물(68)은 로직 영역(50L) 및 메모리 영역(50M) 각각에 집적 회로들을 형성하기 위해 디바이스들(62)을 상호연결한다. 상호연결속 구조물(68)은 다수의 금속화 층들(M1-M6)을 포함한다. 6 개의 금속화 층들이 예시되었지만, 더 많거나 더 적은 금속화 층들이 포함될 수 있음을 이해해야 한다. 금속화 층(들M1-M6) 각각은 유전체 층들에 금속화 패턴들을 포함한다. 금속화 패턴들은 반도체 기판(60)의 디바이스들(62)에 전기적으로 커플링되고, 각각 하나 이상의 금속 간 유전체(IMD) 층에 형성된 금속 라인들(L1-L6) 및 금속 비아들(V1-V6)을 포함한다. 상호연결 구조물(68)은 단일 다마신 프로세스, 듀얼 다마신 프로세스 등과 같은 다마신 프로세스에 의해 형성될 수 있다. 몇몇 실시예들에서, 콘택 플러그들(66)은 또한 금속 비아들(V1)의 가장 낮은 층의 부분과 같은 금속화 패턴들의 부분이다. 도 2는 또한 아래에서 더 설명될 일부 참조 번호들로 라벨 붙여진다.
MRAM 셀들(58)은 상호연결 구조물(68)에 형성된다. MRAM 셀들(58)은 임의의 금속화 층들(M1-M6)에 형성될 수 있으며, 중간 금속화 층(M5)에 형성되는 것으로 예시된다. 각각의 MRAM 셀(58)은 도전성 비아(72), 도전성 비아(72) 상의 하부 전극(74), 하부 전극(74) 상의 MTJ 스택(76), 및 MTJ 스택(76) 상의 상부 전극(78)을 포함한다. 추가적인 IMD 층(80)은 MRAM 셀들(58) 주위에 형성될 수 있으며, 도전성 비아(72)는 IMD 층(80)을 통해 연장된다. 스페이서들(82)은 또한 MRAM 셀들(58) 주위에 형성될 수 있다. IMD 층(80) 및/또는 스페이서들(82)은 MRAM 셀들(58)의 컴포넌트들을 둘러싸고 보호한다. MTJ 스택(76)의 저항은 프로그래밍 가능하며, 로직 "1"과 같은 값을 나타낼 수 있는 높은 저항(Rap)과 로직 "0"과 같은 값을 나타낼 수 있는 낮은 저항(Rp) 사이에서 변경될 수 있다. 이로써, 대응 액세스 트랜지스터로 MTJ 스택(76)의 저항을 프로그래밍함으로써 값이 MRAM 셀(58)에 기록될 수 있고, 이 값은 액세스 트랜지스터로 MTJ 스택(76)의 저항을 측정함으로써 MRAM 셀(58)로부터 판독될 수 있다.
MRAM 셀들(58)은 디바이스들(62)에 전기적으로 연결된다. 도전성 비아(72)는 예시된 예에서 아래 놓인 금속화 패턴에, 예컨대 금속 라인들(L4)에 물리적 및 전기적으로 커플링된다. 상부 전극(78)은 예시된 예에서 위에 놓인 금속화 패턴에, 예컨대 금속 비아들(V6)에 물리적 및 전기적으로 커플링된다. MRAM 셀들(58)은 메모리의 행들 및 열들을 갖는 MRAM 어레이로 배열된다. 금속화 패턴들은 MRAM 어레이용 액세스 라인들(예를 들어, 워드 라인들 및 비트 라인들)을 포함한다. 예를 들어, 아래 놓인 금속화 패턴들은 MRAM 어레이의 행들을 따라 배치된 워드 라인들을 포함할 수 있고, 위에 놓인 금속화 패턴들은 MRAM 어레이의 열들을 따라 배치된 비트 라인들을 포함할 수 있다.
도 3 내지 도 23은 몇몇 실시예들에 따른, MRAM 디바이스(50)용 상호연결 구조물의 제조에 있어서의 중간 단계들의 다양한 도면들이다. 상호연결 구조물은 메모리 셀들의 MRAM 어레이를 포함한다. 아래에서 추가로 논의되는 바와 같이, MRAM 어레이의 열들을 따른 메모리 셀들의 그룹들은 전극들을 공유하며, 이는 메모리 셀들에 대한 접촉 저항이 감소되도록 한다.
도 3에서, 상호연결 구조물의 금속화 층(예를 들어, M4, 도 2 참조)이 형성된다. 금속화 층은 IMD 층(102) 및 도전성 피처들(104)(금속 라인(L4)에 대응할 수 있음, 도 2 참조)을 포함한다. IMD 층(102)은 ILD 층(들)(64) 위에 형성된다. IMD 층(102)은 임의의 적합한 유전체 재료, 예를 들어 실리콘 질화물과 같은 질화물; 실리콘 산화물, 포스포실리케이트 유리(PSG, phosphosilicate glass), 보로실리케이트 유리(BSG, borosilicate glass), 붕소 도핑된 포스포실리케이트 유리(BPSG, boron-doped phosphosilicate glass) 등과 같은 산화물; 등으로 형성될 수 있다. IMD 층(102)은 스핀 코팅, 물리 기상 증착(PVD, physical vapor deposition), 화학 기상 증착(CVD, chemical vapor deposition), 등 또는 이들의 조합과 같은 임의의 수용가능한 성막 프로세스에 의해 형성될 수 있다. IMD 층(102)은 3.0보다 작은 k 값을 갖는 로우-k 유전체 재료로 형성된 층일 수 있다. IMD 층(102)은 2.5보다 작은 k 값을 갖는 ELK(Extra-low-k) 유전체 재료로 형성된 층일 수 있다.
도전성 피처들(104)은 IMD 층(102)에 형성되고, 디바이스들(62)에 전기적으로 연결된다. 몇몇 실시예들에 따르면, 도전성 피처들(104)은 확산 배리어 층들 및 도전성 배리어 층들(114) 위의 도전성 재료를 포함한다. 예를 들어 에칭 프로세스를 사용하여 IMD 층(102)에 개구들이 형성된다. 개구들은 아래 놓인 금속 비아들과 같은 아래 놓인 도전성 피처들을 노출시킨다. 확산 배리어 층들은 TaN, Ta, TiN, Ti, CoW 등과 같은 재료를 포함할 수 있으며, 원자 층 증착(ALD, Atomic Layer Deposition) 등과 같은 성막 프로세스에 의하여 개구들에 형성될 수 있다. 도전성 재료는 구리, 알루미늄, 텅스텐, 은, 이들의 조합들 등을 포함할 수 있으며, 전기 화학 도금 프로세스, CVD, ALD, PVD 등, 또는 이들의 조합에 의하여 개구들 내에 확산 배리어 층들 위에 형성될 수 있다. 실시예에서, 도전성 재료는 구리이고, 확산 배리어 층들은 구리가 IMD 층(102)으로 확산되는 것을 방지하는 얇은 배리어 층들이다. 확산 배리어 층들 및 도전성 재료의 형성 후, 과잉 확산 배리어 층들 및 도전성 재료는 예를 들어 화학 기계적 연마(CMP, chemical mechanical polish) 프로세스와 같은 평탄화 프로세스에 의해 제거될 수 있다. 몇몇 실시예들에서, 도전성 피처들(104)은 금속 라인들이다.
하나 이상의 에칭 스탑 층(들)(106)은 도전성 피처들(104) 및 IMD 층(102) 상에 형성된다. 에칭 스탑 층(들)(106)은 알루미늄 질화물, 알루미늄 산화물, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물, 이들의 조합 등과 같은 유전체 재료로 형성될 수 있다. 에칭 스탑 층(들)(106)은 화학 기상 증착(CVD), 물리 기상 증착(PVD), ALD, 스핀-온-유전체 프로세스 등, 또는 이들의 조합에 의해 형성될 수 있다. 에칭 스탑 층(들)(106)은 또한 복수의 유전체 층들로 형성된 복합 층일 수 있다. 이 실시예에서, 에칭 스탑 층(들)(106)은 제1 에칭 스탑 층(106A) 및 제1 에칭 스탑 층(106A) 위에 제2 에칭 스탑 층(106B)을 포함한다. 제1 에칭 스탑 층(106A)은 실리콘 탄화물과 같은 제1 유전체 재료로 형성될 수 있고, 제2 에칭 스탑 층(106B)은 알루미늄 산화물과 같은 제2 유전체 재료로 형성될 수 있다. 실리콘 탄화물 층은 알루미늄 산화물 층과 IMD 층(102) 사이에 접착성을 향상시키기 위한 글루 층으로서 사용된다. 에칭 스탑 층(들)((106)은 약 30 Å 내지 약 150 Å 범위의 조합된 두께로 형성될 수 있다.
IMD 층(108)은 에칭 스탑 층(들)(106) 상에 형성된다. 몇몇 실시예들에서, IMD 층(108)은 테트라에틸 오르토실리케이트(TEOS, tetraethyl orthosilicate) 산화물(예를 들어, 예컨대 TEOS를 전구체로 사용하는 화학 기상 증착(CVD) 방법을 사용하여 성막된 실리콘 산화물)로 형성된다. 몇몇 실시예들에서, IMD 층(108)은 PSG, BSG, BPSG, 도핑되지 않은 실리케이트 유리(USG, undoped silicate glass), 플루오로실리케이트 유리(FSG, fluorosilicate glass), SiOCH, 유동성 산화물, 다공성 산화물 등, 또는 이들의 조합을 사용하여 형성될 수 있다. IMD 층(108)은 또한 예를 들어, 3.0보다 작은 k 값을 갖는 로우-k 유전체 재료로 형성될 수 있다. IMD 층(108)은 약 350 Å 내지 약 550 Å 범위의 두께로 형성될 수 있다.
도전성 비아들(110)은 IMD 층(108) 및 에칭 스탑 층(들)(106)을 통해 연장되어 형성된다. 도전성 비아들(110)은 또한 하부 비아들로 지칭될 수 있다. 몇몇 실시예들에서, 도전성 비아들(110)은 도전성 영역들(112) 및 도전성 영역들(112)의 측벽들 및 바부면들을 라이닝하는 도전성 배리어 층들(114)을 포함한다. 도전성 배리어 층들(114)은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 코발트, 이들의 조합 등으로 형성될 수 있다. 도전성 영역들(112)은 구리, 알루미늄, 텅스텐, 코발트, 이들의 합금 등과 같은 금속들로 형성될 수 있다. 도전성 비아들(110)의 형성은 비아 개구들을 형성하기 위해 IMD 층(108) 및 에칭 스탑 층(들)(106)을 에칭하는 단계, 비아 개구들로 연장되는 블랭킷 도전성 배리어 층을 형성하는 단계, 블랭킷 도전성 배리어 층 위에 금속성 재료를 성막하는 단계, 및 CMP 프로세스 또는 기계적 연삭 프로세스와 같은 평탄화 프로세스를 수행하는 단계를 포함하여, 블랭킷 도전성 배리어 층 및 금속성 재료의 초과 부분들을 제거할 수 있다.
하나 이상의 하부 전극 층(들)(116)은 도전성 비아들(110) 및 IMD 층(108) 상에 형성된다. 몇몇 실시예들에서, 하부 전극 층(들)(116)은 블랭킷 층들로서 형성되고, CVD, 물리 기상 증착(PVD), 전기-화학적 도금(ECP, electro-chemical plating), 무전해 도금 등을 사용하여 형성될 수 있다. 하부 전극 층(들)(116)은 Cu, Al, Ti, Ta, W, Pt, Ni, Cr, Ru, TiN, TaN, 이들의 조합들, 이들의 다층들 등과 같은 도전성 재료들로 형성될 수 있다. 예를 들어, 하부 전극 층(들)(116)은 제1 하부 전극 층(116A) 및 제1 하부 전극 층(116A) 위에 제2 하부 전극 층(116B)을 포함할 수 있다. 제1 하부 전극 층(116A)은 TaN과 같은 제1 도전성 재료로 형성될 수 있고, 제2 하부 전극 층(116B)은 TiN과 같은 제2 도전성 재료로 형성될 수 있다. 하부 전극 층(들)((116)은 약 20 Å 내지 약 150 Å 범위의 조합된 두께로 형성될 수 있다.
도 4에서, MTJ 필름 스택(118)은 하부 전극 층(들)(116) 상에 형성된다. MTJ 필름 스택(118)은 반 강자성 층(118A), 반 강자성 층(118A) 위의 피닝된(pinned) 층(118B), 피닝된 층(118B) 위의 터널 배리어 층(118C), 터널 배리어 층(118C) 위의 자유 층(118D)을 포함하는 다층이다. MTJ 필름 스택(118)은 약 200 Å 내지 약 400 Å 범위의 전체 두께를 갖는다. MTJ 필름 스택(118)의 각각의 층은 CVD, PVD, ALD, 이들의 조합 등과 같은 하나 이상의 성막 방법을 사용하여 성막될 수 있다.
반 강자성 층(118A)은 망간(Mn)과 백금(Pt), 이리듐(Ir), 로듐(Rh), 니켈(Ni), 팔라듐(Pd), 철(Fe), 오스뮴(Os) 등과 같은 하나 이상의 다른 금속(들)을 포함하는 금속 합금으로 형성될 수 있다. 예를 들어, 반 강자성 층(118A)은 PtMn, IrMn, RhMn, NiMn, PdPtMn, FeMn, OsMn 등으로 형성될 수 있다. 반 강자성 층(118A)은 약 50 Å 내지 약 200 Å 범위의 두께를 가질 수 있다.
피닝된 층(118B)은 코발트 철(CoFe), 코발트 철 붕소(CoFeB), 이들의 조합 등과 같은, 자유 층(118D)보다 보자력 필드(coercivity field)가 더 큰 강자성 재료로 형성될 수 있다. 피닝된 층(118B)은 약 50 Å 내지 약 100 Å 범위의 두께를 가질 수 있다. 몇몇 실시예들에서, 피닝된 층(118B)은 합성 강자성(SFM, synthetic ferromagnetic) 구조물을 가지며, 여기서 자성 층들 사이의 커플링은 강자성 커플링이다. 피닝된 층(118B)은 또한 복수의 비 자성 스페이서 층들에 의해 분리된 복수의 자성 금속 층들을 포함하는 합성 반 강자성(SAF, synthetic antiferromagnetic) 구조물을 채택할 수 있다. 자성 금속 층들은 Co, Fe, Ni 등으로 형성될 수 있다. 비 자성 스페이서 층들은 Cu, Ru, Ir, Pt, W, Ta, Mg 등으로 형성될 수 있다. 예를 들어, 피닝된 층(118B)은 Co 층 및 Co 층 위에 반복된 (Pt/Co)x 층들을 가질 수 있으며, x는 20과 같이 1보다 크거나 같은 임의의 정수일 수 있는 반복 수를 나타낸다.
터널 배리어 층(118C)은 MgO, AlO, AlN, 이들의 조합 등과 같은 유전체 재료로 형성될 수 있다. 터널 배리어 층(118C)은 약 0.5 nm 내지 약 3 nm 범위의 두께를 가질 수 있다. 터널 배리어 층(118C)은 MTJ 필름 스택(118)의 다른 층들보다 더 두껍다.
자유 층(118D)은 CoFe, NiFe, CoFeB, CoFeBW, 이들의 조합 등과 같은 강자성 재료로 형성될 수 있다. 자유 층(118D)은 또한 SAF 구조물과 유사한 합성 강자성 구조물을 채택할 수 있으며, 비 자성 스페이서 층들의 두께는 분리된 자성 금속들 사이의 강자성 커플링을 달성하기 위해 조정되는데, 예를 들어, 자기 모멘트가 동일한 방향으로 커플링되게 한다. 자유 층(118D)의 자기 모멘트는 프로그래밍 가능하고, 결과적인 MTJ 스택들의 저항은 그에 따라 프로그래밍 가능하다. 구체적으로, 결과적인 MTJ 스택들의 저항들은 자유 층(118D)의 프로그래밍된 자기 모멘트에 기초하여 높은 저항(Rap)과 낮은 저항(Rp) 사이에서 변경될 수 있다. 따라서 결과적인 MTJ 스택들은 프로그래밍 가능 저항성 엘리먼트들 또는 프로그래밍 가능 레지스터들로도 또한 지칭될 수 있다. 터널 배리어 층(118C)의 두께는 결과적인 MTJ 스택들의 Rap 및 Rp에 기여한다.
MTJ 필름 스택(118)의 재료들 및 구조는 또한 본 개시물의 범위 내에 있는 많은 변형들을 가질 수 있다는 것을 이해해야 한다. 예를 들어, 층들(118A, 118B, 118C 및 118D)은 위에서 설명된 것과 반대의 순서로 형성될 수 있다. 따라서, 자유 층(118D)은 MTJ 필름 스택(118)의 하부 층일 수 있고, 반 강자성 층(118A)은 MTJ 필름 스택(118)의 상부 층일 수 있다.
MTJ 필름 스택(118) 상에 상부 전극 층(120)이 형성된다. 몇몇 실시예들에서, 상부 전극 층(120)은 블랭킷 층들로서 형성되고, CVD, PVD, ECP, 무전해 도금 등을 사용하여 형성될 수 있다. 상부 전극 층(120)의 재료는 티타늄, 탄탈륨, 텅스텐, 알루미늄, 구리, 이들의 합금 등과 같은 금속들을 포함할 수 있다. 예를 들어, 상부 전극 층(120)은 TiN, Ta, TaN, Ti, Ru, W, WC, Ru 또는 이들의 다층 등으로 형성될 수 있다. 몇몇 실시예들에서, 상부 전극 층(120)은 티타늄 질화물로 형성된다. 몇몇 실시예들에서, 상부 전극 층(120)은 약 400 Å 내지 약 1500 Å 범위의 두께를 갖는다. 몇몇 실시예들에서, 상부 전극 층(120)의 두께는 하부 전극 층(들)(116)의 결합된 두께보다 크다. 상부 전극 층(120)은 MTJ 필름 스택(118)의 후속 패터닝에서 하드 마스크로서 사용된다.
도 5에서, 하나 이상의 마스크가 상부 전극 층(120) 위에 형성된다. 마스크들은 다양한 층들을 동시에 패터닝하고 MRAM 셀들을 형성하는데 사용될 것이다. 몇몇 실시예들에서, 하나 이상의 마스크는 하나 이상의 하드 마스크, 3-층 마스크, 이들의 조합 등을 포함할 수 있다. 예를 들어, 하드 마스크 층(126)은 상부 전극 층(120) 위에 형성될 수 있고, 감광성 마스크(128)가 하드 마스크 층(126) 위에 형성될 수 있다. 몇몇 실시예들에서, 하드 마스크 층(126)은 티타늄 산화물, 실리콘 산화물, 이들의 조합 등으로 형성된다. 포토레지스트 마스크(128)는 단일 층 포토레지스트, 2-층 포토레지스트, 3-층 포토레지스트 등과 같은 포토레지스트일 수 있다. 감광성 마스크(128)는 메모리 영역(50M)에 형성되며, 감광성 마스크(128)의 패턴은 후속하여 형성된 MRAM 셀의 패턴에 대응한다.
도 6에서, 감광성 마스크(128)는 하드 마스크 층(126)을 에칭하고 패터닝하기 위한 에칭 마스크로서 사용된다. 패터닝된 하드 마스크 층(126)은 그 후 상부 전극 층(120), MTJ 필름 스택(118) 및 하부 전극 층(들)(116)을 에칭하고 패터닝하기 위한 에칭 마스크로서 사용된다. 패터닝은 하나 이상의 에칭 프로세스를 포함할 수 있고, IMD 층(108)에 리세스(130)를 형성할 수 있다. 에칭 방법은 이온 빔 에칭(IBE, ion beam etching)과 같은 플라즈마 에칭 방법을 포함할 수 있다. IBE는 높은 수준의 정밀도(예를 들어, 높은 이방성)를 제공하며, 이는 결과적인 MRAM 셀들의 프로파일을 제어하는 것을 도울 수 있다. 에칭은 글로우 방전 플라즈마(GDP, glow discharge plasma), 용량 결합 플라즈마(CCP, capacitive coupled plasma), 유도 결합 플라즈마(ICP, inductively coupled plasma) 등을 사용하여 구현될 수 있다. 감광성 마스크(128) 및 하드 마스크 층(126)은 에칭 프로세스에서 소모될 수 있거나, 또는 에칭 프로세스 후에 제거될 수 있다.
에칭 프로세스는 함께 MRAM 셀들(58)을 형성하는 하부 전극들(132), MTJ 스택들(134) 및 상부 전극들(136)을 형성한다. 각각의 MRAM 셀(58)은 하부 전극(132), MTJ 스택(134), 및 상부 전극(136)을 포함한다. 하부 전극들(132)은 하부 전극 층(들)(116)의 나머지 부분들을 포함한다. MTJ 스택들(134)은 MTJ 필름 스택(118)의 나머지 부분들을 포함한다. 상부 전극들(136)은 하부 전극 층(120)의 나머지 부분들을 포함한다. 몇몇 실시예들에서, 에칭 프로세스는 IMD 층(108) 및 도전성 비아들(110)을 부분적으로 에칭한다. 이러한 실시예들에서, IMD 층(108)의 나머지 부분들은 경사진 측벽들을 갖고, 예시된 단면에서 사다리꼴 형상을 갖는다. 에칭 프로세스 후, 로직 영역(50L)에서 IMD 층(108)의 나머지 부분들은 약 30 Å 내지 약 300 Å 범위의 두께를 가질 수 있다. MTJ 스택들(134) 및 바닥 전극들(132)은 또한 경사진 측벽들을 갖고, 예시된 단면에서 사다리꼴 형상을 갖는다.
도 7에서, 스페이서들(140)은 MRAM 셀들(58)의 측벽들 상에 형성된다. 스페이서들(140)은 MRAM 셀들(58)의 컴포넌트들을 둘러싸고 보호한다. 스페이서들(140)은 산화물(예를 들어, 실리콘 산화물, 알루미늄 산화물 등), 질화물(예를 들어, 실리콘 질화물, 알루미늄 질화물 등), 탄화물(예를 들어, 실리콘 탄화물, 이들의 조합들(예를 들어, 실리콘 산질화물, 실리콘 탄질화물 등), 이들의 다층들 등으로 형성될 수 있다.
스페이서들(140)이 다층을 포함하는 실시예에서, 스페이서들(140)은 패시베이션 층들(142 및 144) 및 산화물 층(146)을 포함한다. 스페이서들(140)을 형성하기 위한 예로서, 패시베이션 층(142)은 MRAM 셀들(58) 위에 그리고 리세스들(130)에 블랭킷 형성될 수 있다(도 7 참조). 몇몇 실시예들에서, 패시베이션 층(142)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물, 실리콘 탄질화물, 이들의 조합 등을 포함할 수 있고, CVD, 플라즈마 강화 화학 기상 증착(PECVD, plasma-enhanced chemical vapor deposition), ALD, 플라즈마 강화 원자 층 증착(PEALD, Plasma-Enhanced Atomic Layer Deposition), PVD, 이들의 조합 등을 사용하여 형성될 수 있다. 몇몇 실시예들에서, 패시베이션 층(142)은 후속 프로세싱 동안 MRAM 셀들(58)로의 수분(예를 들어, H2O) 확산을 감소시키거나 방지할 수 있다. 패시베이션 층(142)은 그 후 패터닝되어, 상부 전극들(136)의 부분들을 노출시킨다. 몇몇 실시예들에서, 패터닝은 이방성 에칭 프로세스와 같은 건식 에칭 프로세스이다. 패터닝은 패시베이션 층(142)의 수평 부분들을 제거한다. 후속하여, 다른 패시베이션 층(144)은 패시베이션 층(142) 위에 형성된다. 몇몇 실시예들에서, 패시베이션 층(144)은 패시베이션 층(142)을 위한 후보 재료들 및 방법들 중 하나로 형성되지만, 패시베이션 층(142)과 다른 재료로 형성된다. 예를 들어, 패시베이션 층(142)은 산화물, 예를 들어 실리콘 산화물로 형성될 수 있고, 패시베이션 층(144)은 질화물, 예를 들어 실리콘 질화물로 형성될 수 있다. 산화물 층(146)은 그 후 패시베이션 층(144) 위에 형성된다. 몇몇 실시예들에서, 산화물 층(146)은 실리콘 산화물 등을 포함할 수 있고, CVD, PECVD, ALD, PEALD, 이들의 조합 등을 사용하여 형성될 수 있다. 후속하여, 하나 이상의 건식 에칭 프로세스가 수행되어 패시베이션 층(144) 및 산화물 층(146)을 에칭하고 상부 전극들(136)의 부분들을 노출시킨다. 몇몇 실시예들에서, 하나 이상의 건식 에칭 프로세스는 이방성 에칭 프로세스들이고, 산화물 층(146)의 수평 부분들을 제거한다. 패시베이션 층(142), 패시베이션 층(144), 및 산화물 층(146)의 나머지 부분들은 스페이서들(140)을 형성한다. 스페이서들(140)이 패터닝된 후, 로직 영역(50L)의 IMD 층(108)이 노출된다.
도 8에서, 에칭 스탑 층(148)은 스페이서들(140), 상부 전극들(136), 및 IMD 층(108)의 노출된 부분들 위에 형성된다. IMD 층(150)은 그 후 에칭 스탑 층(148) 상에 형성된다. 에칭 스탑 층(148)은 알루미늄 질화물, 알루미늄 산화물, 실리콘 탄화물, 실리콘 탄질화물, 이들의 조합, 이들의 다층들 등과 같은 유전체 재료로 형성될 수 있다. 몇몇 실시예들에서, IMD 층(150)은 IMD 층(108)과 유사한 재료들 및 방법들을 사용하여 형성된다. 몇몇 실시예들에서, 에칭 스탑 층(148)은 알루미늄 질화물로 형성되고, IMD 층(150)은 실리콘 산화물로 형성된다. 알루미늄 질화물 및 실리콘 산화물은 (하기에 추가로 논의되는) IMD 층(150)을 패터닝하는데 사용될 에칭 프로세스에 비해 높은 선택도를 갖는다. IMD 층(150)은 약 1200 Å 내지 약 1600 Å 범위의 두께로 형성된다. 패턴 로딩으로 인해, 메모리 영역(50M) 내의 IMD 층(150)의 부분들은 로직 영역(50L) 내의 IMD 층(150)의 부분들 위로 연장될 수 있다. IMD 층(150)은 로직 영역(50L)의 IMD 층(150)의 부분들이 MRAM 셀들(58)보다 더 두꺼운 두께를 갖기에 충분한 두께로 형성된다.
도 9에서, IMD 층(150)을 평탄화하기 위해 평탄화 프로세스가 수행된다. 평탄화 프로세스는 CMP 프로세스, 기계적 연삭 프로세스 등일 수 있다. MRAM 셀들(58)은 평탄화 프로세스 후에 매립된 채로 남아 있고, 로직 영역(50L) 및 메모리 영역(50M)의 IMD 층(150)의 부분들은 평탄화 프로세스 후에 평탄한 최상부면을 공유한다.
도 10에서, 하드 마스크(152)는 IMD 층(150)의 평탄한 최상부면 상에 형성된다. 하드 마스크(152)는 실리콘 산화물, 실리콘 질화물, 티타늄 산화물, BSG, BPSG, USG, FSG, SiOCH, 유동성 산화물, 다공성 산화물 등과 같은 유전체 재료; 티타늄, 탄탈륨, 텅스텐, 이들의 합금 등과 같은 도전성 재료; 그 다층; 등을 포함할 수 있다. 예를 들어, 하드 마스크(152)는 실리콘 탄화물 층과 실리콘 탄화물 층 상에 형성된 티타늄 질화물 층을 포함할 수 있으며, 티타늄 질화물 층은 약 200 Å 내지 약 400 Å 범위의 두께를 가지며, 실리콘 탄화물 층은 약 50 Å 내지 약 150 Å 범위의 두께를 갖는다. 실리콘 탄화물 층은 티타늄 질화물 층과 IMD 층(150) 사이에 접착성을 향상시키기 위한 글루 층으로서 사용된다. 하드 마스크(152)의 마스킹 재료가 형성된 후, 패터닝 프로세스가 수행되고, 마스킹 재료의 나머지 부분들은 하드 마스크(152)를 형성한다. 패터닝은 포토레지스트를 에칭 마스크로서 사용하는 이방성 에칭 프로세스와 같은 건식 에칭 프로세스일 수 있다. 포토레지스트는 단일 층 포토레지스트, 2-층 포토레지스트, 3-층 포토레지스트 등일 수 있다. 결과적인 하드 마스크(152)는 IMD 층(150)의 아래 놓인 부분들을 노출시키는 개구들(154)을 갖는다.
도 11은 하드 마스크(152)의 형성 후의 MRAM 디바이스(50)의 평면도이다. 아래에서 추가로 논의되는 바와 같이, 하드 마스크(152)는 IMD 층(150) 내의 개구들(156)(도 12 참조)을 패터닝하여 아래 놓인 MRAM 셀들(58)을 노출시키는데 사용될 것이다. 하드 마스크(152)의 개구들(154)은 각각 MRAM 어레이(52)의 열들을 따라 여러 MRAM 셀들(58) 위에 배치된다(도 1 참조). 이와 같이, IMD 층(150)에 후속하여 형성된 각각의 개구(156)(도 12 참조)는 결과적인 MRAM 어레이(52)의 열들을 따라 다수의 MRAM 셀들(58)을 노출시킬 것이다.
각각의 개구(154)는 메모리 영역(50M)에서 동일한 양의 MRAM 셀들(58)을 노출시키는데 사용될 것이다. 하드 마스크(152)의 개구들(154)은 균일한 치수들, 예를 들어 균일한 폭들(W1) 및 균일한 길이들(L1)을 갖는다. 개구들(154)의 폭들(W1)은 약 250 Å 내지 약 450 Å의 범위에 있을 수 있고, 상부 전극들(136)의 직경들과 같은, MRAM 셀들(58)의 직경(D1)보다 크다. 직경(D1)은 약 300 Å 내지 약 400 Å 범위일 수 있다. 길이들(L1)은 약 1400 Å 내지 약 50㎛의 범위일 수 있고, 여러 MRAM 셀들(58)에 걸쳐 있기에 충분히 크다. 예시된 실시예에서, 개구들(154)은 개구들(154)의 중앙 영역에서 MRAM 셀들(58)을 완전히 노출시키고, 개구들(154)의 단부 영역들에서 MRAM 셀들(58)을 부분적으로 노출시킨다. 구체적으로, 개구들(154)은 약 100 Å 미만일 수 있는 거리(D2)만큼 개구들(154)의 단부 영역들에서 MRAM 셀들(58)과 중첩될 수 있다.
도 11은 추후 도면들에서 사용되는 참조 단면도들을 추가로 예시한다. 단면 A-A는 MRAM 어레이(52)(도 1 참조)의 열을 따라, 예를 들어 MRAM 어레이(52)에 대한 비트 라인의 방향으로 있다. 단면 B-B는 단면 A-A에 직각이고, MRAM 어레이(52)의 행을 따라, 예를 들어 MRAM 어레이(52)에 대한 워드 라인의 방향으로 있다. 후속 도면들은 명확성을 위해 이들 참조 단면들을 참조한다. 구체적으로, 도 12a, 도 13a 및 도 14a는 단면 A-A를 따라 예시되고, 도 12b, 도 13b 및 도 14b는 단면 B-B를 따라 예시된다.
도 12a 및 도 12b에서, 하드 마스크(152)는 IMD 층(150) 및 에칭 스탑 층(148)을 패터닝하기 위한 에칭 마스크로서 사용된다. 패터닝은 하나 이상의 에칭 프로세스를 포함할 수 있고, IMD 층(148) 및 에칭 스탑 층(148)에 개구들(156)을 형성한다. 도시된 바와 같이, 개구들(156)은 하드 마스크(152)(도 11 참조)의 개구들(154)과 실질적으로 동일한 탑-다운(top-down) 형상 및 치수들(예를 들어, 동일한 폭(W1) 및 동일한 길이(L1))을 갖는다. 구체적으로, IMD 층(150)에 개구들(156)을 형성하기 위해 제1 에칭 프로세스가 수행될 수 있고, 에칭 스탑 층(148)을 통해 개구들(156)을 연장하기 위해 제2 에칭 프로세스가 수행될 수 있다. 몇몇 실시예들에서, 패터닝은 하나 이상의 이방성 에칭 프로세스(들)와 같은 하나 이상의 건식 에칭 프로세스(들)이다. 에칭 스탑 층(148)은 IMD 층(150)의 에칭 동안 상부 전극들(136)을, 이에 따라 MTJ 스택들(134)을 과도 에칭 손상으로부터 보호하는 것을 돕는다. 개구들(156)의 폭(W1)이 MRAM 셀들(58)의 직경(D1)보다 크기 때문에(도 11 참조), 개구들(156)은 도 12b에 예시된 단면에서 상부 전극들(136)의 측벽들을 노출시킨다. 몇몇 실시예들에서, 에칭 스탑 층(148)의 잔류 부분들(148R)은 인접한 상부 전극들(136) 사이에 남아있을 수 있다. 에칭 스탑 층(148)의 잔류 부분들(148R)이 남아있을 수 있지만, 상부 전극들(136)의 상부면들은 노출된다.
개구들(156)은 IMD 층(150)의 평탄한 최상부면으로부터 측정될 때 여러 깊이들을 갖는다. 개구들(156)은 상부 전극들(136) 위의 깊이(D3)를 가지며, 이는 약 100 A 내지 약 300 A 범위일 수 있다. 개구들(156)은 에칭 스탑 층(148)의 잔류 부분들(148R) 위에 깊이(D4)를 가지며, 이는 약 300 Å 내지 약 400 Å 범위일 수 있다. 이 실시예에서, 개구들(156)은 모든 상부 전극들(136)의 상부면들을 완전히 노출시키지 않는다. 오히려, 상부 전극들(136)의 상부면들 중 일부는 부분적으로만 노출된다. 다른 실시예들(아래에서 더 논의됨)에서, 개구들(156)은 모든 상부 전극들(136)의 상부면들을 완전히 노출시킨다.
도 13a 및 도 13b에서, 공유 전극 층(158)은 하드 마스크(152) 상에 그리고 개구들(156)에 형성된다(도 12 a 및 도 12b 참조). 공유 전극 층(158)은 도전성 재료로 형성될 수 있다. 몇몇 실시예들에서, 공유 전극 층(158)은 하드 마스크(152)가 도전성 재료를 포함하는 실시예들에서 상부 전극 층(120)(도 4 참조) 및/또는 하드 마스크(152)와 유사한 재료들 및 방법들을 사용하여 형성된다. 공유 전극 층(158)은 약 500 Å 내지 약 800 Å 범위의 두께로 형성될 수 있다.
도 14a 및 도 14b에서, 공유 전극 층(158) 및 IMD 층(150)을 평탄화하기 위해 평탄화 프로세스가 수행된다. 평탄화 프로세스는 CMP 프로세스, 기계적 연삭 프로세스 등일 수 있다. 하드 마스크(152) 및 개구들(156) 외부의 공유 전극 층(158)의 초과 부분들(도 13a 및 도 13b 참조)은 평탄화 프로세스에 의해 제거된다. 평탄화 프로세스는 공유 전극 층(158)의 나머지 부분들을 포함하는 공유 전극들(160)을 형성한다.
도 15는 공유 전극들(160)의 형성 후의 MRAM 디바이스(50)의 평면도이다. 도시된 바와 같이, 공유 전극들(160)은 하드 마스크(152)(도 11 참조)의 개구들(154)과 실질적으로 동일한 탑-다운 형상 및 치수들(예를 들어, 동일한 폭(W1) 및 동일한 길이(L1))을 갖는다. 이 실시예에서, 공유 전극들(160)은 공유 전극들(160)의 중앙 영역들에서 MRAM 셀들(58)과 완전히 오버랩되고, 공유 전극들(160)의 단부 영역들에서 MRAM 셀들(58)과 부분적으로 오버랩된다.
도 16에서, IMD 층(150), 에칭 스탑 층(148) 및 IMD 층(108)은 로직 영역(50L)에서 에칭 스탑 층(들)(106)을 노출시키도록 패터닝된다. 몇몇 실시예들에서, 패터닝 프로세스는 적합한 포토리소그래피 및 에칭 프로세스들을 포함할 수 있다. 메모리 영역(50M) 내의 IMD 층(150), 에칭 스탑 층(148) 및 IMD 층(108)의 부분들은 패터닝 프로세스 후에 남아있다.
도 17에서, 에칭 스탑 층(들)(106)이 다중 층을 포함하는 실시예들에서와 같이, 에칭 스탑 층(들)(106)의 일부는 옵션적으로 제거될 수 있다. 예를 들어, 에칭 스탑 층(들)(106)이 제1 에칭 스탑 층(106A) 및 제2 에칭 스탑 층(106B)을 포함할 때, 로직 영역(50L)의 제2 에칭 스탑 층(106B)의 부분들은 아래 놓인 제1 에칭 스탑 층(106A)을 노출시키기 위해 제거될 수 있다. 제2 에칭 스탑 층(106B)은 제2 에칭 스탑 층(106B)의 재료에 선택적인 등방성 습식 세정 프로세스를 사용하여 제거될 수 있다. 제2 에칭 스탑 층(106B)을 제거하기 위해 사용되는 에칭 프로세스는 IMD 층(150), 에칭 스탑 층(148), 및 IMD 층(108)을 패터닝하는데 사용되는 에칭 프로세스(들)과 상이할 수 있다(예를 들어, 상이한 에천트들 및/또는 다른 에칭 프로세스 파라미터들이 사용될 수 있다). 다층 에칭 스탑 층(들)(106)을 사용하는 것이 몇몇 실시예들에서 유리할 수 있다. 예를 들어, 제2 에칭 스탑 층(106B)은 IMD 층(150), 에칭 스탑 층(148), 및 IMD 층(108)을 에칭하는데 사용되는 에칭 프로세스(들)에 의해 제1 에칭 스탑 층(106A)보다 느리게 에칭될 수 있다(도 16 참조). 마찬가지로, 제1 에칭 스탑 층(106A)은 로직 영역(50L)(도 21 참조)에서 도전성 피처들을 위한 개구들을 패터닝하는데 후속하여 사용될 하나 이상의 에칭 프로세스(들)에 의해 제2 에칭 스탑 층(106B)보다 느리게 에칭될 수 있다.
도 18에서, IMD 층(162)은 공유 전극들(160), IMD 층(150), 및 제1 에칭 스탑 층(106A) 상에 형성된다. 몇몇 실시예들에서, IMD 층(162)은 IMD 층(108)과 유사한 재료들 및 방법들을 사용하여 형성된다. IMD 층(162)은 약 1100 Å 내지 약 1650 Å 범위의 두께로 형성될 수 있다. 반사 방지 층(164)이 그 후 IMD 층(162) 상에 형성된다. 반사 방지 층(164)은 무 질소 반사 방지 층(NFARL, nitrogen-free anti-reflective layer)일 수 있으며, 실리콘 산탄화물과 같은 무 질소 유전체 재료로 형성될 수 있다. 반사 방지 층(164)은 약 150 Å 내지 약 400 Å 범위의 두께로 형성될 수 있다. 반사 방지 층(164)은 로직 영역(50L)의 후속 프로세싱 동안 메모리 영역(50M)을 보호하기 위해 사용될 것이다.
도 19에서, 개구들(166)이 로직 영역(50L)에 형성되어 로직 영역(50L)의 도전성 피처들(104)을 노출시킨다. 구체적으로, 개구들(166)은 반사 방지 층(164), IMD 층(162), 및 제1 에칭 스탑 층(106A)을 통해 형성된다. 개구들(166)은 적합한 포토리소그래피 및 에칭 프로세스들에 의해 패터닝될 수 있다. 개구들(166) 각각은 도전성 라인이 형성될 상부(예를 들어, 트렌치) 부분과 도전성 비아가 형성될 하부(예를 들어, 비아) 부분을 갖는다. 몇몇 실시예들에서, 개구들(166)은 비아-퍼스트(via-first) 프로세스에 의해 형성된다. 다른 실시예들에서, 개구들(166)은 트렌치-퍼스트(trench-first) 프로세스에 의해 형성된다. 아래에서 추가로 논의되는 바와 같이, 개구들(166)이 형성되기 전에, MRAM 셀들(58) 위의 IMD 층(162) 및 반사 방지 층(164)의 부분들을 제거하기 위해 에치백 프로세스가 옵션적으로 수행될 수 있다.
도 20에서, 도전성 재료(168)가 개구들(166)에 형성된다. 도전성 재료(168)는 개구들(166)을 과도 충전(overfill)할 수 있고, 또한 IMD 층(162) 및 반사 방지 층(164) 위에 형성될 수 있다. 도전성 재료는 구리, 알루미늄, 텅스텐, 금, 이들의 조합들 등일 수 있으며, 전기 화학 도금 프로세스, CVD, ALD, PVD 등, 또는 이들의 조합에 의하여 개구들(166)에 형성될 수 있다.
도 21에서, 개구들(166) 외부의 도전성 재료(!68)의 초과 부분을 제거하기 위하여 평탄화 프로세스가 수행된다. 평탄화 프로세스는 CMP 프로세스, 기계적 연삭 프로세스 등일 수 있다. 평탄화 프로세스는 반사 방지 층(164)을 제거하고 IMD 층(150) 및 공유 전극들(160)의 최상부면들을 노출시킬 수 있다. 평탄화 프로세스는 개구들(166)에 도전성 재료(168)의 나머지 부분들을 포함하는 도전성 피처들(170)을 형성한다. 도전성 피처들(170)은 개구들(166)의 하부(예를 들어, 비아) 부분들에 형성되는 도전성 비아들(170V), 및 개구들(166)의 상부(예를 들어, 트렌치) 부분들에 형성되는 도전성 라인들(170L)을 포함한다. 메모리 영역(50M)은 도전성 비아들(170V) 및 도전성 라인들(170L)로부터 자유로울 수 있다. 각각의 도전성 비아(170V) 및 대응 도전성 라인(170L)은 별개의 엘리먼트로 예시되나, 이들이 이중 다마신 프로세스에 의해 형성되는 실시예들에서와 같이, 이들이 연속적 도전성 피처일 수 있다는 것을 이해해야 한다. 평탄화 프로세스 후, 도전성 피처들(170), IMD 층(162), IMD 층(150), 및 공유 전극들(160)의 상부면들은 평탄하다
평탄화 프로세스 후, 공유 전극들(160)은 IMD 층(150)의 평탄한 최상부면으로부터 측정될 때 여러 높이들을 갖는다. 공유 전극들(160)은 상부 전극들(136) 위의 높이(H1)를 가지며, 이는 약 150 Å 내지 약 250 Å 범위일 수 있다. 공유 전극들(160)은 에칭 스탑 층(148)의 잔류 부분들(148R) 위에 높이(H2)를 가지며, 이는 약 230 Å 내지 약 350 Å 범위일 수 있다.
도 22에서, 상호연결 구조물의 다른 금속화 층(예를 들어, M6, 도 2 참조)이 형성된다. 금속화 층은 하나 이상의 에칭 스탑 층(들)(172), IMD 층(174), 및 도전성 피처들(176)을 포함한다. 도전성 피처들은 도전성 비아들(176V)(금속 비아들(V6)에 대응할 수 있음, 도 2 참조) 및 도전성 라인들(176L)(금속 라인들(L6)에 대응할 수 있음, 도 2 참조)을 포함하며, 로직 영역(50L) 및 메모리 영역(50M) 모두에 형성된다. 몇몇 실시예들에서, 에칭 스탑 층(들)(172)은 에칭 스탑 층(들)(106)과 유사한 재료들 및 방법들을 사용하여 형성될 수 있다. 몇몇 실시예들에서, IMD 층(174)은 IMD 층(162)과 유사한 재료들 및 방법들을 사용하여 형성된다. 몇몇 실시예들에서, 도전성 비아들(176V) 및 도전성 라인들(176L)은 각각 도전성 비아들(170V) 및 도전성 라인들(170L)과 유사한 재료 및 방법을 사용하여 형성된다. 각각의 도전성 비아(176V) 및 대응 도전성 라인(176L)은 별개의 엘리먼트로 예시되나, 이들이 이중 다마신 프로세스에 의해 형성되는 실시예들에서와 같이, 이들이 연속적 도전성 피처일 수 있다는 것을 이해해야 한다. 특히, 도전성 비아들(176V) 및 도전성 라인들(176L)은 공유 전극들(160)과 상이한 도전성 재료로 형성될 수 있다. 다양한 도전성 재료들의 선택은 공유 전극들(160)에 대한 접촉 저항이 튜닝되도록 허용한다. 도전성 피처들(176)은 메모리 영역(50M)에 형성된 메모리 디바이스들(예를 들어, MRAM들) 및 로직 영역(50L)에 형성된 로직 디바이스들(예를 들어, 로직 회로들)에 전기적으로 연결된다. 구체적으로, 도전성 비아들(176V) 중 일부는 공유 전극들(160)에 물리적 및 전기적으로 연결된다. 몇몇 실시예들에서, 도전성 비아들(176V) 및 도전성 라인들(176L)은 메모리 영역(50M)의 메모리 디바이스들을 로직 영역(50L)의 로직 디바이스들에 전기적으로 연결한다. 몇몇 실시예들에서, 로직 영역(50L) 및 메모리 영역(50M)의 도전성 피처들(176)은 동일한 프로세스에서 형성된다. 몇몇 실시예들에서, 로직 영역(50L)의 도전성 피처들(176) 및 메모리 영역(50M)의 도전성 피처들(176)은 상이한 프로세스들에서 형성된다. 예를 들어, 공유 전극들(160)이 증가된 랜딩(landing) 영역을 제공하기 때문에, 메모리 영역(50M)의 도전성 피처들(176)은 로직 영역(50L)의 도전성 피처들(176)보다 더 크게(예를 들어, 더 넓게) 형성될 수 있으며, 이는 MRAM 셀들(58)에 대한 접촉 저항을 감소시키는데 도움이 될 수 있다.
도 23은 도전성 비아들(176V) 및 도전성 라인들(176L)의 형성 후의 MRAM 디바이스(50)의 위에서 아래로 잘라낸 도면이다. 도시된 바와 같이, 도전성 라인들(176L)은 MRAM 어레이(52)를 위한 비트 라인들(BL)을 포함한다(도 1 참조). 각각의 비트 라인(BL)은 도전성 비아들(176V)에 의해 다수의 공유 전극들(160)에 전기적으로 연결된다. 결국, 공유 전극들(160) 각각은 다수의 MRAM 셀들(58)에 전기적으로 연결된다(도 15 참조). 도전성 비아들(176V)은 약 450 Å 내지 약 650 Å 범위일 수 있는 폭(W2)을 갖는다. 공유 전극들(160)의 폭들(W1)은 도전성 비아들(176V)의 폭들(W2)보다 크다.
실시예들은 장점들을 얻을 수 있다. MRAM 셀들(58)(도 11 참조)의 직경들(D1)은 작을 수 있다. 구체적으로, MRAM 셀들(58)의 직경들(D1)은 특히 MRAM 셀들(58)이 상호연결 구조물의 더 높은 레벨(예를 들어, 도 2의 M5)에서 형성될 때, 도전성 비아들(176V)의 폭들(W2)보다 작다. 그러나, 공유 전극들(160)의 폭들(W1)은 도전성 비아들(176V)의 폭들(W2)보다 크다. 유리하게는, 공유 전극들(160)은 따라서 도전성 비아들(176V)을 위한 충분한 사이즈의 랜딩 패드들을 제공하고, 이는 도전성 비아들(176V)의 형성 동안 아래 놓인 층들로의 펀치-스루(punch-through)를 방지할 수 있다. 예를 들어, 상부 전극들(136) 및 MTJ 스택들(134)은 도전성 비아들(176V)을 위한 개구들을 에칭할 때 과다 에칭 손상으로부터 보호될 수 있다. 또한, 더 큰 접촉 면적을 제공함으로써 도전성 비아들(176V)의 접촉 저항이 감소될 수 있다. 마지막으로, 위에서 언급된 바와 같이, 공유 전극들(160)을 위해 선택된 도전성 재료는 위에 놓인 도전성 피처들(176)의 것과 상이할 수 있으며, 이는 공유 전극들(160)에 대한 접촉 저항이 튜닝되도록 허용한다.
도 24 및 도 25는 몇몇 실시예들에 따른 MRAM 디바이스(50)의 다양한 도면들이다. 도 24는 도 15와 유사한 제조 스테이지에서 도시되고, 도 25는 도 22와 유사한 제조 스테이지에서 도시된다. 이 실시예에서, 공유 전극들(160)은 이전 실시예보다 더 큰 길이(L1)로 형성된다. 예를 들어, 이 실시예에서, 길이들(L1)은 약 1500 Å 내지 약 50 μm의 범위일 수 있다. 더 긴 길이들(L1)의 결과로, 공유 전극들(160)은 공유 전극들(160)의 단부 영역들에서 MRAM 셀들(58)과 부분적으로 오버랩되지 않는다. 오히려, 이 실시예에서, 공유 전극들(160)은 공유 전극들(160)이 접촉하는 모든 MRAM 셀들(58)과 완전히 오버랩된다. 접촉 면적을 증가시키는 것은 MRAM 셀들(58)에 대한 접촉 저항이 더 감소되게 할 수 있다.
도 26 내지 도 40은 몇몇 실시예들에 따른, MRAM 디바이스(50)용 상호연결 구조물의 제조에 있어서의 중간 단계들의 단면도들이다. 상호연결 구조물은 또한 메모리 셀들의 MRAM 어레이를 포함한다. 아래에서 더 논의되는 바와 같이, 보호 구조물들은 MRAM 어레이의 메모리 셀들 주위에 형성될 것이며, 이는 위에 놓인 금속화 층들의 후속 형성 동안 메모리 셀들을 보호하는 것을 돕는다. 도 26 내지 도 40에 도시된 몇몇 피처들은 도 3 내지 도 23에 도시된 피처들과 유사하며, 이들의 설명은 반복되지 않는다. 이러한 피처들은 유사한 참조 번호들을 사용하여 도시된다.
도 26에서, 도 6과 관련하여 설명된 것과 유사한 중간 구조물이 얻어진다. 패시베이션 층(202)은 그 후 MRAM 셀들(58) 위에 그리고 리세스들(130)에 블랭킷 형성된다(도 6 참조). 몇몇 실시예들에서, 패시베이션 층(202)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물, 실리콘 탄질화물, 이들의 조합 등을 포함할 수 있고, CVD, 플라즈마 강화 화학 기상 증착(PECVD, plasma-enhanced chemical vapor deposition), ALD, 플라즈마 강화 원자 층 증착(PEALD, Plasma-Enhanced Atomic Layer Deposition), PVD, 이들의 조합 등을 사용하여 형성될 수 있다. 몇몇 실시예들에서, 패시베이션 층(202)은 실리콘 질화물과 같은 질화물이다. 패시베이션 층(202)은 후속 프로세싱 동안 MRAM 셀들(58)로의 수분(예를 들어, H2O) 확산을 감소시키거나 방지할 수 있다. 패시베이션 층(202)은 약 500 Å 내지 약 15000 Å 범위의 두께로 형성된다. 구체적으로, 패시베이션 층(202)은 리세스들(130)을 충전하고 MRAM 셀들(58)을 매립하기에 충번한 두께로 형성된다.
유전체 층(204)은 그 후 패시베이션 층(202) 위에 형성된다. 몇몇 실시예들에서, 유전체 층(204)은 IMD 층(108)과 유사한 재료들 및 방법들을 사용하여 형성된다. 예를 들어, 유전체 층(204)은 실리콘 산화물과 같은 산화물로 형성될 수 있다. 유전체 층(204)은 약 100 Å 내지 약 300 Å 범위의 두께로 형성될 수 있다.
평탄화 스탑 층(206)이 그 후 유전체 층(204) 상에 형성된다. 평탄화 스탑 층(206)은 무 질소 층일 수 있으며, 무 질소 유전체 재료로 형성될 수 있다. 예를 들어, 평탄화 스탑 층(206)은 실리콘 산탄화물과 같은 도핑된 또는 도핑되지 않은 산화물로 형성될 수 있다. 평탄화 스탑 층(206)은 약 80 Å 내지 약 150 Å 범위의 두께로 형성될 수 있다. 평탄화 스탑 층(206)은 후속 프로세싱 동안 로직 영역(50L)을 보호하기 위해 사용될 것이다(아래에 추가로 논의됨).
유전체 층(208)은 그 후 평탄화 스탑 층(206) 위에 형성된다. 몇몇 실시예들에서, 유전체 층(208)은 IMD 층(108) 및 유전체 층(204)과 유사한 재료들 및 방법들을 사용하여 형성된다. 예를 들어, 유전체 층(208)은 실리콘 산화물로 형성될 수 있다. 유전체 층(208)은 약 200 Å 내지 약 400 Å 범위의 두께로 형성될 수 있다.
코팅 층(210)은 그 후 유전체 층(208) 위에 형성된다. 코팅 층(210)은 후속 에치백 프로세스 동안 토포그래피 변화들을 감소시키도록 돕기 위해 버퍼 층으로서 작용한다. 코팅 층(210)은 스핀 코팅 프로세스와 같은 코팅 프로세스를 사용하여 형성될 수 있다. 코팅 층(210)은 포토레지스트의 하단 층과 같이 애싱가능하고 유동적인 재료로 형성될 수 있다. 스핀 코팅 프로세스 후에 재료는 경화될 수 있다. 재료를 경화하는 것은 코팅 층(210)을 단단하게 한다. 몇몇 실시예들에서, 재료를 경화시키는 것은 재료를 상승된 온도에 노출시키는 것을 포함한다.
도 27에서, 코팅 층(210), 유전체 층(208), 및 평탄화 스탑 층(206)의 부분들을 제거하기 위해 에치백 프로세스가 수행된다. 구체적으로, 에치백 프로세스는 메모리 영역(50M)에서 평탄화 스탑 층(206)의 부분들을 제거하여 MRAM 셀들(58) 위에 유전체 층(204)의 부분들을 노출시킨다. 로직 영역(50L)은 평탄화 스탑 층(206)의 나머지 부분들에 의해 커버된다. 에치백 프로세스는 CHxFy, CF4, He, O2, N2, Ar, NF3, SF6, 이들의 조합들 등과 같은 에천트를 에칭 가스로서 사용하는 건식 에칭 프로세스일 수 있다. 코팅 층(210)은 에치백 프로세스에 의해 소모될 수 있거나, 코팅 층(210)은 예를 들어 적합한 애싱 또는 스트리핑 프로세스에 의해 에치백 프로세스 후에 제거될 수 있다. 몇몇 실시예들에서, 코팅 층(210)의 일부 부분들은 에치백 프로세스 후에 로직 영역(50L)에 남아 있고, 이들 부분들은 에치백 프로세스 후에 제거된다.
도 28에서, MRAM 셀들(58)의 상부 전극들(136)을 노출시키기 위해 평탄화 프로세스가 수행된다. 평탄화 프로세스는 CMP 프로세스, 기계적 연삭 프로세스 등일 수 있다. 평탄화 프로세스는 유전체 층(208)의 나머지 부분들을 제거하고, 또한 MRAM 셀들(58) 위의 유전체 층(204)의 부분들을 제거한다. 평탄화 스탑 층(206)은 평탄화 프로세스에 비해 유전체 층(204 및 208)보다 더 낮은 제거율을 갖는다. 이와 같이, 평탄화 프로세스는 평탄화 스탑 층(206)(및 따라서 상부 전극들(136))이 노출될 때까지 수행될 수 있다. 몇몇 실시예들에서, 평탄화 스탑 층(206)의 최상부면은 상부 전극들(136)의 최상부면 위로 연장되도록 충분한 두께로 형성되고, 상부 전극들(136)은 예를 들어, 평탄화 프로세스 동안 발생할 수 있는 디싱에 의해 노출된다. 평탄화 스탑 층(206)의 노출된 부분들은 로직 영역(50L)을 커버하고, 메모리 영역(50M)의 일부를 커버할 수 있다. 평탄화 프로세스가 평탄화 스탑 층(206)을 제거하지는 않지만, 평탄화 스탑 층(206)의 두께를 감소시킬 수 있다. 평탄화 프로세스 후, 평탄화 스탑 층(206)은 약 50 Å 내지 약 100 Å 범위의 두께(T1)를 가질 수 있다.
도 29에서, 패시베이션 층(202)을 리세싱하고, MRAM 셀들(58)의 상부 전극들(136) 주위에 리세스들(214)을 형성하기 위해 에치백 프로세스(212)가 수행된다. 리세스들(214)은 약 50 Å 내지 약 200 Å 범위일 수 있는 깊이(D5)로 형성된다. 리세스들(214)은 상부 전극들(136)의 측벽들을 노출하지만, MTJ 스택들(134)의 측벽들은 노출하지 않는다. MTJ 스택들(134)의 측벽들은 에치백 프로세스(212) 후에 패시베이션 층(202)에 의해 커버되고 보호된 상태로 유지된다.
에치백 프로세스(212)는 패시베이션 층(202)의 재료에 대해 선택적이다. 전술한 바와 같이, 몇몇 실시예들에서, 패시베이션 층(202)은 질화물이고, 유전체 층(204) 및 평탄화 스탑 층(206)은 산화물들이다. 이러한 실시예들에서,에치백 프로세스(212)는 유전체 층(204) 및 평탄화 스탑 층(206)(예를 들어, 산화물들)의 재료(들)보다 더 빠른 속도로 패시베이션 층(202)의 재료(예를 들어, 질화물들)를 에칭할 수 있다. 예를 들어, 에치백 프로세스(212)에 관한, 패시베이션 층(202)의 에칭 레이트 대 유전체 층(204) 및 평탄화 스탑 층(206)의 에칭 레이트의 비율은 약 3 : 1 내지 약 10 : 1의 범위일 수 있다. 에치백 프로세스(212)의 예로서, HBr, CF4, He, O2, N2, CHxFy, 이들의 조합들 등과 같은 에천트를 에칭 가스로서 사용하여 IBE, 반응성 이온 에칭(RIE, Reactive Ion Etching) 등과 같은 건식 에칭 프로세스가 수행될 수 있다. N2, Ar, He, 이들의 조합들 등이 에칭 가스를 위한 캐리어 가스들로서 사용될 수 있다. 에칭은 글로우 방전 플라즈마(GDP, glow discharge plasma), 용량 결합 플라즈마(CCP, capacitive coupled plasma), 유도 결합 플라즈마(ICP, inductively coupled plasma) 등을 사용하여 구현될 수 있다. 에칭은 약 100 와트 내지 약 1500 와트 범위의 소스 전력으로 수행될 수 있고, 최대 약 1000 볼트의 바이어스 전압으로 수행될 수 있다. 에칭은 약 7 초 내지 약 300 초 범위의 기간 동안 수행될 수 있다. 이러한 파라미터들로 에치백 프로세스(212)를 수행하는 것은 패시베이션 층(202)의 재료(예를 들어, 질화물들)와 유전체 층(204) 및 평탄화 스탑 층(206)의 재료(들)(예를 들어, 산화물들) 사이의 높은 에칭 선택도를 허용한다.
에치백 프로세스(212)는 패시베이션 층(202)의 재료에 대해 선택적이지만, 평탄화 스탑 층(206)의 일부 에칭이 여전히 발생할 수 있다. 예를 들어, 에치백 프로세스(212)는 평탄화 스탑 층(206)의 두께를 약 10 Å 내지 약 20 Å 범위의 두께(T2)로 감소시킬 수 있다. 평탄화 스탑 층(206)의 새로운 두께(T2)는 평탄화 스탑 층(206)의 원래 두께(T1)보다 작지만, 후속 프로세싱을 견디기에 여전히 충분한 두께이다. 몇몇 실시예들에서, 평탄화 스탑 층(206)의 새로운 두께(T2)는 평탄화 스탑 층(206)의 원래 두께(T1)의 적어도 절반이다.
도 30에서, 보호 층(216)은 리세스(214) 내에, 그리고 MRAM 셀들(58), 유전체 층(204) 및 평탄화 스탑 층(206)의 노출된 표면들 상에 형성된다. 보호 층(216)은 알루미늄 질화물, 알루미늄 산화물, 실리콘 탄화물, 실리콘 탄질화물, 이들의 조합, 이들의 다층 등과 같은 유전체 재료로 형성되고, 물리 기상 증착(PVD), 화학 기상 증착(CVD), ALD, 이들의 조합들 등과 같은 성막 프로세스에 의해 형성된다. 보호 층(216)은 상호연결 구조물의 후속하여 형성된 금속화 층을 패터닝하는데 사용될 에칭 프로세스에 비해 높은 선택도를 갖는 재료로 형성된다(아래에서 추가로 논의됨). 예를 들어, 보호 층(216)은 실리콘 탄화물 층, 알루미늄 산화물 층, 또는 실리콘 탄화물 서브-층 및 실리콘 탄화물 서브-층 상의 알루미늄 산화물 서브-층을 포함하는 다층일 수 있다. 형성 후, 보호 층(216)은 MRAM 셀들(58)의 상부 전극들(136)을 둘러싼다. 유리하게는, 리세스들(214)에 보호 층(216)을 형성하는 것은 보호 층(216)이 상부 전극들(136)에 자기 정렬되도록 한다.
도 31에서, MRAM 셀들(58)의 상부 전극들(136)을 노출시키기 위해 평탄화 프로세스가 수행된다. 평탄화 프로세스는 리세스들(214)(도 29 참조) 외부의 보호 층(216)의 부분들, 예를 들어 MRAM 셀들(58), 유전체 층(204), 및 평탄화 스탑 층(206) 위의 보호 층(216)의 부분들을 제거한다. 평탄화 프로세스는 CMP 프로세스, 기계적 연삭 프로세스 등일 수 있다. 평탄화 스탑 층(206)은 평탄화 프로세스에 비해 보호 층(216)보다 더 낮은 제거율을 갖는다. 이와 같이, 평탄화 프로세스는 평탄화 스탑 층(206)이 노출될 때까지 수행될 수 있다. 상부 전극들(136)은 평탄화 프로세스 후 노출된다. 평탄화 프로세스는 평탄화 프로세스 후에 리세스들(214)에 남아있는 보호 층(216)의 부분들을 포함하는 보호 구조물들(218)을 형성한다.
평탄화 스탑 층(206)을 사용하여 다수의 평탄화 프로세스들이 수행된다. 구체적으로, 도 28 및 도 31의 평탄화 프로세스가 모두 수행되고, 둘 다 평탄화 스탑 층(206)에서 정지된다. 다중 평탄화 프로세스들을 수행하는 것은 로직 영역(50L)과 메모리 영역(50M) 사이의 패턴 밀도 변화들로 인해 야기될 수 있는 고르지 않은 토포그래피를 감소시키는데 도움이 되며, 로직 영역(50L)과 메모리 영역(50M)의 피처들이 평탄한 상부면을 공유하도록 보장하는 것을 돕는다.
평탄화 프로세스 후, 보호 구조물들(218)은 약 80 Å 내지 약 200 Å 의 범위일 수 있는 두께(T3)를 가지며, 상부 전극들(136)은 약 150 Å 내지 약 300 Å의 범위일 수 있는 두께(T4)를 갖는다. 두께(T3)는 두께(T4)보다 작다. 구체적으로, 보호 구조물들(218)의 두께(T3)는 MRAM 셀들(58)이 후속 프로세싱에서 보호되도록 보장하기에 충분하지만, MTJ 스택들(134)의 측벽들에 후속 콘택 에칭 프로세스(아래에서 추가로 논의됨)로부터의 잔류물과 같은 원하지 않는 재료들이 없도록 보장하기에 충분히 작다(따라서 원하는 높은 저항(Rap) 및 낮은 저항(Rp) 값들을 유지함).
도 32에서, 반사 방지 층(220)은 중간 구조물의 평탄화된 표면 상에 형성된다. 구체적으로, 반사 방지 층(220)은 보호 구조물들(218), 상부 전극들(136), 평탄화 스탑 층(206) 및 유전체 층(204)의 평탄화된 표면들 상에 형성된다. 반사 방지 층(220)은 무 질소 반사 방지 층(NFARL, nitrogen-free anti-reflective layer)일 수 있으며, 실리콘 산탄화물과 같은 무 질소 유전체 재료로 형성될 수 있다. 몇몇 실시예들에서, 반사 방지 층(220)은 보호 구조물들(218)과 상이한 재료로 형성된다. 반사 방지 층(220)은 약 100 Å 내지 약 350 Å 범위의 두께로 형성될 수 있다. 반사 방지 층(220)은 로직 영역(50L)의 후속 프로세싱 동안 메모리 영역(50M)을 보호하기 위해 사용될 것이다.
도 33에서, 중간 구조물은 로직 영역(50L)의 에칭 스탑 층(들)(106)을 노출시키도록 패터닝된다. 패터닝은 적합한 포토리소그래피 및 에칭 프로세스들을 포함할 수 있다. 예를 들어, 반사 방지 층(220), 평탄화 스탑 층(206), 유전체 층(204), 패시베이션 층(202), 및 IMD 층(108)을 에칭하기 위해 에칭 마스크(222)를 사용하여 하나 이상의 건식 에칭 프로세스(들)가 수행될 수 있다. 에칭 마스크(222)는 단일 층 포토레지스트, 2-층 포토레지스트, 3-층 포토레지스트 등과 같은 포토레지스트일 수 있다. 몇몇 실시예들에서, 평탄화 스탑 층(206)의 나머지 부분들은 에칭 프로세스(들)에 의해 제거된다. 몇몇 실시예들(아래에서 논의 됨)에서, 평탄화 스탑 층(206)의 부분들은 에칭 프로세스(들) 후에 남아있을 수 있다. 유전체 층(204)의 일부 부분들은 에칭 프로세스(들) 후에 메모리 영역(50M)에 남아있을 수 있다. 에칭 프로세스(들)는 에칭 스탑 층(들)(106)이 다층을 포함하는 실시예들에서 제2 에칭 스탑 층(106B)과 같은 에칭 스탑 층(들)(106)을 노출시키는 하나 이상의 개구(들)(224)를 형성한다. 에칭 마스크(222)는 에칭 프로세스(들)에 의해 소모될 수 있거나, 또는 에칭 마스크(222)는 예를 들어 적합한 애싱 또는 스트리핑 프로세스에 의해 에칭 프로세스(들) 후에 제거될 수 있다.
도 34에서, 에칭 스탑 층(들)(106)이 다중 층을 포함하는 실시예들에서와 같이, 에칭 스탑 층(들)(106)의 일부는 옵션적으로 제거될 수 있다. 예를 들어, 에칭 스탑 층(들)(106)이 제1 에칭 스탑 층(106A) 및 제2 에칭 스탑 층(106B)을 포함할 때, 개구(들)(224)의 제2 에칭 스탑 층(106B)의 부분들은 아래 놓인 제1 에칭 스탑 층(106A)을 노출시키기 위해 제거될 수 있다. 제2 에칭 스탑 층(106B)은 제2 에칭 스탑 층(106B)의 재료에 선택적인 등방성 습식 세정 프로세스를 사용하여 제거될 수 있다. 제2 에칭 스탑 층(106B)을 제거하기 위해 사용되는 에칭 프로세스는개구(들)(224)을 초기에 형성하는데 사용되는 에칭 프로세스(들)와 상이할 수 있다(예를 들어, 상이한 에천트들 및/또는 다른 에칭 프로세스 파라미터들이 사용될 수 있다). 다층 에칭 스탑 층(들)(106)을 사용하는 것이 몇몇 실시예들에서 유리할 수 있다. 예를 들어, 제2 에칭 스탑 층(106B)은 반사 방지 층(220), 평탄화 스탑 층(206), 유전체 층(204), 패시베이션 층(202), 및 IMD 층(108)을 에칭하는데 사용되는 에칭 프로세스(들)에 의해 제1 에칭 스탑 층(106A)보다 느리게 에칭될 수 있다(도 32 참조). 마찬가지로, 제1 에칭 스탑 층(106A)은 로직 영역(50L)(도 39 참조)에서 도전성 피처들을 위한 개구들을 패터닝하는데 후속하여 사용될 하나 이상의 에칭 프로세스(들)에 의해 제2 에칭 스탑 층(106B)보다 느리게 에칭될 수 있다.
도 35에서, IMD 층(162)은 개구(들)(224)에 그리고 MRAM 셀들(58) 및 반사 방지 층(220)과 같은 보호 구조물들(218) 위에 형성된다. 반사 방지 층(164)이 그 후 IMD 층(162) 상에 형성된다. 반사 방지 층(164)은 로직 영역(50L)의 후속 프로세싱 동안 메모리 영역(50M)을 보호하기 위해 사용될 것이다.
도 36에서, MRAM 셀들(58) 위의 IMD 층(162) 및 반사 방지 층(164)의 부분들을 제거하기 위해 에치백 프로세스가 옵션적으로 수행되어 반사 방지 층(220)을 노출시킬 수 있다. 도전성 피처들(104) 위의 부분들과 같은 로직 영역(50L)의 부분들은 에치백 프로세스 동안 에칭 마스크(226)에 의해 커버될 수 있다. 에치백 프로세스는 CHxFy, CF4, He, O2, N2, Ar, NF3, SF6, 이들의 조합들 등과 같은 에천트를 에칭 가스로서 사용하는 건식 에칭 프로세스일 수 있다. 에칭 마스크(226)는 에치백 프로세스에 의해 소모될 수 있거나, 또는 에칭 마스크(226)는 예를 들어 적합한 애싱 또는 스트리핑 프로세스에 의해 에치백 프로세스 후에 제거될 수 있다. 에치백 프로세스 후, 반사 방지 층(164)의 나머지 부분들은 로직 영역(50L)에 배치되고, 메모리 영역(50M)으로 확장되지 않는다. 몇몇 실시예들에서, 에치백 프로세스는 생략되고, MRAM 셀들(58) 위의 IMD 층(162) 및 반사 방지 층(164)의 부분들은 후속 평탄화 프로세스(아래에서 추가로 논의됨) 동안 제거될 수 있다.
도 37에서, 개구들(166)이 로직 영역(50L)에 형성되어 로직 영역(50L)의 도전성 피처들(104)을 노출시킨다. 구체적으로, 개구들(166)은 반사 방지층(164), IMD 층(162), 및 로직 영역(50L)에 남아있는 에칭 스탑 층(들)(106)(예를 들어, 제1 에칭 스탑 층(106A)) 중 임의의 것을 통해 형성된다. 개구들(166)은 도 19에 대하여 위에서 논의된 것과 유사한 프로세스들 및 재료들을 사용하여 형성될 수 있다.
도 38에서, 도전성 재료(168)가 개구들(166)에 형성된다. 도전성 재료(168)는 개구들(166)을 과도 충전할 수 있고, 또한 IMD 층(162) 및 반사 방지 층들(164 및 220) 위에 형성될 수 있다. 도전성 재료(168)는 도 20에 대하여 위에서 논의된 것과 유사한 프로세스들 및 재료들을 사용하여 형성될 수 있다.
도 39에서, 개구들(166) 외부의 도전성 재료(!68)의 초과 부분을 제거하기 위하여 평탄화 프로세스가 수행된다. 평탄화 프로세스는 CMP 프로세스, 기계적 연삭 프로세스 등일 수 있다. 평탄화 프로세스는 반사 방지 층들(164 및 220)을 제거하고 상부 전극들(136) 및 보호 구조물들(218)을 노출시킬 수 있다. 평탄화 프로세스는 도전성 피처들(170)을 형성한다. 평탄화 프로세스 후, 도전성 피처들(170), IMD 층(162), 보호 구조물들(218), 유전체 층(204), 및 공유 전극들(136)의 상부면들은 평탄하다
상기 논의된 바와 같이, 도 36에 도시된 에치백 프로세스는 옵션적이다. 에치백 프로세스는 로직 영역(50L)과 메모리 영역(50M) 사이에 패턴 밀도 변화들에 의해 야기될 수 있는 고르지 않은 토포그래피를 감소시키는 것을 도울 수 있다. 몇몇 실시예들에서, 도 36에 도시된 에치백 프로세스는 생략되고, MRAM 셀들(58) 위의 IMD 층(162) 및 반사 방지 층(164)의 부분들은 대신에 도 39에 도시된 평탄화 프로세스 동안 제거될 수 있다.
도 40에서, 에칭 스탑 층(들)(172), IMD 층(174), 및 도전성 피처들(176)이 형성된다. 예시된 실시예에서, 에칭 스탑 층(들)(172)은 실리콘 질화물의 층과 같은 단일 에칭 스탑 층(172)을 포함한다. 메모리 영역(50M)의 도전성 비아들(176V)은 상부 전극들(136)에 물리적 및 전기적으로 연결된다. MRAM 셀들(58)은 특히 고밀도 메모리들이 요구될 때 작을 수 있다. 예를 들어, 상부 전극들(136)의 직경들(D1)은 특히 MRAM 셀들(58)이 상호연결 구조물의 더 높은 레벨(예를 들어, 도 2의 M5)에서 형성될 때, 위에 놓인 도전성 비아들(176V)의 폭들(W2)보다 작을 수 있다. 이와 같이, 도전성 비아들(176V)은 상부 전극들(136) 및 보호 구조물들(218)의 부분들과 접촉할 수 있다.
몇몇 실시예들에서, 도전성 피처들(176)은 도전성 피처들(170)과 유사한 재료들 및 방법들을 사용하여 형성된다. 예를 들어, 개구들이 도전성 피처들(170) 및 상부 전극들(136)을 노출시키도록 형성된다. 개구들은 도전성 재료로 충전되고, 그 후 평탄화 프로세스가 수행되어 개구들 내에 도전성 재료의 나머지 부분들을 포함하는 도전성 피처들(176)을 형성한다. 도전성 피처들(176)을 위한 개구들을 형성할 때, IMD 층(174)은 제1 에칭 프로세스로 패터닝되고, 에칭 스탑 층(172)은 제1 에칭 프로세스를 정지시키는데 사용된다. 제1 에칭 프로세스는 적합한 포토리소그래피 및 에칭 단계들을 포함할 수 있다. 에칭 스탑 층(172)은 그 후 도전성 피처들(170) 및 상부 전극들(136)을 노출시키기 위해 제2 에칭 프로세스로 개방된다. 제2 에칭 프로세스는 적합한 포토리소그래피 및 에칭 단계들을 포함할 수 있다. 보호 구조물들(218)은 제2 에칭 프로세스 동안 MRAM 셀들(58)을 둘러싸고 보호한다. 보호는 여러 방법들로 달성될 수 있다. 보호 구조물들(218)은 제2 에칭 프로세스가 MRAM 셀들(58)의 MTJ 스택들(134)을 에칭하는 것을 방지한다. 따라서 MRAM 셀들(58)에 대한 손상이 방지될 수 있다.
몇몇 실시예들에서, 보호 구조물들(218)은 에칭 스탑 층(172)과 유사한 에칭 스탑 재료로 형성된다. 따라서 MRAM 셀들(58)을 보호하는 에칭 스탑 재료의 양이 증가되어 제2 에칭 프로세스를 위한 프로세싱 윈도우가 확대된다. 따라서 MTJ 스택들(134)을 에칭할 가능성이 감소된다.
몇몇 실시예들에서, 보호 구조물들(218)은 에칭 스탑 층(172)과 상이한 에칭 스탑 재료로 형성된다. 구체적으로, 제2 에칭 프로세스는 에칭 스탑 층(172)의 재료에 대해 선택적일 수 있다. 예를 들어, 몇몇 실시예들에서, 보호 구조물들(218)은 실리콘 탄화물 및/또는 알루미늄 산화물이고, 에칭 스탑 층(172)은 실리콘 질화물이다. 이러한 실시예들에서, 제2 에칭 프로세스는 에칭 스탑 층(172)의 재료(예를 들어, 실리콘 질화물)를 보호 구조물들(218)의 재료(예를 들어, 실리콘 탄화물 및/또는 알루미늄 산화물)보다 더 빠른 속도로 에칭할 수 있다. 예를 들어, 제2 에칭 프로세스에 대한, 보호 구조물들(218)의 에칭 레이트에 대한 에칭 스탑 층(172)의 에칭 레이트의 비율은 약 1 내지 약 5의 범위일 수 있다. 제2 에칭 프로세스의 예로서 에칭 스탑 층(172)의 재료에 선택적인 등방성 습식 세정 프로세스가 수행될 수 있다. 에칭은 탈이온수, 탄산 탈이온수 등과 같은 물을 포함하는 용액으로 수행될 수 있다. 에칭은 약 5 초 내지 약 600 초 범위의 기간 동안 수행될 수 있다. 이러한 파라미터들로 제2 에칭 프로세스를 수행하는 것은 에칭 스탑 층(172)의 재료(예를 들어, 실리콘 질화물)와 보호 구조물들(218)의 재료(예를 들어, 실리콘 탄화물 및/또는 알루미늄 산화물) 사이의 높은 에칭 선택도를 허용한다. 따라서 MTJ 스택들(134)을 에칭할 가능성이 추가로 감소된다.
도 41는 몇몇 다른 실시예들에 따른 MRAM 디바이스(50)의 단면도이다. 도 41은 도전성 피처(176)의 형성 동안에 보호 구조물들(218)의 일부 에칭이 발생하는 실시예를 도시한다. 도시된 바와 같이, 보호 구조물들(218)은 보호 구조물들(218)의 부분적인 펀치-스루가 발생하는 경우에도 MTJ 스택들(134)을 보호하는 것을 돕는다.
도 42는 몇몇 다른 실시예들에 따른 MRAM 디바이스(50)의 단면도이다. 이 실시예에서, 평탄화 스탑 층(206)의 부분들은 도 33의 에칭 프로세스(들) 후에 남아있다. 평탄화 스탑 층(206)의 그러한 남아있는 부분들은 에칭 스탑 층(172)과 유전체 층(204)의 남아있는 부분들 사이에 배치된다.
실시예들은 장점들을 얻을 수 있다. 상부 전극들(136) 주위에 보호 구조물들(218)을 형성하는 것은 위에 놓인 금속화 층을 형성할 때 MRAM 셀들(58)을 보호하는 것을 돕는다. 구체적으로, MTJ 스택들(134)의 에칭은 도전성 피처들(176)의 형성 동안 방지될 수 있다. 보호 구조물들(218)은 도전성 피처들(176)을 형성하기 위한 프로세싱 윈도우를 확대하는 것 또는 MTJ 스택들(134)의 에칭을 방지하기 위한 에칭 스탑 층으로서 작용하는 것에 의해 상부 전극들(136)을 보호할 수 있다. 따라서 MRAM 셀들(58)에 대한 손상은 방지될 수 있고, 결과적인 디바이스들의 제조 수율이 증가한다.
MRAM 셀들과 관련하여 실시예들이 설명되었지만, 프로그래밍 가능한 저항 엘리먼트들을 갖는 다른 타입의 메모리 셀들을 형성하는 데 유사한 기법들이 사용될 수 있음을 인식해야 한다. 예를 들어, 위상 변화 메모리(PCRAM, phase-change memory) 셀들, 저항성 랜덤 액세스 메모리(RRAM, resistive random-access memory) 셀들 등을 형성하는데 유사한 기법들이 사용될 수 있다.
실시예에서, 디바이스는: 행들 및 열들로 배열된 자기 저항 랜덤 액세스 메모리(MRAM, magnetoresistive random access memory) 셀들을 포함하는 MRAM 어레이를 포함하며, 열들 중 제1 열은: 제1 열을 따라 배열되는 제1 하부 전극들; 제1 하부 전극들 위의 제1 자기 터널 접합(MTJ, magnetic tunnel junction) 스택들; 제1 MTJ 스택들 각각 위의 제1 공유 전극; 제1 열을 따라 배열되는 제2 하부 전극들; 제2 하부 전극들 위의 제2 MTJ 스택들; 제2 MTJ 스택들 각각 위의 제2 공유 전극; 및 제1 공유 전극 및 제2 공유 전극에 전기적으로 연결되는 비트 라인을 포함한다.
디바이스의 몇몇 실시예들에서, 제1 하부 전극들, 제2 하부 전극들, 제1 공유 전극, 및 제2 공유 전극은 각각 티타늄 질화물을 포함하고, 비트 라인은 구리를 포함한다. 디바이스의 몇몇 실시예들에서, 제1 열은: 제1 MTJ 스택들과 제1 공유 전극 사이에 배치되는 제1 상부 전극들; 제2 MTJ 스택들과 제2 공유 전극 사이에 배치되는 제2 상부 전극들; 비트 라인을 제1 공유 전극에 물리적 및 전기적으로 연결하는 제1 도전성 비아; 및 비트 라인을 제2 공유 전극에 물리적 및 전기적으로 연결하는 제2 도전성 비아를 더 포함하며, 제1 도전성 비아 및 제2 도전성 비아의 폭들은 제1 상부 전극들 각각 및 제2 상부 전극들 각각의 폭들보다 크다. 디바이스의 몇몇 실시예들에서, 제1 공유 전극 및 제2 공유 전극의 폭들은 제1 상부 전극들, 제2 상부 전극들, 제1 도전성 비아, 및 제2 도전성 비아의 폭들보다 크다. 디바이스의 몇몇 실시예들에서, 제1 공유 전극은 제1 상부 전극들 각각과 완전히 오버랩된다. 디바이스의 몇몇 실시예들에서, 제1 공유 전극은 제1 상부 전극들의 제1 서브세트와 완전히 오버랩되고, 제1 상부 전극의 제2 서브세트와 부분적으로 오버랩된다. 디바이스의 몇몇 실시예들에서, 제1 공유 전극 및 제2 공유 전극은 제1 열을 따라 동일한 길이를 갖는다. 디바이스의 몇몇 실시예들에서, 행들의 각각의 행은, 제1 하부 전극들 또는 제2 하부 전극들 중 하나에 전기적으로 연결되는 워드 라인을 포함하고, 디바이스는: 행들 각각의 워드 라인에 전기적으로 연결되는 행 디코더; 및 비트 라인에 전기적으로 연결되는 열 디코더를 더 포함한다. 디바이스의 몇몇 실시예들에서, 제1 열은: 제1 하부 전극들 및 제1 MTJ 스택들을 측방향으로 둘러싸는 제1 스페이서; 제1 스페이서의 상부면들 및 측벽들을 따라 연장되는 에칭 스탑 층; 및 에칭 스탑 층 상의 제1 금속 간 유전체(IMD, inter-metal dielectric) 층을 더 포함하며, 제1 공유 전극은 제1 IMD 층 및 에칭 스탑 층을 따라 연장된다. 디바이스의 몇몇 실시예들에서, 에칭 스탑 층은 알루미늄 질화물을 포함한다.
실시예에서, 방법은: 기판 위에 제1 금속 간 유전체(IMD) 층을 형성하는 단계; 제1 IMD 층 위에 하부 전극 층을 형성하는 단계; 하부 전극 층 위에 자기 터널 접합(MTJ) 막 스택을 형성하는 단계; MTJ 막 스택 위에 상부 전극 층을 형성하는 단계; 제1 자기 저항 랜덤 액세스 메모리(MRAM) 셀 및 제2 MRAM 셀을 형성하기 위하여 상부 전극 층, MTJ 막 스택, 및 하부 전극 층을 패터닝하는 단계; 제1 MRAM 셀 및 제2 MRAM 셀의 측벽들 주위에 스페이서를 형성하는 단계; 스페이서 및 제1 IMD 층의 노출된 부분들 위에 에칭 스탑 층을 성막하는 단계; 에칭 스탑 층 위에 제2 IMD 층을 성막하는 단계; 제1 MRAM 셀 및 제2 MRAM 셀의 부분들을 노출시키는 단계; 및 제1 MRAM 셀 및 제2 MRAM 셀의 노출된 부분들 상에 공유 전극을 형성하는 단계를 포함한다.
방법의 몇몇 실시예들에서, 제1 MRAM 셀 및 제2 MRAM 셀의 부분들을 노출시키는 단계는, 제2 IMD 층에 개구를 에칭하는 단계를 포함하고, 공유 전극을 형성하는 단계는: 개구에 도전성 재료를 성막하는 단계; 및 개구 외부에 도전성 재료의 부분들을 제거하기 위하여 도전성 재료를 평탄화하는 단계를 더 포함하며, 공유 전극은 평탄화하는 단계 이후에 도전성 재료의 나머지 부분들을 포함한다. 몇몇 실시예들에서, 방법은: 공유 전극 및 제2 IMD 층 위에 제3 IMD 층을 성막하는 단계; 제3 IMD 층, 제2 IMD 층, 및 공유 전극의 표면들이 평탄하도록, 제3 IMD 층을 평탄화하는 단계; 및 제3 IMD 층에 도전성 피처들을 형성하는 단계를 더 포함한다. 몇몇 실시예들에서, 방법은: 제3 IMD 층, 제2 IMD 층, 및 공유 전극 위에 제4 IMD 층을 성막하는 단계; 제4 IMD 층에 도전성 비아를 형성하는 단계; 및 제4 IMD 층에 비트 라인을 형성하는 단계를 더 포함하고, 도전성 비아는 비트 라인을 공유 전극에 전기적 및 물리적으로 연결한다. 방법의 몇몇 실시예들에서, 제1 MRAM 셀 및 제2 MRAM 셀의 부분들을 노출시키는 단계는, 제2 IMD 층 및 에칭 스탑 층에 개구를 에칭하는 단계를 포함하고, 개구는 제1 MRAM 셀의 제1 상부면을 완전히 노출시키고, 제2 MRAM 셀의 제2 상부면을 부분적으로 노출시킨다. 방법의 몇몇 실시예들에서, 제1 MRAM 셀 및 제2 MRAM 셀의 부분들을 노출시키는 단계는, 제2 IMD 층 및 에칭 스탑 층에 개구를 에칭하는 단계를 포함하고, 개구는 제1 MRAM 셀의 제1 상부면 및 제2 MRAM 셀의 제2 상부면을 완전히 노출시킨다.
몇몇 실시예들에서, 방법은: 기판 위에 자기 저항 랜덤 액세스 메모리(MRAM) 셀을 형성하는 단계 ― MRAM 셀은: 기판 위의 제1 하부 전극; 제1 하부 전극 위의 제1 자기 터널 접합(MTJ) 스택; 및 제1 MTJ 스택 위의 제1 상부 전극을 포함함 ― ; 제1 하부 전극, 제1 MTJ 스택, 및 제1 상부 전극을 측방향으로 둘러싸는 제1 유전체 층을 형성하는 단계; 제1 상부 전극의 측벽들의 부분들을 노출시키기 위하여 제1 유전체 층을 리세싱하는 단계; 제1 상부 전극의 측벽들의 노출된 부분들에 접촉하는 보호 구조물을 형성하는 단계; MRAM 셀 위에 제1 금속 간 유전체(IMD) 층을 성막하는 단계; 및 제1 IMD 층을 통해 연장되는 도전성 피처를 형성하는 단계 ― 도전성 피처는 제1 상부 전극 및 보호 구조물과 접촉함 ― 를 포함한다.
방법의 몇몇 실시예들에서, 제1 유전체 층을 리세싱하는 단계는 리세스를 형성하고, 보호 구조물을 형성하는 단계는: 리세스에 제2 유전체 층을 성막하는 단계; 및 보호 구조물을 형성하기 위하여 제2 유전체 층을 평탄화하는 단계를 포함하며, 보호 구조물 및 제1 상부 전극의 표면들은 평탄하다. 몇몇 실시예들에서, 방법은: 보호 구조물 위에 에칭 스탑 층을 형성하는 단계를 더 포함하며, 제1 IMD 층은 에칭 스탑 층 위에 성막되고, 에칭 스탑 층 및 보호 구조물은 상이한 유전체 재료들을 포함한다. 몇몇 실시예들에서, 방법은: 보호 구조물 위에 에칭 스탑 층을 형성하는 단계를 더 포함하며, 제1 IMD 층은 에칭 스탑 층 위에 성막되고, 에칭 스탑 층 및 보호 구조물은 동일한 유전체 재료를 포함한다.
전술한 내용은 본 기술분야의 당업자들이 본 개시물의 양상들을 더 잘 이해할 수 있도록 몇몇 실시예들의 피처들을 약술하였다. 본 기술분야의 당업자들은 본 명세서에서 소개한 실시예들의 동일한 목적들을 수행하고 그리고/또는 동일한 장점들을 달성하기 위한 다른 프로세스들 및 구조들을 설계하거나 또는 수정하기 위한 기초로서 본 개시내용을 자신들이 손쉽게 이용할 수 있다는 것을 인식해야 한다. 본 기술분야의 당업자들은 또한 이와 같은 등가적 구성들은 본 개시물의 사상과 범위를 벗어나지 않으며, 본 개시물의 사상과 범위를 벗어나지 않고 당업자들이 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있음을 알아야 한다.
실시예들
실시예 1. 디바이스에 있어서,
행들 및 열들로 배열된 자기 저항 랜덤 액세스 메모리(MRAM, magnetoresistive random access memory) 셀들을 포함하는 MRAM 어레이를 포함하며,
상기 열들 중 제1 열은:
상기 제1 열을 따라 배열되는 제1 하부 전극들;
상기 제1 하부 전극들 위의 제1 자기 터널 접합(MTJ, magnetic tunnel junction) 스택들;
상기 제1 MTJ 스택들 각각 위의 제1 공유 전극;
상기 제1 열을 따라 배열되는 제2 하부 전극들;
상기 제2 하부 전극들 위의 제2 MTJ 스택들;
상기 제2 MTJ 스택들 각각 위의 제2 공유 전극; 및
상기 제1 공유 전극 및 상기 제2 공유 전극에 전기적으로 연결되는 비트 라인
을 포함하는 것인, 디바이스.
실시예 2. 실시예 1에 있어서,
상기 제1 하부 전극들, 상기 제2 하부 전극들, 상기 제1 공유 전극, 및 상기 제2 공유 전극은 각각 티타늄 질화물을 포함하고, 상기 비트 라인은 구리를 포함하는 것인, 디바이스.
실시예 3. 실시예 1에 있어서,
상기 제1 열은:
상기 제1 MTJ 스택들과 상기 제1 공유 전극 사이에 배치되는 제1 상부 전극들;
상기 제2 MTJ 스택들과 상기 제2 공유 전극 사이에 배치되는 제2 상부 전극들;
상기 비트 라인을 상기 제1 공유 전극에 물리적 및 전기적으로 연결하는 제1 도전성 비아; 및
상기 비트 라인을 상기 제2 공유 전극에 물리적 및 전기적으로 연결하는 제2 도전성 비아
를 더 포함하며,
상기 제1 도전성 비아 및 상기 제2 도전성 비아의 폭들은 상기 제1 상부 전극들 각각 및 상기 제2 상부 전극들 각각의 폭들보다 큰 것인, 디바이스.
실시예 4. 실시예 3에 있어서,
상기 제1 공유 전극 및 상기 제2 공유 전극의 폭들은 상기 제1 상부 전극들, 상기 제2 상부 전극들, 상기 제1 도전성 비아, 및 상기 제2 도전성 비아의 폭들보다 큰 것인, 디바이스.
실시예 5. 실시예 3에 있어서,
상기 제1 공유 전극은 상기 제1 상부 전극들 각각과 완전히 오버랩되는 것인, 디바이스.
실시예 6. 실시예 3에 있어서,
상기 제1 공유 전극은 상기 제1 상부 전극들의 제1 서브세트와 완전히 오버랩되고, 상기 제1 상부 전극의 제2 서브세트와 부분적으로 오버랩되는 것인, 디바이스.
실시예 7. 실시예 1에 있어서,
상기 제1 공유 전극 및 상기 제2 공유 전극은 상기 제1 열을 따라 동일한 길이를 갖는 것인, 디바이스.
실시예 8. 실시예 1에 있어서,
상기 행들의 각각의 행은, 상기 제1 하부 전극들 또는 상기 제2 하부 전극들 중 하나에 전기적으로 연결되는 워드 라인을 포함하고,
상기 디바이스는:
상기 행들 각각의 상기 워드 라인에 전기적으로 연결되는 행 디코더; 및
상기 비트 라인에 전기적으로 연결되는 열 디코더
를 더 포함하는, 디바이스.
실시예 9. 실시예 1에 있어서,
상기 제1 열은:
상기 제1 하부 전극들 및 상기 제1 MTJ 스택들을 측방향으로 둘러싸는 제1 스페이서;
상기 제1 스페이서의 상부면들 및 측벽들을 따라 연장되는 에칭 스탑 층; 및
상기 에칭 스탑 층 상의 제1 금속 간 유전체(IMD, inter-metal dielectric) 층
을 더 포함하며,
상기 제1 공유 전극은 상기 제1 IMD 층 및 상기 에칭 스탑 층을 따라 연장되는 것인, 디바이스.
실시예 10. 실시예 9에 있어서,
상기 에칭 스탑 층은 알루미늄 질화물을 포함하는 것인, 디바이스.
실시예 11. 방법에 있어서,
기판 위에 제1 금속 간 유전체(IMD) 층을 형성하는 단계;
상기 제1 IMD 층 위에 하부 전극 층을 형성하는 단계;
상기 하부 전극 층 위에 자기 터널 접합(MTJ) 막 스택을 형성하는 단계;
상기 MTJ 막 스택 위에 상부 전극 층을 형성하는 단계;
제1 자기 저항 랜덤 액세스 메모리(MRAM) 셀 및 제2 MRAM 셀을 형성하기 위하여 상기 상부 전극 층, 상기 MTJ 막 스택, 및 상기 하부 전극 층을 패터닝하는 단계;
상기 제1 MRAM 셀 및 상기 제2 MRAM 셀의 측벽들 주위에 스페이서를 형성하는 단계;
상기 스페이서 및 상기 제1 IMD 층의 노출된 부분들 위에 에칭 스탑 층을 성막하는 단계;
상기 에칭 스탑 층 위에 제2 IMD 층을 성막하는 단계;
상기 제1 MRAM 셀 및 상기 제2 MRAM 셀의 부분들을 노출시키는 단계; 및
상기 제1 MRAM 셀 및 상기 제2 MRAM 셀의 노출된 부분들 상에 공유 전극을 형성하는 단계
를 포함하는, 방법.
실시예 12. 실시예 11에 있어서,
상기 제1 MRAM 셀 및 상기 제2 MRAM 셀의 부분들을 노출시키는 단계는, 상기 제2 IMD 층에 개구를 에칭하는 단계를 포함하고,
상기 공유 전극을 형성하는 단계는:
상기 개구에 도전성 재료를 성막하는 단계; 및
상기 개구 외부에 상기 도전성 재료의 부분들을 제거하기 위하여 상기 도전성 재료를 평탄화하는 단계
를 더 포함하며, 상기 공유 전극은 상기 평탄화하는 단계 이후에 상기 도전성 재료의 나머지 부분들을 포함하는 것인, 방법.
실시예 13. 실시예 11에 있어서,
상기 공유 전극 및 상기 제2 IMD 층 위에 제3 IMD 층을 성막하는 단계;
상기 제3 IMD 층, 상기 제2 IMD 층, 및 상기 공유 전극의 표면들이 평탄하도록, 상기 제3 IMD 층을 평탄화하는 단계; 및
상기 제3 IMD 층에 도전성 피처들을 형성하는 단계
를 더 포함하는, 방법.
실시예 14. 실시예 13에 있어서,
상기 제3 IMD 층, 상기 제2 IMD 층, 및 상기 공유 전극 위에 제4 IMD 층을 성막하는 단계;
상기 제4 IMD 층에 도전성 비아를 형성하는 단계; 및
상기 제4 IMD 층에 비트 라인을 형성하는 단계
를 더 포함하고,
상기 도전성 비아는 상기 비트 라인을 상기 공유 전극에 전기적 및 물리적으로 연결하는 것인, 방법.
실시예 15. 실시예 11에 있어서,
상기 제1 MRAM 셀 및 상기 제2 MRAM 셀의 부분들을 노출시키는 단계는, 상기 제2 IMD 층 및 상기 에칭 스탑 층에 개구를 에칭하는 단계를 포함하고,
상기 개구는 상기 제1 MRAM 셀의 제1 상부면을 완전히 노출시키고, 상기 제2 MRAM 셀의 제2 상부면을 부분적으로 노출시키는 것인, 방법.
실시예 16. 실시예 11에 있어서,
상기 제1 MRAM 셀 및 상기 제2 MRAM 셀의 부분들을 노출시키는 단계는, 상기 제2 IMD 층 및 상기 에칭 스탑 층에 개구를 에칭하는 단계를 포함하고,
상기 개구는 상기 제1 MRAM 셀의 제1 상부면 및 상기 제2 MRAM 셀의 제2 상부면을 완전히 노출시키는 것인, 방법.
실시예 17. 방법에 있어서,
기판 위에 자기 저항 랜덤 액세스 메모리(MRAM) 셀을 형성하는 단계 ― 상기 MRAM 셀은:
상기 기판 위의 제1 하부 전극;
상기 제1 하부 전극 위의 제1 자기 터널 접합(MTJ) 스택; 및
상기 제1 MTJ 스택 위의 제1 상부 전극
을 포함함 ― ;
상기 제1 하부 전극, 상기 제1 MTJ 스택, 및 상기 제1 상부 전극을 측방향으로 둘러싸는 제1 유전체 층을 형성하는 단계;
상기 제1 상부 전극의 측벽들의 부분들을 노출시키기 위하여 제1 유전체 층을 리세싱하는 단계;
상기 제1 상부 전극의 측벽들의 노출된 부분들에 접촉하는 보호 구조물을 형성하는 단계;
상기 MRAM 셀 위에 제1 금속 간 유전체(IMD) 층을 성막하는 단계; 및
상기 제1 IMD 층을 통해 연장되는 도전성 피처를 형성하는 단계 ― 상기 도전성 피처는 상기 제1 상부 전극 및 상기 보호 구조물과 접촉함 ―
를 포함하는, 방법.
실시예 18. 실시예 17에 있어서,
상기 제1 유전체 층을 리세싱하는 단계는 리세스를 형성하고,
상기 보호 구조물을 형성하는 단계는:
상기 리세스에 제2 유전체 층을 성막하는 단계; 및
상기 보호 구조물을 형성하기 위하여 상기 제2 유전체 층을 평탄화하는 단계
를 포함하며, 상기 보호 구조물 및 상기 제1 상부 전극의 표면들은 평탄한 것인, 방법.
실시예 19. 실시예 17에 있어서,
상기 보호 구조물 위에 에칭 스탑 층을 형성하는 단계를 더 포함하며,
상기 제1 IMD 층은 상기 에칭 스탑 층 위에 성막되고, 상기 에칭 스탑 층 및 상기 보호 구조물은 동일한 유전체 재료를 포함하는 것인, 방법.
실시예 20. 실시예 17에 있어서,
상기 보호 구조물 위에 에칭 스탑 층을 형성하는 단계를 더 포함하며,
상기 제1 IMD 층은 상기 에칭 스탑 층 위에 성막되고, 상기 에칭 스탑 층은 실리콘 질화물을 포함하고, 상기 보호 구조물은 실리콘 탄화물 또는 알루미늄 산화물을 포함하는 것인, 방법.

Claims (8)

  1. 방법에 있어서,
    제1 자기 터널 접합 스택 및 제2 자기 터널 접합 스택 상에, 각각 제1 상부 전극 및 제2 상부 전극을 형성하는 단계;
    상기 제1 상부 전극 및 상기 제2 상부 전극 상에 제1 유전체 층을 성막하는 단계;
    상기 제1 유전체 층 내에 공유 전극을 형성하는 단계 - 상기 공유 전극은 상기 제1 상부 전극 및 상기 제2 상부 전극에 연결되며, 상기 공유 전극은 상기 제1 상부 전극 및 상기 제2 상부 전극의 측벽들과 접촉함 - ;
    상기 공유 전극 상에 제2 유전체 층을 성막하는 단계;
    상기 제2 유전체 층 내에 비트 라인 상호연결부를 형성하는 단계 - 상기 비트 라인 상호연결부는 상기 공유 전극에 연결됨 -
    를 포함하는, 방법.
  2. 제1항에 있어서, 상기 공유 전극을 형성하는 단계는,
    상기 제1 유전체 층 내에 전극 개구를 패터닝하는 단계 - 상기 전극 개구는 상기 제1 상부 전극 및 상기 제2 상부 전극을 노출시킴 - ;
    상기 전극 개구 내에 도전성 재료를 형성하는 단계; 및
    상기 전극 개구 외부의 상기 도전성 재료의 초과 부분을 제거하는 단계 - 상기 공유 전극은 상기 전극 개구 내의 상기 도전성 재료의 나머지 부분을 포함함 - 을 포함하는 것인, 방법.
  3. 제2항에 있어서,
    상기 제1 자기 터널 접합 스택 및 상기 제2 자기 터널 접합 스택의 측벽들 상에 스페이서를 형성하는 단계를 더 포함하고, 상기 전극 개구는 상기 제1 상부 전극 및 상기 제2 상부 전극 위의 제1 깊이를 갖고, 상기 전극 개구는 상기 스페이서 위의 제2 깊이를 가지며, 상기 제2 깊이는 상기 제1 깊이보다 큰 것인, 방법.
  4. 제1항에 있어서, 상기 비트 라인 상호연결부를 형성하는 단계는,
    상기 제2 유전체 층 내에 상호연결 개구를 패터닝하는 단계 - 상기 상호연결 개구는 상기 공유 전극을 노출시킴 - ;
    상기 상호연결 개구 내에 도전성 재료를 형성하는 단계; 및
    상기 상호연결 개구 외부의 상기 도전성 재료의 초과 부분을 제거하는 단계 - 상기 비트 라인 상호연결부는 상기 상호연결 개구 내의 상기 도전성 재료의 나머지 부분을 포함함 - 를 포함하는 것인, 방법.
  5. 제1항에 있어서, 상기 비트 라인 상호연결부는 상기 제1 상부 전극, 상기 제2 상부 전극, 및 상기 공유 전극 각각과는 상이한 도전성 재료를 포함하는 것인, 방법.
  6. 방법에 있어서,
    자기 저항 랜덤 액세스 메모리 셀들의 상부 전극들 상에 제1 유전체 층을 성막하는 단계;
    상기 제1 유전체 층 내에 제1 공유 전극 및 제2 공유 전극을 형성하는 단계 - 상기 제1 공유 전극은 상기 상부 전극들의 제1 서브세트에 연결되고, 상기 제2 공유 전극은 상기 상부 전극들의 제2 서브세트에 연결되며, 상기 상부 전극들의 제1 서브세트와 상기 상부 전극들의 제2 서브세트는 상기 자기 저항 랜덤 액세스 메모리 셀들의 동일한 열을 따라 배열됨 - ;
    상기 제1 공유 전극 및 상기 제2 공유 전극 상에 제2 유전체 층을 성막하는 단계; 및
    상기 제2 유전체 층 내에 비트 라인 상호연결부를 형성하는 단계 - 상기 비트 라인 상호연결부는 상기 제1 공유 전극 및 상기 제2 공유 전극에 연결됨 -
    을 포함하는, 방법.
  7. 제6항에 있어서, 상기 상부 전극들, 상기 제1 공유 전극, 및 상기 제2 공유 전극 각각은 티타늄 질화물을 포함하고, 상기 비트 라인 상호연결부는 구리를 포함하는 것인, 방법.
  8. 제6항에 있어서, 상기 제1 공유 전극 및 상기 제2 공유 전극을 형성하는 단계는,
    상기 제1 유전체 층 내에 제1 전극 개구 및 제2 전극 개구를 패터닝하는 단계 - 상기 제1 전극 개구는 상기 상부 전극들의 제1 서브세트를 노출시키고, 상기 제2 전극 개구는 상기 상부 전극들의 제2 서브세트를 노출시키고, 상기 제1 전극 개구와 상기 제2 전극 개구는 동일한 길이를 가짐 - ; 및
    상기 제1 전극 개구 내에 그리고 상기 제2 전극 개구 내에 상기 제1 공유 전극 및 상기 제2 공유 전극을 위한 도전성 재료를 형성하는 단계를 포함하는 것인, 방법.
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