KR102542161B1 - 슬롯 비아를 갖는 mram 디바이스에 대한 구조물 및 방법 - Google Patents

슬롯 비아를 갖는 mram 디바이스에 대한 구조물 및 방법 Download PDF

Info

Publication number
KR102542161B1
KR102542161B1 KR1020210093409A KR20210093409A KR102542161B1 KR 102542161 B1 KR102542161 B1 KR 102542161B1 KR 1020210093409 A KR1020210093409 A KR 1020210093409A KR 20210093409 A KR20210093409 A KR 20210093409A KR 102542161 B1 KR102542161 B1 KR 102542161B1
Authority
KR
South Korea
Prior art keywords
mtj
metal layer
over
devices
trench
Prior art date
Application number
KR1020210093409A
Other languages
English (en)
Other versions
KR20220019625A (ko
Inventor
치-판 후앙
치앙-구 셴
리앙-웨이 왕
디안-하우 첸
옌-밍 첸
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20220019625A publication Critical patent/KR20220019625A/ko
Application granted granted Critical
Publication of KR102542161B1 publication Critical patent/KR102542161B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/10—Magnetoresistive devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/161—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect details concerning the memory cell structure, e.g. the layers of the ferromagnetic memory cell
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details
    • H10N50/85—Magnetic active materials

Abstract

반도체 구조물은 제1 금속 층 위에 있는 제2 금속 층 바로 위의 제3 금속 층을 포함한다. 상기 제2 금속 층은 메모리 영역 내의 자기 터널링 접합(MTJ) 디바이스들 및 로직 영역 내의 제1 전도성 특징부를 포함한다. 각각의 MTJ 디바이스는 하부 전극 및 상기 하부 전극 위의 MTJ 스택을 포함한다. 상기 제3 금속 층은, 상기 제1 전도성 특징부에 전기적으로 접속하는 제1 비아, 및 상기 MTJ 디바이스들 위에 있으며 상기 MTJ 디바이스들의 MTJ 스택에 전기적으로 접속하는 슬롯 비아를 포함한다. 상기 슬롯 비아는 상기 MTJ 디바이스들 중 처음 MTJ 디바이스로부터 마지막 MTJ 디바이스까지 연속적으로 그리고 측방향으로 연장된 공간을 차지한다. 상기 제1 비아는 상기 슬롯 비아만큼 얇거나 상기 슬롯 비아보다 더 얇다. 상기 제3 금속 층은, 각각 상기 제1 비아 및 상기 슬롯 비아에 전기적으로 접속하는 제2 및 제3 전도성 특징부를 더 포함한다.

Description

슬롯 비아를 갖는 MRAM 디바이스에 대한 구조물 및 방법 {STRUCTURE AND METHOD FOR MRAM DEVICES WITH A SLOT VIA}
본 출원은, 2020년 8월 10일 출원된 미국 가출원 번호 제63/063,783호의 우선권 및 이익을 주장하며, 이는 그 전체가 참조에 의해 여기에 포함된다.
반도체 집적 회로(IC; integrated circuit) 산업은 급격한 성장을 겪어왔다. IC 재료 및 설계에 있어서의 기술 발전은 IC 세대를 만들어냈는데, 각 세대는 이전 세대보다 더 작고 보다 복잡한 회로를 갖는다. IC 진화 동안, 기능 밀도(즉, 칩 면적당 상호접속된 디바이스들의 수)는 전반적으로 증가한 반면에, 기하학적 크기(즉, 제조 프로세스를 사용하여 만들어질 수 있는 최소 컴포넌트(또는 라인))는 감소하였다. 이 스케일링 다운(scaling down) 프로세스는 전반적으로 생산 효율을 증가시키고 관련 비용을 낮춤으로써 이점을 제공한다. 이러한 스케일링 다운은 또한 IC 프로세싱 및 제조의 복잡도도 증가시켰다.
일부 IC 설계 및 제조에서의 하나의 발전은 비휘발성 메모리(NVM; non-volatile memory) 및 특히 자기 랜덤 액세스 메모리(MRAM; magnetic random-access memory)의 개발이었다. MRAM은 휘발성 정적 랜덤 액세스 메모리(SRAM; static random access memory)에 필적하는 성능 및 휘발성 동적 랜덤 액세스 메모리(DRAM; dynamic random access memory)에 대한 더 적은 전력 소비로 유사한 밀도를 제공한다. NVM 플래시 메모리와 비교하여, MRAM은 더 빠른 액세스 시간을 제공하고 시간이 지남에 따른 성능 저하를 덜 겪을 수 있다. MRAM 셀은, 얇은 절연 배리어에 의해 분리되는 2개의 강자성 층을 포함하는 자기 터널링 접합(MTJ; magnetic tunneling junction)에 의해 형성되고, 절연 배리어를 통한 2개의 강자성 층 사이의 전자의 터널링에 의해 동작한다. 고급 기술 노드에서의 MRAM 셀의 스케일링은 리소그래피 및 에칭 기술 둘 다의 분해능 한계에 의해 한정된다. MRAM 셀이 스케일링 다운됨에 따라, MRAM 셀에의 직렬 저항은 일부 경우에 증가되며 더 높은 전력 소비를 초래한다. MRAM 디바이스 형성에 있어서의 기존의 접근법은 일반적으로 그의 의도한 목적에는 충분하였지만, 모든 관점에서 완전히 만족스럽지는 못하였다. 따라서, 이들 분야에서의 개선을 위한 필요성이 존재한다.
반도체 구조물은 제1 금속 층 위에 있는 제2 금속 층 바로 위의 제3 금속 층을 포함한다. 상기 제2 금속 층은 메모리 영역 내의 자기 터널링 접합(MTJ) 디바이스들 및 로직 영역 내의 제1 전도성 특징부를 포함한다. 각각의 MTJ 디바이스는 하부 전극 및 상기 하부 전극 위의 MTJ 스택을 포함한다. 상기 제3 금속 층은, 상기 제1 전도성 특징부에 전기적으로 접속하는 제1 비아, 및 상기 MTJ 디바이스들 위에 있으며 상기 MTJ 디바이스들의 MTJ 스택에 전기적으로 접속하는 슬롯 비아를 포함한다. 상기 슬롯 비아는 상기 MTJ 디바이스들 중 처음 MTJ 디바이스로부터 마지막 MTJ 디바이스까지 연속적으로 그리고 측방향으로 연장된 공간을 차지한다. 상기 제1 비아는 상기 슬롯 비아만큼 얇거나 상기 슬롯 비아보다 더 얇다. 상기 제3 금속 층은, 각각 상기 제1 비아 및 상기 슬롯 비아에 전기적으로 접속하는 제2 및 제3 전도성 특징부를 더 포함한다.
본 개시는 다음의 상세한 설명으로부터 첨부 도면과 함께 볼 때 가장 잘 이해된다. 산업계에서의 표준 실시에 따라 다양한 특징부들이 실축척대로 도시되지 않고 단지 설명을 위한 목적으로 사용된 것임을 강조한다. 사실상, 다양한 특징부들의 치수는 설명을 명확하게 하기 위해 임의로 증가되거나 감소되었을 수 있다.
도 1a 및 도 1b는 MRAM이 안에 집적되어 있는 반도체 디바이스의 사시도를 예시한다. 도 1c는 실시예에 따라 도 1a 및 도 1b의 반도체 디바이스의 단면도를 예시한다.
도 2a 및 도 2b는 본 개시의 실시예에 따라 MRAM 어레이가 안에 집적되어 있는 반도체 디바이스를 형성하는 방법의 흐름도를 도시한다.
도 2c는 본 개시의 대안의 실시예에 따라 MRAM이 안에 집적되어 있는 반도체 디바이스를 형성하는 방법의 흐름도를 도시한다.
도 3a, 도 3b, 도 3c, 도 3d, 도 3e, 도 3f, 도 3g, 도 3h, 도 3i, 도 3j, 도 3k, 도 3ka, 도 3l, 도 3m, 도 3ma, 도 3n, 도 3o, 도 3p 및 도 3q는 일부 실시예에 따라 도 2a 및 도 2b의 방법에 따른 제조 프로세스 동안 반도체 구조물의 단면도를 예시한다.
도 4a, 도 4b, 도 4c, 도 4d, 도 4e, 도 5a 및 도 5b는 일부 실시예에 따라 도 2c의 방법에 따른 제조 프로세스 동안 반도체 구조물의 단면도를 예시한다.
도 6, 도 7, 도 8 및 도 9는 일부 실시예에 따른 반도체 구조물의 단면도를 예시한다.
다음의 개시는 제공되는 주제의 상이한 특징들을 구현하기 위한 많은 다양한 실시예 또는 예를 제공한다. 컴포넌트 및 구성의 구체적 예가 본 개시를 단순화하도록 아래에 기재된다. 이들은 물론 단지 예일 뿐이며 한정하고자 하는 것이 아니다. 예를 들어, 이어지는 다음 기재에 있어서 제2 특징부 상에 또는 위에 제1 특징부를 형성하는 것은, 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부가 형성될 수 있는 실시예도 또한 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순하고 명확하게 하기 위한 목적인 것이며, 그 자체가 설명되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, “밑에”, “아래에”, “하부”, “위에”, “상부” 등과 같은 공간적으로 상대적인 용어는 도면에 예시된 바와 같이 하나의 구성요소 또는 특징부의 또다른 구성요소(들) 또는 특징부(들)에 대한 관계를 기재하고자 설명을 쉽게 하기 위해 여기에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 배향에 더하여 사용중이거나 동작중인 디바이스의 상이한 배향들을 망라하도록 의도된다. 장치는 달리 배향될 수 있고(90도 회전되거나 또는 다른 배향으로), 여기에서 사용된 공간적으로 상대적인 기술자는 마찬가지로 그에 따라 해석될 수 있다. 또한, 숫자 또는 숫자 범위가 “약”, “대략” 등으로 기재될 때, 이 용어는 달리 지정되지 않는 한, 여기에 개시된 특정 기술에 비추어 당해 기술분야에서의 숙련자의 지식에 따라, 기재된 숫자의 특정 변형(예컨대, +/- 10% 또는 다른 변형) 내에 있는 숫자들을 망라한다. 예를 들어, 용어 “약 5 nm”는 4.5 nm 내지 5.5 nm, 4.0 nm 내지 5.0 nm 등의 치수 범위를 망라한다.
본 개시는 일반적으로 반도체 디바이스 및 제조 방법에 관한 것이다.　 보다 구체적으로, 본 개시는 MRAM 및 로직 디바이스가 안에 집적되어 있는 반도체 디바이스를 제공하는 것에 관련된다. MRAM은 반도체 디바이스의 MRAM 디바이스 영역(또는 MRAM 영역)에서 제공되고, 로직 디바이스는 반도체 디바이스의 로직 디바이스 영역(또는 로직 영역)에서 제공된다. MRAM은 행과 열로 배열된 MRAM 셀들의 어레이를 포함한다. 동일 행에 있는 MRAM 셀들은 공통 워드 라인에 접속되고, 동일 열에 있는 MRAM 셀들은 공통 비트 라인에 접속된다. 비트 라인 상의 감소된 직렬 저항을 위해 비트 라인의 일부로서 슬롯 비아가 제공된다. 슬롯 비아는 제조 프로세스를 단순화하도록 로직 영역에 비아를 형성하는 동일 프로세스에 의해 제조된다.
도 1a 및 도 1b는 MRAM 어레이(250)를 갖는 디바이스(또는 반도체 디바이스 또는 구조물)(200)의 사시도를 예시한다. 구체적으로, 도 1a는 MRAM 어레이(250)의 빌딩 블록을 예시하며, MRAM 셀(249)은 MTJ(150)(또는 MTJ 스택(150))을 갖는다. MTJ(150)는 상부 강자성 플레이트(152) 및 하부 강자성 플레이트(154)를 포함하며, 이들은 터널 배리어 층으로도 지칭되는 얇은 절연 층(156)에 의해 분리된다. 2개의 강자성 플레이트 중의 하나(예컨대, 하부 강자성 플레이트(154))는 반강자성 층에 고정되는 자기 층(고정 또는 핀(pinned) 층(154)으로도 지칭됨)이며, 다른 강자성 플레이트(예컨대, 상부 강자성 플레이트(152))는 둘 이상의 대응하는 데이터 상태 중 하나를 저장하도록 그의 자기장을 둘 이상의 값 중의 하나로 변경되게 할 수 있는 “자유" 자기 층(자유 층(152)으로도 지칭됨)이다.
MTJ(150)는 상부 및 하부 강자성 플레이트(152 및 154)에 자기장을 저장하도록 터널 자기저항(TMR; tunnel magnetoresistance)을 사용한다. 충분히 얇은 절연 층(156)(예컨대, 약 10 nm 이하의 두께)에 대하여, 전자가 상부 강자성 플레이트(152)로부터 하부 강자성 플레이트(154)로 터널링할 수 있다. 데이터는 많은 방식으로 셀에 기록될 수 있다. 하나의 방법에서, 전류가 상부 및 하부 강자성 플레이트(152 및 154) 사이에 전달되며, 이는 자유 자기 층(예컨대, 상부 강자성 플레이트(152))에 저장된 자기장을 유도한다. 다른 방법에서, 스핀-전달-토크(STT; spin-transfer-torque)가 이용되며, 핀 자기 층에 관련하여 자유 자기 층 내의 자기장을 변경하도록 스핀-정렬 또는 분극화된 전자 흐름이 사용된다. 데이터를 기록하기 위한 다른 방법이 사용될 수 있다. 그러나, 모든 데이터 기록 방법은 핀 자기 층에 관련하여 자유 자기 층 내의 자기장을 변경하는 것을 포함한다.
MTJ(150)의 전기 저항은 자기 터널 효과로 인해 상부 및 하부 강자성 플레이트(152 및 154)에 저장된 자기장에 따라 변한다. 예를 들어, 상부 및 하부 강자성 플레이트(152 및 154)의 자기장이 정렬될 때(또는 동일 방향임), MTJ(150)는 낮은 저항 상태에 있다(즉, 로직 “0” 상태). 상부 및 하부 강자성 플레이트(152 및 154)가 반대 방향으로 있을 때, MTJ(150)는 높은 저항 상태에 있다(즉, 로직 “1” 상태). 상부 강자성 플레이트(152)의 자기장의 방향은 MTJ(150)를 통해 전류를 통과시킴으로써 변경될 수 있다. 상부 및 하부 강자성 플레이트(152 및 154) 사이의 전기 저항을 측정함으로써, MTJ(150)에 커플링된 판독 회로부는 “0” 및 “1” 상태 간에 식별할 수 있다. 도 1a는, MTJ(150)의 상부 강자성 플레이트(152)가 비트 라인에 커플링되고 MTJ(150)의 하부 강자성 플레이트(154)가 트랜지스터 구조물(101) 내의 트랜지스터의 소스(또는 드레인)에 커플링되고, 트랜지스터의 드레인(또는 소스)이 공급 라인(SL; supply line)에 커플링되고, 트랜지스터의 게이트가 워드 라인(WL; word line)에 커플링되는 것을 더 도시한다. MTJ(150)는 비트 라인, 워드 라인 및 공급 라인을 통해 액세스될 수 있다(예컨대 판독되거나 기록됨).
도 1b는 M개 행(워드) 및 N개 열(비트)의 MRAM 셀들(또는 MRAM 디바이스들)(249)을 포함하는 MRAM 어레이(250)를 예시한다. 각각의 MRAM 셀(249)은 MTJ(150)를 포함한다. 워드 라인 WL1, WL2, ...,WLM은 MRAM 셀들(249)의 각자의 행에 걸쳐 연장되고 비트 라인 BL1, BL2, ..., BLN은 MRAM 셀들(249)의 열을 따라 연장된다.
도 1c는 본 개시의 일부 실시예에 따라 MRAM 어레이(250)의 비트 라인 방향(즉, 도 1b에서의 B-B라인)을 따라 디바이스(200)의 단면도를 도시하며, 동일 도면에 MRAM 어레이(250) 및 로직 디바이스(252) 둘 다를 도시한다. 도 1c를 참조하면, MRAM 어레이(250)는 MRAM 영역(100A)에서 제공되며, 로직 디바이스(252)는 로직 영역(100B)에서 제공된다. 로직 디바이스(252)는 MRAM 어레이(250)에 액세스하기 위해 기록/판독 로직을 구현하도록 사용될 수 있거나, 다른 기능을 수행할 수 있다. MRAM 영역(100A) 및 로직 영역(100B)은 반도체 기판(100) 내에 또는 반도체 기판(100) 상에 공통 트랜지스터 구조물(101)을 갖는다.
일부 실시예에서, 반도체 기판(100)은 실리콘 기판(예컨대, 실리콘 웨이퍼)일 수 있지만, 이에 한정되는 것은 아니다. 대안으로서, 반도체 기판(100)은 게르마늄과 같은 또다른 원소 반도체; 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비소화물 및/또는 인듐 안티몬화물을 포함한 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP 및/또는 GaInAsP을 포함한 합금 반도체; 또는 이들의 조합을 포함한다. 또 다른 대안에서, 반도체 기판(100)은 SOI(semiconductor on insulator)이다. 다른 대안에서, 반도체 기판(100)은 도핑된 에피텍셜 층, 구배 반도체 층, 및/또는 실리콘 게르마늄 층 상의 실리콘 층과 같이, 상이한 유형의 또다른 반도체 층 위에 있는 반도체 층을 포함할 수 있다. 반도체 기판(100)은 p-웰, n-웰 또는 이들의 조합과 같은 도핑된 영역을 포함할 수 있거나 포함하지 않을 수 있다.
반도체 기판(100)은 반도체 기판(100)에 적어도 부분적으로 소스(103) 및 드레인(105)과 같은 고농도 도핑된 영역을 더 포함한다. 게이트(107)가 반도체 기판(100)의 상부 표면 위에 그리고 소스(103)와 드레인(105) 사이에 위치된다. 콘택 플러그(108)가 층간 유전체(ILD; inter-layer dielectric)(109)에 형성되며, 트랜지스터 구조물(101)에 전기적으로 커플링될 수 있다. 일부 실시예에서, ILD(109)는 반도체 기판(100) 상에 형성된다. ILD(109)는 이러한 층들을 형성하기 위한 다양한 기술, 예컨대 화학적 기상 증착(CVD; chemical vapor deposition), 저압 CVD(LPCVD; low-pressure CVD), 플라즈마 강화 CVD(PECVD; plasma-enhanced CVD), 스퍼터링 및 물리적 기상 증착(PVD; physical vapor deposition), 열 성장 등에 의해 형성될 수 있다. ILD(109)는 산화물(예컨대, Ge 산화물), 산화질화물(예컨대, GaP 산화질화물), 실리콘 이산화물(SiO2), 질소-함유 산화물(예컨대, 질소-함유 SiO2), 질소-도핑된 산화물(예컨대, N2-주입된 SiO2), 실리콘 산화질화물(SixOyNz) 등과 같은 다양한 유전체 재료로 형성될 수 있다. 트랜지스터 구조물(101)에서의 트랜지스터는 평면형 트랜지스터 또는 FinFET과 같은 비-평면형 트랜지스터일 수 있다.
일부 실시예에서, 인접한 트랜지스터들을 정의하고 전기적으로 격리하도록 쉘로우 트렌치 아이솔레이션(STI; shallow trench isolation)(111)이 제공된다. 다수의 STI(111)가 반도체 기판(100)에 형성된다. STI(111)는 예를 들어 산화물(예컨대, Ge 산화물), 산화질화물(예컨대, GaP 산화질화물), 실리콘 이산화물(SiO2), 질소-함유 산화물(예컨대, 질소-함유 SiO2), 질소-도핑된 산화물(예컨대, N2-주입된 SiO2), 실리콘 산화질화물(SixOyNz) 등을 포함할 수 있다. STI(111)는 또한, 티타늄 산화물(TixOy, 예컨대, TiO2), 탄탈럼 산화물(TaxOy, 예컨대, Ta2O5) 등과 같은, 임의의 적합한 “높은 유전 상수" 또는 “하이 K” 재료로 형성될 수 있으며, K는 약 8 이상이다. 대안으로서, STI(111)는 또한 임의의 적합한 “낮은 유전 상수” 또는 “로우-k” 유전체 재료로 형성될 수 있으며, k는 약 4 이하이다.
도 1c는 디바이스(200)가 트랜지스터 구조물(101) 위의 상호접속 구조물(308)을 포함하는 것을 더 예시한다. 상호접속 구조물(308)은 3개의 인접한 금속 층(302, 304 및 306) 및 도시되지 않은 다른 금속 층을 포함한다. 금속 층(302)은 트랜지스터 구조물(101)의 상부 표면 위의 제N 금속 층이며, 금속 층(304 및 306)은 각각 제(N+1) 금속 층 및 제(N+2) 금속 층이다. 따라서, 일부 실시예에서, 금속 층(302, 304 및 306)은 금속 층 MN, MN+1 및 MN+2로도 지칭된다. 숫자 N은 임의의 자연수일 수 있다. 예를 들어, N은 3, 4, 5, 6 또는 또다른 자연수일 수 있다. 본 실시예에서, MRAM 셀들(249)은 금속 층(304)에서 구현된다.
금속 층(302)은 MRAM 영역(100A) 및 로직 영역(100B) 둘 다에서 금속간 유전체(IMD; inter-metal dielectric) 층(206) 및 금속 라인(208)을 포함한다. IMD 층(206)은 실리콘 이산화물과 같은 산화물, 탄소 도핑된 산화물과 같은 로우-k 유전체 재료, 또는 다공성 탄소 도핑된 실리콘 이산화물과 같은 익스트림 로우-k 유전체 재료일 수 있다. 금속 라인(208)은 알루미늄, 구리 또는 이들의 조합과 같은 금속으로 제조될 수 있다.
금속 층(304)은 MRAM 영역(100A) 및 로직 영역(100B) 둘 다를 통해 연장되는 유전체 층(210)(유전체 배리어 층(SBL; dielectric barrier layer)으로도 지칭됨)을 포함한다. 예를 들어, 유전체 층(210)은 다양한 실시예에서 Si3N4, SiON, SiC, SiCN 또는 이들의 조합과 같은 하나 이상의 유전체 재료를 포함할 수 있다. MRAM 영역(100A)에서, 금속 층(304)은 하나 이상의 유전체 층(210, 212, 214, 216 및 226)에 의해 둘러싸인 MRAM 셀(249)을 더 포함한다. 로직 영역(100B)에서, 금속 층(304)은 하나 이상의 유전체 층(210 및 215)에 의해 둘러싸인 금속 비아(213) 및 금속 라인(217)을 더 포함한다. 금속 층(304)에서의 다양한 컴포넌트들은 아래에 더 기재된다.
실시예에서, 유전체 층(212)은 알루미늄 산화물(즉, Al2O3와 같은 AlOx)과 같은 금속 기반의 유전체 재료를 포함한다. 실시예에서, 유전체 층(214)은 실리콘 산화물 기반의 로우-k 유전체 재료와 같은 로우-k 유전체 재료를 포함한다. 예를 들어, 유전체 층(214)은 미도핑 실리케이트 유리(USG; un-doped silicate glass), 또는 도핑된 실리콘 산화물, 예컨대 BPSG(borophosphosilicate glass), FSG(fused silica glass), PSG(phosphosilicate glass), BSG(boron doped silicon glass) 및/또는 다른 적합한 유전체 재료를 포함할 수 있다. 실시예에서, 유전체 층(216)은 하나 이상의 산화물 기반의 유전체 재료, 예컨대 실리콘 이산화물, 테트라에틸오소실리케이트(TEOS; tetraethylorthosilicate) 형성 산화물, 미도핑 실리케이트 유리, 또는 도핑된 실리콘 산화물, 예컨대, BPSG, FSG, PSG, BSG 및/또는 다른 적합한 유전체 재료를 포함한다. 실시예에서, 유전체 층(226)은 유전체 층(216)의 재료 및 상부 전극(228)(아래에 설명됨)의 재료와는 상이한 유전체 재료를 포함한다. 예를 들어, 유전체 층(226)은 알루미늄 산화물(즉, Al2O3와 같은 AlOx)과 같은 금속 기반의 유전체 재료를 포함할 수 있다.
본 실시예에서, 각각의 MRAM 셀(249)은 하부 전극 비아(BEVA; bottom electrode via)(220) 및 BEVA(220)의 측벽 및 하부 표면 상의 전도성 배리어 층(218)을 포함한다. 전도성 배리어 층(218)은 금속 층(302)에서의 금속 라인(208) 중 하나 상에 바로 배치될 수 있으며, 이는 트랜지스터 구조물(101)에서의 트랜지스터의 소스 및 드레인 특징부 중 하나 상의 비아에 접속된다(이러한 접속이 도 1c에는 도시되지 않지만 도 1a 참조). BEVA(220)는 텅스텐, 티타늄, 탄탈럼, 텅스텐 질화물, 티타늄 질화물, 탄탈럼 질화물, 이들의 조합, 또는 다른 적합한 금속 또는 금속 화합물을 포함할 수 있다. 배리어 층(218)은 티타늄 질화물, 탄탈럼 질화물 또는 다른 적합한 전도성 확산 배리어를 포함할 수 있다. 배리어 층(218)은 BEVA(220)와 주변 유전체 층(210, 221 및 214) 사이에 배치된다.
본 실시예에서, 각각의 MRAM 셀(249)은 BEVA(220) 상에 배치된 하부 전극(BE; bottom electrode)(222), BE(222) 상에 배치된 MTJ(또는 MTJ 스택)(150), 및 MTJ(150) 상에 배치된 상부 전극(TE; top electrode)(228)을 더 포함한다. 실시예에서, BE(222) 및 TE(228)의 각각은 TaN, TiN, Ti/TiN, TaN/TiN, Ta 또는 이들의 조합과 같은 금속 질화물을 포함할 수 있다. 일부 실시예에서, MTJ(150)는 강자성 층, MTJ 스페이서 및 캡핑 층을 포함할 수 있다. 캡핑 층은 강자성 층 상에 형성된다. 강자성 층의 각각은 강자성 재료를 포함할 수 있으며, 이는 금속 또는 금속 합금, 예를 들어 Fe, Co, Ni, CoFeB, FeB, CoFe, FePt, FePd, CoPt, CoPd, CoNi, TbFeCo, CrNi 등일 수 있다. MTJ 스페이서는 비-강자성 금속, 예를 들어 Ag, Au, Cu, Ta, W, Mn, Pt, Pd, V, Cr, Nb, Mo, Tc, Ru 등을 포함할 수 있다. 또다른 MTJ 스페이서는 또한 절연체, 예를 들어 Al2O3, MgO, TaO, RuO 등을 포함할 수 있다. 캡핑 층은 비-강자성 재료를 포함할 수 있으며, 이는 금속 또는 절연체, 예를 들어 Ag, Au, Cu, Ta, W, Mn, Pt, Pd, V, Cr, Nb, Mo, Tc, Ru, Ir, Re, Os, Al2O3, MgO, TaO, RuO 등일 수 있다. 캡핑 층은 그의 연관된 MRAM 셀의 기록 전류를 감소시킬 수 있다. 강자성 층은, 그의 자기 극성 또는 자기 배향이 그의 연관된 MRAM 셀(249)의 기록 동작 동안 변경될 수 있는 자유 층(152)(도 1a)으로서 기능할 수 있다. 강자성 층 및 MTJ 스페이서는, 그의 자기 배향이 그의 연관된 MRAM 셀(249)의 기록 동작 동안 변경되지 않을 수 있는 고정 또는 핀 층(154)(도 1a)으로서 기능할 수 있다. 다른 실시예에 따라 MTJ(150)는 반강자성 층을 포함할 수 있다는 것을 고려한다.
본 실시예에서, 각각의 MRAM 셀(249)은 MTJ(150) 및 BE(222)의 측벽 상의 유전체 스페이서(224)를 더 포함한다. 스페이서(224)는 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산화질화물(SixOyNz) 등과 같은 하나 이상의 유전체 재료를 포함할 수 있다. 본 실시예에서 유전체 층(226)은 스페이서(224) 위에 그리고 TE(228)의 측벽 위에 배치된다.
본 실시예에서, 로직 영역(100B)에서의 금속 층(304)은 금속 비아(213), 금속 라인(217) 및 유전체 층(210 및 215)을 포함한다. 금속 비아(213)는 금속 층(302)에서의 금속 라인(208)의 일부에 전기적으로 접속된다. 유전체 층(215)은 실리콘 이산화물과 같은 산화물, 탄소 도핑된 산화물과 같은 로우-k 유전체 재료, 또는 다공성 탄소 도핑된 실리콘 이산화물과 같은 익스트림 로우-k 유전체 재료일 수 있다. 금속 비아(213) 및 금속 라인(217)은 알루미늄, 구리 또는 이들의 조합과 같은 금속으로 제조될 수 있다.
금속 층(306)은 하나 이상의 유전체 층(230, 232, 234 및 236)에 의해 둘러싸이는 금속성 특징부(260A, 260B, 262A 및 262B)를 포함한다. 유전체 층(230, 232, 234 및 236)은 MRAM 영역(100A) 및 로직 영역(100B) 둘 다에 걸쳐 연장된다. 금속성 특징부(260A 및 262A)는 MRAM 영역(100A)에 배치된다. 금속성 특징부(260B 및 262B)는 로직 영역(100B)에 배치된다. 금속 층(306)에서의 다양한 컴포넌트들은 아래에 더 기재된다.
실시예에서, 유전체 층(230)은 유전체 층(210)에서의 재료(들)와 동일하거나 유사한 재료를 포함한다. 예를 들어, 유전체 층(230)은 Si3N4, SiON, SiC, SiCN 또는 이들의 조합과 같은 하나 이상의 유전체 재료를 포함할 수 있다. 실시예에서, 유전체 층(232)은 유전체 층(212)에서의 재료(들)와 동일하거나 유사한 재료를 포함한다. 예를 들어, 유전체 층(232)은 알루미늄 산화물(즉, Al2O3와 같은 AlOx) 또는 다른 금속 산화물과 같은 금속 기반의 유전체 재료를 포함할 수 있다. 실시예에서, 유전체 층(234)은 실리콘 산화물 기반의 로우-k 유전체 재료와 같은 로우-k 유전체 재료를 포함한다. 예를 들어, 유전체 층(234)은 미도핑 실리케이트 유리(USG), 또는 도핑된 실리콘 산화물, 예컨대 BPSG, FSG, PSG, BSG 및/또는 다른 적합한 유전체 재료를 포함할 수 있다. 실시예에서, 유전체 층(236)은 하나 이상의 산화물 기반의 유전체 재료, 예컨대 실리콘 이산화물, 테트라에틸오소실리케이트(TEOS) 형성 산화물, 미도핑 실리케이트 유리, 또는 도핑된 실리콘 산화물, 예컨대, BPSG, FSG, PSG, BSG 및/또는 다른 적합한 유전체 재료를 포함한다.
본 실시예에서, 금속성 특징부(260B 및 262B)는 각각 금속 비아 및 금속 라인이다. 금속 비아(216B) 및 금속 라인(262B)은 알루미늄, 구리 또는 이들의 조합과 같은 금속으로 제조될 수 있다. 본 실시예에서, 금속성 특징부(260A)는, 비아(260B)를 형성하는 동일 프로세스에서 형성되고 비아(260B)와 동일한 재료를 포함하는 슬롯 비아이며, 금속성 특징부(262A)는, 금속 라인(262B)을 형성하는 동일 프로세스에서 형성되고 금속 라인(262B)과 동일한 재료를 포함하는 금속 라인이다. 슬롯 비아(260A) 및 금속 라인(262A)은 MRAM 어레이(250)에 대한 비트 라인의 일부이다. 슬롯 비아(260A)는 동일한 비트 라인(도 1b 참조)을 공유하는 MRAM 셀들(249)의 열 위에 배치된다. 일부 실시예에서, 슬롯 비아(260A)는 동일한 비트 라인을 공유하는 복수의 인접 MRAM 셀들(249)(MRAM 셀들(249)의 열의 서브세트일 수 있음) 위에 배치된다. 아래의 설명은 MRAM 셀들(249)의 열을 지칭할 때 둘 다의 시나리오(열 또는 열의 서브세트)에 적용된다. 본 실시예에서, 슬롯 비아(260A)는 열에서의 각각의 MRAM 셀(249)의 TE(228) 상에 바로 배치되고 이에 전기적으로 접속된다. 일부 실시예에서, 슬롯 비아(260A)는 열에서의 각각의 MRAM 셀(249)의 MTJ(150) 상에 바로 배치되고 이에 전기적으로 접속된다. 슬롯 비아(260A)는 열에서 MRAM 셀(249)의 처음 것으로부터 MRAM 셀(249)의 마지막 것까지 연속적으로 그리고 측방향으로(“x” 방향 또는 비트 라인 방향을 따라) 연장된다. 각각의 MRAM 셀(249) 위에 개별 비아가 배치되는 접근법과 비교하여, MRAM 셀들(249)의 열에 접촉하는 슬롯 비아(260A)를 갖는 것은 비트 라인의 직렬 저항을 유리하게 감소시킨다.
또한, 도 1c에 도시된 바와 같이, 인접한 MTJ들(150) 사이에 배치되는 슬롯 비아(260A)의 일부는 TE(228)의 상부 표면 아래로 연장되며, 일부 실시예에서 MTJ(150)의 상부 표면 아래로도 연장된다(나중에 설명되는 바와 같이). 이는 유리하게 슬롯 비아의 볼륨을 증가시키고 비트 라인의 직렬 저항을 더 감소시킨다. 본 실시예에서, 비아(260B)는 두께 d1를 갖고, MTJ(150) 바로 위에 있는 슬롯 비아(260A)의 부분은 두께 d2를 갖고, 측방향으로 2개의 인접한 MTJ들(150) 사이에 있는 슬롯 비아(260A)의 부분은 두께 d3를 갖는다. 실시예에서, 두께 d2는 두께 d1 이상이고, 두께 d3은 두께 d1보다 더 크다. 일부 실시예에서, 두께 d3은 두께 d2 이상이다. 예를 들어, 두께 d3은 일부 실시예에서 두께 d2보다 약 5 nm 내지 약 50 nm 만큼 더 크다. 일부 예에서, 두께 d2는 40 nm 내지 80 nm 범위 내이고, 두께 d3은 45 nm 내지 130 nm 범위 내이다. 상기 두께 d1, d2 및 d3은 각자의 비아(260A 및 260B)의 하부 표면에서부터 유전체 층(234)의 상부 표면까지 측정된다. 또한, 일부 실시예에서, 슬롯 비아의 길이(즉, “x” 방향을 따라)는 약 100 nm 내지 약 10,000 nm의 범위 내이며, 슬롯 비아의 폭(즉, 도 1c의 페이지 안팎으로 “y” 방향을 따라)은 약 20 nm 내지 약 100 nm 범위 내이다. 실시예에서, 금속 라인(262A 및 262B)은 대략 동일한 두께를 갖는다.
도 2a 및 도 2b는 실시예에 따라 집적된 MRAM 어레이 및 로직 디바이스를 갖는 반도체 디바이스(200)를 형성하는 방법(500)의 흐름도를 예시한다. 도 2c는 대안의 실시예에서 방법(500)의 특정 동작의 흐름도를 예시한다. 방법(500)은 단지 예이고, 청구항에 명시적으로 인용되어 있는 것을 넘어 본 개시를 한정하도록 의도되지 않는다. 방법(500) 전에, 방법(200) 동안 그리고 방법(200) 후에 추가의 동작이 제공될 수 있고, 방법의 추가 실시예에 대하여, 기재된 일부 동작이 교체되거나 제거되거나 또는 이동될 수 있다. 방법(500)은 도 3a 내지 도 8과 함께 아래에 기재되며, 도 3a 내지 도 8은 방법(500)에 따른 제조 단계 동안 반도체 디바이스(200)의 다양한 단면도들을 예시한다.
동작 502에서, 방법(500)(도 2a)은, 도 3a에 도시된 바와 같이, 금속 층(302) 및 금속 층(302) 위에 배치된 다양한 유전체 층(210, 212 및 214)을 갖는 디바이스(200)를 제공하거나 제공된다. 도 3a에 도시되지 않았지만, 디바이스(200)는 기판(예컨대, 도 1c의 반도체 기판(100))에 또는 상에 배치된 트랜지스터 구조물(예컨대, 도 1c의 트랜지스터 구조물(101))을 더 포함한다. 금속 층(302)은 트랜지스터 구조물 위의 제N 금속 층이며, N은 자연수이다. 디바이스(200)는 그 안에 MRAM 어레이를 형성하기 위한 MRAM 영역(100A) 및 그 안에 로직 디바이스를 형성하기 위한 로직 영역(100B)을 포함한다. 금속 층(302)은 MRAM 영역(100A) 및 로직 영역(100B) 둘 다에서의 IMD 층(206) 및 금속 라인(208)을 포함한다. IMD 층(206)은 실리콘 이산화물과 같은 산화물, 탄소 도핑된 산화물과 같은 로우-k 유전체 재료, 또는 다공성 탄소 도핑된 실리콘 이산화물과 같은 익스트림 로우-k 유전체 재료일 수 있다. 금속 라인(208)은 알루미늄, 구리 또는 이들의 조합과 같은 금속으로 제조될 수 있다. IMD 층(206)은 플라즈마 강화 화학적 기상 증착(PECVD)을 포함하는 화학적 기상 증착(CVD) 또는 물리적 기상 증착(PVD)과 같은 퇴적 프로세스에 의해 형성될 수 있다. 금속 라인(208)은 PVD, CVD, ALD 또는 도금 프로세스와 같은 퇴적 프로세스에 의해 형성될 수 있다. 실시예에서, 유전체 층(210)은 Si3N4, SiON, SiC, SiCN 또는 이들의 조합과 같은 하나 이상의 유전체 재료를 포함할 수 있고, PVD, CVD, ALD 또는 다른 적합한 프로세스를 사용하여 약 12 nm 내지 약 20 nm 범위 내의 두께로 퇴적될 수 있다. 실시예에서, 유전체 층(212)은 알루미늄 산화물과 같은 금속 기반의 유전체 재료를 포함하고, CVD, ALD 또는 다른 적합한 프로세스를 사용하여 약 2 nm 내지 약 6 nm 범위 내의 두께로 퇴적될 수 있다. 실시예에서, 유전체 층(214)은 미도핑 실리케이트 유리(USG)와 같은 실리콘 산화물 기반의 유전체 재료를 포함하고, CVD, PVD 또는 다른 적합한 프로세스를 사용하여 약 40 nm 내지 약 100 nm 범위 내의 두께로 퇴적될 수 있다.
동작 504에서, 방법(500)(도 2a)은, 도 3b에 도시된 바와 같이, 유전체 층(214, 212 및 210)을 관통하며 MRAM 영역(100A)에서의 금속 라인(208)의 일부에 전기적으로 접속하는 BEVA(220) 및 배리어 층(218)을 형성한다. 예를 들어, 동작 504는 포토리소그래피 및 에칭 프로세스를 사용하여 유전체 층(214) 위에 에칭 마스크를 형성할 수 있으며, 여기에서 에칭 마스크는 BEVA(220) 및 배리어 층(218)의 위치에 대응하는 개구를 제공하고 디바이스(200)의 나머지를 덮는다. 실시예에서, 각각의 BEVA(220)는 MRAM 어레이(250)에서의 MRAM 셀(249)에 대응한다. 그 다음, 동작 504는 금속 층(302)에 도달하도록 에칭 마스크를 통해 유전체 층(214, 212 및 210)을 에칭함으로써, 유전체 층(214, 212 및 210)에 개구(또는 트렌치 또는 홀)를 형성한다. 그 후에, 동작 504는 개구의 표면 상에 배리어 층(218)을 퇴적하고 배리어 층(218) 위에 BEVA(220)를 퇴적한다. 그 후에, 동작 504는 BEVA(220) 및 배리어 층(218)에 대해 화학 기계적 연마(CMP; chemical mechanical planarization) 프로세스를 수행할 수 있으며, 그에 의해 유전체 층(214)의 상부 표면 상의 임의의 과도한 재료를 제거할 수 있다. 실시예에서, 배리어 층(218)은 티타늄 질화물, 탄탈럼 질화물 또는 다른 적합한 전도성 확산 배리어를 포함할 수 있고, ALD, PVD, CVD 또는 다른 적합한 퇴적 방법을 사용하여 퇴적될 수 있으며, BEVA(220)는 텅스텐, 티타늄, 탄탈럼, 텅스텐 질화물, 티타늄 질화물, 탄탈럼 질화물, 이들의 조합 또는 다른 적합한 금속 또는 금속 화합물을 포함할 수 있고, CVD, PVD, ALD, 도금 또는 다른 적합한 퇴적 방법을 사용하여 퇴적될 수 있다.
동작 506에서, 방법(500)(도 2a)은, 도 3c에 도시된 바와 같이, 유전체 층(214), 배리어 층(218) 및 BEVA(220) 위에 하부 전극(BE) 층(222), MTJ(또는 MTJ 스택)(150) 및 상부 전극(TE) 층(228)을 퇴적한다. 특히, BE 층(222)은 BEVA(220)에 전기적으로 접속한다. 실시예에서, BE(222)는 TaN, TiN, Ti/TiN, TaN/TiN, Ta 또는 이들의 조합과 같은 금속 질화물을 포함할 수 있고, CVD, ALD 또는 다른 적합한 퇴적 방법을 사용하여 퇴적될 수 있다. BE(222)는 일부 실시예에서 약 1 nm 내지 약 8 nm 범위 내의 두께를 갖도록 형성될 수 있다. MTJ(150)는 CVD, PVD, ALD 또는 다른 적합한 퇴적 방법을 사용하여 퇴적될 수 있고, 일부 실시예에서 약 20 nm 내지 약 50 nm의 범위 내의 두께를 가질 수 있다. 실시예에서, TE(228)는 TaN, TiN, Ti/TiN, TaN/TiN, Ta 또는 이들의 조합과 같은 금속 질화물을 포함할 수 있고, CVD, ALD 또는 다른 적합한 퇴적 방법을 사용하여 퇴적될 수 있다. TE(228)는 일부 실시예에서 약 10 nm 내지 약 25 nm 범위 내의 두께를 갖도록 형성될 수 있다.
동작 508에서, 방법(500)(도 2a)은 BE 층(222), MTJ(150) 및 TE 층(228)을 개별 MRAM 셀(249)로 패터닝한다. 예를 들어, 포토리소그래피 및 에칭 프로세스를 사용하여, 동작 508은, 도 3d에 도시된 바와 같이, 개별 MRAM 셀(249)에 대응하는 TE 층(228)의 영역을 덮으며 TE 층(228)의 나머지를 노출시키는 에칭 마스크(402)를 형성할 수 있다. 그 다음, 동작 508은, 도 3e에 도시된 바와 같이, 개별 MRAM 셀(249)을 형성하도록 에칭 마스크(402)를 통해 TE 층(228), MTJ(150), BE 층(222) 및 유전체 층(214)을 에칭한다. 에칭 프로세스는 습식 에칭, 건식 에칭, 반응성 이온 에칭 또는 다른 적합한 에칭 방법일 수 있다. 에칭 마스크(402)는 에칭, 스트리핑, 애싱 또는 다른 적합한 방법을 사용하여 그 후에 제거된다.
동작 510에서, 방법(500)(도 2a)은, 도 3f에 도시된 바와 같이, MRAM 셀(249)의 측벽 위에 스페이서(224)를 형성한다. 일부 실시예에서, 스페이서(224)는 MRAM 셀(249)의 일부로 간주된다. 예를 들어, 동작 510은, CVD, ALD 또는 다른 적합한 방법을 사용하여 MRAM 영역(100A) 및 로직 영역(100B) 둘 다에서 디바이스(200) 위에 블랭킷(blanket) 유전체 층을 퇴적하고, 그 다음 유전체 층(214)의 상부 표면으로부터 그리고 TE(228)의 상부 표면으로부터 블랭킷 유전체 층을 이방성 에칭하여 제거할 수 있다. 유전체 층의 일부는 MRAM 셀(249)의 측벽 상에 남으며, 스페이서(224)가 된다. 스페이서(224)는 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산화질화물(SixOyNz) 등과 같은 하나 이상의 유전체 재료를 포함할 수 있다. 스페이서(224)는 다양한 실시예에서 유전체 재료의 하나 또는 복수의 층을 포함할 수 있다.
동작 512에서, 방법(500)(도 2a)은, 도 3g에 도시된 바와 같이, MRAM 영역(100A)에서 스페이서(224) 및 유전체 층(214) 위에 유전체 층(보호 층으로도 지칭됨)(226)을 형성하고 유전체 층(226) 위에 유전체 층(216)을 형성한다. 예를 들어, 동작 512는, MRAM 영역(100A) 및 로직 영역(100B) 둘 다에 유전체 층(226) 및 유전체 층(216)을 퇴적하고; 포토리소그래피 및 에칭 프로세스를 사용하여 에칭 마스크를 형성하는데, 에칭 마스크는 MRAM 영역(100A)을 덮고 로직 영역(100B)을 노출시키며; 유전체 층(210)이 로직 영역(100B)에서 노출될 때까지 에칭 마스크를 통해 유전체 층(226) 및 유전체 층(216, 214 및 212)을 에칭하고; 에칭 마스크를 제거할 수 있다. 유전체 층(226)은 CVD, ALD 또는 다른 적합한 방법을 사용하여 퇴적될 수 있다. 유전체 층(216)은 CVD, PVD 또는 다른 적합한 방법을 사용하여 퇴적될 수 있다. 유전체 층(226) 및 유전체 층(216, 214 및 212)은 습식 에칭, 건식 에칭, 반응성 이온 에칭 또는 다른 적합한 방법을 사용하여 에칭될 수 있다.
유전체 층(226) 및 유전체 층(216, 214 및 212)이 에칭된 후에, 동작 512는, 도 3h에 도시된 바와 같이, 로직 영역(100B)에 유전체 층(215)을 더 형성한다. 유전체 층(215)은 실리콘 이산화물과 같은 산화물, 탄소 도핑된 산화물과 같은 로우-k 유전체 재료, 또는 다공성 탄소 도핑된 실리콘 이산화물과 같은 익스트림 로우-k 유전체 재료일 수 있다. 유전체 층(215)은 CVD, PVD 또는 다른 적합한 방법을 사용하여 퇴적될 수 있다. 동작 512는 유전체 층(215 및 216), 유전체 층(226) 및 TE(228)의 상부 표면을 평탄화하도록 CMP 프로세스를 더 수행한다.
동작 514에서, 방법(500)(도 2a)은, 도 3i에 도시된 바와 같이, 로직 영역(100B)에서 금속 비아(213) 및 금속 라인(217)을 형성한다. 금속 비아(213) 및 금속 라인(217)은 이중 다마신 프로세스 또는 다른 적합한 방법을 사용하여 형성될 수 있다. 예를 들어, 동작 514는, 금속 라인(208)의 상부 표면을 노출시키도록 유전체 층(215)에 홀 및/또는 트렌치를 에칭하고, 홀 및/또는 트렌치 안에 하나 이상의 금속을 퇴적하며, 하나 이상의 금속에 대해 CMP 프로세스를 수행할 수 있다. 홀 및/또는 트렌치에 남은 하나 이상의 금속의 부분은 금속 비아(213) 및 금속 라인(217)이 된다. 금속 비아(213) 및 금속 라인(217)은 알루미늄, 구리 또는 다른 적합한 낮은 저항 금속을 포함할 수 있고, PVD, CVD, ALD, 도금 또는 다른 적합한 방법을 사용하여 퇴적될 수 있다. 동작 514가 종료된 후에, 금속 라인(217)의 상부 표면은 TE(228)의 상부 표면과 실질적으로 공면이다(coplanar). 동작 504 내지 514를 사용하여, 따라서 금속 층(304)은 금속 층(302) 위에 형성된다.
동작 516에서, 방법(500)(도 2b)은, 도 3j에 도시된 바와 같이, MRAM 영역(100A) 및 로직 영역(100B) 둘 다에서 금속 층(304) 위에 유전체 층(230, 232 및 234)을 퇴적한다. 실시예에서, 유전체 층(230)은 질화물(예를 들어, 실리콘 질화물) 또는 실리콘 탄화물과 같은 하나 이상의 유전체 재료를 포함할 수 있고, ALD, CVD, PVD 또는 다른 적합한 방법을 사용하여 퇴적될 수 있다. 유전체 층(230)은 일부 실시예에서 약 10 nm 내지 약 15 nm 범위 내의 두께를 가질 수 있다. 실시예에서, 유전체 층(232)은 알루미늄 산화물(즉, Al2O3와 같은 AlOx)과 같은 금속 기반의 유전체 재료를 포함할 수 있고, ALD, CVD, PVD 또는 다른 적합한 방법을 사용하여 퇴적될 수 있다. 유전체 층(232)은 일부 실시예에서 약 4 nm 내지 약 10 nm 범위 내의 두께를 가질 수 있다. 실시예에서, 유전체 층(234)은 미도핑 실리케이트 유리(USG), 또는 도핑된 실리콘 산화물, 예컨대 BPSG, FSG, PSG, BSG 및/또는 다른 적합한 유전체 재료를 포함할 수 있고, CVD, PVD 또는 다른 적합한 방법을 사용하여 퇴적될 수 있다. 유전체 층(234)은 일부 실시예에서 약 40 nm 내지 약 100 nm 범위 내의 두께를 가질 수 있다.
동작 518에서, 방법(500)(도 2b)은, 도 3j에 도시된 바와 같이, 유전체 층(234) 위에 에칭 마스크(404)를 형성한다. 에칭 마스크(404)는 MRAM 영역(100A) 위의 개구(406A) 및 로직 영역(100B) 위의 개구(406B)를 제공한다. 실시예에서, 에칭 마스크(404)는 에칭 프로세스에서 유전체 층(234, 232 및 230)에 관련하여 에칭 선택도를 갖는 재료를 포함한다. 예를 들어, 에칭 마스크(404)는 레지스트 패턴을 포함할 수 있고, 실시예에서 레지스트 패턴 하의 패터닝된 하드 마스크를 더 포함할 수 있다. 예를 들어, 패터닝된 하드 마스크는 티타늄 질화물을 포함할 수 있고, 실시예에서 약 10 nm 내지 약 40 nm 범위 내의 두께를 가질 수 있다. 동작 518은, 유전체 층(234) 위에 하드 마스크 층을 퇴적하고, 하드 마스크 층 위에 포토레지스트를 코팅하며, 레지스트 패턴을 형성하도록 포토레지스트 층에 포토리소그래피(예컨대, 노출 및 현상)를 수행하고, 패터닝된 하드 마스크를 형성하도록 레지스트 패턴을 통해 하드 마스크 층을 에칭하는 것을 포함할 수 있다. 패터닝된 하드 마스크 및 레지스트 패턴은 집합적으로 에칭 마스크(404)를 형성한다. 본 실시예에서, 개구(406A)의 각각은 MRAM 어레이(250)에서의 MRAM 셀들(249)의 열에 대응한다. 일부 실시예에서, 개구(406A)의 각각은 MRAM 어레이(250)에서의 MRAM 셀들(249)의 열의 서브세트에 대응한다. 따라서, 개구(406A)의 각각은 단일 비아에 대응하는 개구(406B)보다 일반적으로 더 길다(“x” 방향을 따라).
동작 520에서, 방법(500)(도 2b)은, MRAM 영역(100A)에서의 MRAM 셀(249) 및 로직 영역(100B)에서의 금속 라인(217)을 노출시키도록 에칭 마스크(404)를 통해 유전체 층(234, 232 및 230)을 에칭한다. 도 3k 및 도 3ka는 실시예에 따른 결과적인 디바이스(200)를 예시한다. 도 3k는 도 1b에서의 B-B 라인을 따라 디바이스(200)를 예시하고(즉, “x” 방향을 따라), 도 3ka는 도 1b에서의 A-A 라인을 따라 디바이스(200)를 예시한다(즉, “x” 방향에 수직인 “y” 방향을 따라). 실시예에서, 동작 520은, 유전체 층(234, 232 및 230)의 각각을 개별로 에칭하도록 설계되는 복수의 에칭 프로세스를 수행할 수 있다. 예를 들어, 동작 520은, 에칭 마스크(404)에 대해 최소한의 에칭으로 또는 전혀 에칭 없이 유전체 층(234)을 에칭하도록 설계되는 제1 에칭 프로세스를 수행할 수 있고, 에칭 마스크(404)에 대해 최소한의 에칭으로 또는 전혀 에칭 없이 유전체 층(232)을 에칭하도록 설계되는 제2 에칭 프로세스를 수행할 수 있고, 에칭 마스크(404)에 대해 최소한의 에칭으로 또는 전혀 에칭 없이 유전체 층(230)을 에칭하도록 설계되는 제3 에칭 프로세스를 수행할 수 있다. 복수의 에칭 프로세스는 습식 에칭, 건식 에칭 또는 습식 에칭과 건식 에칭의 조합을 포함할 수 있다. 일부 실시예에서, 동작 520에서의 에칭 프로세스는 하나보다 많은 유전체 층을 에칭할 수 있다. 유전체 층(230)이 에칭될 때, MRAM 셀(249)의 상부 표면 및 금속 라인(217)의 상부 표면이 노출됨을 보장하도록 약간의 오버 에칭이 수행된다.
개구(406A)가 개구(406B)보다 일반적으로 훨씬 더 크기 때문에, 유전체 층(234, 232 및/또는 230)의 에칭은 MRAM 영역(100A)과 로직 영역(100B) 간에 상이한 에칭 속도로 진행될 수 있다(에칭 로딩 효과로 지칭됨). 예를 들어, 유전체 층(234)(또는 232 또는 230)은 로직 영역(100B)에서보다 MRAM 영역(100A)에서 더 빠르게 에칭될 수 있다. 특히, 유전체 층(230)은 에칭 로딩 효과로 인해 로직 영역(100B)에서보다 MRAM 영역(100A)에서 더 빠르게 에칭된다. 그 결과, 유전체 층(216)도 에칭될 수 있으며, 결과적으로 인접한 MRAM 셀들(249) 사이의 유전체 층(216)에 딥(dip)(160)이 생길 수 있다. 일부 실시예에서, 딥(160)은 에칭 전의 유전체 층(216)의 상부 표면으로부터 50 nm 미만, 예컨대 약 5 nm 내지 약 50 nm인 깊이 d4를 가질 수 있다. 깊이 d4가 너무 크다면(예컨대, 50 nm보다 큼), 유전체 층(216)의 손실이 너무 클 수 있고, 인접한 MRAM 셀들(249) 사이의 커플링 커패시턴스가 바람직하지 못하게 높을 수 있다. 일부 실시예에서, 딥(160)은 다양한 에칭 파라미터를 제어함으로써 실질적으로 0 nm와 동일할 수 있다. 일부 실시예에서, 딥(160)은 MTJ(150)의 상부 표면 아래로 연장될 수 있다. 일부 실시예에서, TE(228)는 에칭 프로세스에 의해 부분적으로 제거된다. 일부 대안의 실시예에서, TE(228)는 완전히 제거되고 MTJ(150)의 상부 표면이 노출된다. 도 3k 및 도 3ka에 도시된 바와 같이, 동작 520은 개구(406A 및 406B)를 유전체 층(234/232/230) 안으로 연장시킨다. 특히, 개구(또는 트렌치)(406A)는 MRAM 어레이(일부 실시예에서, 수백 또는 수천 개의 MRAM 셀들(249)을 가질 수 있음)의 동일 열에서 MRAM 셀들(249) 중 처음 것으로부터 MRAM 셀들(249) 중 마지막 것까지 연속적으로 연장된다. MRAM 셀(249) 및 금속 라인(217)이 노출된 후에, 에칭 마스크(404)가 제거될 수 있다.
동작 522에서, 방법(500)(도 2b)은 개구(406A 및 406B)에 비아를 형성한다. 예를 들어, 동작 522는, 도 3l에 도시된 바와 같이, 개구(406A 및 406B) 안에 그리고 유전체 층(234)의 상부 표면 위에 하나 이상의 금속성 재료(260)를 퇴적할 수 있다. 하나 이상의 금속성 재료(206)는 또한 딥(160)을 채운다. TE(228)가 동작 518에 의해 부분적으로 또는 완전히 제거되는 실시예에서(도 7 및 도 8에 도시된 바와 같이), 하나 이상의 금속성 재료(260)는 또한, MTJ(150) 바로 위 그리고 MRAM 셀(249)의 2개의 대향 측벽 상의 유전체 층(226) 사이의 공간을 채운다. 하나 이상의 금속성 재료(260)는, Ta, TaN, Ti, TiN 또는 다른 적합한 전도성 재료를 갖는 시드 층 또는 배리어 층, 그리고 구리, 알루미늄 또는 다른 적합한 금속과 같은 저-저항 충전 금속을 포함할 수 있다.
그 후에, 동작 522는, 유전체 층(234)의 상부 표면으로부터 제거하도록 하나 이상의 금속성 재료(260)에 대해 CMP 프로세스를 수행한다. 실시예에 따라 디바이스(200)의 결과적인 구조물이 도 3m 및 도 3ma에 도시되어 있다. 도 3m은 도 1b에서의 B-B 라인을 따라 디바이스(200)를 예시하고(즉, “x” 방향을 따라), 도 3ma는 도 1b에서의 A-A 라인을 따라 디바이스(200)를 예시한다(즉, “x” 방향에 수직인 “y” 방향을 따라). 개구(또는 트렌치)(406A) 내의 하나 이상의 금속성 재료(260)의 남은 부분은 슬롯 비아(260A)가 된다. 개구(또는 트렌치)(406B) 내의 하나 이상의 금속성 재료(260)의 남은 부분은 비아(260B)가 된다. 도 3m에 도시된 바와 같이, 슬롯 비아(260A)는 “x” 방향을 따라 길이 L1을 갖는다. 도 3ma에 도시된 바와 같이, 슬롯 비아(260A)는 “y” 방향을 따라 폭 W1을 갖는다. 일부 실시예에서, 길이 L1은 약 100 nm 내지 약 10,000 nm 범위 내이고, 폭 W1은 약 20 nm 내지 약 100 nm 범위 내이고, “x” 방향을 따라 비아(260B)의 길이 L2는 약 20 nm 내지 약 60 nm이다. 일부 실시예에서, 길이 L2에 대한 길이 L1의 비는 약 5 내지 500이다. 따라서, 슬롯 비아(260A)는 비아(260B)보다 훨씬 더 낮은 직렬 저항을 제공한다. 일부 실시예에서, “x” 방향을 따라 MTJ(150)의 길이는 약 20 nm 내지 약 100 nm 범위 내이다. 본 실시예에서, 길이 L1은, 동일한 열에서의 MTJ(150)의 수에 MTJ(150)의 길이와 MTJ(150)의 피치의 합을 곱한 것과 대략 동일하거나 그보다 더 크다. 또한, 슬롯 비아(260A)는 MTJ(150) 바로 위의 두께 d2 및 2개의 인접한 MTJ들(150) 사이의 공간 바로 위의 두께 d3를 갖고, 비아(260B)는 두께 d1를 갖는다. 실시예에서, 두께 d2는 두께 d1 이상이고, 두께 d3은 두께 d1보다 더 크다. 일부 실시예에서, 두께 d3은 두께 d2 이상이다. 예를 들어, 두께 d3은 일부 실시예에서 두께 d2보다 약 5nm 내지 약 50 nm 만큼 더 크다. 일부 예에서, 두께 d2는 40 nm 내지 80 nm 범위 내이고, 두께 d3은 45 nm 내지 130 nm 범위 내이다.
동작 524에서, 방법(500)(도 2b)은, 도 3n에 도시된 바와 같이, MRAM 영역(100A) 및 로직 영역(100B) 둘 다에서 비아(260A 및 260B) 위에 그리고 유전체 층(234) 위에 유전체 층(236)을 퇴적한다. 실시예에서, 유전체 층(236)은 하나 이상의 산화물 기반의 유전체 재료, 예컨대 실리콘 이산화물, 테트라에틸오소실리케이트(TEOS) 형성 산화물, 미도핑 실리케이트 유리, 또는 도핑된 실리콘 산화물, 예컨대, BPSG, FSG, PSG, BSG 및/또는 다른 적합한 유전체 재료를 포함하고, CVD, PVD 또는 다른 적합한 방법을 사용하여 퇴적될 수 있다. 그 다음, 동작 524는 도 3n에 도시된 바와 같이 유전체 층(236) 위에 에칭 마스크(408)를 형성한다. 에칭 마스크(408)는 슬롯 비아(260A) 위의 개구(410A) 및 비아(260B) 위의 개구(410B)를 제공한다. 실시예에서, 에칭 마스크(408)는 에칭 프로세스에서 유전체 층(236)에 관련하여 에칭 선택도를 갖는 재료를 포함한다. 에칭 마스크(408)는 에칭 마스크(404)에 관련하여 상기에 설명된 바와 같이 퇴적, 포토리소그래피 및 에칭 프로세스를 사용하여 형성될 수 있다.
동작 526에서, 방법(500)(도 2b)은, 도 3o에 도시된 바와 같이, MRAM 영역(100A)에서의 슬롯 비아(260A) 및 로직 영역(100B)에서의 비아(260B)를 노출시키도록 에칭 마스크(408)를 통해 유전체 층(236)을 에칭한다. 에칭 프로세스는 습식 에칭, 건식 에칭, 또는 습식 에칭과 건식 에칭의 조합을 사용할 수 있다. 에칭 프로세스는 슬롯 비아(260A)의 상부 표면 및 비아(260B)의 상부 표면이 노출될 때까지 개구(410A 및 410B)를 유전체 층(236)을 통해 연장시킨다. 개구(410A 및 410B)는 “x” 방향을 따라 각각 슬롯 비아(260A) 및 비아(260B)보다 더 넓다. 그 후에, 에칭 마스크(408)는 제거된다.
동작 528에서, 방법(500)(도 2b)은 개구(410A 및 410B)에 금속 라인을 형성한다. 예를 들어, 동작 528은, 도 3p에 도시된 바와 같이, 개구(410A 및 410B) 안에 그리고 유전체 층(236)의 상부 표면 위에 하나 이상의 금속성 재료(262)를 퇴적할 수 있다. 하나 이상의 금속성 재료(262)는, Ta, TaN, Ti, TiN 또는 다른 적합한 전도성 재료를 갖는 시드 층 또는 배리어 층, 및 구리, 알루미늄 또는 다른 적합한 금속과 같은 저-저항 충전 금속을 포함할 수 있다.
그 후에, 동작 528은 유전체 층(236)의 상부 표면으로부터 제거하도록 하나 이상의 금속성 재료(262)에 대해 CMP 프로세스를 수행한다. 실시예에 따라 디바이스(200)의 결과적인 구조물이 도 3q에 도시되어 있다. 개구(또는 트렌치)(410A) 내의 하나 이상의 금속성 재료(262)의 남은 부분은 금속 라인(262A)이 된다. 개구(또는 트렌치)(410B) 내의 하나 이상의 금속성 재료(262)의 남은 부분은 금속 라인(262B)이 된다. 금속 라인(262A)은 “x” 방향을 따라 슬롯 비아(260A)보다 약간 더 길다. 금속 라인(262B)은 “x” 방향을 따라 비아(260B)보다 약간 더 길다. 동작 516 내지 528을 사용하여, 따라서 금속 층(306)은 금속 층(304) 위에 형성된다.
동작 530에서, 방법(500)(도 2b)은, 금속 층(306) 위에 하나 이상의 금속 층을 형성하고, 패시베이션 층(들)을 형성하고, 더 많은 백 엔드 프로세스를 수행하는 것과 같이, 디바이스(200)에 대해 부가적인 제조를 수행한다.
도 2a 및 도 2c는 아래에 간략하게 기재되는 대안의 실시예에서의 방법(500)을 예시한다. 도 2c를 참조하면, 상기에 설명된 바와 같이 동작 514가 완료된 후에, 방법(500)은 도 4a에 도시된 바와 같이 유전체 층(230, 232, 234 및 236)을 퇴적하도록 동작 540으로 진행된다. 그 다음, 동작 542에서, 방법(500)(도 2c)은 도 4b에 도시된 바와 같이 개구(또는 트렌치)(410A 및 410B)를 형성하도록 유전체 층(236)을 에칭한다. 예를 들어, 동작 542는 도 3n에 도시된 에칭 마스크(408)와 같은 에칭 마스크를 형성한 다음, 유전체 층(234)이 노출될 때까지 에칭 마스크를 통해 유전체 층(236)을 에칭할 수 있다. 그 후에 에칭 마스크는 제거된다. 동작 544에서, 방법(500)(도 2c)은 도 4c에 도시된 바와 같이 개구(또는 트렌치)(406A 및 406B)를 형성하도록 유전체 층(234, 232 및 230)을 에칭한다. 예를 들어, 동작 544는, 도 3j에 도시된 에칭 마스크(404)와 같은 에칭 마스크를 형성한 다음, MTJ(150) 및 금속 라인(217)이 노출될 때까지 에칭 마스크를 통해 유전체 층(234, 232 및 230)을 에칭할 수 있다. 그 후에 에칭 마스크는 제거된다. 이 동작은 동작 520과 유사하다. 그 다음, 동작 546에서, 방법(500)(도 2c)은 비아(260A 및 260B) 및 금속 라인(262A 및 262B)을 형성한다. 예를 들어, 동작 546은, 도 4e에 도시된 바와 같이, 개구(406A, 406B, 410A 및 410B) 안에 그 뿐만 아니라 유전체 층(236)의 상부 표면 위에 하나 이상의 금속성 재료(264)를 퇴적할 수 있다. 하나 이상의 금속성 재료(264)는 또한 딥(160)을 채운다. 그 다음, 동작 546은 유전체 층(236)의 상부 표면으로부터 제거하도록 하나 이상의 금속성 재료(264)에 대해 CMP 프로세스를 수행한다. 디바이스(200)의 결과적인 구조물이 도 4e에 도시되어 있다. 개구(또는 트렌치)(406A, 406B, 410A 및 410B) 내의 하나 이상의 금속성 재료(264)의 남은 부분은 각각 슬롯 비아(260A), 비아(260B), 금속 라인(262A) 및 금속 라인(262B)이 된다. 그 다음, 동작 530에서, 방법(500)(도 2c)은 부가의 제조로 진행한다.
또다른 실시예에서, 동작 544가 동작 542 전에 수행될 수 있다. 예를 들어, 동작 540이 유전체 층(230, 232, 234 및 236)을 퇴적한 후에, 방법(500)은 도 5a에 도시된 바와 같이 개구(또는 트렌치)(406A 및 406B)를 형성하기 위해 유전체 층(230, 232, 234 및 236)을 에칭하는 동작 544로 진행할 수 있다. 이 동작은 동작 520과 유사하다. 그 다음, 방법(500)은 도 5b에 도시된 바와 같이 개구(또는 트렌치)(410A 및 410B)를 형성하도록 유전체 층(236)을 에칭하는 동작 542로 진행할 수 있다. 그 후에, 방법(500)은 상기에 설명된 바와 같이 비아(260A 및 260B) 및 금속 라인(262A 및 262B)을 형성하는 동작 546으로 진행할 수 있다.
도 6은, MTJ(150)의 상부 표면(150’)이 인접한 MTJ들(150) 사이의 공간에서 슬롯 비아(260A)의 하부 표면(260’) 위에 있도록 동작 520에서(또는 동작 544에서)의 에칭 동작이 인접한 MTJ들(150) 사이의 유전체 층(216)을 오버에칭하는, 디바이스(200)의 실시예를 예시한다. 이는 감소된 직렬 저항을 위해 슬롯 비아(260A)의 총 볼륨을 유리하게 증가시킨다.
도 7은, 슬롯 비아(260A)의 일부가 측방향으로 MTJ(150)의 2개의 대향하는 측벽 상의 보호 층 사이에 배치되도록 동작 520에서(또는 동작 544에서)의 에칭 프로세스가 TE(288)를 부분적으로 제거하는, 디바이스(200)의 실시예를 예시한다. 이는 감소된 직렬 저항을 위해 슬롯 비아(260A)의 총 볼륨을 유리하게 증가시킨다.
도 8은, 슬롯 비아(260A)의 일부가 MTJ(150)의 상부 상에 바로 그리고 측방향으로 MTJ(150)의 2개의 대향하는 측벽 상의 보호 층 사이에 배치되도록 동작 520에서(또는 동작 544에서)의 에칭 프로세스가 TE(288)를 완전히 제거하는, 디바이스(200)의 실시예를 예시한다. 이는 감소된 직렬 저항을 위해 슬롯 비아(260A)의 총 볼륨을 유리하게 증가시킨다.
도 9는, 비트 라인 또는 비트 라인의 일부로서 기능하도록 복수의 슬롯 비아(260A)가 공통 금속 라인(262A)에 의해 접속되는, 디바이스(200)의 실시예를 예시한다. 슬롯 비아(260A)의 존재로 인해, 비트 라인의 직렬 저항은 크게 감소된다. 다양한 실시예에서, 디바이스(200)에서의 비트 라인은, 디바이스(200)에서의 다양한 영역 사이의 에칭 밸런스 및 마스크 제조 복잡도와 같은 설계 고려사항에 따라, 하나의 슬롯 비아(260A) 또는 복수의 슬롯 비아(260A)(예컨대, 2개, 3개, 4개 등등)를 포함할 수 있다. 도 9에 도시된 실시예에서, 인접한 MRAM 셀들(249) 사이의 유전체 층(216)에서의 디핑은 무시할 수 있다(약 0 nm). 다르게 말하자면, 슬롯 비아(260A)의 하부 표면 및 유전체 층(216)의 상부 표면은 실질적으로 평면이다. 대안의 실시예에서, 인접한 MRAM 셀들(249) 사이의 유전체 층(216)에서의 딥핑은, 도 7 및 도 8에 도시된 실시예와 같이, 약 5 nm 내지 약 50 nm 범위 내일 수 있다(다르게 말하자면, 슬롯 비아(260A)의 하부는 유전체 층(216)의 상부 표면 아래로 연장됨). 또한, 도 9에 도시된 실시예에서, TE(228)는, 슬롯 비아(206A)의 하부 표면 및 유전체 층(216)의 상부 표면과 실질적으로 공면인 상부 표면을 갖는다. 대안의 실시예에서, 도 7 및 도 8에 도시된 실시예와 같이, TE(228)는 부분적으로 또는 완전히 제거될 수 있고, 그 안의 공간은 슬롯 비아(260A)로 채워진다.
한정하는 것으로 의도되지 않지만, 본 개시의 하나 이상의 실시예는 반도체 디바이스 및 이의 형성에 많은 이점을 제공한다. 예를 들어, 본 개시의 실시예는 MRAM 영역 내의 MRAM 어레이를 갖는 반도체 디바이스를 제공한다. MRAM 어레이는, MRAM 어레이에서의 MRAM 셀들의 열 위에 연속적으로 연장되며 로직 영역에서의 동일 금속 층에서의 비아 이상인 두께를 갖는 슬롯 비아를 구비한다. 슬롯 비아는 MRAM 셀들의 열에 대하여 비트 라인의 직렬 저항을 유리하게 감소시킨다. 또한, 이 반도체 디바이스의 형성은 기존의 반도체 제조 프로세스에 용이하게 통합될 수 있다.
하나의 예시적인 양상에서, 본 개시는 제1 금속 층, 상기 제1 금속 층 위에 배치된 제2 금속 층, 및 상기 제2 금속 층 바로 위에 배치된 제3 금속 층을 포함하는 반도체 구조물에 관한 것이다. 상기 제2 금속 층은 메모리 디바이스 영역 내의 복수의 자기 터널링 접합(MTJ) 디바이스들 및 로직 디바이스 영역 내의 제1 전도성 특징부를 포함한다. 상기 MTJ 디바이스들의 각각은 하부 전극 및 상기 하부 전극 위에 배치된 MTJ 스택을 포함한다. 상기 제3 금속 층은, 상기 제1 전도성 특징부 위에 배치되며 상기 제1 전도성 특징부에 전기적으로 접속하는 제1 비아, 및 상기 MTJ 디바이스들 위에 배치되며 상기 MTJ 디바이스들 각각의 MTJ 스택에 전기적으로 접속하는 슬롯 비아를 포함한다. 상기 슬롯 비아는 상기 MTJ 디바이스들 중 처음 MTJ 디바이스로부터 상기 MTJ 디바이스들 중 마지막 MTJ 디바이스까지 연속적으로 그리고 측방향으로 연장된 공간을 차지한다. 상기 제1 비아의 제1 두께는 상기 MTJ 디바이스들 중 하나의 MTJ 디바이스의 MTJ 스택 바로 위의 상기 슬롯 비아의 제2 두께 이하이다. 상기 제3 금속 층은, 상기 제1 비아 위에 배치되며 상기 제1 비아에 전기적으로 접속하는 제2 전도성 특징부, 및 상기 슬롯 비아 위에 배치되며 상기 슬롯 비아에 전기적으로 접속하는 제3 전도성 특징부를 더 포함한다.
상기 반도체 구조물의 실시예에서, 상기 슬롯 비아와 상기 제1 비아 둘 다는 구리를 포함한다. 부가의 실시예에서, 상기 제2 전도성 특징부와 상기 제3 전도성 특징부 둘 다는 구리를 포함한다.
상기 반도체 구조물의 실시예에서, 상기 제2 금속 층은 측방향으로 상기 MTJ 디바이스들 중 2개의 인접한 MTJ 디바이스들 사이에 배치된 유전체 특징부를 포함하고, 상기 유전체 특징부 바로 위의 상기 슬롯 비아의 제3 두께는 상기 제2 두께보다 더 크다. 부가의 실시예에서, 상기 제3 두께는 상기 제2 두께보다 약 5 nm 내지 약 50 nm 만큼 더 크다.
상기 반도체 구조물의 실시예에서, 상기 MTJ 디바이스들 중 하나의 MTJ 디바이스는, 수직으로 상기 MTJ 디바이스들 중 상기 하나의 MTJ 디바이스의 MTJ 스택과 상기 슬롯 비아 사이에 상부 전극을 더 포함한다. 또다른 실시예에서, 상기 슬롯 비아의 일부는 상기 MTJ 디바이스들 중 하나의 MTJ 디바이스의 MTJ 스택의 상부 표면보다 더 낮은 레벨로 연장된다.
또다른 실시예에서, 상기 MTJ 디바이스들의 각각은 각자의 MTJ 디바이스의 MTJ 스택의 측벽 상의 스페이서 및 상기 스페이서의 측벽 상의 보호 층을 더 포함하고, 상기 슬롯 비아의 일부는 측방향으로 상기 MTJ 디바이스들 중 2개의 인접한 MTJ 디바이스들의 보호 층 사이의 공간에 배치된다. 부가의 실시예에서, 상기 슬롯 비아의 상기 일부의 하부 표면은 실질적으로 평평하다.
또다른 예시적인 양상에서, 본 개시는, 제1 금속 층 및 상기 제1 금속 층 위에 배치된 제2 금속 층을 갖는 구조물을 제공하는 단계 - 상기 제2 금속 층은 메모리 디바이스 영역 내의 복수의 자기 터널링 접합(MTJ) 디바이스들 및 로직 디바이스 영역 내의 제1 전도성 특징부를 포함하고, 상기 MTJ 디바이스들의 각각은 하부 전극, 상기 하부 전극 위에 배치된 MTJ 스택, 및 상기 MTJ 스택 위에 배치된 상부 전극을 포함함 - 를 포함하는 방법에 관한 것이다. 상기 방법은, 상기 제2 금속 층 위에 하나 이상의 유전체 층을 형성하는 단계; 상기 하나 이상의 유전체 층 위에 제1 에칭 마스크를 형성하는 단계 - 상기 제1 에칭 마스크는, 상기 제1 전도성 특징부 위의 제1 홀, 및 상기 MTJ 디바이스들 위에 있으며 상기 MTJ 디바이스들 중 처음 MTJ 디바이스로부터 상기 MTJ 디바이스들 중 마지막 MTJ 디바이스까지 연속적으로 연장된 제2 홀을 정의함 - ; 및 상기 하나 이상의 유전체 층에 각각 제1 트렌치 및 제2 트렌치를 형성하도록 상기 제1 홀 및 상기 제2 홀을 통해 상기 하나 이상의 유전체 층을 에칭하는 단계 - 상기 제1 트렌치는 상기 제1 전도성 특징부를 노출시키고, 상기 제2 트렌치는 상기 MTJ 디바이스들 각각의 일부를 노출시킴 - 를 더 포함한다. 상기 방법은, 상기 제1 및 제2 트렌치 안에 그리고 상기 하나 이상의 유전체 층 위에 제1 금속성 재료를 퇴적하는 단계; 및 상기 제1 금속성 재료의 제1 부분이 상기 제1 트렌치에 남고 상기 제1 금속성 재료의 제2 부분이 상기 제2 트렌치에 남고 상기 제1 금속성 재료가 상기 하나 이상의 유전체 층의 상부 표면으로부터 제거되도록, 상기 제1 금속성 재료에 대해 화학 기계적 평탄화 프로세스를 수행하는 단계를 더 포함한다.
실시예에서, 상기 방법은, 상기 하나 이상의 유전체 층 위에 그리고 상기 제1 금속성 재료의 상기 제1 및 제2 부분 위에 제2 유전체 층을 형성하는 단계; 상기 제2 유전체 층 위에 제2 에칭 마스크를 형성하는 단계 - 상기 제2 에칭 마스크는 상기 제1 금속성 재료의 상기 제1 부분 위의 제3 홀 및 상기 제1 금속성 재료의 상기 제2 부분 위의 제4 홀을 정의함 - ; 상기 제2 유전체 층에 각각 제3 트렌치 및 제4 트렌치를 형성하도록 상기 제3 홀 및 상기 제4 홀을 통해 상기 제2 유전체 층을 에칭하는 단계 - 상기 제3 및 제4 트렌치는 상기 제1 금속성 재료의 상기 제1 및 제2 부분을 노출시킴 - ; 및 상기 제3 및 제4 트렌치 안에 그리고 상기 제2 유전체 층 위에 제2 금속성 재료를 퇴적하는 단계를 더 포함한다. 부가의 실시예에서, 상기 방법은, 상기 제2 금속성 재료의 제1 부분이 상기 제3 트렌치에 남고 상기 제2 금속성 재료의 제2 부분이 상기 제4 트렌치에 남고 상기 제2 금속성 재료가 상기 제2 유전체 층의 상부 표면으로부터 제거되도록, 상기 제2 금속성 재료에 대해 또다른 화학 기계적 평탄화 프로세스를 수행하는 단계를 포함한다.
상기 방법의 실시예에서, 상기 제2 금속 층은 측방향으로 상기 MTJ 디바이스들 중 인접한 MTJ 디바이스들 사이에 유전체 특징부를 더 포함하고, 상기 하나 이상의 유전체 층의 에칭은 상기 유전체 특징부를 부분적으로 제거한다. 상기 방법의 또다른 실시예에서, 상기 하나 이상의 유전체 층의 에칭은 상기 MTJ 디바이스들 중 적어도 하나의 MTJ 디바이스의 상부 전극을 부분적으로 제거한다. 상기 방법의 또 다른 실시예에서, 상기 하나 이상의 유전체 층의 에칭은 상기 MTJ 디바이스들 중 적어도 하나의 MTJ 디바이스의 상부 전극을 완전히 제거한다.
또 다른 예시적인 양상에서, 본 개시는, 제1 금속 층 및 상기 제1 금속 층 위에 배치된 제2 금속 층을 갖는 구조물을 제공하는 단계 - 상기 제2 금속 층은 메모리 디바이스 영역 내의 복수의 자기 터널링 접합(MTJ) 디바이스들 및 로직 디바이스 영역 내의 제1 전도성 특징부를 포함하고, 상기 MTJ 디바이스들의 각각은 하부 전극, 상기 하부 전극 위에 배치된 MTJ 스택, 및 상기 MTJ 스택 위에 배치된 상부 전극을 포함함 - 를 포함하는 방법에 관한 것이다. 상기 방법은, 상기 제2 금속 층 위에 제1 유전체 층을 형성하고 상기 제1 유전체 층 위에 제2 유전체 층을 형성하는 단계; 상기 제1 유전체 층에 제1 트렌치 및 제2 트렌치를 형성하는 단계 - 상기 제1 트렌치는 상기 제1 전도성 특징부를 노출시키고, 상기 제2 트렌치는 상기 MTJ 디바이스들 각각의 일부를 노출시킴 - ; 상기 제2 유전체 층에 제3 트렌치 및 제4 트렌치를 형성하는 단계 - 상기 제3 트렌치는 상기 제1 전도성 특징부 바로 위에 있고, 상기 제4 트렌치는 상기 MTJ 디바이스들 바로 위에 있음 - ; 상기 제1, 제2, 제3 및 제4 트렌치 안에 그리고 상기 제2 유전체 층 위에 제1 금속성 재료를 퇴적하는 단계; 및 상기 제1 금속성 재료의 제1 부분이 상기 제1 및 제3 트렌치에 남고 상기 제1 금속성 재료의 제2 부분이 상기 제2 및 제4 트렌치에 남고 상기 제1 금속성 재료가 상기 제2 유전체 층의 상부 표면으로부터 제거되도록, 상기 제1 금속성 재료에 대해 화학 기계적 평탄화 프로세스를 수행하는 단계를 더 포함한다.
상기 방법의 실시예에서, 상기 제2 금속 층은 측방향으로 상기 MTJ 디바이스들 중 인접한 MTJ 디바이스들 사이에 유전체 특징부를 더 포함하고, 상기 제1 트렌치 및 상기 제2 트렌치의 형성은 상기 유전체 특징부를 부분적으로 제거한다. 상기 방법의 또다른 실시예에서, 상기 제1 트렌치 및 상기 제2 트렌치의 형성은 상기 제3 트렌치 및 상기 제4 트렌치의 형성 후에 수행된다. 상기 방법의 또다른 실시예에서, 상기 제1 트렌치 및 상기 제2 트렌치의 형성은 상기 MTJ 디바이스들 중 적어도 하나의 MTJ 디바이스의 상부 전극을 부분적으로 제거한다. 상기 방법의 또 다른 실시예에서, 상기 제1 트렌치 및 상기 제2 트렌치의 형성은 상기 MTJ 디바이스들 중 적어도 하나의 MTJ 디바이스의 상부 전극을 완전히 제거한다.
전술한 바는 당해 기술 분야에서의 통상의 지식을 가진 자들이 본 개시의 양상을 보다 잘 이해할 수 있도록 여러 실시예들의 특징을 나타낸 것이다. 당해 기술 분야에서의 숙련자라면, 여기에서 소개된 실시예와 동일한 목적을 수행하고/하거나 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기반으로서 본 개시를 용이하게 사용할 수 있다는 것을 알아야 한다. 당해 기술 분야에서의 숙련자는 또한, 이러한 등가의 구성이 본 개시의 진정한 의미 및 범위로부터 벗어나지 않으며, 본 개시의 진정한 의미 및 범위에서 벗어나지 않고서 다양한 변경, 치환 및 대안을 행할 수 있다는 것을 알아야 한다.
실시예
실시예 1. 반도체 구조물에 있어서,
제1 금속 층;
상기 제1 금속 층 위에 배치된 제2 금속 층 - 상기 제2 금속 층은 메모리 디바이스 영역 내의 복수의 자기 터널링 접합(MTJ; magnetic tunneling junction) 디바이스들 및 로직 디바이스 영역 내의 제1 전도성 특징부를 포함하고, 상기 MTJ 디바이스들의 각각은 하부 전극 및 상기 하부 전극 위에 배치된 MTJ 스택을 포함함 - ; 및
상기 제2 금속 층 바로 위에 배치된 제3 금속 층 - 상기 제3 금속 층은, 상기 제1 전도성 특징부 위에 배치되며 상기 제1 전도성 특징부에 전기적으로 접속하는 제1 비아, 및 상기 MTJ 디바이스들 위에 배치되며 상기 MTJ 디바이스들 각각의 MTJ 스택에 전기적으로 접속하는 슬롯 비아를 포함하고, 상기 슬롯 비아는 상기 MTJ 디바이스들 중 처음 MTJ 디바이스로부터 상기 MTJ 디바이스들 중 마지막 MTJ 디바이스까지 연속적으로 그리고 측방향으로(laterally) 연장된 공간을 차지하고, 상기 제1 비아의 제1 두께는 상기 MTJ 디바이스들 중 하나의 MTJ 디바이스의 MTJ 스택 바로 위의 상기 슬롯 비아의 제2 두께 이하이고, 상기 제3 금속 층은, 상기 제1 비아 위에 배치되며 상기 제1 비아에 전기적으로 접속하는 제2 전도성 특징부, 및 상기 슬롯 비아 위에 배치되며 상기 슬롯 비아에 전기적으로 접속하는 제3 전도성 특징부를 더 포함함 -
을 포함하는, 반도체 구조물.
실시예 2. 실시예 1에 있어서,
상기 슬롯 비아와 상기 제1 비아 둘 다는 구리를 포함하는 것인, 반도체 구조물.
실시예 3. 실시예 2에 있어서,
상기 제2 전도성 특징부와 상기 제3 전도성 특징부 둘 다는 구리를 포함하는 것인, 반도체 구조물.
실시예 4. 실시예 1에 있어서,
상기 제2 금속 층은 측방향으로 상기 MTJ 디바이스들 중 2개의 인접한 MTJ 디바이스들 사이에 배치된 유전체 특징부를 포함하고, 상기 유전체 특징부 바로 위의 상기 슬롯 비아의 제3 두께는 상기 제2 두께보다 더 큰 것인, 반도체 구조물.
실시예 5. 실시예 4에 있어서,
상기 제3 두께는 상기 제2 두께보다 약 5 nm 내지 약 50 nm 만큼 더 큰 것인, 반도체 구조물.
실시예 6. 실시예 1에 있어서,
상기 MTJ 디바이스들 중 하나의 MTJ 디바이스는, 수직으로 상기 MTJ 디바이스들 중 상기 하나의 MTJ 디바이스의 MTJ 스택과 상기 슬롯 비아 사이에 상부 전극을 더 포함하는 것인, 반도체 구조물.
실시예 7. 실시예 1에 있어서,
상기 MTJ 디바이스들의 각각은 각자의 MTJ 디바이스의 MTJ 스택의 측벽 상의 스페이서 및 상기 스페이서의 측벽 상의 보호 층을 더 포함하고, 상기 슬롯 비아의 일부는 측방향으로 상기 MTJ 디바이스들 중 2개의 인접한 MTJ 디바이스들의 보호 층 사이의 공간에 배치되는 것인, 반도체 구조물.
실시예 8. 실시예 7에 있어서,
상기 슬롯 비아의 상기 일부의 하부 표면은 실질적으로 평평한 것인, 반도체 구조물.
실시예 9. 실시예 1에 있어서,
상기 슬롯 비아의 일부는 상기 MTJ 디바이스들 중 하나의 MTJ 디바이스의 MTJ 스택의 상부 표면보다 더 낮은 레벨로 연장되는 것인, 반도체 구조물.
실시예 10. 방법에 있어서,
제1 금속 층 및 상기 제1 금속 층 위에 배치된 제2 금속 층을 갖는 구조물을 제공하는 단계 - 상기 제2 금속 층은 메모리 디바이스 영역 내의 복수의 자기 터널링 접합(MTJ) 디바이스들 및 로직 디바이스 영역 내의 제1 전도성 특징부를 포함하고, 상기 MTJ 디바이스들의 각각은 하부 전극, 상기 하부 전극 위에 배치된 MTJ 스택, 및 상기 MTJ 스택 위에 배치된 상부 전극을 포함함 - ;
상기 제2 금속 층 위에 하나 이상의 유전체 층을 형성하는 단계;
상기 하나 이상의 유전체 층 위에 제1 에칭 마스크를 형성하는 단계 - 상기 제1 에칭 마스크는, 상기 제1 전도성 특징부 위의 제1 홀, 및 상기 MTJ 디바이스들 위에 있으며 상기 MTJ 디바이스들 중 처음 MTJ 디바이스로부터 상기 MTJ 디바이스들 중 마지막 MTJ 디바이스까지 연속적으로 연장된 제2 홀을 정의함 - ;
상기 하나 이상의 유전체 층에 각각 제1 트렌치 및 제2 트렌치를 형성하도록 상기 제1 홀 및 상기 제2 홀을 통해 상기 하나 이상의 유전체 층을 에칭하는 단계 - 상기 제1 트렌치는 상기 제1 전도성 특징부를 노출시키고, 상기 제2 트렌치는 상기 MTJ 디바이스들 각각의 일부를 노출시킴 - ;
상기 제1 및 제2 트렌치 안에 그리고 상기 하나 이상의 유전체 층 위에 제1 금속성 재료를 퇴적하는 단계; 및
상기 제1 금속성 재료의 제1 부분이 상기 제1 트렌치에 남고 상기 제1 금속성 재료의 제2 부분이 상기 제2 트렌치에 남고 상기 제1 금속성 재료가 상기 하나 이상의 유전체 층의 상부 표면으로부터 제거되도록, 상기 제1 금속성 재료에 대해 화학 기계적 평탄화 프로세스를 수행하는 단계
를 포함하는, 방법.
실시예 11. 실시예 10에 있어서,
상기 하나 이상의 유전체 층 위에 그리고 상기 제1 금속성 재료의 상기 제1 및 제2 부분 위에 제2 유전체 층을 형성하는 단계;
상기 제2 유전체 층 위에 제2 에칭 마스크를 형성하는 단계 - 상기 제2 에칭 마스크는 상기 제1 금속성 재료의 상기 제1 부분 위의 제3 홀 및 상기 제1 금속성 재료의 상기 제2 부분 위의 제4 홀을 정의함 - ;
상기 제2 유전체 층에 각각 제3 트렌치 및 제4 트렌치를 형성하도록 상기 제3 홀 및 상기 제4 홀을 통해 상기 제2 유전체 층을 에칭하는 단계 - 상기 제3 및 제4 트렌치는 상기 제1 금속성 재료의 상기 제1 및 제2 부분을 노출시킴 - ; 및
상기 제3 및 제4 트렌치 안에 그리고 상기 제2 유전체 층 위에 제2 금속성 재료를 퇴적하는 단계
를 더 포함하는, 방법.
실시예 12. 실시예 11에 있어서,
상기 제2 금속성 재료의 제1 부분이 상기 제3 트렌치에 남고 상기 제2 금속성 재료의 제2 부분이 상기 제4 트렌치에 남고 상기 제2 금속성 재료가 상기 제2 유전체 층의 상부 표면으로부터 제거되도록, 상기 제2 금속성 재료에 대해 또다른 화학 기계적 평탄화 프로세스를 수행하는 단계를 더 포함하는, 방법.
실시예 13. 실시예 10에 있어서,
상기 제2 금속 층은 측방향으로 상기 MTJ 디바이스들 중 인접한 MTJ 디바이스들 사이에 유전체 특징부를 더 포함하고, 상기 하나 이상의 유전체 층의 에칭은 상기 유전체 특징부를 부분적으로 제거하는 것인, 방법.
실시예 14. 실시예 10에 있어서,
상기 하나 이상의 유전체 층의 에칭은 상기 MTJ 디바이스들 중 적어도 하나의 MTJ 디바이스의 상부 전극을 부분적으로 제거하는 것인, 방법.
실시예 15. 실시예 10에 있어서,
상기 하나 이상의 유전체 층의 에칭은 상기 MTJ 디바이스들 중 적어도 하나의 MTJ 디바이스의 상부 전극을 완전히 제거하는 것인, 방법.
실시예 16. 방법에 있어서,
제1 금속 층 및 상기 제1 금속 층 위에 배치된 제2 금속 층을 갖는 구조물을 제공하는 단계 - 상기 제2 금속 층은 메모리 디바이스 영역 내의 복수의 자기 터널링 접합(MTJ) 디바이스들 및 로직 디바이스 영역 내의 제1 전도성 특징부를 포함하고, 상기 MTJ 디바이스들의 각각은 하부 전극, 상기 하부 전극 위에 배치된 MTJ 스택, 및 상기 MTJ 스택 위에 배치된 상부 전극을 포함함 - ;
상기 제2 금속 층 위에 제1 유전체 층을 형성하고 상기 제1 유전체 층 위에 제2 유전체 층을 형성하는 단계;
상기 제1 유전체 층에 제1 트렌치 및 제2 트렌치를 형성하는 단계 - 상기 제1 트렌치는 상기 제1 전도성 특징부를 노출시키고, 상기 제2 트렌치는 상기 MTJ 디바이스들 각각의 일부를 노출시킴 - ;
상기 제2 유전체 층에 제3 트렌치 및 제4 트렌치를 형성하는 단계 - 상기 제3 트렌치는 상기 제1 전도성 특징부 바로 위에 있고, 상기 제4 트렌치는 상기 MTJ 디바이스들 바로 위에 있음 - ;
상기 제1, 제2, 제3 및 제4 트렌치 안에 그리고 상기 제2 유전체 층 위에 제1 금속성 재료를 퇴적하는 단계; 및
상기 제1 금속성 재료의 제1 부분이 상기 제1 및 제3 트렌치에 남고 상기 제1 금속성 재료의 제2 부분이 상기 제2 및 제4 트렌치에 남고 상기 제1 금속성 재료가 상기 제2 유전체 층의 상부 표면으로부터 제거되도록, 상기 제1 금속성 재료에 대해 화학 기계적 평탄화 프로세스를 수행하는 단계
를 포함하는, 방법.
실시예 17. 실시예 16에 있어서,
상기 제2 금속 층은 측방향으로 상기 MTJ 디바이스들 중 인접한 MTJ 디바이스들 사이에 유전체 특징부를 더 포함하고, 상기 제1 트렌치 및 상기 제2 트렌치의 형성은 상기 유전체 특징부를 부분적으로 제거하는 것인, 방법.
실시예 18. 실시예 16에 있어서,
상기 제1 트렌치 및 상기 제2 트렌치의 형성은 상기 제3 트렌치 및 상기 제4 트렌치의 형성 후에 수행되는 것인, 방법.
실시예 19. 실시예 16에 있어서,
상기 제1 트렌치 및 상기 제2 트렌치의 형성은 상기 MTJ 디바이스들 중 적어도 하나의 MTJ 디바이스의 상부 전극을 부분적으로 제거하는 것인, 방법.
실시예 20. 실시예 16에 있어서,
상기 제1 트렌치 및 상기 제2 트렌치의 형성은 상기 MTJ 디바이스들 중 적어도 하나의 MTJ 디바이스의 상부 전극을 완전히 제거하는 것인, 방법.

Claims (10)

  1. 반도체 구조물에 있어서,
    제1 금속 층;
    상기 제1 금속 층 위에 배치된 제2 금속 층 - 상기 제2 금속 층은 메모리 디바이스 영역 내의 복수의 자기 터널링 접합(MTJ; magnetic tunneling junction) 디바이스들 및 로직 디바이스 영역 내의 제1 전도성 특징부를 포함하고, 상기 MTJ 디바이스들의 각각은 하부 전극 및 상기 하부 전극 위에 배치된 MTJ 스택을 포함함 - ; 및
    상기 제2 금속 층 바로 위에 배치된 제3 금속 층 - 상기 제3 금속 층은, 상기 제1 전도성 특징부 위에 배치되며 상기 제1 전도성 특징부에 전기적으로 접속하는 제1 비아, 및 상기 MTJ 디바이스들 위에 배치되며 상기 MTJ 디바이스들 각각의 MTJ 스택에 전기적으로 접속하는 슬롯 비아를 포함하고, 상기 슬롯 비아는 상기 MTJ 디바이스들 중 처음 MTJ 디바이스로부터 상기 MTJ 디바이스들 중 마지막 MTJ 디바이스까지 연속적으로 그리고 측방향으로(laterally) 연장된 공간을 차지하고, 상기 제1 비아의 제1 두께는 상기 MTJ 디바이스들 중 하나의 MTJ 디바이스의 MTJ 스택 바로 위의 상기 슬롯 비아의 제2 두께 이하이고, 상기 제3 금속 층은, 상기 제1 비아 위에 배치되며 상기 제1 비아에 전기적으로 접속하는 제2 전도성 특징부, 및 상기 슬롯 비아 위에 배치되며 상기 슬롯 비아에 전기적으로 접속하는 제3 전도성 특징부를 더 포함함 -
    을 포함하고,
    상기 슬롯 비아의 일부는, 상기 MTJ 디바이스들 중 하나의 MTJ 디바이스의 MTJ 스택의 상부 표면보다 더 낮은 레벨로 연장되거나, 상기 MTJ 디바이스들 중 하나의 MTJ 디바이스의 MTJ 스택 위에 배치된 상부 전극의 상부 표면보다 더 낮은 레벨로 연장되는, 반도체 구조물.
  2. 청구항 1에 있어서,
    상기 슬롯 비아와 상기 제1 비아 둘 다는 구리를 포함하는 것인, 반도체 구조물.
  3. 청구항 2에 있어서,
    상기 제2 전도성 특징부와 상기 제3 전도성 특징부 둘 다는 구리를 포함하는 것인, 반도체 구조물.
  4. 청구항 1에 있어서,
    상기 제2 금속 층은 측방향으로 상기 MTJ 디바이스들 중 2개의 인접한 MTJ 디바이스들 사이에 배치된 유전체 특징부를 포함하고, 상기 유전체 특징부 바로 위의 상기 슬롯 비아의 제3 두께는 상기 제2 두께보다 더 큰 것인, 반도체 구조물.
  5. 청구항 1에 있어서,
    상기 상부 전극은 MTJ 디바이스들 중 상기 하나의 MTJ 디바이스의 MTJ 스택과 상기 슬롯 비아 사이에서 수직으로 배치된 것인, 반도체 구조물.
  6. 청구항 1에 있어서,
    상기 MTJ 디바이스들의 각각은 각자의 MTJ 디바이스의 MTJ 스택의 측벽 상의 스페이서 및 상기 스페이서의 측벽 상의 보호 층을 더 포함하고, 상기 슬롯 비아의 상기 일부는 측방향으로 상기 MTJ 디바이스들 중 2개의 인접한 MTJ 디바이스들의 보호 층 사이의 공간에 배치되는 것인, 반도체 구조물.
  7. 청구항 6에 있어서,
    상기 슬롯 비아의 상기 일부의 하부 표면은 평평한 것인, 반도체 구조물.
  8. 삭제
  9. 방법에 있어서,
    제1 금속 층 및 상기 제1 금속 층 위에 배치된 제2 금속 층을 갖는 구조물을 제공하는 단계 - 상기 제2 금속 층은 메모리 디바이스 영역 내의 복수의 자기 터널링 접합(MTJ) 디바이스들 및 로직 디바이스 영역 내의 제1 전도성 특징부를 포함하고, 상기 MTJ 디바이스들의 각각은 하부 전극, 상기 하부 전극 위에 배치된 MTJ 스택, 및 상기 MTJ 스택 위에 배치된 상부 전극을 포함함 - ;
    상기 제2 금속 층 위에 하나 이상의 유전체 층을 형성하는 단계;
    상기 하나 이상의 유전체 층 위에 제1 에칭 마스크를 형성하는 단계 - 상기 제1 에칭 마스크는, 상기 제1 전도성 특징부 위의 제1 홀, 및 상기 MTJ 디바이스들 위에 있으며 상기 MTJ 디바이스들 중 처음 MTJ 디바이스로부터 상기 MTJ 디바이스들 중 마지막 MTJ 디바이스까지 연속적으로 연장된 제2 홀을 정의함 - ;
    상기 하나 이상의 유전체 층에 각각 제1 트렌치 및 제2 트렌치를 형성하도록 상기 제1 홀 및 상기 제2 홀을 통해 상기 하나 이상의 유전체 층을 에칭하는 단계 - 상기 제1 트렌치는 상기 제1 전도성 특징부를 노출시키고, 상기 제2 트렌치는 상기 MTJ 디바이스들 각각의 일부를 노출시킴 - ;
    상기 제1 및 제2 트렌치 안에 그리고 상기 하나 이상의 유전체 층 위에 제1 금속성 재료를 퇴적하는 단계; 및
    상기 제1 금속성 재료의 제1 부분이 상기 제1 트렌치에 남고 상기 제1 금속성 재료의 제2 부분이 상기 제2 트렌치에 남고 상기 제1 금속성 재료가 상기 하나 이상의 유전체 층의 상부 표면으로부터 제거되도록, 상기 제1 금속성 재료에 대해 화학 기계적 평탄화 프로세스를 수행하는 단계
    를 포함하고,
    상기 제1 금속성 재료의 상기 제2 부분의 일부는, 상기 MTJ 디바이스들 중 하나의 MTJ 디바이스의 MTJ 스택 위에 배치된 상기 상부 전극의 상부 표면보다 더 낮은 레벨로 연장되는, 방법.
  10. 방법에 있어서,
    제1 금속 층 및 상기 제1 금속 층 위에 배치된 제2 금속 층을 갖는 구조물을 제공하는 단계 - 상기 제2 금속 층은 메모리 디바이스 영역 내의 복수의 자기 터널링 접합(MTJ) 디바이스들 및 로직 디바이스 영역 내의 제1 전도성 특징부를 포함하고, 상기 MTJ 디바이스들의 각각은 하부 전극, 상기 하부 전극 위에 배치된 MTJ 스택, 및 상기 MTJ 스택 위에 배치된 상부 전극을 포함함 - ;
    상기 제2 금속 층 위에 제1 유전체 층을 형성하고 상기 제1 유전체 층 위에 제2 유전체 층을 형성하는 단계;
    상기 제1 유전체 층에 제1 트렌치 및 제2 트렌치를 형성하는 단계 - 상기 제1 트렌치는 상기 제1 전도성 특징부를 노출시키고, 상기 제2 트렌치는 상기 MTJ 디바이스들 각각의 일부를 노출시킴 - ;
    상기 제2 유전체 층에 제3 트렌치 및 제4 트렌치를 형성하는 단계 - 상기 제3 트렌치는 상기 제1 전도성 특징부 바로 위에 있고, 상기 제4 트렌치는 상기 MTJ 디바이스들 바로 위에 있음 - ;
    상기 제1, 제2, 제3 및 제4 트렌치 안에 그리고 상기 제2 유전체 층 위에 제1 금속성 재료를 퇴적하는 단계; 및
    상기 제1 금속성 재료의 제1 부분이 상기 제1 및 제3 트렌치에 남고 상기 제1 금속성 재료의 제2 부분이 상기 제2 및 제4 트렌치에 남고 상기 제1 금속성 재료가 상기 제2 유전체 층의 상부 표면으로부터 제거되도록, 상기 제1 금속성 재료에 대해 화학 기계적 평탄화 프로세스를 수행하는 단계
    를 포함하고,
    상기 제1 금속성 재료의 상기 제2 부분의 일부는, 상기 MTJ 디바이스들 중 하나의 MTJ 디바이스의 MTJ 스택 위에 배치된 상기 상부 전극의 상부 표면보다 더 낮은 레벨로 연장되는, 방법.
KR1020210093409A 2020-08-10 2021-07-16 슬롯 비아를 갖는 mram 디바이스에 대한 구조물 및 방법 KR102542161B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202063063783P 2020-08-10 2020-08-10
US63/063,783 2020-08-10
US17/322,560 US20220044717A1 (en) 2020-08-10 2021-05-17 Structure and Method for MRAM Devices with a Slot Via
US17/322,560 2021-05-17

Publications (2)

Publication Number Publication Date
KR20220019625A KR20220019625A (ko) 2022-02-17
KR102542161B1 true KR102542161B1 (ko) 2023-06-12

Family

ID=78675288

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210093409A KR102542161B1 (ko) 2020-08-10 2021-07-16 슬롯 비아를 갖는 mram 디바이스에 대한 구조물 및 방법

Country Status (5)

Country Link
US (1) US20220044717A1 (ko)
KR (1) KR102542161B1 (ko)
CN (1) CN113725255A (ko)
DE (1) DE102021113390A1 (ko)
TW (1) TWI798772B (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11410714B2 (en) 2019-09-16 2022-08-09 Taiwan Semiconductor Manufacturing Co., Ltd. Magnetoresistive memory device and manufacturing method thereof
US20220310903A1 (en) * 2021-03-26 2022-09-29 Taiwan Semiconductor Manufacturing Co., Ltd. Magnetic tunnel junction device and method of forming the same

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7635884B2 (en) * 2005-07-29 2009-12-22 International Business Machines Corporation Method and structure for forming slot via bitline for MRAM devices
US8455267B2 (en) * 2009-05-14 2013-06-04 Qualcomm Incorporated Magnetic tunnel junction device and fabrication
US9082695B2 (en) * 2011-06-06 2015-07-14 Avalanche Technology, Inc. Vialess memory structure and method of manufacturing same
US9634243B1 (en) * 2015-11-27 2017-04-25 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and method of forming the same
US9842986B2 (en) * 2015-12-15 2017-12-12 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and method of forming the same
US10454021B2 (en) * 2016-01-29 2019-10-22 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and method of manufacturing the same
US9893278B1 (en) * 2016-08-08 2018-02-13 Taiwan Semiconductor Manufacturing Co., Ltd. Embedded memory device between noncontigous interconnect metal layers
US10644231B2 (en) * 2017-11-30 2020-05-05 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device and fabrication method thereof
US10522740B2 (en) * 2018-05-29 2019-12-31 Taiwan Semiconductor Manufacturing Co., Ltd. Techniques for MRAM MTJ top electrode to metal layer interface including spacer
US11189659B2 (en) * 2018-08-29 2021-11-30 Taiwan Semiconductor Manufacturing Company, Ltd. Techniques for MRAM MTJ top electrode to via interface
US11101429B2 (en) * 2018-09-28 2021-08-24 Taiwan Semiconductor Manufacturing Company, Ltd. Metal etching stop layer in magnetic tunnel junction memory cells
US10937828B2 (en) * 2018-10-11 2021-03-02 International Business Machines Corporation Fabricating embedded magnetoresistive random access memory device with v-shaped magnetic tunnel junction profile
US11043251B2 (en) * 2018-11-30 2021-06-22 Taiwan Semiconductor Manufacturing Company, Ltd. Magnetic tunnel junction device and method of forming same

Also Published As

Publication number Publication date
CN113725255A (zh) 2021-11-30
DE102021113390A1 (de) 2022-02-10
US20220044717A1 (en) 2022-02-10
TWI798772B (zh) 2023-04-11
TW202207378A (zh) 2022-02-16
KR20220019625A (ko) 2022-02-17

Similar Documents

Publication Publication Date Title
CN110957422B (zh) 用于制造存储器件的方法和集成电路
CN110875352B (zh) 集成电路、mram单元和用于制造存储器件的方法
KR102542161B1 (ko) 슬롯 비아를 갖는 mram 디바이스에 대한 구조물 및 방법
US20230301194A1 (en) Structure and method for integrating mram and logic devices
US20230389447A1 (en) Structure and method for mram devices
TW202205281A (zh) 磁性隧道接面裝置及其形成方法
US20230389437A1 (en) Semiconductor memory device and method of forming the same
US20230255120A1 (en) Magnetic Tunnel Junction Device and Method
US10879455B2 (en) Methods of fabricating magneto-resistive random-access memory (MRAM) devices to avoid damaging magnetic tunnel junction (MTJ) structure
CN108376690B (zh) 一种用于制造高密度mram的自对准互联方法
US11257861B2 (en) Semiconductor structure and method of forming the same
CN217847958U (zh) 存储器装置
US20220271087A1 (en) Memory device and method for forming thereof
US20230189657A1 (en) Magnetic Tunnel Junction Device and Method of Forming the Same
TW202310468A (zh) 半導體裝置的形成方法

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant