TW202205281A - 磁性隧道接面裝置及其形成方法 - Google Patents

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Abstract

一種磁性隧道接面裝置包括：柱結構，自底部至頂部包括底部電極及磁性隧道接面結構；頂部電極，上覆於所述磁性隧道接面結構上；以及介電金屬氧化物層，自所述柱結構的側壁延伸至所述頂部電極的側壁。所述磁性隧道接面結構含有包含第一鐵磁材料的參考磁化層、隧道障壁層及包含第二鐵磁材料的自由磁化層。所述頂部電極包含含有非磁性金屬元素的金屬材料。所述介電金屬氧化物層可藉由執行氧化製程來形成，所述氧化製程將聚焦離子束蝕刻製程之後的殘餘金屬膜氧化，且自所述柱結構的表面消除導電路徑。

Description

磁性隧道接面裝置及其形成方法
磁性隧道接面（magnetic tunnel junction，MTJ）的穿隧磁阻取決於參考磁化層與自由磁化層的磁化的相對對準。磁性隧道接面記憶體裝置利用此種性質來儲存資訊，所述資訊被編碼為參考磁化層與自由磁化層之間磁化方向的平行對準或者參考磁化層與自由磁化層之間磁化方向的反平行對準。良率及可靠性是磁性隧道接面記憶體裝置的製造過程中的主要考量因素。
以下揭露內容提供用於實施所提供標的的不同特徵的許多不同的實施例或實例。以下闡述組件及構造的具體實例以簡化本揭露。當然，該些僅為實例且不旨在進行限制。例如，以下說明中將第一特徵形成於第二特徵之上或第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵、進而使得所述第一特徵與所述第二特徵可能不直接接觸的實施例。另外，本揭露可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如「在...下方（beneath）」、「在...下面（below）」、「下部的（lower）」、「在...上方（above）」、「上部的（upper）」等空間相對性用語來闡述圖中所示的一個元件或特徵與另一（些）元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的取向外亦囊括裝置在使用或操作中的不同取向。設備可具有其他取向（旋轉90度或其他取向），且本文中所用的空間相對性描述語可同樣相應地進行解釋。
通常，本揭露的結構及方法可用於形成記憶體單元及/或記憶體單元的陣列。具體而言，本揭露的結構及方法可用於形成磁性隧道接面記憶體單元及/或磁性隧道接面記憶體單元的陣列。
藉由磁化感應耦合電漿（magnetized inductively coupled plasma，MICP）進行MTJ圖案化可能使得離子C、H、O滲透至磁性層中並形成毒化層或損壞層，此導致隧道磁阻（tunnel magnetoresistance，TMR）/矯頑力（coercivity，Hc）的降低。為了防止毒化層的產生，可使用離子束蝕刻（ion beam etching，IBE）來進行MTJ圖案化。
作為使用高能離子束的附帶結果，藉由離子束蝕刻形成的磁性隧道接面結構可能具有許多結構性及電性缺陷。例如，磁性隧道接面內的各種組件可能通過作為離子束蝕刻製程的副產物的金屬顆粒而彼此電性短路。此種電性短路的發生可在位元錯誤率的量測中表現出來，所述位元錯誤率度量了包括實體磁性隧道接面的記憶體位元的錯誤率。在磁性隧道接面裝置的製造過程中，大約百萬分之一百的位元錯誤率並不罕見。本揭露藉由使用氧化製程來解決在磁性隧道接面結構內引發的電性短路及其他不利電性特性的問題，所述氧化製程將磁性隧道接面結構的側壁上的殘餘金屬膜轉換成變得非電活性的介電金屬氧化物層，藉此自磁性隧道接面結構的側壁移除電性短路路徑。現在參照附圖闡述本揭露的各個態樣。
圖1是根據本揭露實施例在形成互補金屬氧化物半導體（CMOS）電晶體、嵌置於介電材料層中的金屬內連結構、以及連接通孔層級介電層之後的示例性結構的垂直剖視圖。所述示例性結構包括互補金屬氧化物半導體（CMOS）電晶體及形成於介電材料層中的金屬內連結構。具體而言，所述示例性結構包括基底9，基底9可為半導體基底，例如可商業購得的矽晶圓。可在基底9的上部分中形成包含例如氧化矽等介電材料的淺溝渠隔離結構720。可在可由淺溝渠隔離結構720的一部分橫向圍封的每一區域內形成合適的經摻雜的半導體井，例如p型井及n型井。可在基底9的頂表面之上形成場效電晶體。例如，每一場效電晶體可包括源極區732、汲極區738、半導體通道735及閘極結構750，半導體通道735包括基底9的在源極區732與汲極區738之間延伸的表面部分。每一閘極結構750可包括閘極介電質752、閘極電極754、閘極頂蓋介電質758及介電閘極間隙壁756。可在每一源極區732上形成源極側金屬-半導體合金區742，且可在每一汲極區738上形成汲極側金屬-半導體合金區748。雖然在圖式中示出平面場效電晶體，但本文中明確設想出其中場效電晶體可另外或作為另一選擇包括鰭式場效電晶體（fin field effect transistor，FinFET）、全環繞閘極場效電晶體（gate-all-around field effect transistor，GAA FET）或任何其他類型的場效電晶體（field effect transistor，FET）的實施例。
所述示例性結構可包括記憶體陣列區100及周邊區200，在記憶體陣列區100中隨後可形成記憶體元件的陣列，在周邊區200中可形成支援所述記憶體元件的陣列的操作的邏輯裝置。在一個實施例中，記憶體陣列區100中的裝置（例如，場效電晶體）可包括底部電極存取電晶體（bottom electrode access transistor），所述底部電極存取電晶體提供對隨後欲形成的記憶體單元的底部電極的存取。在此製程步驟處，可在周邊區200中形成頂部電極存取電晶體（top electrode access transistor），所述頂部電極存取電晶體提供對隨後欲形成的記憶體單元的頂部電極的存取。周邊區200中的裝置（例如，場效電晶體）可提供操作隨後欲形成的記憶體單元的陣列可能需要的功能。具體而言，周邊區中的裝置可被配置成控制記憶體單元的陣列的程式化操作、抹除操作及感測（讀取）操作。例如，周邊區中的裝置可包括感測電路系統及/或頂部電極偏壓電路系統。在基底9的頂表面上形成的裝置可包括互補金屬氧化物半導體（CMOS）電晶體且視需要包括額外的半導體裝置（例如，電阻器、二極體、電容器等），並且被統稱為CMOS電路系統700。
隨後可在基底9及裝置（例如，場效電晶體）之上形成嵌置於介電材料層中的各種金屬內連結構。介電材料層可例如包括接觸層級（contact-level）介電材料層601、第一金屬線層級（metal-line-level）介電材料層610、第二線與通孔層級（line-and-via-level）介電材料層620、第三線與通孔層級介電材料層630及第四線與通孔層級介電材料層640。金屬內連結構可包括在接觸層級介電材料層601中形成並與CMOS電路系統700的相應組件接觸的裝置接觸通孔結構612、在第一金屬線層級介電材料層610中形成的第一金屬線結構618、在第二線與通孔層級介電材料層620的下部分中形成的第一金屬通孔結構622、在第二線與通孔層級介電材料層620的上部分中形成的第二金屬線結構628、在第三線與通孔層級介電材料層630的下部分中形成的第二金屬通孔結構632、在第三線與通孔層級介電材料層630的上部分中形成的第三金屬線結構638、在第四線與通孔層級介電材料層640的下部分中形成的第三金屬通孔結構642、以及在第四線與通孔層級介電材料層640的上部分中形成的第四金屬線結構648。在一個實施例中，第二金屬線結構628可包括與記憶體元件的陣列的源極側電源連接的源極線。由源極線提供的電壓可藉由設置於記憶體陣列區100中的存取電晶體施加至底部電極。
介電材料層（接觸層級介電材料層601、第一金屬線層級介電材料層610、第二線與通孔層級介電材料層620、第三線與通孔層級介電材料層630、第四線與通孔層級介電材料層640）中的每一者可包含介電材料，例如未摻雜的矽酸鹽玻璃、經摻雜的矽酸鹽玻璃、有機矽酸鹽玻璃、非晶氟化碳、其多孔變體或其組合。金屬內連結構（裝置接觸通孔結構612、第一金屬線結構618、第一金屬通孔結構622、第二金屬線結構628、第二金屬通孔結構632、第三金屬線結構638、第三金屬通孔結構642、第四金屬線結構648）中的每一者可包含至少一種導電材料，其可為金屬襯層（例如，金屬氮化物或金屬碳化物）與金屬填充材料的組合。每一金屬襯層可包含TiN、TaN、WN、TiC、TaC及WC，且每一金屬填充材料部分可包含W、Cu、Al、Co、Ru、Mo、Ta、Ti、其合金及/或其組合。亦可使用在本揭露的設想範圍內的其他合適的材料。在一個實施例中，第一金屬通孔結構622及第二金屬線結構628可藉由雙鑲嵌製程形成為集成式線與通孔結構，第二金屬通孔結構632及第三金屬線結構638可形成為集成式線與通孔結構，及/或第三金屬通孔結構642及第四金屬線結構648可形成為集成式線與通孔結構。雖然使用其中記憶體單元的陣列是形成於第四線與通孔層級介電材料層640之上的實施例來闡述本揭露，但本文中明確設想出其中記憶體單元的陣列可形成於不同的金屬內連層級處的實施例。
介電材料層（接觸層級介電材料層601、第一金屬線層級介電材料層610、第二線與通孔層級介電材料層620、第三線與通孔層級介電材料層630、第四線與通孔層級介電材料層640）可相對於隨後欲形成的記憶體單元的陣列位於更低的層級處。因此，介電材料層（接觸層級介電材料層601、第一金屬線層級介電材料層610、第二線與通孔層級介電材料層620、第三線與通孔層級介電材料層630、第四線與通孔層級介電材料層640）在本文中被稱為下部層級（lower-level）介電層，即，相對於隨後欲形成的記憶體單元的陣列位於更低的層級處的介電材料層。金屬內連結構（裝置接觸通孔結構612、第一金屬線結構618、第一金屬通孔結構622、第二金屬線結構628、第二金屬通孔結構632、第三金屬線結構638、第三金屬通孔結構642、第四金屬線結構648）在本文中被稱為下部層級金屬內連結構。金屬內連結構（裝置接觸通孔結構612、第一金屬線結構618、第一金屬通孔結構622、第二金屬線結構628、第二金屬通孔結構632、第三金屬線結構638、第三金屬通孔結構642、第四金屬線結構648）的子集包括嵌置於下部層級介電層中且頂表面在包括下部層級介電層最頂表面的水平平面內的下部層級金屬線（例如，第四金屬線結構648）。通常，下部層級介電層（接觸層級介電材料層601、第一金屬線層級介電材料層610、第二線與通孔層級介電材料層620、第三線與通孔層級介電材料層630、第四線與通孔層級介電材料層640）內的金屬線層級的總數可在1至10的範圍內。
可在金屬內連結構及介電材料層之上依序形成介電頂蓋層108及連接通孔層級介電層110。例如，介電頂蓋層108可形成於第四金屬線結構648的頂表面上及第四線與通孔層級介電材料層640的頂表面上。介電頂蓋層108包含可保護下伏的金屬內連結構（例如，第四金屬線結構648）的介電頂蓋材料。在一個實施例中，介電頂蓋層108可包含可提供高抗蝕刻性的材料（即，介電材料），且亦可在蝕刻連接通孔層級介電層110的後續非等向性蝕刻製程過程中用作蝕刻停止材料。例如，介電頂蓋層108可包含碳化矽或氮化矽，且可具有5奈米（nm）至30奈米的範圍內的厚度，但亦可使用更小及更大的厚度。
連接通孔層級介電層110可包含可用於介電材料層（接觸層級介電材料層601、第一金屬線層級介電材料層610、第二線與通孔層級介電材料層620、第三線與通孔層級介電材料層630、第四線與通孔層級介電材料層640）的任何材料。例如，連接通孔層級介電層110可包含藉由四乙氧基矽烷（tetraethylorthosilicate，TEOS）的分解而沉積的未摻雜的矽酸鹽玻璃或經摻雜的矽酸鹽玻璃。連接通孔層級介電層110的厚度可在50奈米至200奈米的範圍內，但亦可使用更小及更大的厚度。介電頂蓋層108及連接通孔層級介電層110可形成為具有延伸遍及記憶體陣列區100及周邊區200的相應平坦頂表面及相應平坦底表面的平坦毯覆（blanket）（未圖案化）層。
圖2是根據本揭露實施例在形成連接通孔結構的陣列之後的示例性結構的垂直剖視圖。可穿過示例性結構的連接通孔層級介電層110及介電頂蓋層108形成通孔腔。例如，可在連接通孔層級介電層110之上施加光阻劑層（圖中未示出），且可對所述光阻劑層進行圖案化以在記憶體陣列區100的上覆於第四金屬線結構648中的相應一者上的區域內形成開口。可執行非等向性蝕刻，以穿過連接通孔層級介電層110及介電頂蓋層108轉移光阻劑層中的圖案。藉由非等向性蝕刻製程而形成的通孔腔在本文中被稱為下部電極接觸通孔腔，乃因隨後會在所述下部電極接觸通孔腔中形成底部電極連接通孔結構。下部電極接觸通孔腔可具有錐形側壁，所述錐形側壁具有1度至10度（相對於垂直方向）的範圍內的錐角。第四金屬線結構648的頂表面可在每一下部電極接觸通孔腔的底部處實體地暴露出。隨後可例如藉由灰化來移除光阻劑層。
可作為材料層來形成金屬障壁層。金屬障壁層可覆蓋第四金屬線結構648的實體地暴露出的頂表面、下部電極接觸通孔腔的錐形側壁以及連接通孔層級介電層110的頂表面，而沒有任何孔穿過其中。金屬障壁層可包含導電金屬氮化物，例如TiN、TaN及/或WN。亦可使用在本揭露的設想範圍內的其他合適的材料。金屬障壁層的厚度可在3奈米至20奈米的範圍內，但亦可使用更小及更大的厚度。
可在下部電極接觸通孔腔的剩餘體積中沉積例如鎢或銅等金屬填充材料。可藉由平坦化製程（例如，化學機械平坦化）來移除金屬填充材料及金屬障壁層的上覆於包括連接通孔層級介電層110最頂表面的水平平面上的部分。金屬填充材料的位於相應通孔腔中的每一剩餘部分構成金屬通孔填充材料部分124。金屬障壁層的位於相應通孔腔中的每一剩餘部分構成金屬障壁層122。填充通孔腔的金屬障壁層122與金屬通孔填充材料部分124的每一組合構成連接通孔結構（金屬障壁層122、金屬通孔填充材料部分124）。可在連接通孔層級介電層110中下伏金屬內連結構上形成連接通孔結構（金屬障壁層122、金屬通孔填充材料部分124）的陣列。連接通孔結構（金屬障壁層122、金屬通孔填充材料部分124）的陣列可接觸第四金屬線結構648的子集的頂表面。通常，連接通孔結構（金屬障壁層122、金屬通孔填充材料部分124）的陣列接觸下部層級金屬線的位於下部層級介電層（接觸層級介電材料層601、第一金屬線層級介電材料層610、第二線與通孔層級介電材料層620、第三線與通孔層級介電材料層630、第四線與通孔層級介電材料層640）的最頂層級處的子集的頂表面。
圖3是根據本揭露實施例在形成底部電極材料層、記憶體材料層堆疊及頂部電極材料層之後的示例性結構的垂直剖視圖。在圖3所示製程步驟處，可在連接通孔層級介電層110及連接通孔結構（金屬障壁層122、金屬通孔填充材料部分124）的陣列之上形成底部電極材料層126L、記憶體材料層堆疊（非磁性金屬緩衝材料層130L、合成反鐵磁體層140L、非磁性隧道障壁材料層146L、自由磁化材料層148L）及頂部電極材料層158L。
底部電極材料層126L包含至少一種非磁性金屬材料，例如TiN、TaN、WN、W、Cu、Al、Ti、Ta、Ru、Mo、Pt、其合金及/或其組合。亦可使用在本揭露的設想範圍內的其他合適的材料。例如，底部電極材料層126L可包含例如W、Cu、Ti、Ta、Ru、Mo或Pt等元素金屬，及/或可基本上由例如W、Cu、Ti、Ta、Ru、Mo或Pt等元素金屬組成。底部電極材料層126L的厚度可在10奈米至100奈米的範圍內，但亦可使用更小及更大的厚度。
在一個實施例中，記憶體材料層堆疊（非磁性金屬緩衝材料層130L、合成反鐵磁體層140L、非磁性隧道障壁材料層146L、自由磁化材料層148L）可自底部至頂部包括可選的非磁性金屬緩衝材料層130L、合成反鐵磁體層140L、非磁性隧道障壁材料層146L及自由磁化材料層148L。可藉由相應化學氣相沉積製程或相應物理氣相沉積製程來沉積記憶體材料層堆疊（非磁性金屬緩衝材料層130L、合成反鐵磁體層140L、非磁性隧道障壁材料層146L、自由磁化材料層148L）內的層。記憶體材料層堆疊（非磁性金屬緩衝材料層130L、合成反鐵磁體層140L、非磁性隧道障壁材料層146L、自由磁化材料層148L）內的每一層可被沉積為遍及其中具有相應均勻厚度的平坦毯覆材料層。通常，記憶體材料層堆疊（非磁性金屬緩衝材料層130L、合成反鐵磁體層140L、非磁性隧道障壁材料層146L、自由磁化材料層148L）形成於底部電極材料層126L與頂部電極材料層158L之間。
非磁性金屬緩衝材料層130L包含可用作晶種層的非磁性材料。具體而言，非磁性金屬緩衝材料層130L可提供模板（template）結晶結構，所述模板結晶結構使合成反鐵磁體層140L的材料的多晶顆粒沿著將合成反鐵磁體層140L內的參考磁化層的磁化最大化的方向對準。非磁性金屬緩衝材料層130L可包含Ti、CoFeB合金、NiFe合金、釕或其組合。在本揭露的設想範圍內亦有其他合適的材料。非磁性金屬緩衝材料層130L的厚度可在3奈米至30奈米的範圍內，但亦可使用更小及更大的厚度。
合成反鐵磁體（synthetic antiferromagnet，SAF）層140L可包括鐵磁硬層141、反鐵磁耦合層142及參考磁化層143層堆疊。鐵磁硬層141及參考磁化層143中的每一者可具有相應的固定磁化方向。反鐵磁耦合層142提供鐵磁硬層141的磁化與參考磁化層143的磁化之間的反鐵磁耦合，使得鐵磁硬層141的磁化方向及參考磁化層143的磁化方向在隨後欲形成的記憶體單元的操作過程中保持固定。鐵磁硬層141可包含硬鐵磁材料，例如PtMn、IrMn、RhMn、FeMn、OsMn等。參考磁化層143可包含硬鐵磁材料，例如Co、CoFe、CoFeB、CoFeTa、NiFe、CoPt、CoFeNi等。亦可使用在本揭露的設想範圍內的其他合適的材料。反鐵磁耦合層142可包含釕或銥。反鐵磁耦合層142的厚度可被選擇成使得由反鐵磁耦合層142誘導的交換相互作用使鐵磁硬層141及參考磁化層143的相對磁化方向穩定於相反的方向，即，反平行對準。在一個實施例中，合成反鐵磁體層140L的淨磁化是通過將鐵磁硬層141的磁化量值與參考磁化層143的磁化量值相匹配而達成。合成反鐵磁體層140L的厚度可在5奈米至30奈米的範圍內，但亦可使用更小及更大的厚度。
非磁性隧道障壁材料層146L可包含穿隧障壁材料，所述穿隧障壁材料可為厚度容許電子穿隧的電性絕緣材料。例如，非磁性隧道障壁材料層146L可包含氧化鎂（MgO）、氧化鋁（Al2 O3 ）、氮化鋁（AlN）、氧氮化鋁（AlON）、氧化鉿（HfO2 ）或氧化鋯（ZrO2 ）。亦可使用在本揭露的設想範圍內的其他合適的材料。非磁性隧道障壁材料層146L的厚度可為0.7奈米至1.3奈米，但亦可使用更小及更大的厚度。
自由磁化材料層148L包含鐵磁材料，所述鐵磁材料具有與參考磁化層143的磁化方向平行或反平行的二個穩定磁化方向。自由磁化材料層148L包含硬鐵磁材料，例如Co、CoFe、CoFeB、CoFeTa、NiFe、CoPt、CoFeNi等。亦可使用在本揭露的設想範圍內的其他合適的材料。自由磁化材料層148L的厚度可在1奈米至6奈米的範圍內，但亦可使用更小及更大的厚度。
頂部電極材料層158L包含頂部電極材料，所述頂部電極材料可包括可用於底部電極材料層126L的任何非磁性材料。因此，頂部電極材料層158L包含含有非磁性金屬元素的非磁性金屬材料。可用於頂部電極材料層158L的示例性非磁性金屬材料包括但不限於TiN、TaN、WN、W、Cu、Al、Ti、Ta、Ru、Mo、Pt、其合金及/或其組合。亦可使用在本揭露的設想範圍內的其他合適的材料。例如，頂部電極材料層158L可包含例如W、Cu、Ti、Ta、Ru、Mo或Pt等元素金屬，及/或可基本上由例如W、Cu、Ti、Ta、Ru、Mo或Pt等元素金屬組成。頂部電極材料層158L的厚度可在8奈米至80奈米的範圍內，例如16奈米至40奈米，但亦可使用更小及更大的厚度。在一個實施例中，頂部電極材料層158L可遍及其中具有均質的材料組成。
隨後被圖案化成磁性隧道接面結構的材料層統稱為磁性隧道接面材料層（參考磁化層143、非磁性隧道障壁材料層146L、自由磁化材料層148L），所述磁性隧道接面材料層包括參考磁化層143、非磁性隧道障壁材料層146L及自由磁化材料層148L。通常，可在基底9之上形成至少包括底部電極材料層126L、磁性隧道接面材料層（參考磁化層143、非磁性隧道障壁材料層146L、自由磁化材料層148L）及頂部電極材料層158L的層堆疊。頂部電極材料層158L包含含有非磁性金屬元素的金屬材料。
圖4是根據本揭露實施例在將頂部電極材料層圖案化成頂部電極之後的示例性結構的垂直剖視圖。可在頂部電極材料層158L之上施加光阻劑層177，且可將光阻劑層177微影圖案化成記憶體陣列區100中的陣列離散光阻劑材料部分。光阻劑層177的每一經圖案化部分可上覆於連接通孔結構（金屬障壁層122、金屬通孔填充材料部分124）中的相應一者上。光阻劑層177的每一經圖案化部分的側壁可與下伏連接通孔結構（金屬障壁層122、金屬通孔填充材料部分124）的頂表面的周邊重合，可相對於所述周邊橫向向外偏移，或者可相對於所述周邊橫向向內偏移。光阻劑層177的每一經圖案化部分的側壁可具有為圓形、橢圓形、矩形、圓角矩形或者任何大致曲線閉合二維形狀的水平橫截面形狀。
可執行非等向性蝕刻製程來蝕刻頂部電極材料層158L的未遮蔽部分。在一個實施例中，記憶體材料層堆疊（非磁性金屬緩衝材料層130L、合成反鐵磁體層140L、非磁性隧道障壁材料層146L、自由磁化材料層148L）的最頂層可用作蝕刻停止層。頂部電極材料層158L的每一經圖案化部分構成頂部電極158。可藉由非等向性蝕刻製程形成頂部電極158的二維陣列。每一頂部電極158可為頂部電極材料層158L的經圖案化部分。在一個實施例中，頂部電極158包含導電金屬氮化物材料（例如，TiN、TaN或WN）及/或基本上由所述導電金屬氮化物材料組成。
通常，頂部電極材料層158L可被圖案化成包括至少一個頂部電極158（例如，頂部電極158的二維陣列）的硬罩幕結構。在一個實施例中，頂部電極158的二維陣列可形成為二維週期性陣列。在一個實施例中，頂部電極158的二維週期性陣列可形成為矩形週期性陣列，所述矩形週期性陣列沿著第一水平方向具有第一間距且沿著與第一水平方向垂直的第二水平方向具有第二間距。在一個實施例中，頂部電極158可包括實質上垂直或錐形的側壁，所述側壁自相應頂部電極158的底表面垂直延伸至頂表面。在一個實施例中，相對於和頂部電極158與磁性隧道接面材料層（參考磁化層143、非磁性隧道障壁材料層146L、自由磁化材料層148L）之間的介面垂直的垂直方向量測的頂部電極158的側壁的錐角可在0度至8度的範圍內，例如0.1度至4度，但亦可使用更大的錐角。可在非等向性蝕刻製程之後移除光阻劑層177。
圖5是根據本揭露實施例在進行形成記憶體元件101的陣列的聚焦離子束蝕刻製程之後的示例性結構的垂直剖視圖。圖6A是圖5所示記憶體元件101周圍的區的放大圖。圖6A至圖6E示出根據本揭露實施例在圖案化製程第一示例性序列過程中的記憶體單元的依序垂直剖視圖。
參照圖5及圖6A，可使用聚焦離子束蝕刻製程來圖案化記憶體材料層堆疊（非磁性金屬緩衝材料層130L、合成反鐵磁體層140L、非磁性隧道障壁材料層146L、自由磁化材料層148L）及底部電極材料層126L。頂部電極158的陣列可用作聚焦離子束蝕刻製程的硬罩幕結構。聚焦離子束蝕刻製程可使用能量在300電子伏特（eV）至600電子伏特的範圍內的聚焦離子束，但亦可使用更小及更大的離子能量。可用於聚焦離子束蝕刻製程的離子物質包括但不限於鎵、矽、鉻、鐵、鈷、鎳、鍺、銦、錫、金及鉛。在一個實施例中，聚焦離子束蝕刻製程可包括例如鎵等非磁性元素的離子。聚焦離子束可在傳播方向上具有第一角展度，此可藉由例如光柵化來引入。束角的第一角展度可在0度至30度的範圍內（相對於與頂部電極158的底表面垂直的垂直方向量測）。
聚焦離子束蝕刻製程依序蝕刻記憶體材料層堆疊（非磁性金屬緩衝材料層130L、合成反鐵磁體層140L、非磁性隧道障壁材料層146L、自由磁化材料層148L）的各種材料層的及底部電極材料層126L的未遮蔽部分。聚焦離子束蝕刻製程將包括磁性隧道接面材料層（參考磁化層143、非磁性隧道障壁材料層146L、自由磁化材料層148L）的記憶體材料層堆疊（非磁性金屬緩衝材料層130L、合成反鐵磁體層140L、非磁性隧道障壁材料層146L、自由磁化材料層148L）、及底部電極材料層126L圖案化成包括至少一個柱結構150的經圖案化結構。每一柱結構150包括底部電極126及記憶體元件101。每一記憶體元件101在其中包括磁性隧道接面結構（參考磁化層143、隧道障壁層146、自由磁化層148）。在一個實施例中，頂部電極158的二維陣列可在整個聚焦離子束蝕刻製程中用作蝕刻罩幕。在此實施例中，可藉由聚焦離子束蝕刻製程蝕刻記憶體材料層堆疊（非磁性金屬緩衝材料層130L、合成反鐵磁體層140L、非磁性隧道障壁材料層146L、自由磁化材料層148L）及底部電極材料層126L的未被頂部電極158的二維陣列遮蔽的部分。經圖案化結構可包括柱結構150的二維陣列。
頂部電極158與柱結構150的組合構成記憶體單元（頂部電極158、柱結構150）。因此，每一記憶體單元（頂部電極158、柱結構150）包括垂直堆疊，所述垂直堆疊包括頂部電極158、記憶體元件101及底部電極126。在一個實施例中，每一記憶體單元（頂部電極158、柱結構150）可為磁性隧道接面（MTJ）記憶體單元。每一MTJ記憶體單元可包括底部電極126、磁性隧道接面結構（參考磁化層143、隧道障壁層146、自由磁化層148）及頂部電極158。每一記憶體元件101包括垂直堆疊，所述垂直堆疊包括合成反鐵磁體結構140、隧道障壁層146及自由磁化層148。每一記憶體元件101可包括可選的非磁性金屬緩衝層130及磁性隧道接面結構（參考磁化層143、隧道障壁層146、自由磁化層148）。
每一磁性隧道接面結構（參考磁化層143、隧道障壁層146、自由磁化層148）可包括參考磁化層143（其可為合成反鐵磁體結構140的組件）、隧道障壁層146及自由磁化層148。通常，合成反鐵磁體結構140中的鐵磁硬層141及反鐵磁耦合層142可被省略，或者可被替換成使參考磁化層143中的磁化方向穩定的另一磁性結構。非磁性金屬緩衝層130可設置於底部電極126與磁性隧道接面結構（參考磁化層143、隧道障壁層146、自由磁化層148）之間。每一底部電極126是底部電極材料層126L的經圖案化部分。每一合成反鐵磁體結構140可為合成反鐵磁體層140L的經圖案化部分。每一隧道障壁層146可為非磁性隧道障壁材料層146L的經圖案化部分。每一自由磁化層148可為自由磁化材料層148L的經圖案化部分。合成反鐵磁體結構140可包括鐵磁硬層141、反鐵磁耦合層142及參考磁化層143層堆疊。通常，在其中每一記憶體元件101包括磁性隧道接面記憶體元件的實施例中，每一記憶體元件101可包括參考磁化層143、與參考磁化層143接觸的隧道障壁層146以及與隧道障壁層146接觸的自由磁化層148。通常，參考磁化層143包含第一鐵磁材料，且自由磁化層148包含可與第一鐵磁材料相同或不同的第二鐵磁材料。
柱結構150可為具有相應錐形側壁的錐形柱結構。錐形柱結構可包括具有非零平均錐角（即，具有非垂直表面）的側壁。「平均」角度是指在所有相關表面上量測的角度。因此，具有不同局部錐角的錐形表面的平均角度可藉由將局部錐角求平均來計算。柱結構150的平均錐角可逐層變化，且通常可在2度至12度的範圍內，例如3度至10度，但亦可使用更小及更大的平均錐角。通常，在此製程步驟處，頂部電極158的下部分的側壁的平均錐角可與柱結構150的平均錐角相同，或者可小於柱結構150的平均錐角。
連接通孔層級介電層110的未遮蔽部分可藉由聚焦離子束蝕刻製程而使其在垂直上地凹陷。在替代實施例中，可使用離子研磨（ion milling）製程來代替聚焦離子束蝕刻製程。連接通孔結構（金屬障壁層122、金屬通孔填充材料部分124）的陣列可位於記憶體單元（頂部電極158、柱結構150）的陣列下方，且可接觸底部電極126中相應一者的底表面。此離子束蝕刻製程在連接通孔層級介電層110中柱結構150之間形成淺凹槽。此特徵提供了提供錐形硬罩幕輪廓及淺凹槽深度的益處，且應用磁化感應耦合電漿（MICP）來清潔及/或氧化金屬離子。根據本揭露，淺凹槽的深度不超過300埃，較傳統凹槽淺。
連接通孔層級介電層110下伏於柱結構150的陣列下。連接通孔層級介電層110的未被記憶體單元（頂部電極158、柱結構150）的二維陣列覆蓋的部分可垂直地凹陷於包括連接通孔結構（金屬障壁層122、金屬通孔填充材料部分124）的陣列與記憶體單元（頂部電極158、柱結構150）的陣列之間的介面的水平平面以下。連接通孔層級介電層110的剩餘部分可包括凹陷的水平頂表面，所述水平頂表面鄰接連接通孔層級介電層110的下伏於記憶體單元（頂部電極158、柱結構150）的陣列下的部分的錐形側壁的底部周邊。如此，連接通孔層級介電層110包括自連接通孔層級介電層110的平坦部分向上突出的平台（mesa）部分的陣列。連接通孔層級介電層110的平台部分的陣列接觸柱結構150的陣列。在一個實施例中，連接通孔層級介電層110的每一平台部分可接觸相應柱結構150的底表面的環狀部分。連接通孔層級介電層110的每一平台部分可具有與柱結構150的錐形側壁鄰接的錐形側壁，柱結構150的錐形側壁在本文中被稱為錐形柱側壁。
通常，在每一記憶體單元（頂部電極158、柱結構150）中，頂部電極158上覆於磁性隧道接面結構（參考磁化層143、隧道障壁層146、自由磁化層148）上。頂部電極158包含含有非磁性金屬元素的金屬材料。連接通孔結構（金屬障壁層122、金屬通孔填充材料部分124）可嵌置於連接通孔層級介電層110的每一平台部分內，且可接觸柱結構150的底表面的中心部分。
通常，聚焦離子束蝕刻製程在柱結構150的實體地暴露出的側壁上以及連接通孔層級介電層110的平台部分的錐形側壁的上部分中形成殘餘金屬膜151。殘餘金屬膜151包括在聚焦離子束蝕刻製程過程中自頂部電極158、以及記憶體材料層堆疊（非磁性金屬緩衝材料層130L、合成反鐵磁體層140L、非磁性隧道障壁材料層146L、自由磁化材料層148L）內的金屬材料層及底部電極材料層126L脫落的金屬顆粒。雖然在聚焦離子束蝕刻製程過程中自頂部電極158、及記憶體材料層堆疊（非磁性金屬緩衝材料層130L、合成反鐵磁體層140L、非磁性隧道障壁材料層146L、自由磁化材料層148L）內的金屬材料層脫落的金屬顆粒的主要部分是自頂部電極158及柱結構150的側壁被移除，但脫落的金屬顆粒的散射方向在統計上是隨機的。一定分率的脫落的金屬顆粒可沉積於頂部電極158及柱結構150的實體地暴露出的側壁上。殘餘金屬膜151的厚度可在0.2奈米至2奈米的範圍內，例如0.4奈米至1.2奈米，但殘餘金屬膜151可具有更小的厚度或更大的厚度。視厚度而定，殘餘金屬膜151可為沒有穿過其中的開口的連續層，或者可具有穿過其中的離散開口，或者可形成為彼此不連接的離散島。
此外，在頂部電極158的表面上及柱結構150的側壁上可形成有包含聚焦離子束蝕刻製程的離子束物質的化合物的殘餘副產物層153。例如，若聚焦離子束蝕刻製程使用鎵離子束，則殘餘副產物層153可包含鎵的原子、化合物及/或合金。在一個實施例中，殘餘副產物層153可包含聚焦離子束蝕刻製程的離子束物質與柱結構150內相鄰材料部分的材料或與頂部電極158的材料的化合物及/或合金。殘餘副產物層153可與殘餘金屬膜151交錯或位於殘餘金屬膜151上。殘餘副產物層153的厚度可在1奈米至4奈米的範圍內，例如2奈米至3奈米，但視聚焦離子束蝕刻製程過程中的能量、離子束物質及離子的入射而定，可存在更小及更大的厚度。通常，頂部電極158的表面部分在聚焦離子束蝕刻製程過程中被蝕刻，且因此，頂部電極158是殘餘金屬膜151的金屬材料的重要來源。因此，每一柱結構150的側壁上的殘餘金屬膜151含有頂部電極158的非磁性金屬元素。
在一個實施例中，聚焦離子束蝕刻製程可以較記憶體材料層堆疊（非磁性金屬緩衝材料層130L、合成反鐵磁體層140L、非磁性隧道障壁材料層146L、自由磁化材料層148L）內的金屬材料層的金屬材料更高的蝕刻速率蝕刻隧道障壁層146的材料（其可為非金屬材料）。在此實施例中，可在每一柱結構150內形成圍繞隧道障壁層146的整個側壁沿方位角延伸的環狀橫向凹槽147。此種環狀橫向凹槽147的垂直橫截面輪廓可具有與鳥嘴的垂直橫截面形狀相似的形狀，其在本文中被稱為鳥嘴輪廓（bird’s beak profile）。在此實施例中，每一隧道障壁層146在垂直剖視圖中可具有鳥嘴輪廓，其中隧道障壁層146的側壁的一部分橫向向內凹陷以提供環狀橫向凹槽147，環狀橫向凹槽147是圍繞隧道障壁層146的側壁延伸的連續橫向凹槽。環狀橫向凹槽的深度（沿著徑向方向量測）可在1奈米至4奈米的範圍內，但可存在更小及更大的深度。環狀橫向凹槽的高度可大約為隧道障壁層146的厚度。
參照圖6B，且根據本揭露的態樣，可藉由執行角度離子束轟擊製程來移除殘餘副產物層153的主要部分（即，超過50%體積）。角度離子束轟擊製程是可選的，但為較佳的。在角度離子束轟擊製程過程中，聚焦離子束中的離子以相對於垂直方向大於30度的角度撞擊殘餘副產物層153。垂直方向是指與柱結構150與頂部電極158之間的介面垂直的方向。
可選擇角度離子束轟擊製程過程中聚焦離子束的製程參數，以增加被移除的殘餘副產物層153的材料的分率。例如，角度離子束轟擊製程的離子束的入射角（作為相對於垂直方向的偏離角量測）可在30度至90度的範圍內，且角度離子束轟擊製程的離子束中離子的能量可在50電子伏特至200電子伏特的範圍內，但亦可使用更小及更大的能量。通常，角度離子束轟擊製程的離子束的入射角大於聚焦離子束蝕刻製程的離子束的入射角。角度離子束轟擊製程的離子束的能量小於聚焦離子束蝕刻製程的離子束的能量。在角度離子束轟擊製程過程中被移除的殘餘副產物層153的部分的體積分率可在0.5至0.99的範圍內，例如0.6至0.9，但視製程參數而定，亦可使用更小及更大的體積分率。通常，殘餘金屬膜151的主要部分傾向於存留於柱結構150的側壁上及頂部電極158的表面上以及連接通孔層級介電層110的平台部分的側壁上。
參照圖6C，且根據本揭露的態樣，可執行凹槽減小離子束蝕刻製程。凹槽減小離子束蝕刻製程是可選的，但為較佳的。將能量較聚焦離子束蝕刻製程過程中的離子能量低的離子引導至柱結構150及頂部電極158，且以較隧道障壁層146的材料更大的蝕刻速率移除磁性隧道接面結構（參考磁化層143、隧道障壁層146、自由磁化層148）內的金屬材料。換言之，凹槽減小離子束蝕刻製程以較隧道障壁層146的材料更大的蝕刻速率移除參考磁化層143的第一鐵磁材料及自由磁化層148的第二鐵磁材料。
可選擇凹槽減小離子束蝕刻製程過程中聚焦離子束的製程參數，以減小每一柱結構150的環狀橫向凹槽147的凹槽深度。例如，凹槽減小離子束蝕刻製程的離子束的入射角（作為相對於垂直方向的偏離角量測）可在0度至30度的範圍內，且凹槽減小離子束蝕刻製程的離子束中離子的能量可在50電子伏特至200電子伏特的範圍內，但亦可使用更小及更大的能量。通常，凹槽減小離子束蝕刻製程的離子束的入射角可與聚焦離子束蝕刻製程的離子束的入射角相同，且凹槽減小離子束蝕刻製程的離子束的能量小於聚焦離子束蝕刻製程的離子束的能量。通常，殘餘金屬膜151的主要部分傾向於存留於柱結構150的側壁上及頂部電極158的表面上以及連接通孔層級介電層110的平台部分的側壁上。環狀橫向凹槽147的深度可降低5%至50%的範圍內的百分比，例如10%至30%，但亦可使用更小及更大的百分比。
參照圖6D，且根據本揭露的態樣，可執行硬罩幕修整離子束蝕刻製程（hard mask trim ion beam etch process）。硬罩幕修整離子束蝕刻製程是可選的製程，但為較佳的製程。可將具有第二角展度的離子束引導至柱結構150及頂部電極158。硬罩幕修整離子束蝕刻製程的離子束的第二角展度可小於在圖5及圖6A所示製程步驟處使用的聚焦離子束蝕刻製程的離子束的第一角展度。因此，與聚焦離子束蝕刻製程相較，在硬罩幕修整離子束蝕刻製程過程中，撞擊頂部電極158的離子百分比高於撞擊柱結構150的側壁的離子百分比。頂部電極158被蝕刻以提供相對於垂直方向具有更大錐角的側壁。
可選擇硬罩幕修整離子束蝕刻製程過程中聚焦離子束的製程參數，以增加頂部電極158的側壁的平均錐角。例如，硬罩幕修整離子束蝕刻製程的離子束的入射角（作為相對於垂直方向的偏離角量測）可在0度至20度的範圍內，例如0度至10度，且凹槽減小離子束蝕刻製程的離子束中離子的能量可在300電子伏特至600電子伏特的範圍內，但亦可使用更小及更大的能量。通常，硬罩幕修整離子束蝕刻製程的離子束的入射角較聚焦離子束蝕刻製程的離子束的入射角小至少5度及/或10度，且凹槽減小離子束蝕刻製程的離子束的能量可與聚焦離子束蝕刻製程的離子束的能量大約相同。
每一頂部電極158可具有錐形側壁及凸形頂表面。通常，凸形頂表面以一角度鄰接錐形側壁使得可很好地界定凸形頂表面與錐形側壁之間的環狀邊界。頂部電極158的錐形側壁在本文中被稱為錐形電極側壁。柱結構150的錐形側壁在本文中被稱為錐形柱側壁。頂部電極158的錐形側壁（即，錐形電極側壁）的平均錐角在本文中被稱為第一平均錐角α。柱結構150的錐形側壁（即，錐形柱側壁）的平均錐角在本文中被稱為第二平均錐角β。在硬罩幕修整離子束蝕刻製程過程中，第二平均錐角β不實質上改變。然而，在硬罩幕修整離子束蝕刻製程過程中，第一平均錐角α增加至少0.5度。通常，在硬罩幕修整離子束蝕刻製程之前，第二平均錐角β與第一平均錐角α相同。在硬罩幕修整離子束蝕刻製程過程中第一平均錐角α的增加可在0.5度至20度的範圍內，例如3度至15度。例如，在硬罩幕修整離子束蝕刻製程之後，第一平均錐角α可在8度至32度的範圍內，且在硬罩幕修整離子束蝕刻製程之後，第二平均錐角β可在2度至12度的範圍內。
在每一記憶體單元（頂部電極158、柱結構150）內，上覆於磁性隧道接面結構（參考磁化層143、隧道障壁層146、自由磁化層148）上的頂部電極158包括錐形電極側壁，所述錐形電極側壁鄰接柱結構150，且在硬罩幕修整離子束蝕刻製程之後相對於垂直方向（其垂直於與柱結構150的介面）具有第一平均錐角α。柱結構150可具有自柱結構150的頂表面延伸至柱結構150的底表面的錐形柱側壁，且錐形柱側壁可相對於垂直方向具有小於第一平均錐角α的第二平均錐角β。錐形柱側壁的頂部周邊可與頂部電極158的錐形電極側壁的底部周邊重合。第二平均錐角β的增加具有在後續電漿氧化製程過程中增加氧源氣體向柱結構150的側壁的供應以及增加後續電漿氧化製程的有效性的有利效果。
圖6E是在進行形成介電金屬氧化物層154的氧化製程之後的記憶體單元的垂直剖視圖。圖7是根據本揭露實施例在圖6E所示圖案化製程之後的示例性結構的垂直剖視圖。
參照圖6E及圖7，可執行氧化製程以將殘餘金屬膜151、頂部電極158的表面部分及柱結構150內的金屬材料的表面部分轉換成介電金屬氧化物層154。柱結構150內的金屬材料的表面部分包括磁性隧道接面結構（參考磁化層143、隧道障壁層146、自由磁化層148）內的金屬材料的表面部分，即，參考磁化層143的第一鐵磁材料的表面部分及自由磁化層148的第二鐵磁材料的表面部分。每一介電金屬氧化物層154可形成於相應的記憶體單元（頂部電極158、柱結構150）上，且可包括與頂部電極158接觸的上部分、與錐形柱側壁（即，柱結構150的側壁）接觸的下部分及與連接通孔層級介電層110的平台部分的錐形表面接觸的底部分。
由於示例性結構中的介電材料層中存在各種金屬內連結構，示例性結構在後段（back-end-of-line）製程步驟過程中可能經受的最大溫度為約攝氏400度。因此，熱氧化製程是不切實際的。根據本揭露的態樣，在此製程步驟處使用的氧化製程包括電漿氧化製程。在一個實施例中，在電漿氧化製程過程中，可使用氣相甲醇作為氧源氣體。為增加電漿氧化製程的有效性，可使用磁化感應耦合電漿（MICP）氧化製程。雖然MICP氧化製程在低製程溫度下提供有效的氧化，但在於MICP氧化製程過程中向凹陷區的氧源氣體供應受到限制的情形下，有效性及製程均勻性可能會受到損害。圖6D所示製程步驟處的硬罩幕修整離子束蝕刻製程具有減小記憶體單元（頂部電極158、柱結構150）的二維陣列中凹陷區（即，與連接通孔層級介電層110的凹陷水平表面靠近的區）的縱橫比的效果。因此，硬罩幕修整離子束蝕刻製程增加了MICP氧化製程的製程均勻性及有效性。
在每一記憶體單元（頂部電極158、柱結構150）周圍，引入至介電金屬氧化物層154中的金屬材料在頂部電極158、柱結構150及連接通孔層級介電層110的平台部分的各個表面上具有組成變化。如此，每一介電金屬氧化物層154中可具有組成變化。
每一介電金屬氧化物層154在記憶體單元（頂部電極158、柱結構150）的錐形電極側壁及錐形柱側壁之上延伸。每一介電金屬氧化物層154的與頂部電極158接觸的上部分的材料可主要來源於頂部電極158的非磁性金屬元素的氧化。因此，介電金屬氧化物層154的上部分可包含頂部電極158的非磁性金屬元素的金屬氧化物，所述金屬氧化物的平均莫耳分率在0.9至1.0的範圍內。
每一磁性隧道接面結構（參考磁化層143、隧道障壁層146、自由磁化層148）可含有包含第一鐵磁材料的參考磁化層143、隧道障壁層146及包含第二鐵磁材料的自由磁化層148。在此實施例中，每一介電金屬氧化物層154的下部分可形成於相應柱結構150的錐形側壁上，且可包含複合介電金屬氧化物材料，所述複合介電金屬氧化物材料含有第一鐵磁材料的金屬氧化物、第二鐵磁材料的金屬氧化物及非磁性金屬元素的金屬氧化物。殘餘金屬膜151中的頂部電極158的非磁性金屬元素的原子百分比可根據製程順序及製程參數而變化，且可在0.001至0.5的範圍內，例如0.01至0.3及/或0.1至0.2。介電金屬氧化物層154的下部分中的非磁性金屬元素的金屬氧化物的平均莫耳分率可在0.001至0.5的範圍內，例如0.01至0.3及/或0.1至0.2，但視製程參數而定，可存在更低及更高的莫耳百分比。
在一個實施例中，每一介電金屬氧化物層154的與錐形柱側壁接觸的下部分可沿著垂直方向具有組成調變（compositional modulation）。例如，在每一殘餘金屬膜151內，第一鐵磁材料在參考磁化層143的側壁上可具有較高的原子百分比，第二鐵磁材料在自由磁化層148的側壁上可具有較高的原子百分比，且頂部電極158的非磁性金屬元素在隧道障壁層146的側壁上可具有較高的原子百分比。通常，殘餘金屬膜151內頂部電極158的非磁性金屬元素的原子百分比可根據製程順序及製程參數而變化。在一個實施例中，介電金屬氧化物層154的下部分內非磁性金屬元素的金屬氧化物的莫耳分率的峰值可位於鄰近隧道障壁層146處，例如，在包括隧道障壁層146的頂表面的水平平面與包括隧道障壁層146的底表面的水平平面之間。
在一個實施例中，每一介電金屬氧化物層154的底部分在連接通孔層級介電層110的相應下伏平台部分的錐形側壁的上部分之上延伸。介電金屬氧化物層154的底部分可包含非磁性金屬元素的金屬氧化物，所述金屬氧化物的平均莫耳分率在0.2至1.0的範圍內，例如0.3至0.8及/或0.4至0.6，但可存在更小及更大的平均莫耳分率。
在柱結構150內，每一柱結構150中的隧道障壁層146在垂直剖視圖中可具有鳥嘴輪廓，其中隧道障壁層146的側壁的一部分橫向向內凹陷以提供環狀橫向凹槽147。介電金屬氧化物層154至少部分地填充及/或完全填充環狀橫向凹槽147，使得介電金屬氧化物層154的外側壁於隧道障壁層146之上在垂直橫截面輪廓中較介電金屬氧化物層154的與隧道障壁層146接觸的內側壁在垂直橫截面輪廓中具有更小的橫向起伏。
由於殘餘金屬膜151的材料組成的變化，由於殘餘金屬膜151的厚度變化，以及由於下伏的材料部分的組成的差異及導致的記憶體單元（頂部電極158、柱結構150）的下伏的材料部分的氧化速率的差異，介電金屬氧化物層154的厚度在記憶體單元（頂部電極158、柱結構150）的各種材料部分上可變化。此外，用於形成介電金屬氧化物層154的電漿氧化製程的持續時間影響介電金屬氧化物層154的厚度。通常，介電金屬氧化物層154的厚度可在0.5奈米至6奈米的範圍內，例如1奈米至3奈米，但亦可使用更小及更大的厚度。通常，介電金屬氧化物層154可形成為連續材料層，而不是分離的材料部分的離散片塊。藉由將介電金屬氧化物層154形成為連續材料層，可移除柱結構150的錐形柱側壁上的導電路徑。
圖8是根據本揭露實施例在形成介電間隙壁162的陣列之後的示例性結構的垂直剖視圖。可在記憶體單元（頂部電極158、柱結構150）的陣列之上保形地沉積介電間隙壁材料。在一個實施例中，介電間隙壁162可包含擴散障壁介電材料，例如氮化矽。可藉由電漿增強化學氣相沉積製程來沉積介電間隙壁材料。介電間隙壁材料的厚度可在2奈米至20奈米的範圍內，例如4奈米至10奈米，但亦可使用更小及更大的厚度。可執行非等向性蝕刻製程來移除介電間隙壁的水平部分。介電間隙壁材料的剩餘部分構成橫向環繞記憶體單元（頂部電極158、柱結構150）的陣列的介電間隙壁162的陣列。在一個實施例中，可選擇非等向性蝕刻製程的持續時間，使得介電金屬氧化物層154在每一頂部電極158的頂部分上方實體地暴露出。每一介電間隙壁162的最大厚度可在2奈米至20奈米的範圍內，例如4奈米至10奈米，但亦可使用更小及更大的厚度。
圖9是根據本揭露實施例在形成記憶體層級介電層170之後的示例性結構的垂直剖視圖。記憶體層級介電層170可形成於介電間隙壁162的陣列及記憶體單元（頂部電極158、柱結構150）的陣列周圍及之上。在一個實施例中，記憶體層級介電層170橫向環繞介電間隙壁162，且藉由介電間隙壁162與柱結構150橫向間隔開。記憶體層級介電層170橫向環繞並嵌置頂部電極158中的每一者。在一個實施例中，記憶體層級介電層170包含可平坦化（planarizable）介電材料，例如未摻雜的矽酸鹽玻璃或經摻雜的矽酸鹽玻璃。可藉由保形沉積製程（例如，化學氣相沉積製程）或自平坦化沉積製程（例如，旋轉塗佈）來沉積記憶體層級介電層170的介電材料。記憶體層級介電層170可形成有平坦頂表面（例如，在藉由旋轉塗佈形成時），或者可藉由平坦化製程（例如，化學機械平坦化製程）來平坦化記憶體層級介電層170以提供平坦頂表面。記憶體層級介電層170的平坦頂表面與頂部電極158之間的最小垂直距離可在30奈米至300奈米的範圍內，但亦可使用更小及更大的最小垂直距離。
圖10是根據本揭露實施例在穿過記憶體層級介電層170形成集成式線與通孔腔之後的示例性結構的垂直剖視圖。可使用至少一個微影圖案化步驟及至少一個非等向性蝕刻製程在記憶體層級介電層170中形成記憶體層級內連腔（第一記憶體層級內連腔663、第二記憶體層級內連腔665）。例如，可在記憶體層級介電層170之上施加第一光阻劑層（未示出），且可對所述第一光阻劑層進行微影圖案化以在第一光阻劑層中形成離散開口的陣列。可執行第一非等向性蝕刻製程以在記憶體層級介電層170中形成通孔腔。在移除第一光阻劑層之後，可在記憶體層級介電層170之上施加第二光阻劑層（未示出），且可對所述第二光阻劑層進行微影圖案化以在第二光阻劑層中形成線形開口。可執行第二非等向性蝕刻製程以在記憶體層級介電層170中形成線腔（line cavities）。隨後可移除第二光阻劑層。
可在記憶體陣列區100中形成第一記憶體層級內連腔663，且可在周邊區200中形成第二記憶體層級內連腔665。在一個實施例中，記憶體層級內連腔（第一記憶體層級內連腔663、第二記憶體層級內連腔665）可形成為集成式線與通孔腔。在此實施例中，每一集成式線與通孔腔可包括線腔以及至少一個通孔腔，所述線腔位於記憶體層級介電層170的上部分內，所述至少一個通孔腔鄰接所述線腔的底部分且垂直延伸穿過記憶體層級介電層170的上部分並向下延伸至下伏金屬結構的頂表面。具體而言，第一記憶體層級內連腔663垂直延伸穿過相應介電金屬氧化物層154的頂部分，且頂部電極158的凸形頂表面可在每一第一記憶體層級內連腔663的底部處實體地暴露出。第二記憶體層級內連腔665垂直延伸穿過記憶體層級介電層170、連接通孔層級介電層110及介電頂蓋層108，且金屬線結構（例如，第四金屬線結構648）的頂表面可在每一第二記憶體層級內連腔665的底部處實體地暴露出。通常，第一記憶體層級內連腔663可在記憶體層級介電層170的頂表面與頂部電極158中相應一者的頂表面之間垂直延伸，且第二記憶體層級內連腔665可在記憶體層級介電層170的頂表面與相應下伏金屬內連結構的頂表面之間垂直延伸。
圖11是根據本揭露實施例在形成記憶體層級金屬內連結構之後的示例性結構的垂直剖視圖。可在記憶體層級內連腔（第一記憶體層級內連腔663、第二記憶體層級內連腔665）中沉積至少一種金屬材料。所述至少一種金屬材料在本文中被稱為記憶體層級金屬材料。在一個實施例中，可在記憶體層級內連腔（第一記憶體層級內連腔663、第二記憶體層級內連腔665）中及記憶體層級介電層170之上沉積金屬障壁材料層（例如，TiN層、TaN層及/或WN層）及金屬填充材料（例如，W、Cu、Co、Ru、Mo或金屬間合金）。
可執行例如化學機械平坦化製程等平坦化製程，以自記憶體層級介電層170上方移除記憶體層級金屬材料。化學機械平坦化製程可自包括記憶體層級介電層170頂表面的水平平面上方移除記憶體層級金屬材料。記憶體層級金屬材料的填充記憶體層級內連腔（第一記憶體層級內連腔663、第二記憶體層級內連腔665）的剩餘部分構成記憶體層級金屬內連結構（第一記憶體層級金屬內連結構664、第二記憶體層級金屬內連結構666）。在一個實施例中，記憶體層級金屬內連結構（第一記憶體層級金屬內連結構664、第二記憶體層級金屬內連結構666）可包括集成式線與通孔結構，所述集成式線與通孔結構包括相應的金屬線及相應的一組至少一個金屬通孔結構。記憶體層級金屬內連結構（第一記憶體層級金屬內連結構664、第二記憶體層級金屬內連結構666）的金屬線的頂表面可在包括記憶體層級介電層170頂表面的水平平面內。
記憶體層級金屬內連結構（第一記憶體層級金屬內連結構664、第二記憶體層級金屬內連結構666）包括第一記憶體層級金屬內連結構664及第二記憶體層級金屬內連結構666。第一記憶體層級金屬內連結構664可垂直延伸穿過記憶體層級介電層170，且可包括與頂部電極158中的相應一者接觸的相應接觸通孔結構。第二記憶體層級金屬內連結構666可垂直延伸穿過記憶體層級介電層170，且可包括與下伏金屬內連結構中的相應一者接觸的相應通孔部分。通常，對於記憶體單元（頂部電極158、柱結構150）的二維陣列內的每一記憶體單元（頂部電極158、柱結構150），接觸通孔結構（其可包括第一記憶體層級金屬內連結構664的一部分）接觸頂部電極158的凸形頂表面，且垂直延伸穿過介電金屬氧化物層154中的開口。接觸頂部電極158的每一接觸通孔結構可延伸穿過記憶體層級介電層170，且可接觸頂部電極158的凸形頂表面。
可在自介電頂蓋層108的底表面垂直延伸至記憶體層級介電層170的頂表面的記憶體層級上方形成額外的金屬內連結構（未示出）。所述額外的金屬內連結構可嵌置於額外的介電材料層（未示出）內。記憶體層級金屬內連結構（第一記憶體層級金屬內連結構664、第二記憶體層級金屬內連結構666）及額外的金屬內連結構可用於將記憶體單元（頂部電極158、柱結構150）的頂部電極158電性連接至CMOS電路系統700的相應電節點。
在發明人的監督下得到的由對示例性結構的所製造樣本進行測試所得的資料表明，與自其中省略了形成介電金屬氧化物層的氧化製程的參考樣本所得的資料相較，位元錯誤率（由記憶體單元（頂部電極158、柱結構150）內的電性短路引起）降低至約1/10至1/100。因此，介電金屬氧化物層154的形成提供抑制柱結構150中電性短路的有益效果。
藉由省略圖6A至圖6D所示製程步驟中的一者或多者，可自本揭露的上述實施例導出各種實施例。此外，可更改圖6B至圖6D所示製程步驟的製程順序的次序，此對在消除每一記憶體單元（頂部電極158、柱結構150）的組件之間的電性短路及改良每一記憶體單元（頂部電極158、柱結構150）的電性特性方面的整體有效性具有不同程度的影響。
圖12A至圖12E示出根據本揭露實施例在圖案化製程第二示例性序列過程中記憶體單元（頂部電極158、柱結構150）的依序垂直剖視圖。在圖案化製程第二示例性序列中，可在角度離子束轟擊製程之前執行硬罩幕修整離子束蝕刻製程。
參照圖12A，示出在與圖6A所示製程步驟對應的聚焦離子束蝕刻製程之後的記憶體單元（頂部電極158、柱結構150）。
參照圖12B，且根據本揭露的態樣，可執行硬罩幕修整離子束蝕刻製程。所述硬罩幕修整離子束蝕刻製程可使用與圖6D所示硬罩幕修整離子束蝕刻製程相同的一組製程參數。每一頂部電極158可具有錐形側壁及凸形頂表面。通常，凸形頂表面以一角度鄰接錐形側壁使得可很好地界定凸形頂表面與錐形側壁之間的環狀邊界。頂部電極158的錐形側壁在本文中被稱為錐形電極側壁。頂部電極158的錐形側壁（即，錐形電極側壁）的平均錐角在本文中被稱為第一平均錐角α。柱結構150的錐形側壁（即，錐形柱側壁）的平均錐角在本文中被稱為第二平均錐角β。在硬罩幕修整離子束蝕刻製程過程中，第二平均錐角β不實質上改變。然而，在硬罩幕修整離子束蝕刻製程過程中，第一平均錐角α增加至少0.5度。通常，在硬罩幕修整離子束蝕刻製程之前，第二平均錐角β與第一平均錐角α相同。在硬罩幕修整離子束蝕刻製程過程中第一平均錐角α的增加可在0.5度至20度的範圍內，例如3度至15度。例如，在硬罩幕修整離子束蝕刻製程之後，第一平均錐角α可在8度至32度的範圍內，且在硬罩幕修整離子束蝕刻製程之後，第二平均錐角β可在2度至12度的範圍內。
在每一記憶體單元（頂部電極158、柱結構150）內，上覆於磁性隧道接面結構（參考磁化層143、隧道障壁層146、自由磁化層148）上的頂部電極158包括錐形電極側壁，所述錐形電極側壁鄰接柱結構150，且在硬罩幕修整離子束蝕刻製程之後相對於垂直方向（其垂直於與柱結構150的介面）具有第一平均錐角α。柱結構150可具有自柱結構150的頂表面延伸至柱結構150的底表面的錐形柱側壁，且錐形柱側壁可相對於垂直方向具有小於第一平均錐角α的第二平均錐角β。錐形柱側壁的頂部周邊可與頂部電極158的錐形電極側壁的底部周邊重合。第二平均錐角β的增加具有在後續電漿氧化製程過程中增加氧源氣體向柱結構150的側壁的供應以及增加後續電漿氧化製程的有效性的有利效果。
參照圖12C，且根據本揭露的態樣，可執行角度離子束轟擊製程。圖12C所示角度離子束轟擊製程可具有與圖6B所示角度離子束轟擊製程相同的一組製程參數。
參照圖12D，且根據本揭露的態樣，可執行凹槽減小離子束蝕刻製程。圖12D所示凹槽減小離子束蝕刻製程可具有與圖6D所示凹槽減小離子束蝕刻製程相同的一組製程參數。
參照圖12E，且根據本揭露的態樣，可執行氧化製程，以將殘餘金屬膜151、頂部電極158的表面部分以及柱結構150內的金屬材料的表面部分轉換成介電金屬氧化物層154。圖12E所示氧化製程可具有與圖6E及圖7所示氧化製程相同的一組製程參數。
隨後，可執行圖8至圖11所示製程步驟，以提供圖11所示的示例性結構。
圖13A是根據本揭露實施例在圖5、圖6A及圖12A所示製程步驟的聚焦離子束蝕刻製程之後的柱結構的示意性垂直剖視圖。圖13B是根據本揭露實施例在藉由執行圖6B或圖12C所示角度離子束轟擊製程來移除殘餘副產物層的主要部分之後的柱結構的示意性垂直剖視圖。角度離子束轟擊製程提供移除殘餘副產物層153的主要部分的益處。在此實例中，殘餘副產物層153的厚度自3.3奈米減小至小於1.0奈米。
圖14A是根據本揭露實施例在圖5、圖6A及圖12A所示製程步驟的聚焦離子束蝕刻製程之後的柱結構的示意性垂直剖視圖。圖14B是根據本揭露實施例在圖6C或圖12D所示凹槽減小離子束蝕刻製程之後的柱結構的示意性垂直剖視圖。凹槽減小離子束蝕刻製程提供減小隧道障壁層146的環狀橫向凹槽147的深度的益處。在此實例中，在凹槽減小離子束蝕刻製程之前，隧道障壁層146的環狀橫向凹槽147具有約3.0奈米的初始深度D0及約2.3奈米的初始寬度W0。在凹槽減小離子束蝕刻製程之後，隧道障壁層146的環狀橫向凹槽147具有約2.3奈米的處理後深度D1及約2.0奈米的處理後寬度W1。因此，環狀橫向凹槽147的體積在凹槽減小離子束蝕刻製程之後減小。環狀橫向凹槽147的體積的減小會減少隧道障壁層146內的異常周邊效應，並改良記憶體單元（頂部電極158、柱結構150）中磁性隧道接面結構（參考磁化層143、隧道障壁層146、自由磁化層148）的電特性。
圖15是示出用於製造本揭露的磁性隧道接面裝置的製程步驟第一序列的第一流程圖。第一序列省略了圖6B至圖6D或圖12B至圖12D所示的可選製程步驟。參照步驟1510及圖1至圖3，可在基底9之上形成包括底部電極材料層126L、磁性隧道接面材料層（參考磁化層143、非磁性隧道障壁材料層146L、自由磁化材料層148L）及頂部電極材料層158L的層堆疊。頂部電極材料層158L包含含有非磁性金屬元素的金屬材料。參照步驟1520及圖4，可將頂部電極材料層158L圖案化成包括頂部電極158（例如，頂部電極158的二維陣列）的硬罩幕結構。參照步驟1530以及圖5、圖6A及圖12A，使用聚焦離子束蝕刻製程將磁性隧道接面材料層（參考磁化層143、非磁性隧道障壁材料層146L、自由磁化材料層148L）及底部電極材料層126L圖案化成包括柱結構150（例如，柱結構150的二維陣列）的經圖案化結構。柱結構150包括底部電極126及磁性隧道接面結構（參考磁化層143、隧道障壁層146、自由磁化層148）。頂部電極158的表面部分在聚焦離子束蝕刻製程過程中被蝕刻。在柱結構150的側壁上存在含有非磁性金屬元素的殘餘金屬膜151。參照步驟1540以及圖6E、圖7及圖12E，可藉由執行氧化製程來形成介電金屬氧化物層154，所述氧化製程將殘餘金屬膜151、以及磁性隧道接面結構（參考磁化層143、隧道障壁層146、自由磁化層148）內的金屬材料的表面部分、及頂部電極158氧化。
圖15是示出用於製造本揭露的磁性隧道接面裝置的製程步驟第二序列的第二流程圖。第二序列併入有圖6B至圖6D或圖12B至圖12D所示的可選製程步驟。如此，藉由在步驟1530與步驟1540之間添加步驟1610、1620及1630，可自第一序列導出第二序列。應理解，可添加三個可選步驟中的僅一者或僅二者。此外，應理解，可在任何一對可選製程步驟之間交換可選製程步驟的次序。參照步驟1610以及圖6B及圖12C，可將角度離子束轟擊製程添加至圖14所示的製程步驟第一序列。參照步驟1620以及圖6C及圖12D，可將凹槽減小離子束蝕刻製程添加至圖14所示的製程步驟第一序列。參照步驟1630以及圖6D及圖12B，可將硬罩幕修整離子束蝕刻製程添加至圖14所示的製程步驟第一序列。
參照所有圖式且根據本揭露的各種實施例，提供一種磁性隧道接面裝置，其包括：柱結構150，自底部至頂部包括底部電極126及磁性隧道接面結構（參考磁化層143、隧道障壁層146、自由磁化層148），所述磁性隧道接面結構含有包含第一鐵磁材料的參考磁化層143、隧道障壁層146及包含第二鐵磁材料的自由磁化層148；頂部電極158，上覆於磁性隧道接面結構（參考磁化層143、隧道障壁層146、自由磁化層148）上且包含含有非磁性金屬元素的金屬材料；以及介電金屬氧化物層154，自柱結構150的側壁延伸至頂部電極158的側壁，其中介電金屬氧化物層154的與柱結構150的側壁接觸的下部分包含複合介電金屬氧化物材料，所述複合介電金屬氧化物材料含有第一鐵磁材料的金屬氧化物、第二鐵磁材料的金屬氧化物及非磁性金屬元素的金屬氧化物。
在一個實施例中，介電金屬氧化物層154的下部分內的非磁性金屬元素的金屬氧化物的平均莫耳分率在0.001至0.5的範圍內。在一個實施例中，介電金屬氧化物層154的與頂部電極158接觸的上部分包含平均莫耳分率在0.9至1.0的範圍內的非磁性金屬元素的金屬氧化物。在一個實施例中，介電金屬氧化物層154的下部分沿著垂直方向具有組成調變；且介電金屬氧化物層154的下部分內的非磁性金屬元素的金屬氧化物的莫耳分率的峰值在包括隧道障壁層146的頂表面的水平平面與包括隧道障壁層146的底表面的水平平面之間。
在一個實施例中，磁性隧道接面裝置包括接觸通孔結構（其可包括第一記憶體層級金屬內連結構664的一部分或者作為獨立的金屬通孔結構），所述接觸通孔結構接觸頂部電極158的凸形頂表面且垂直延伸穿過介電金屬氧化物層154中的開口。
在一個實施例中，磁性隧道接面裝置包括：連接通孔層級介電層110，下伏於柱結構150下，且包括平台部分，所述平台部分自連接通孔層級介電層110的平坦部分向上突出且接觸柱結構150的底表面的環狀部分；以及連接通孔結構（金屬障壁層122、金屬通孔填充材料部分124），嵌置於平台部分內且接觸柱結構150的底表面的中心部分。在一個實施例中，介電金屬氧化物層154的底部分在連接通孔層級介電層110的平台部分的錐形側壁的上部分之上延伸；且介電金屬氧化物層154的底部分包括平均莫耳分率在0.2至1.0的範圍內的非磁性金屬元素的金屬氧化物。
在一個實施例中，隧道障壁層146在垂直剖視圖中具有鳥嘴輪廓，其中隧道障壁層146的側壁的一部分橫向向內凹陷以提供環狀橫向凹槽147；且介電金屬氧化物層154至少部分地填充環狀橫向凹槽147，使得介電金屬氧化物層154的外側壁於隧道障壁層146之上在垂直橫截面輪廓中較介電金屬氧化物層154的與隧道障壁層146接觸的內側壁在垂直橫截面輪廓中具有更小的橫向起伏。
在一個實施例中，磁性隧道接面裝置包括：介電間隙壁162，橫向環繞柱結構150；以及記憶體層級介電層170，橫向環繞介電間隙壁162，且藉由介電金屬氧化物層154及介電間隙壁162與柱結構橫向間隔開。
根據本揭露的另一態樣，提供一種磁性隧道接面裝置，其包括：柱結構150，自底部至頂部包括底部電極126及磁性隧道接面結構（參考磁化層143、隧道障壁層146、自由磁化層148），所述磁性隧道接面結構含有包含第一鐵磁材料的參考磁化層143、隧道障壁層146及包含第二鐵磁材料的自由磁化層148；以及頂部電極158，上覆於磁性隧道接面結構（參考磁化層143、隧道障壁層146、自由磁化層148）上且包括錐形電極側壁，所述錐形電極側壁鄰接柱結構150且相對於垂直方向具有第一平均錐角α，所述垂直方向垂直於與柱結構150的介面，其中：柱結構150具有自柱結構150的頂表面延伸至柱結構150的底表面的錐形柱側壁；且錐形柱側壁相對於垂直方向具有小於第一平均錐角α的第二平均錐角β。在一個實施例中，第一平均錐角α在8度至32度的範圍內；且第二平均錐角β在2度至12度的範圍內。
在一個實施例中，頂部電極158包含含有非磁性金屬元素的金屬材料；介電金屬氧化物層154在錐形電極側壁及錐形柱側壁之上延伸；且介電金屬氧化物層154的與錐形柱側壁接觸的下部分包含複合介電金屬氧化物材料，所述複合介電金屬氧化物材料含有第一鐵磁材料的金屬氧化物、第二鐵磁材料的金屬氧化物及非磁性金屬元素的金屬氧化物。
在一個實施例中，磁性隧道接面裝置包括：記憶體層級介電層170，橫向環繞頂部電極158；接觸通孔結構（其可包括第一記憶體層級金屬內連結構664內的通孔部分或作為獨立的金屬通孔結構），延伸穿過記憶體層級介電層170且接觸頂部電極158的凸形頂表面；連接通孔層級介電層110，下伏於柱結構150下，且包括平台部分，所述平台部分自連接通孔層級介電層110的平坦部分向上突出且接觸柱結構150的底表面的環狀部分；以及連接通孔結構（金屬障壁層122、金屬通孔填充材料部分124），嵌置於平台部分內且接觸柱結構150的底表面的中心部分，其中平台部分具有鄰接錐形柱側壁的錐形側壁。
以上內容概述了若干實施例的特徵以使熟習此項技術者可更好地理解本揭露的各態樣。熟習此項技術者應瞭解，他們可易於使用本揭露作為基礎來設計或修改其他製程及結構以施行本文所介紹實施例的相同目的及/或達成本文所介紹實施例的相同優點。熟習此項技術者亦應認識到，此種等效構造並不背離本揭露的精神及範圍，且在不背離本揭露的精神及範圍的條件下，他們可對本文作出各種改變、替代、及變更。
9:基底 100:記憶體陣列區 101:記憶體元件 108:介電頂蓋層 110:連接通孔層級介電層 122:金屬障壁層 124:金屬通孔填充材料部分 126:底部電極 126L:底部電極材料層 130:非磁性金屬緩衝層 130L:非磁性金屬緩衝材料層 140:合成反鐵磁體結構 140L:合成反鐵磁體層 141:鐵磁硬層 142:反鐵磁耦合層 143:參考磁化層 146:隧道障壁層 146L:非磁性隧道障壁材料層 147:環狀橫向凹槽 148:自由磁化層 148L:自由磁化材料層 150:柱結構 151:殘餘金屬膜 153:殘餘副產物層 154:介電金屬氧化物層 158:頂部電極 158L:頂部電極材料層 162:介電間隙壁 170:記憶體層級介電層 177:光阻劑層 200:周邊區 601:接觸層級介電材料層 610:第一金屬線層級介電材料層 612:裝置接觸通孔結構 618:第一金屬線結構 620:第二線與通孔層級介電材料層 622:第一金屬通孔結構 628:第二金屬線結構 630:第三線與通孔層級介電材料層 632:第二金屬通孔結構 638:第三金屬線結構 640:第四線與通孔層級介電材料層 642:第三金屬通孔結構 648:第四金屬線結構 663:第一記憶體層級內連腔 664:第一記憶體層級金屬內連結構 665:第二記憶體層級內連腔 666:第二記憶體層級金屬內連結構 700:CMOS電路系統 720:淺溝渠隔離結構 732:源極區 735:半導體通道 738:汲極區 742:源極側金屬-半導體合金區 748:汲極側金屬-半導體合金區 750:閘極結構 752:閘極介電質 754:閘極電極 756:介電閘極間隙壁 758:閘極頂蓋介電質 1510、1520、1530、1540、1610、1620、1630:步驟 D0:初始深度 D1:處理後深度 W0:初始寬度 W1:處理後寬度 α:第一平均錐角 β:第二平均錐角
結合附圖閱讀以下詳細說明，會最佳地理解本揭露的各態樣。應注意，根據業內標準慣例，各種特徵並非是按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。 圖1是根據本揭露實施例在形成互補金屬氧化物半導體（complementary metal-oxide-semiconductor，CMOS）電晶體、嵌置於介電材料層中的金屬內連結構、以及連接通孔層級（connection-via-level）介電層之後的示例性結構的垂直剖視圖。 圖2是根據本揭露實施例在形成連接通孔結構的陣列之後的示例性結構的垂直剖視圖。 圖3是根據本揭露實施例在形成底部電極材料層、記憶體材料層堆疊及頂部電極材料層之後的示例性結構的垂直剖視圖。 圖4是根據本揭露實施例在將頂部電極材料層圖案化成頂部電極之後的示例性結構的垂直剖視圖。 圖5是根據本揭露實施例在進行形成記憶體單元的陣列的聚焦離子束蝕刻製程之後的示例性結構的垂直剖視圖。 圖6A至圖6E示出根據本揭露實施例在圖案化製程第一示例性序列過程中的記憶體單元的依序垂直剖視圖。 圖7是根據本揭露實施例在圖6E所示圖案化製程之後的示例性結構的垂直剖視圖。 圖8是根據本揭露實施例在形成介電間隙壁的陣列之後的示例性結構的垂直剖視圖。 圖9是根據本揭露實施例在形成記憶體層級（memory-level）介電層之後的示例性結構的垂直剖視圖。 圖10是根據本揭露實施例在穿過記憶體層級介電層形成集成式線與通孔腔之後的示例性結構的垂直剖視圖。 圖11是根據本揭露實施例在形成記憶體層級金屬內連結構之後的示例性結構的垂直剖視圖。 圖12A至圖12E示出根據本揭露實施例在圖案化製程第二示例性序列過程中的記憶體單元的依序垂直剖視圖。 圖13A是根據本揭露實施例在聚焦離子束蝕刻製程之後的柱結構的示意性垂直剖視圖。 圖13B是根據本揭露實施例在移除殘餘副產物層的主要部分之後的柱結構的示意性垂直剖視圖。 圖14A是根據本揭露實施例在聚焦離子束蝕刻製程之後的柱結構的示意性垂直剖視圖。 圖14B是根據本揭露實施例在凹槽減小（recess reduction）離子束蝕刻製程之後的柱結構的示意性垂直剖視圖。 圖15是示出用於製造本揭露的磁性隧道接面裝置的製程步驟第一序列的第一流程圖。 圖16是示出用於製造本揭露的磁性隧道接面裝置的製程步驟第二序列的第二流程圖。
101:記憶體元件
110:連接通孔層級介電層
122:金屬障壁層
124:金屬通孔填充材料部分
126:底部電極
130:非磁性金屬緩衝層
140:合成反鐵磁體結構
141:鐵磁硬層
142:反鐵磁耦合層
143:參考磁化層
146:隧道障壁層
147:環狀橫向凹槽
148:自由磁化層
150:柱結構
154:介電金屬氧化物層
158:頂部電極
α:第一平均錐角
β:第二平均錐角

Claims (20)

  1. 一種磁性隧道接面裝置，包括： 柱結構，自底部至頂部包括底部電極及磁性隧道接面結構，所述磁性隧道接面結構含有包含第一鐵磁材料的參考磁化層、隧道障壁層及包含第二鐵磁材料的自由磁化層； 頂部電極，上覆於所述磁性隧道接面結構上且包含含有非磁性金屬元素的金屬材料；以及 介電金屬氧化物層，自所述柱結構的側壁延伸至所述頂部電極的側壁，其中所述介電金屬氧化物層的與所述柱結構的所述側壁接觸的下部分包含複合介電金屬氧化物材料，所述複合介電金屬氧化物材料含有所述第一鐵磁材料的金屬氧化物、所述第二鐵磁材料的金屬氧化物及所述非磁性金屬元素的金屬氧化物。
  2. 如請求項1所述的磁性隧道接面裝置，其中所述介電金屬氧化物層的所述下部分內所述非磁性金屬元素的所述金屬氧化物的平均莫耳分率在0.001至0.5的範圍內。
  3. 如請求項2所述的磁性隧道接面裝置，其中所述介電金屬氧化物層的與所述頂部電極接觸的上部分包含平均莫耳分率在0.9至1.0的範圍內的所述非磁性金屬元素的所述金屬氧化物。
  4. 如請求項2所述的磁性隧道接面裝置，其中： 所述介電金屬氧化物層的所述下部分沿著垂直方向具有組成調變；且 所述介電金屬氧化物層的所述下部分內所述非磁性金屬元素的所述金屬氧化物的莫耳分率的峰值在包括所述隧道障壁層的頂表面的水平平面與包括所述隧道障壁層的底表面的水平平面之間。
  5. 如請求項1所述的磁性隧道接面裝置，更包括接觸通孔結構，所述接觸通孔結構接觸所述頂部電極的凸形頂表面且垂直延伸穿過所述介電金屬氧化物層中的開口。
  6. 如請求項1所述的磁性隧道接面裝置，更包括： 連接通孔層級介電層，下伏於所述柱結構下，且包括平台部分，所述平台部分自所述連接通孔層級介電層的平坦部分向上突出且接觸所述柱結構的底表面的環狀部分；以及 連接通孔結構，嵌置於所述平台部分內且接觸所述柱結構的所述底表面的中心部分。
  7. 如請求項6所述的磁性隧道接面裝置，其中： 所述介電金屬氧化物層的底部分在所述連接通孔層級介電層的所述平台部分的錐形側壁的上部分之上延伸；以及 所述介電金屬氧化物層的所述底部分包含平均莫耳分率在0.2至1.0的範圍內的所述非磁性金屬元素的所述金屬氧化物。
  8. 如請求項1所述的磁性隧道接面裝置，其中： 所述隧道障壁層在垂直剖視圖中具有鳥嘴輪廓，其中所述隧道障壁層的側壁的一部分橫向向內凹陷以提供環狀橫向凹槽；且 所述介電金屬氧化物層至少部分地填充所述環狀橫向凹槽，使得所述介電金屬氧化物層的外側壁於所述隧道障壁層之上在垂直橫截面輪廓中較所述介電金屬氧化物層的與所述隧道障壁層接觸的內側壁在所述垂直橫截面輪廓中具有更小的橫向起伏。
  9. 如請求項1所述的磁性隧道接面裝置，更包括： 介電間隙壁，橫向環繞所述柱結構；以及 記憶體層級介電層，橫向環繞所述介電間隙壁，且藉由所述介電金屬氧化物層及所述介電間隙壁與所述柱結構橫向間隔開。
  10. 一種磁性隧道接面裝置，包括： 柱結構，自底部至頂部包括底部電極及磁性隧道接面結構，所述磁性隧道接面結構含有包含第一鐵磁材料的參考磁化層、隧道障壁層及包含第二鐵磁材料的自由磁化層；以及 頂部電極，上覆於所述磁性隧道接面結構上，且包括錐形電極側壁，所述錐形電極側壁鄰接所述柱結構且相對於垂直方向具有第一平均錐角，所述垂直方向垂直於與所述柱結構的介面，其中： 所述柱結構具有自所述柱結構的頂表面延伸至所述柱結構的底表面的錐形柱側壁；且 所述錐形柱側壁相對於所述垂直方向具有小於所述第一平均錐角的第二平均錐角。
  11. 如請求項10所述的磁性隧道接面裝置，其中： 所述第一平均錐角在8度至32度的範圍內；且 所述第二平均錐角在2度至12度的範圍內。
  12. 如請求項10所述的磁性隧道接面裝置，其中： 所述頂部電極包含含有非磁性金屬元素的金屬材料； 介電金屬氧化物層在所述錐形電極側壁及所述錐形柱側壁之上延伸；且 所述介電金屬氧化物層的與所述錐形柱側壁接觸的下部分包含複合介電金屬氧化物材料，所述複合介電金屬氧化物材料含有所述第一鐵磁材料的金屬氧化物、所述第二鐵磁材料的金屬氧化物及所述非磁性金屬元素的金屬氧化物。
  13. 如請求項10所述的磁性隧道接面裝置，更包括： 記憶體層級介電層，橫向環繞所述頂部電極； 接觸通孔結構，延伸穿過所述記憶體層級介電層且接觸所述頂部電極的凸形頂表面； 連接通孔層級介電層，下伏於所述柱結構下，且包括平台部分，所述平台部分自所述連接通孔層級介電層的平坦部分向上突出且接觸所述柱結構的底表面的環狀部分；以及 連接通孔結構，嵌置於所述平台部分內且接觸所述柱結構的所述底表面的中心部分， 其中所述平台部分具有鄰接所述錐形柱側壁的錐形側壁。
  14. 一種形成磁性隧道接面裝置的方法，包括： 在基底之上形成包括底部電極材料層、磁性隧道接面材料層及頂部電極材料層的層堆疊，其中所述頂部電極材料層包含含有非磁性金屬元素的金屬材料； 將所述頂部電極材料層圖案化成包括頂部電極的硬罩幕結構； 使用聚焦離子束蝕刻製程將所述磁性隧道接面材料層及所述底部電極材料層圖案化成包括柱結構的經圖案化結構，其中所述柱結構包括底部電極及磁性隧道接面結構，所述頂部電極的表面部分在所述聚焦離子束蝕刻製程過程中被蝕刻，且在所述柱結構的側壁上存在含有所述非磁性金屬元素的殘餘金屬膜；以及 藉由執行氧化製程來形成介電金屬氧化物層，所述氧化製程將所述殘餘金屬膜、及所述磁性隧道接面結構內的金屬材料的表面部分氧化。
  15. 如請求項14所述的方法，其中： 所述磁性隧道接面結構含有包含第一鐵磁材料的參考磁化層、隧道障壁層及包含第二鐵磁材料的自由磁化層；且 所述介電金屬氧化物層的形成於所述柱結構上的下部分包含複合介電金屬氧化物材料，所述複合介電金屬氧化物材料含有所述第一鐵磁材料的金屬氧化物、所述第二鐵磁材料的金屬氧化物及所述非磁性金屬元素的金屬氧化物。
  16. 如請求項14所述的方法，其中： 所述氧化製程將所述頂部電極的表面部分轉換成所述介電金屬氧化物層的上部分；且 所述介電金屬氧化物層的所述上部分包含平均莫耳分率在0.9至1.0的範圍內的所述非磁性金屬元素的所述金屬氧化物。
  17. 如請求項14所述的方法，其中： 所述聚焦離子束蝕刻製程形成殘餘副產物層，所述殘餘副產物層包含所述聚焦離子束蝕刻製程的離子束物質的化合物且與所述殘餘金屬膜交錯或位於所述殘餘金屬膜上；且 所述方法包括藉由執行角度離子束轟擊製程來移除所述殘餘副產物層的主要部分，在所述角度離子束轟擊製程中，離子以相對於垂直方向大於30度的角度撞擊所述殘餘副產物層，所述垂直方向垂直於所述柱結構與所述頂部電極之間的介面。
  18. 如請求項14所述的方法，其中： 所述隧道障壁層在垂直剖視圖中形成有鳥嘴輪廓，其中所述隧道障壁層的側壁的一部分橫向向內凹陷以提供環狀橫向凹槽；且 所述方法包括執行凹槽減小離子束蝕刻製程，在所述凹槽減小離子束蝕刻製程中，將能量較所述聚焦離子束蝕刻製程過程中的離子能量低的離子引導至所述柱結構，且以較所述隧道障壁層的材料更大的蝕刻速率移除所述磁性隧道接面結構內的所述金屬材料。
  19. 如請求項14所述的方法，其中： 所述聚焦離子束蝕刻製程在離子束的傳播方向上具有第一角展度；且 所述方法包括執行硬罩幕修整離子束蝕刻製程，在所述硬罩幕修整離子束蝕刻製程中，將具有第二角展度的離子束引導至所述柱結構，其中所述頂部電極被蝕刻以提供相對於垂直方向具有更大錐角的側壁。
  20. 如請求項19所述的方法，其中： 所述氧化製程是在所述硬罩幕修整離子束蝕刻製程之後執行；且 所述氧化製程包括使用甲醇作為氧源氣體的電漿氧化製程。
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