JP2022019678A - 磁気トンネル接合のイオンビームエッチングの後処理方法及びそれにより形成された構造 - Google Patents

磁気トンネル接合のイオンビームエッチングの後処理方法及びそれにより形成された構造 Download PDF

Info

Publication number
JP2022019678A
JP2022019678A JP2021117650A JP2021117650A JP2022019678A JP 2022019678 A JP2022019678 A JP 2022019678A JP 2021117650 A JP2021117650 A JP 2021117650A JP 2021117650 A JP2021117650 A JP 2021117650A JP 2022019678 A JP2022019678 A JP 2022019678A
Authority
JP
Japan
Prior art keywords
layer
metal oxide
dielectric
tunnel junction
ion beam
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2021117650A
Other languages
English (en)
Inventor
弘郁 張
hong yu Zhang
閔詠 柯
min yong Ke
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of JP2022019678A publication Critical patent/JP2022019678A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F10/00—Thin magnetic films, e.g. of one-domain structure
    • H01F10/32—Spin-exchange-coupled multilayers, e.g. nanostructured superlattices
    • H01F10/324—Exchange coupling of magnetic film pairs via a very thin non-magnetic spacer, e.g. by exchange with conduction electrons of the spacer
    • H01F10/3254—Exchange coupling of magnetic film pairs via a very thin non-magnetic spacer, e.g. by exchange with conduction electrons of the spacer the spacer being semiconducting or insulating, e.g. for spin tunnel junction [STJ]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/10—Magnetoresistive devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/161—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect details concerning the memory cell structure, e.g. the layers of the ferromagnetic memory cell
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F10/00—Thin magnetic films, e.g. of one-domain structure
    • H01F10/32—Spin-exchange-coupled multilayers, e.g. nanostructured superlattices
    • H01F10/324—Exchange coupling of magnetic film pairs via a very thin non-magnetic spacer, e.g. by exchange with conduction electrons of the spacer
    • H01F10/3268—Exchange coupling of magnetic film pairs via a very thin non-magnetic spacer, e.g. by exchange with conduction electrons of the spacer the exchange coupling being asymmetric, e.g. by use of additional pinning, by using antiferromagnetic or ferromagnetic coupling interface, i.e. so-called spin-valve [SV] structure, e.g. NiFe/Cu/NiFe/FeMn
    • H01F10/3272—Exchange coupling of magnetic film pairs via a very thin non-magnetic spacer, e.g. by exchange with conduction electrons of the spacer the exchange coupling being asymmetric, e.g. by use of additional pinning, by using antiferromagnetic or ferromagnetic coupling interface, i.e. so-called spin-valve [SV] structure, e.g. NiFe/Cu/NiFe/FeMn by use of anti-parallel coupled [APC] ferromagnetic layers, e.g. artificial ferrimagnets [AFI], artificial [AAF] or synthetic [SAF] anti-ferromagnets
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details
    • H10N50/85—Magnetic active materials

Abstract

【課題】製造における歩留まりと信頼性を向上する磁気トンネル接合デバイス及びその形成方法を提供する。【解決手段】磁気トンネル接合デバイスは、下から上に、下部電極１２６及び磁気トンネル接合構造を有するピラー構造１５０と、磁気トンネル接合構造１４０、１４６、１４８上に形成された上部電極１５８と、ピラー構造の側壁から上部電極の側壁まで延在する誘電性金属酸化物層１５４と、を備える。磁気トンネル接合構造は、第１強磁性材料含有の参照磁化層１４３を含む合成反強磁性構造１４０と、トンネルバリア層１４６と、第２強磁性材料含有の自由磁化層１４８と、を含む。上部電極は、非磁性金属元素を含む金属材料を含む。誘電性金属酸化物層は、集束イオンビームエッチング処理後に残存金属膜を酸化し、ピラー構造の表面から導電パスを除去する酸化工程を行うことにより形成することができる。【選択図】図６Ｅ

Description

本願は、２０２０年７月１７日に出願された「後処理及びそのＭＴＪ構造を有するイオンビームエッチング（ＩＢＥ）」という米国仮出願第Ｎｏ．６３／０５３、０２５号の優先権を主張し、その内容の全てが参照により本文に援用される。
磁気トンネル接合（ＭＴＪ：ＭａｇｎｅｔｉｃＴｕｎｎｅｌＪｕｎｃｔｉｏｎ）のトンネル磁気抵抗は、参照磁化層と自由磁化層の磁化の相対的な向きに依存する。磁気トンネル接合型記憶装置は、この性質を利用して、参照磁化層と自由磁化層との間の磁化方向の平行配列、又は、参照磁化層と自由磁化層との間の磁化方向の反平行配列として符号化された情報を記憶する。磁気トンネル接合型記憶装置の製造における歩留まりと信頼性が重要な課題となっている。
以下、添付図面を参照しながら、本開示の好適な実施形態について詳細に説明する。なお、業界標準に従って、さまざまな機能が一定の縮尺で描かれていないことに注意すべきである。実際、議論を明確にするために、さまざまな機能の寸法を任意に増減することが可能である。
本開示の一実施形態に係る相補型金属酸化膜半導体（ＣＭＯＳ：Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ、誘電体層に埋め込まれた金属配線構造及び接続ビア層の形成後の構造の一例を示す縦断面図である。 は、本発明の実施形態に係る接続ビア構造の列を形成した後の構成例を示す縦断面図である。 は本発明の実施形態に係る下部電極材料層、記憶材料層積層体及び上部電極材料層の形成後の構成例を示す縦断面図である。 上部電極材料層を上部電極にパターニングした後の構造の一例を示す縦断面図である。 本発明の一実施形態に係るメモリセルのアレイを形成する集束イオンビームエッチング工程後の構成例を示す縦断面図である。 本発明の一実施形態に係るパターン形成方法の第１例におけるメモリセルの縦断面図を示す。 本発明の一実施形態に係るパターン形成方法の第１例におけるメモリセルの縦断面図を示す。 本発明の一実施形態に係るパターン形成方法の第１例におけるメモリセルの縦断面図を示す。 本発明の一実施形態に係るパターン形成方法の第１例におけるメモリセルの縦断面図を示す。 本発明の一実施形態に係るパターン形成方法の第１例におけるメモリセルの縦断面図を示す。 図６Ｅのパターニング工程後の構造の一例を示す縦断面図である。 本発明の実施形態に係る誘電体スペーサのアレイ形成後の構成例を示す縦断面図である。 本発明の実施形態に係るメモリレベル絶縁層形成後の構成例を示す縦断面図である。 本発明の一実施形態に係るメモリレベル絶縁層を介した集積配線及びビアの形成後の構造の一例を示す縦断面図である。 本発明の実施形態に係るメモリレベル金属配線構造を形成した後の構造の一例を示す縦断面図である。 本発明の第２パターン形成方法例におけるメモリセルの縦断面図である。 本発明の第２パターン形成方法例におけるメモリセルの縦断面図である。 本発明の第２パターン形成方法例におけるメモリセルの縦断面図である。 本発明の第２パターン形成方法例におけるメモリセルの縦断面図である。 本発明の第２パターン形成方法例におけるメモリセルの縦断面図である。 本発明の一実施形態に係る集束イオンビームエッチング工程後のピラー構造の概略縦断面図である。 本発明の一実施形態に係る残存副生成物層の主部分を除去した後のピラー構造の模式的な縦断面図である。 本発明の一実施形態に係る集束イオンビームエッチング工程後のピラー構造の概略縦断面図である。 本発明の一実施形態に係るリセス低減イオンビームエッチング工程後のピラー構造の概略縦断面図である。 本発明の磁気トンネル接合デバイスの製造工程の第１手順を示す第１フローチャートである。 本発明の磁気トンネル接合デバイスの製造工程の第２手順を示す第２フローチャートである。
また、以下の開示は、課題を解決するためになされたものであり、発明の要旨を逸脱しない範囲で種々の変更を行うことが可能である。以下、本発明を簡略化するために具体的な構成例を説明する。もちろん、これらは一例に過ぎず、これらに限定されるものではない。例えば、以下の説明において、第１特徴と第２特徴とを重ねて又は重ねて形成するとは、第１特徴と第２特徴とが直接接して形成されている態様を含んでもよいし、第１特徴と第２特徴とが直接接していなくてもよいように、第１特徴と第２特徴との間に付加的な特徴が形成されている態様を含んでもよい。また、本開示は、各実施例において、参照符号を繰り返してもよい。この繰り返しは、説明を簡単にするためのものであり、記載された各種の実施形態及び／又は構成との関係を示すものではない。
また、本明細書において、「下」、「下側」、「下方」、「上」、「上側」、「上方」などの空間的な相対的な用語は、図示するように、他の要素や地物との間で、「１つの要素又は特徴」の関係を記述するために、説明を容易にするために用いられてもよい。空間的な相対的な用語は、図に示した向きに加えて、使用時や操作時の機器の向きが異なることを意図している。当該装置は、他の向き（９０度回転又はその他の向き）であってもよく、ここで用いる空間的な相対的な記述子についても同様に解釈することができる。
一般に、本開示の構造及び方法は、メモリセル及び／又はメモリセルのアレイを形成するために用いられ得る。具体的には、本発明の構造及び方法を用いて、磁気トンネル接合型メモリセル及び／又は磁気トンネル接合型メモリセルのアレイを形成することができる。
磁化誘導結合プラズマ（ＭＩＣＰ：Ｍａｇｎｅｔｉｚｅｄ Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）によるＭＴＪパターニングでは、イオンＣ、Ｈ、Ｏが磁性層に侵入して毒（Ｐｏｉｓｏｎ）層やダメージ層が形成され、トンネル磁気抵抗（ＴＭＲ）／保磁力（Ｈｃ）が劣化することがある。Ｐｏｉｓｏｎ層の発生を防止するために、ＭＴＪパターニングにはイオンビームエッチング（ＩＢＥ）を用いてもよい。
イオンビームエッチングにより形成された磁気トンネル接合構造は、高エネルギーイオンビームの併用により、構造的、電気的な欠陥が多い場合がある。例えば、イオンビームエッチングの生成物である金属粒子を介して、磁気トンネル接合内の各構成要素間を電気的に短絡させてもよい。このような電気的短絡の発生は、物理的な磁気トンネル接合を構成するメモリビットの誤り率を測定するビット誤り率の測定において顕在化することがある。磁気トンネル接合デバイスの製造において、１００万毎に１００部程度のビットエラーレートは一般的ではない。本発明は、磁気トンネル接合構造の側壁に残存金属膜を電気的に不活性となる誘電性金属酸化物層に変換する酸化工程を用いて、磁気トンネル接合構造の側壁から電気的なショートパスを除去することにより、磁気トンネル接合構造の内部で発生する電気的短絡等の電気的特性の問題を解決することを目的とする。以下、本発明の実施形態について図面を参照して説明する。
図１は、本開示の一実施形態に係る相補型金属酸化膜半導体（ＣＭＯＳ：Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ、誘電体層に埋め込まれた金属配線構造及び接続ビア層の形成後の構造の一例を示す縦断面図である。例えば、相補型金属酸化膜半導体（ＣＭＯＳ：Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタや、誘電体層に形成された金属配線構造が挙げられる。具体的には、基板９としては、市販のシリコンウェーハ等の半導体基板を用いることができる。基板９の上部には、シリコン酸化物等の誘電体材料を含むシャロートレンチ分離構造７２０が形成されていてもよい。シャロートレンチ分離構造７２０の一部で囲まれた領域内には、Ｐ型ウェル、Ｎ型ウェル等の適宜のドープ半導体ウェルが形成されていてもよい。基板９の上面には、電界効果トランジスタが形成されていてもよい。例えば、各電界効果トランジスタは、ソース領域７３２と、ドレイン領域７３８と、ソース領域７３２とドレイン領域７３８との間に延在する基板９の表面部を含む半導体チャネル７３５と、ゲート構造７５０とを有していてもよい。ゲート構造７５０は、ゲート絶縁膜７５２と、ゲート電極７５４と、ゲートキャップ絶縁膜７５８と、誘電体ゲートスペーサ７５６とを有している。ソース領域７３２上にはソース側金属半導体合金領域７４２が形成され、ドレイン領域７３８上にはドレイン側金属半導体合金領域７４８が形成されている。なお、ここでは、平面型の電界効果トランジスタを例示したが、電界効果トランジスタは、フィン型電界効果トランジスタ（Ｆｉｎ ＦＥＴ）、ゲート・全周囲電界効果トランジスタ（ＧＡＡ ＦＥＴ）、その他の電界効果トランジスタ（ＦＥＴｓ）であってもよい。
この構成例は、後にメモリ素子のアレイが形成されるメモリアレイ領域１００と、メモリ素子のアレイの動作を支援するロジックデバイスが形成される周辺領域２００とを含んでいる。一実施形態において、メモリアレイ領域１００内のデバイス（電界効果トランジスタ等）は、次に形成されるメモリセルの下部電極にアクセスする下部電極アクセストランジスタを含んでもよい。この工程において、周辺領域２００に、次に形成されるメモリセルの上部電極にアクセスするための上部電極アクセストランジスタを形成してもよい。周辺領域２００内の素子（電界効果トランジスタ等）は、後に形成されるメモリセルのアレイを動作させるために必要な機能を提供する。具体的には、周辺領域の素子は、メモリセルのアレイの書き込み動作、消去動作、及びセンス（読み出し）動作を制御するように構成されていてもよい。例えば、周辺領域の素子は、センシング回路及び／又は上部電極バイアス回路を含んでもよい。基板９の上面に形成される素子には、相補型金属酸化膜半導体（ＣＭＯＳ：Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタや、必要に応じて追加の半導体素子（抵抗、ダイオード、キャパシタ等）が含まれていてもよい。これらをまとめてＣＭＯＳ回路７００と呼ぶ。
続いて、基板９及び素子（電界効果トランジスタ等）上に、誘電体層に埋め込まれた各種金属配線構造を形成する。誘電体層は、例えば、コンタクト層用誘電体層６０１と、第１メタル配線層用誘電体層６１０と、第２属配線レベル誘電体層６２０と、第３ライン＆ビア層用誘電体層６３０と、第４ライン＆ビア層用誘電体層６４０とを含むことができる。金属配線構造は、コンタクトレベル誘電体層６０１に形成され、ＣＭＯＳ回路７００の各構成要素に接触する素子コンタクト用ビア構造６１２と、第１金属配線レベル誘電体層６１０に形成された第１金属配線構造６１８と、第２金属配線レベル誘電体層６２０の下部に形成された第１金属ビア構造６２２と、第２金属配線レベル誘電体層６２０の上部に形成された第２金属配線構造６２８と、第３金属配線レベル誘電体層６３０の下部に形成された第２金属ビア構造６３２と、第３金属配線レベル誘電体層６３０の上部に形成された第３金属配線構造６３８と、第４金属配線レベル誘電体層６４０の下部に形成された第３金属ビア構造６４２と、第４金属配線レベル誘電体層６４０の上部に形成された第４金属配線構造６４８とを含むことができる。一実施形態において、第２メタル配線構造６２８は、メモリ素子アレイのソース側電源に接続されるソース配線を含んでもよい。ソース線から供給される電圧は、メモリアレイ領域１００に設けられたアクセストランジスタを介して下部電極に印加されてもよい。
各誘電体層（６０１、６１０、６２０、６３０、６４０）は、アンドープケイ酸塩ガラス、ドープケイ酸塩ガラス、オルガノケイ酸塩ガラス、非晶質フッ化炭素、これらの多孔質体、又はこれらの組み合わせ等の誘電体材料を含んでいてもよい。各金属配線構造（６１２、６１８、６２２、６２８、６３２、６３８、６４２、６４８）は、少なくとも１つの導電性材料を含んでいればよく、金属ライナー層（金属窒化物、金属炭化物等）と金属フィル材との組み合わせであってもよい。金属ライナー層は、ＴｉＮ、ＴａＮ、ＷＮ、ＴｉＣ、ＴａＣ、ＷＣを含み、金属充填材部は、Ｗ、Ｃｕ、Ａｌ、Ｃｏ、Ｒｕ、Ｍｏ、Ｔａ、Ｔｉ、これらの合金、及び／又はこれらの組み合わせを含んでいてもよい。その他、本発明の趣旨を逸脱しない範囲で適宜選択して用いることができる。一実施形態において、第１金属ビア構造６２２と第２金属配線構造６２８とがデュアルダマシン法により一体化された配線及びビア構造として形成されてもよいし、第２金属ビア構造６３２と第３金属配線構造６３８とが一体化された配線及びビア構造として形成されてもよいし、第３金属ビア構造６４２と第４金属配線構造６４８とが一体化された配線及びビア構造として形成されてもよい。なお、本発明では、第４ライン＆ビア層間絶縁膜６４０上に形成されたメモリセルのアレイを例に説明したが、メモリセルのアレイを他の金属配線層に形成することも可能である。
誘電体層（６０１、６１０、６２０、６３０、６４０）は、後に形成されるメモリセルの配列よりも下層に位置していてもよい。このように、ここでは、誘電体層（６０１、６１０、６２０、６３０、６４０）を、下層の誘電体層、すなわち、後に形成されるメモリセルの配列よりも下層に位置する誘電体層と呼ぶ。ここで、金属配線構造（６１２、６１８、６２２、６２８、６３２、６３８、６４２、６４８）を下層金属配線構造と呼ぶ。一部の金属配線構造（６１２、６１８、６２２、６２８、６３２、６３８、６４２、６４８）は、下層の誘電体層に埋め込まれ、下層の誘電体層の最上面を含む水平面内に上面を有する下層金属配線（例えば、第４金属配線構造６４８）を含む。一般的に、下層の誘電体層（６０１、６１０、６２０、６３０、６４０）内の金属配線レベルの総数は、１～１０であることが好ましい。
金属配線構造及び誘電体層上には、誘電体キャップ層１０８及び接続ビアレベル誘電体層１１０が順次形成されていてもよい。例えば、誘電体キャップ層１０８は、第４金属配線構造６４８の上面及び第４ラインアンド・ビアの誘電体層６４０の上面に形成されていてもよい。誘電体キャップ層１０８は、第４金属配線構造６４８等の下地金属配線構造を保護可能な誘電体キャップ材料を含む。一実施形態において、誘電体キャップ層１０８は、エッチング耐性の高い材料、すなわち誘電体材料を含み、その後の接続ビアレベル誘電体層１１０をエッチングする異方性エッチング工程において、エッチングストップ材料としても機能する。誘電体キャップ層１０８は、例えば、炭化珪素又は窒化珪素を含み、より薄くても厚くてもよいが、５ｎｍ以上３０ｎｍ以下の厚さを有していてもよい。
接続ビアレベル誘電体層１１０は、誘電体層（６０１、６１０、６２０、６３０、６４０）に用いられる材料であればよい。例えば、接続ビアレベル誘電体層１１０は、アンドープのケイ酸塩ガラスや、テトラエチルオルトシリケート（ＴＥＯＳ：Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）の分解により堆積されたドープケイ酸塩ガラスを含んでいてもよい。接続ビアレベル誘電体層１１０の厚さは、５０ｎｍ以上２００ｎｍ以下であればよいが、薄くても厚くてもよい。誘電体キャップ層１０８及び接続ビアレベル誘電体層１１０は、メモリアレイ領域１００及び周辺領域２００に亘って、平面状の上面及び底面を有する平面状のブランケット（非パターニング）層として形成されていてもよい。
図２は、本発明の実施形態に係る接続ビア構造の列を形成した後の構成例を示す縦断面図である。この構成例の接続ビアレベル誘電体層１１０及び誘電体キャップ層１０８には、ビア用開口部が形成されている。例えば、接続ビアレベル誘電体層１１０上にフォトレジスト層（図示せず）を塗布し、フォトレジスト層をパターニングすることにより、メモリアレイ領域１００の第４金属配線構造６４８上に開口部を形成してもよい。また、異方性エッチングを行い、接続ビアレベル誘電体層１１０及び誘電体キャップ層１０８を介してフォトレジスト層のパターンを転写してもよい。ここで、異方性エッチングにより形成されたビア用開口部を、下部電極コンタクト用開口部内に下部電極接続用ビア構造を形成するため、下部電極コンタクト用開口部と称する。また、前記下部電極コンタクト用ビアホールは、テーパー角度が１度以上１０度以下であるテーパー状の側壁を有していてもよい。第４金属配線構造６４８の上面は、各下部電極コンタクト用ビア用キャビティの底部に物理的に露出していてもよい。この後、例えばアッシングにより、フォトレジスト層を除去してもよい。
また、材料層として、金属バリア層を形成してもよい。金属バリア層は、物理的に露出した第４金属配線構造６４８の上面、下部電極コンタクト用ビアのテーパー状の側壁、及び接続ビアレベル誘電体層１１０の上面を、孔を開けずに覆っていてもよい。金属バリア層は、ＴｉＮ、ＴａＮ、ＷＮ等の導電性金属窒化物を含んでいてもよい。その他、本発明の趣旨を逸脱しない範囲で適宜選択して用いることができる。金属バリア層の厚さは、３ｎｍ以上２０ｎｍ以下であればよいが、薄くても厚くてもよい。
なお、下部電極コンタクト用ビアの残りの体積には、タングステンや銅などの金属充填材を堆積させてもよい。なお、接続ビアレベル誘電体層１１０の最表面を含む水平面上に位置する金属充填材及び金属バリア層は、化学的機械的平坦化等の平坦化処理により除去されて形成されてもよい。各ビア内に位置する金属充填材の残りの部分は、金属ビア充填材部１２４となっている。ビア内の金属バリア層の残りの部分は、金属バリア層１２２で構成されている。金属バリア層１２２とビア内を充填する金属ビア充填材部１２４との組み合わせが接続ビア構造（１２２、１２４）を構成する。下層の金属配線構造上の接続ビアレベル誘電体層１１０には、接続ビア構造（１２２、１２４）の配列が形成されていてもよい。接続ビア構造（１２２、１２４）の配列は、第４金属配線構造６４８の一部の上面に接していてもよい。一般的に、接続ビア構造（１２２、１２４）の配列は、下層の誘電体層（６０１、６１０、６２０、６３０、６４０）の最上層に位置する一部の下層金属配線の上面に接している。
図３は本発明の実施形態に係る下部電極材料層、記憶材料層積層体及び上部電極材料層の形成後の構成例を示す縦断面図である。接続ビアレベル誘電体層１１０上に、下部電極材料層１２６Ｌ、記憶材料層積層体（１３０Ｌ、１４０Ｌ、１４６Ｌ、１４８Ｌ）、上部電極材料層１５８Ｌを形成し、図３の工程で接続ビア構造（１２２、１２４）の配列を形成してもよい。
下部電極材料層１２６Ｌは、ＴｉＮ、ＴａＮ、ＷＮ、Ｗ、Ｃｕ、Ａｌ、Ｔｉ、Ｔａ、Ｒｕ、Ｍｏ、Ｐｔ等の非磁性金属材料、これらの合金、及び／又はこれらの組み合わせからなる。その他、本発明の趣旨を逸脱しない範囲で適宜選択して用いることができる。下部電極材料層１２６Ｌは、例えば、Ｗ、Ｃｕ、Ｔｉ、Ｔａ、Ｒｕ、Ｍｏ、Ｐｔ等の単体金属を含んでいてもよいし、これらの単体金属から実質的に構成されていてもよい。下部電極材料層１２６Ｌの厚さは、１０ｎｍ以上１００ｎｍ以下であることが好ましいが、薄くても厚くてもよい。
一実施形態において、記憶材料層積層体（１３０Ｌ、１４０Ｌ、１４６Ｌ、１４８Ｌ）は、下から上に向かって、任意の非磁性金属バッファ材料層１３０Ｌと、合成反強磁性材料層１４０Ｌと、非磁性トンネルバリア材料層１４６Ｌと、磁化自由材料層１４８Ｌとを含んでいてもよい。記憶材料積層体（１３０Ｌ、１４０Ｌ、１４６Ｌ、１４８Ｌ）内の各層は、それぞれ化学的気相成長法又は物理的気相成長法によって成膜されてもよい。記憶材料積層体（１３０Ｌ、１４０Ｌ、１４６Ｌ、１４８Ｌ）内の各層は、全面に亘って均一な厚みを有する平面状のブランケット材料層として成膜されてもよい。一般に、記憶材料積層体（１３０Ｌ、１４０Ｌ、１４６Ｌ、１４８Ｌ）は、下部電極材料層１２６Ｌと上部電極材料層１５８Ｌとの間に形成される。
非磁性金属バッファ材料層１３０Ｌは、シード層として機能し得る非磁性材料を含む。具体的には、非磁性金属バッファ材料層１３０Ｌは、合成反強磁性材料層１４０Ｌ内の参照磁化層の磁化が最大となる方向に、合成反強磁性材料層１４０Ｌの材料の多結晶粒を配向させるテンプレート結晶構造を提供することができる。非磁性金属バッファ材料層１３０Ｌは、Ｔｉ、ＣｏＦｅＢ合金、ＮｉＦｅ合金、ルテニウム、又はこれらの組み合わせを含むことができる。その他の材料も本発明の範囲に含まれる。非磁性金属バッファ材料層１３０Ｌの厚さは、３ｎｍ以上３０ｎｍ以下の範囲であればよいが、薄くても厚くてもよい。
ＳＡＦ層１４０Ｌは、強磁性硬質層１４１と、反強磁性結合層１４２と、参照磁化層１４３との積層体を含んでいてもよい。強磁性硬質層１４１及び参照磁化層１４３は、それぞれ磁化方向が固定されていてもよい。反強磁性結合層１４２は、強磁性硬質層１４１の磁化と参照磁化層１４３の磁化とを反強磁性結合させ、その後に形成されるメモリセルの動作時に、強磁性硬質層１４１の磁化の方向と参照磁化層１４３の磁化の方向とが固定された状態を維持する。強磁性硬質層１４１は、ＰｔＭｎ、ＩｒＭｎ、ＲｈＭｎ、ＦｅＭｎ、ＯＳＭｎ等の硬質強磁性材料を含んでいてもよい。参照磁化層１４３には、Ｃｏ、ＣｏＦｅ、ＣｏＦｅＢ、ＣｏＦｅＴａ、ＮｉＦｅ、ＣｏＰｔ、ＣｏＦｅＮｉなどの硬磁性材料を用いることができる。その他、本発明の趣旨を逸脱しない範囲で適宜選択して用いることができる。反強磁性結合層１４２は、ルテニウム又はイリジウムを含んでいてもよい。反強磁性結合層１４２の厚さは、反強磁性結合層１４２による交換相互作用により、強磁性硬質層１４１と参照磁化層１４３との相対的な磁化方向が互いに逆向き、すなわち反平行配向に安定化するように選択される。一実施形態において、強磁性硬質層１４１の磁化の大きさと参照磁化層１４３の磁化の大きさとを一致させることにより、ＳＡＦ層１４０Ｌの正味の磁化が決定される。ＳＡＦ層１４０Ｌの厚さは、５ｎｍ以上３０ｎｍ以下であればよいが、薄くても厚くてもよい。
非磁性トンネルバリア材料層１４６Ｌは、トンネルバリア材料を含んでいてもよく、電子をトンネリングさせる厚さの電気絶縁性材料であってもよい。例えば、非磁性トンネルバリア材料層１４６Ｌは、酸化マグネシウム（ＭｇＯ）、酸化アルミニウム（Ａｌ２Ｏ３）、窒化アルミニウム（ＡｌＮ）、酸窒化アルミニウム（ＡｌＯＮ）、酸化ハフニウム（ＨｆＯ２）又は酸化ジルコニウム（ＺｒＯ２）を含んでいてもよい。その他、本発明の趣旨を逸脱しない範囲で適宜選択して用いることができる。非磁性トンネルバリア材料層１４６Ｌの厚さは、０．７ｎｍ～１．３ｎｍとすることができるが、薄くても厚くてもよい。
自由磁化材料層１４８Ｌは、参照磁化層１４３の磁化方向と平行又は反平行の２つの安定した磁化方向を有する強磁性材料を含む。自由磁化材料層１４８Ｌは、Ｃｏ、ＣｏＦｅ、ＣｏＦｅＢ、ＣｏＦｅＴａ、ＮｉＦｅ、ＣｏＰｔ、ＣｏＦｅＮｉ等の硬磁性材料を含む。その他、本発明の趣旨を逸脱しない範囲で適宜選択して用いることができる。自由磁化材料層１４８Ｌの厚さは、１ｎｍ以上６ｎｍ以下の範囲であればよいが、薄くても厚くてもよい。
上部電極材料層１５８Ｌは、上部電極材料を含み、下部電極材料層１２６Ｌと同様の非磁性材料を含んでいてもよい。このように、上部電極材料層１５８Ｌは、非磁性金属元素を含む非磁性金属材料を含む。上部電極材料層１５８Ｌに用いられる非磁性金属材料としては、例えば、ＴｉＮ、ＴａＮ、ＷＮ、Ｗ、Ｃｕ、Ａｌ、Ｔｉ、Ｔａ、Ｒｕ、Ｍｏ、Ｐｔ、又はこれらの合金、又はこれらの組み合わせが挙げられる。その他、本発明の趣旨を逸脱しない範囲で適宜選択して用いることができる。上部電極材料層１５８Ｌは、例えば、Ｗ、Ｃｕ、Ｔｉ、Ｔａ、Ｒｕ、Ｍｏ、Ｐｔ等の単体金属を含んでいてもよいし、これらの単体金属から実質的に構成されていてもよい。上部電極材料層１５８Ｌの厚さは、８ｎｍ以上８０ｎｍ以下、例えば１６ｎｍ以上４０ｎｍ以下とすることができるが、薄くても厚くてもよい。一実施形態において、上部電極材料層１５８Ｌは、全体に亘って均一な材料組成を有していてもよい。
以降、磁気トンネル接合構造にパターニングされる材料層をまとめて磁気トンネル接合材料層（１４３、１４６Ｌ、１４８Ｌ）といい、参照磁化層１４３、非磁性トンネルバリア材料層１４６Ｌ、自由磁化材料層１４８Ｌを含む。一般的には、基板９上に、少なくとも下部電極材料層１２６Ｌ、磁気トンネル接合材料層（１４３、１４６Ｌ、１４８Ｌ）及び上部電極材料層１５８Ｌを含む積層体を形成することができる。上部電極材料層１５８Ｌは、非磁性金属元素を含む金属材料からなる。
図４は、上部電極材料層を上部電極にパターニングした後の構造の一例を示す縦断面図である。フォトレジスト層１７７は、上部電極材料層１５８Ｌ上に塗布され、メモリアレイ領域１００においてアレイ状にパターニングされている。フォトレジスト層１７７のパターン部は、接続ビア構造（１２２、１２４）と重なっていてもよい。フォトレジスト層１７７の各パターン部の側壁は、下層の接続ビア構造（１２２、１２４）の上面の周縁と一致していてもよいし、外側にオフセットしていてもよいし、内側にオフセットしていてもよい。フォトレジスト層１７７の各パターン部の側壁の横断面形状は、円形、楕円形、矩形、丸みを帯びた矩形、又は、略曲線状の閉じた２次元形状であってもよい。
なお、上部電極材料層１５８Ｌのマスクされていない部分をエッチングするために、異方性エッチング処理を行ってもよい。一実施形態において、記憶材料積層体（１３０Ｌ、１４０Ｌ、１４６Ｌ、１４８Ｌ）の最上層をエッチストップ層として用いることができる。上部電極材料層１５８Ｌのパターニングされた部分は、上部電極１５８を構成している。この異方性エッチングにより、上部電極１５８の２次元配列を形成することができる。上部電極１５８は、上部電極材料層１５８Ｌのパターン部であってもよい。一実施形態において、上部電極１５８は、導電性を有する金属窒化物材料（例えば、ＴｉＮ、ＴａＮ、ＷＮなど）から構成されている。
一般的には、上部電極材料層１５８Ｌは、上部電極１５８の２次元配列のように、少なくとも１つの上部電極１５８を含むハードマスク構造にパターニングされていてもよい。一実施形態において、上部電極１５８の２次元配列は、２次元周期配列として形成され得る。一実施形態において、上部電極１５８の２次元周期配列は、第１水平方向に沿って第１ピッチを有し、第１水平方向に直交する第２水平方向に沿って第２ピッチを有する矩形周期配列として形成され得る。一実施形態において、上部電極１５８は、その底面から上面に向かって垂直に延びる略垂直又はテーパ状の側壁を含んでいてもよい。上部電極１５８と磁気トンネル接合材料層（１４３、１４６Ｌ、１４８Ｌ）との界面に垂直な垂直方向から測定した上部電極１５８の側壁のテーパー角度は、０度以上８度以下であることが好ましく、０．１度以上４度以下であることがより好ましい。フォトレジスト層１７７は、異方性エッチング処理後に除去されてもよい。
図５は、本開示の一実施形態に係る記憶素子アレイ１０１を形成する集束イオンビームエッチング工程後の構成例を示す縦断面図である。図６Ａは、図５のメモリ素子１０１周辺の拡大図である。図６Ａ～６Ｅは、本発明の一実施形態に係るパターン形成方法の第１例におけるメモリセルの縦断面図を示す。
図５及び図６Ａを参照して、メモリ材料積層体（１３０Ｌ、１４０Ｌ、１４６Ｌ、１４８Ｌ）及び下部電極材料層１２６Ｌは、集束イオンビームエッチング法を用いてパターニングされてもよい。上部電極１５８の配列は、集束イオンビームエッチングのハードマスク構造として用いることができる。集束イオンビームエッチング法では、３００ｅＶ以上６００ｅＶ以下の範囲のエネルギーを有するイオンの集束ビームを用いることができるが、イオンのエネルギーは小さくても大きくてもよい。集束イオンビームエッチプロセスに用いることができるイオン種としては、ガリウム、シリコン、クロム、鉄、コバルト、ニッケル、ゲルマニウム、インジウム、スズ、金、鉛等が挙げられるが、これらに限定されるものではない。一実施形態において、集束イオンビームエッチ工程は、ガリウムなどの非磁性元素のイオンを含んでいてもよい。集束イオンビームは、伝播方向に第１角度広がりを有していてもよく、例えば、ラサリングにより導入されてもよい。ビーム角度の第１角度広がりは、上部電極１５８の底面に垂直な垂直方向から０度以上３０度以下の範囲であってもよい。
集束イオンビームエッチング法は、記憶材料積層体（１３０Ｌ、１４０Ｌ、１４６Ｌ、１４８Ｌ）及び下部電極材料層１２６Ｌの各材料層のうち、マスクされていない部分を順次エッチングする。集束イオンビームエッチング処理により、磁気トンネル接合材料層（１４３、１４６Ｌ、１４８Ｌ）及び下部電極材料層１２６Ｌを含む記憶材料積層体（１３０Ｌ、１４０Ｌ、１４６Ｌ、１４８Ｌ）が、少なくとも１つのピラー構造１５０を含むパターン構造にパターニングされる。ピラー構造１５０は、下部電極１２６と、記憶素子１０１と、を備える。各記憶素子１０１は、その内部に磁気トンネル接合構造（１４１、１４６、１４８）を有する。一実施形態において、集束イオンビームエッチ工程の全体にわたって、上部電極１５８の２次元配列をエッチマスクとして用いてもよい。本実施形態では、記憶材料積層体（１３０Ｌ、１４０Ｌ、１４６Ｌ、１４８Ｌ）及び下部電極材料層１２６Ｌのうち、上部電極１５８の２次元配列によってマスクされていない部分を、集束イオンビームエッチング法によってエッチングすることができる。パターニングされた構造は、ピラー構造１５０の２次元配列を含んでもよい。
上部電極１５８とピラー構造１５０との組み合わせにより、メモリセル（１５８、１５０）が構成される。このように、各メモリセル（１５８、１５０）は、上部電極１５８と、記憶素子１０１と、下部電極１２６とを含む縦型積層体を含む。一実施形態において、各メモリセル（１５８、１５０）は、磁気トンネル接合（ＭＴＪ：Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ）メモリセルであってもよい。ＭＴＪメモリセルは、下部電極１２６と、磁気トンネル接合構造（１４０、１４６、１４８）と、上部電極１５８とを備えている。各記憶素子１０１は、合成反強磁性材料１４０、トンネルバリア層１４６、及び自由磁化層１４８を含む垂直積層体を備える。各記憶素子１０１は、任意の非磁性金属バッファ層と、磁気トンネル接合構造（１４０、１４６、１４８）とを含んでいてもよい。
各磁気トンネル接合構造（１４０、１４６、１４８）は、参照磁化層１４３（合成反強磁性（ＳＡＦ：Ｓｙｎｔｈｅｔｉｃ Ａｎｔｉｍａｇｒｏｍａｇｎｅｔｉｃｓ）構造１４０の構成要素であってもよい）、トンネルバリア層１４６、及び自由磁化層１４８を含んでいてもよい。一般に、ＳＡＦ構造の強磁性ハード層１４１及び反強磁性結合層１４２は省略されてもよいし、参照磁化層１４３の磁化の向きを安定化させる他の磁気構造に置き換えられてもよい。下部電極１２６と磁気トンネル接合構造（１４０、１４６、１４８）との間には、非磁性金属バッファ層１３０が設けられていてもよい。下部電極１２６は、下部電極材料層１２６Ｌのパターン部である。ＳＡＦ構造１４０は、ＳＡＦ層１４０Ｌのパターン部であってもよい。トンネルバリア層１４６は、非磁性トンネルバリア材料層１４６Ｌのパターン部であってもよい。自由磁化層１４８は、自由磁化材料層１４８Ｌのパターン部であってもよい。シンセティック反強磁性構造１４０は、強磁性硬質層１４１と、反強磁性結合層１４２と、参照磁化層１４３との積層体を含んでいてもよい。一般的に、記憶素子１０１が磁気トンネル接合型の記憶素子である場合、記憶素子１０１は、参照磁化層１４３と、参照磁化層１４３に接するトンネルバリア層１４６と、トンネルバリア層１４６に接する自由磁化層１４８とを備えていてもよい。一般に、参照磁化層１４３は第１強磁性材料を含み、自由磁化層１４８は第１強磁性材料と同じであっても異なっていてもよい第２強磁性材料を含む。
ピラー構造１５０は、側壁がテーパ状に形成されたテーパ状のピラー構造であってもよい。また、テーパ状のピラー構造は、平均テーパー角度が０でない、すなわち、非垂直面を有する側壁を有していてもよい。なお、「平均」角度とは、全ての面において測定した角度をいう。このように、局所的なテーパ角度を平均化することで、局所的なテーパ角度が異なるテーパ面の平均角度を算出することができる。ピラー構造１５０の平均テーパー角度は、層毎に異なっていてもよく、一般的には２度以上１２度以下、例えば３度以上１０度以下であることが好ましい。一般的に、上部電極１５８の下部側壁の平均テーパー角度は、ピラー構造１５０の平均テーパー角度と同じであってもよいし、ピラー構造１５０の平均テーパー角度より小さくてもよい。
なお、接続ビアレベル誘電体層１１０のマスクされていない部分は、集束イオンビームエッチング法により垂直方向に後退させてもよい。なお、他の実施形態では、集束イオンビームエッチング法に代えてイオンミリング法を用いてもよい。接続ビア構造（１２２、１２４）の配列は、メモリセル（１５８、１５０）の配列の下に位置し、下部電極１２６の底面に接していてもよい。このイオンビームエッチングにより、ピラー構造１５０間の接続ビアレベル絶縁層１１０に浅い凹部が形成される。これにより、テーパ状のハードマスク形状と浅いリセス量を得ることができ、金属イオンのクリーニング及び／又は酸化のために、磁化誘導結合プラズマ（ＭＣＰ）を適用することができる。本発明によれば、浅い凹部の深さは３００オングストローム以下であり、従来の凹部よりも浅い。
接続ビアレベル誘電体層１１０は、ピラー構造１５０の列の下に配置されている。接続ビアレベル誘電体層１１０のうち、２次元配列のメモリセル（１５８、１５０）に覆われていない部分は、接続ビア構造（１２２、１２４）の配列とメモリセル（１５８、１５０）の配列との界面を含む水平面よりも鉛直下方に窪んでいてもよい。接続ビアレベル誘電体層１１０の残りの部分は、接続ビアレベル誘電体層１１０のメモリセル（１５８、１５０）の配列下に位置する部分のテーパー状の側壁の下縁に隣接する凹状の水平上面を有していてもよい。このように、接続ビアレベル誘電体層１１０は、接続ビアレベル誘電体層１１０の平面部から上方に突出するメサ部の列を有している。接続ビアレベル誘電体層１１０のメサ部の配列は、ピラー構造１５０の配列に接している。一実施形態において、接続ビアレベル誘電体層１１０の各メサ部は、ピラー構造１５０の底面の環状部分に接していてもよい。接続ビアレベル誘電体層１１０の各メサ部は、ピラー構造１５０のテーパ状の側壁に隣接するテーパ状の側壁（ここでは、テーパ状のピラー側壁と呼ぶ）を有していてもよい。
一般に、上部電極１５８は、各メモリセル（１５８、１５０）内の磁気トンネル接合構造（１４３、１４６、１４８）上に形成されている。上部電極１５８は、非磁性金属元素を含む金属材料からなる。接続ビアレベル誘電体層１１０の各メサ部内には、接続ビア構造（１２２、１２４）が埋め込まれており、ピラー構造１５０の底面の中央部に接している。
一般に、集束イオンビームエッチング法では、ピラー構造１５０の物理的に露出した側壁、及び接続ビアレベル誘電体層１１０のメサ部のテーパー状の側壁の上部に金属残膜１５１が形成される。残留金属膜１５１は、集束イオンビームエッチング工程において、記憶材料積層体（１３０Ｌ、１４０Ｌ、１４６Ｌ、１４８Ｌ）及び下部電極材料層１２６Ｌ内の上部電極１５８及び金属材料層から脱落した金属粒子を含む。集束イオンビームエッチング工程において、上部電極１５８及び記憶材料積層体（１３０Ｌ、１４０Ｌ、１４６Ｌ、１４８Ｌ）内の金属材料層から脱落した金属粒子の主な部分は、上部電極１５８及びピラー構造１５０の側壁から除去されるが、脱落した金属粒子の散乱方向は統計的にランダムである。脱落した金属粒子の一部は、物理的に露出した上部電極１５８及び柱状構造１５０の側壁に堆積してもよい。残留金属膜１５１の厚さは、０．２ｎｍ以上２ｎｍ以下であることが好ましく、０．４ｎｍ以上１．２ｎｍ以下であることがより好ましい。残存金属膜１５１は、開口部を有さない連続した層であってもよいし、離散的な開口部を有していてもよいし、厚みに応じて互いに接続されていない離散的な島状に形成されていてもよい。
また、上部電極１５８の表面及びピラー構造１５０の側壁には、フォーカスイオンビームエッチングのイオンビーム種の化合物を含む残留副生成物層１５３が形成されていてもよい。例えば、集束イオンビームエッチング法がガリウムのイオンビームを用いる場合、残存副生成物層１５３は、ガリウムの原子、化合物、及び／又は合金を含んでいてもよい。一実施形態において、残留副生成物層１５３は、ピラー構造１５０内の隣接する材料部分の材料、又は上部電極１５８の材料と、フォーカスイオンビームエッチングのイオンビーム種の化合物及び／又は合金を含んでいてもよい。残存副生成物層１５３は、残存金属膜１５１と交絡していてもよいし、残存金属膜１５１上に位置していてもよい。残留副生成物層１５３の厚さは、エネルギー、イオンビーム種、集束イオンビームエッチング処理時のイオンの入射量にもよるが、１ｎｍ以上４ｎｍ以下、例えば２ｎｍ以上３ｎｍ以下とすることができる。一般的に、上部電極１５８の表面部分は、集束イオンビームエッチングの際にエッチングされるため、上部電極１５８は、残留金属膜１５１の金属材料の大きな原料となる。これにより、ピラー構造１５０の側壁に残存金属膜１５１は、上部電極１５８の非磁性金属元素を含む。
一実施形態において、集束イオンビームエッチング法は、記憶材料積層体（１３０Ｌ、１４０Ｌ、１４６Ｌ、１４８Ｌ）内の金属材料層の金属材料よりも高いエッチングレートでトンネルバリア層１４６の材料（非金属材料でもよい）をエッチングしてもよい。本実施形態では、各ピラー構造１５０内に、トンネルバリア層１４６の側壁全体に亘って周方向に延在する環状の側方凹部１４７が形成されていてもよい。このような環状の側方凹部１４７の縦断面形状は、バーズビークの縦断面形状と同様の形状であってもよい。本実施形態では、トンネルバリア層１４６の側壁の一部が内側に凹んだ縦断面視において、トンネルバリア層１４６がバーズビーク形状を有し、トンネルバリア層１４６の側壁の周囲に連続した側方凹部である環状側方凹部１４７を有していてもよい。環状の側方凹部の深さ（半径方向の深さ）は、浅くても深くてもよいが、１ｎｍ以上４ｎｍ以下であることが好ましい。環状の側方凹部の高さは、トンネルバリア層１４６の厚さ程度であってもよい。
図６Ｂを参照して、本発明の一態様によれば、傾斜イオンビーム照射処理を行うことにより、残存副生成物層１５３の主部分（５０体積％以上）を除去することができる。傾斜イオンビーム照射法は任意であるが、好ましい。傾斜イオンビーム照射過程では、集束イオンビーム中のイオンが、垂直方向に対して３０度よりも大きい角度で残留副生成物層１５３に衝突する。垂直方向とは、ピラー構造１５０と上部電極１５８との界面に垂直な方向をいう。
傾斜イオンビーム照射工程における集束イオンビームのプロセスパラメータは、残留副生成物層１５３の材料の割合が多くなるように選択すればよい。例えば、傾斜イオンビーム照射工程のイオンビームの入射角（鉛直方向からのずれ角として測定）は３０度以上９０度以下であり、傾斜イオンビーム照射工程のイオンビームにおけるイオンのエネルギーは５０ｅＶ以上２００ｅＶ以下であることが好ましい。一般に、傾斜イオンビームボンバードプロセスのイオンビームの入射角は、集束イオンビームエッチングプロセスのイオンビームの入射角よりも大きい。傾斜イオンビームボンバードメント法のイオンビームのエネルギーは、集束イオンビームエッチング法のイオンビームのエネルギーよりも小さい。傾斜イオンビーム照射処理の際に除去される残存副生成物層１５３の体積分率は、プロセスパラメータにもよるが、０．５～０．９９であることが好ましく、０．６～０．９であることがより好ましい。一般に、残存金属膜１５１の主な部分は、ピラー構造１５０の側壁、上部電極１５８の表面及び接続ビアレベル誘電体層１１０のメサ部の側壁に残存しやすい。
図６Ｃを参照して、本開示の一態様によれば、リセス低減イオンビームエッチング工程が実施されてもよい。リセス低減イオンビームエッチング法は任意であるが、好ましい。集束イオンビームエッチング時のイオンエネルギーよりも低いエネルギーを有するイオンは、ピラー構造１５０及び上部電極１５８に向かい、トンネルバリア層１４６の材料よりも高いエッチングレートで磁気トンネル接合構造（１４３、１４６、１４８）内の金属材料を除去する。すなわち、リセス低減イオンビームエッチングにより、参照磁化層１４３の第１強磁性材料及び自由磁化層１４８の第２強磁性材料が、トンネルバリア層１４６の材料よりも高いエッチングレートで除去される。
リセス低減イオンビームエッチング工程における集束イオンビームのプロセスパラメータは、ピラー構造１５０の環状の側方リセス１４７のリセス深さを低減するために選択されてもよい。例えば、リセス低減イオンビームエッチング工程のイオンビームの入射角（垂直方向からのずれ角として測定）は０度以上３０度以下であり、リセス低減イオンビームエッチング工程のイオンビームにおけるイオンのエネルギーは５０ｅＶ以上２００ｅＶ以下であることが好ましい。一般に、リセス低減イオンビームエッチング工程のイオンビームの入射角は、集束イオンビームエッチング工程のイオンビームの入射角と同じであってもよく、リセス低減イオンビームエッチング工程のイオンビームのエネルギーは、集束イオンビームエッチング工程のイオンビームのエネルギーよりも小さい。一般に、残存金属膜１５１の主な部分は、ピラー構造１５０の側壁、上部電極１５８の表面及び接続ビアレベル誘電体層１１０のメサ部の側壁に残存しやすい。環状の側方凹部１４７の深さは、５％以上５０％以下、例えば１０％以上３０％以下の範囲で浅くなっていてもよい。
図６Ｄを参照して、本発明の一態様によれば、ハードマスクトリムイオンビームエッチング工程が実施されてもよい。ハードマスクトリムイオンビームエッチング法は、任意の方法であるが、好ましい方法である。第２角度広がりを有するイオンビームは、ピラー構造１５０及び上部電極１５８に向けられてもよい。ハードマスクトリムイオンビームエッチングのイオンビームの第２角度広がりは、図５及び図６Ａの加工工程で用いた集束イオンビームエッチングのイオンビームの第１角度広がりよりも小さくてもよい。このため、ハードマスクトリムイオンビームエッチング工程では、集束イオンビームエッチング工程と比較して、ピラー構造１５０の側壁よりも上部電極１５８にイオンが衝突する割合が高くなる。上部電極１５８は、垂直方向に対するテーパー角度が大きくなるようにエッチングされる。
なお、ハードマスクトリムイオンビームエッチング工程における集束イオンビームのプロセスパラメータは、上部電極１５８の側壁の平均テーパー角度が大きくなるように選択すればよい。例えば、ハードマスクトリムイオンビームエッチング工程のイオンビームの入射角（垂直方向からのずれ角として測定）は、０度以上２０度以下、例えば０度以上１０度以下であり、リセス低減イオンビームエッチング工程のイオンビームにおけるイオンのエネルギーは、３００ｅＶ以上６００ｅＶ以下であることが好ましい。一般に、ハードマスクトリムイオンビームエッチング工程のイオンビームの入射角は、集束イオンビームエッチング工程のイオンビームの入射角よりも５度以上及び／又は１０度未満であり、リセス低減イオンビームエッチング工程のイオンビームのエネルギーは、集束イオンビームエッチング工程のイオンビームのエネルギーと同程度であってもよい。
上部電極１５８は、テーパ状の側壁と凸状の上面とを有していてもよい。一般に、凸状頂面は、テーパ状側壁との間の環状の境界が良好に規定されるような角度でテーパ状側壁に隣接している。ここでは、上部電極１５８のテーパー状の側壁をテーパー状電極側壁と呼ぶ。ここで、ピラー構造１５０のテーパー状の側壁を、テーパー状ピラー側壁と呼ぶ。ここで、ピラー構造１５０のテーパー状の側壁（すなわち、テーパー状のピラー側壁）の平均テーパー角度を第１平均テーパー角度と呼ぶ。ここで、上部電極１５８のテーパー状の側壁（すなわち、テーパー状の電極側壁）の平均テーパー角度を第２平均テーパー角度と呼ぶ。第１平均テーパー角度は、ハードマスクトリムイオンビームのエッチング処理中に実質的に変化しない。しかし、第２平均テーパー角度は、ハードマスクトリムイオンビームのエッチング処理中に０．５度以上増加している。典型的には、第２平均テーパー角度は、ハードマスクトリムイオンビームエッチング工程前の第１平均テーパー角度Ａと同じである。また、ハードマスクトリムイオンビームエッチング工程における第２平均テーパー角度の増加量は、０．５度以上２０度以下であることが好ましく、３度以上１５度以下であることがより好ましい。例えば、ハードマスクトリムイオンビームエッチング処理後の第１平均テーパー角度が８度以上３２度以下であり、ハードマスクトリムイオンビームエッチング処理後の第２平均テーパー角度が２度以上１２度以下であってもよい。
各メモリセル（１５８、１５０）内において、磁気トンネル接合構造（１４３、１４６、１４８）上の上部電極１５８は、ハードマスクトリムイオンビームエッチング工程後に、ピラー構造１５０に隣接し、垂直方向（ピラー構造１５０との界面に垂直な方向）に対して第１平均テーパー角度を有するテーパ状の電極側壁を有する。また、ピラー構造１５０は、ピラー構造１５０の上面からピラー構造１５０の下面まで延びるテーパー状のピラー側壁を有し、テーパー状のピラー側壁は、垂直方向に対する第２平均テーパー角度が第１平均テーパー角度よりも小さくてもよい。テーパ状のピラー側壁の上端縁は、上部電極１５８のテーパ状の電極側壁の下端縁と一致していてもよい。第２平均テーパー角度を大きくすることは、後のプラズマ酸化工程において、ピラー構造１５０の側壁への酸素原料ガスの供給を増加させ、後のプラズマ酸化工程の有効性を高める効果がある。
図６Ｅは、誘電性金属酸化物層１５４を形成する酸化工程後のメモリセル１５０の縦断面図である。図７は図６Ｅのパターニング工程後の構造の一例を示す縦断面図である。
次に、図６Ｅ及び図７に示すように、酸化工程を行い、ピラー構造１５０内の残存金属膜１５１、上部電極１５８の表面部分及び金属材料の表面部分を誘電性金属酸化物層１５４に変換する。柱状構造１５０内の金属材料の表面部分は、磁気トンネル接合構造（１４３、１４６、１４８）内の金属材料の表面部分、すなわち、参照磁化層１４３の第１強磁性材料の表面部分と自由磁化層１４８の第２強磁性材料の表面部分とを含む。誘電性金属酸化物層１５４は、メモリセル（１５８、１５０）上に形成され、上部が上部電極１５８に接し、下部がテーパー状のピラー側壁（ピラー構造１５０の側壁）に接し、底部が接続ビアレベル誘電体層１１０のメサ部のテーパー面に接している。
本構成例の誘電体層に存在する種々の金属配線構造により、本構成例の配線後端加工工程で受けることができる最高温度は約４００℃である。このため、熱酸化プロセスは現実的ではない。本発明の一態様によれば、この処理工程で用いられる酸化工程は、プラズマ酸化工程である。一実施形態において、プラズマ酸化工程時の酸素源ガスとして、気相のメタノールを用いることができる。プラズマ酸化工程の有効性を高めるために、磁化誘導結合プラズマ（ＭＩＣＰ：ｍａｇｎｅｔｉｚｅｄ ｉｎｄｕｃｔｉｖｅｌｙ ｃｏｕｐｌｅｄ ｐｌａｓｍａ）酸化工程を用いてもよい。ＭＩＣＰ酸化工程は、低い処理温度で効果的に酸化されるが、ＭＩＣＰ酸化工程中にリセス領域への酸素原料ガスの供給が制限されると、その効果や処理の均一性が損なわれるおそれがある。図６Ｄの工程におけるハードマスクトリムイオンビームのエッチング処理は、メモリセル（１５８、１５０）の２次元配列における凹部領域（接続ビアレベル誘電体層１１０の凹部水平面に近い領域）のアスペクト比を小さくする効果がある。このように、ハードマスクトリムイオンビームのエッチング処理を行うことにより、処理の均一性が向上し、ＭＩＣＰ酸化工程の有効性が向上する。
各メモリセル（１５８、１５０）の周囲において、誘電体酸化金属層１５４に含まれる金属材料は、上部電極１５８、ピラー構造１５０、接続ビアレベル誘電体層１１０のメサ部の各表面に亘って組成変化を有する。このように、誘電体酸化金属層１５４は、その組成が変化していてもよい。
各誘電性金属酸化物層１５４は、メモリセル（１５８、１５０）のテーパー状の電極側壁及びピラー側壁に亘って延在している。上部電極１５８に接する誘電性金属酸化物層１５４の上部の材料は、主に上部電極１５８の非磁性金属元素の酸化に由来する。したがって、誘電性金属酸化物層１５４の上部は、上部電極１５８の非磁性金属元素の金属酸化物を平均モル分率で０．９～１．０の範囲で含むことができる。
各磁気トンネル接合構造（１４３、１４６、１４８）は、第１強磁性材料を含む参照磁化層１４３と、トンネルバリア層１４６と、第２強磁性材料を含む自由磁化層１４８とを含んでいてもよい。本実施形態では、誘電性金属酸化物層１５４の下部は、ピラー構造１５０のテーパー状の側壁に形成されており、第１強磁性材料の金属酸化物、第２強磁性材料の金属酸化物、及び非磁性金属元素の金属酸化物を含む複合誘電体金属酸化物材料から構成されている。残留金属膜１５１中の上部電極１５８の非磁性金属元素の原子比率は、処理順序や処理パラメータによって異なるが、０．００１～０．５、例えば０．０１～０．３、及び／又は０．１～０．２とすることができる。誘電性金属酸化物層１５４の下部における非磁性金属元素の金属酸化物の平均モル分率は、プロセスパラメータにもよるが、０．００１～０．５、好ましくは０．０１～０．３、さらに好ましくは０．１～０．２である。
一実施形態において、テーパ状のピラー側壁に接する誘電性金属酸化物層１５４の下部は、垂直方向に沿って組成変調を有していてもよい。例えば、残留金属膜１５１内において、第１強磁性材料は参照磁化層１４３の側壁の原子比率が高く、第２強磁性材料は自由磁化層１４８の側壁の原子比率が高く、上部電極１５８の非磁性金属元素はトンネルバリア層１４６の側壁の原子比率が高くてもよい。一般に、残留金属膜１５１中の上部電極１５８の非磁性金属元素の原子百分率は、処理順序や処理パラメータによって異なる。一実施形態において、誘電性金属酸化物層１５４の下部における非磁性金属元素の金属酸化物のモル分率のピークは、例えば、トンネルバリア層１４６の上面を含む水平面と、トンネルバリア層１４６の下面を含む水平面との間において、トンネルバリア層１４６に隣接していてもよい。
一実施形態において、誘電性金属酸化物層１５４の底部は、接続ビアレベル誘電体層１１０の下部メサ部のテーパー状の側壁の上部にまで延在しているが、誘電性金属酸化物層１５４の底部は、非磁性金属元素の金属酸化物を平均モル比で０．２～１．０、例えば０．３～０．８及び／又は０．４～０．６の範囲で含んでいてもよい。
ピラー構造１５０内において、各ピラー構造１５０のトンネルバリア層１４６は、トンネルバリア層１４６の側壁の一部が側方に凹んで環状の側方凹部１４７が設けられた縦断面視において、バーズビーク形状を有していてもよい。誘電性金属酸化物層１５４は、トンネルバリア層１４６に接する誘電性金属酸化物層１５４の縦断面形状の内側の側壁よりも、誘電性金属酸化物層１５４の縦断面形状の外側の側壁の方が、トンネルバリア層１４６上の横方向のうねりが小さくなるように、環状の横凹部１４７を少なくとも部分的に充填し、及び／又は、完全に充填している。
誘電性金属酸化物層１５４の厚さは、残留金属膜１５１の材料組成のばらつき、残留金属膜１５１の厚さのばらつき、及び、メモリセル（１５８、１５０）の下地材料部分の組成の違い、ひいては、下地材料部分の酸化速度の違いにより、メモリセル（１５８、１５０）の各材料部分でばらつくことがある。また、誘電性金属酸化物層１５４を形成するためのプラズマ酸化工程の時間は、誘電性金属酸化物層１５４の厚さに影響を与える。誘電性金属酸化物層１５４の厚さは、通常、０．５ｎｍ以上６ｎｍ以下、例えば１ｎｍ以上３ｎｍ以下であることが好ましいが、これよりも薄くても厚くてもよい。一般的に、誘電性金属酸化物層１５４は、離散的な材料部分のパッチではなく、連続的な材料層として形成されていてもよい。誘電性金属酸化物層１５４を連続した材料層として形成することにより、ピラー構造１５０のテーパー状のピラー側壁上の導電パスを除去することができる。
図８は、本開示の一実施形態に係る誘電体スペーサ１６２のアレイ形成後の構成例を示す縦断面図である。また、メモリセル（１５８、１５０）のアレイ上に、誘電体スペーサ材料をコンフォーマルに堆積してもよい。一実施形態において、誘電体スペーサ１６２は、窒化シリコン等の拡散バリア誘電体材料を含んでいてもよい。誘電体スペーサ材料は、プラズマ化学気相成長法により成膜することができる。誘電体スペーサ材料の厚さは、２ｎｍ以上２０ｎｍ以下であればよく、４ｎｍ以上１０ｎｍ以下であってもよいが、薄くても厚くてもよい。また、誘電体スペーサの水平部分を除去するために異方性エッチングを行ってもよい。誘電体スペーサ材料の残りの部分は、メモリセル（１５８、１５０）の配列を側方から囲む誘電体スペーサ１６２の配列である。一実施形態において、異方性エッチングの時間は、誘電性金属酸化物層１５４が上部電極１５８の上部に物理的に露出するように選択され得る。誘電体スペーサ１６２の最大厚さは、２ｎｍ以上２０ｎｍ以下、例えば４ｎｍ以上１０ｎｍ以下とすることができるが、より薄くても厚くてもよい。
図９は、本発明の実施形態に係るメモリレベル絶縁層１７０の形成後の構成例を示す縦断面図である。メモリレベル絶縁層１７０は、絶縁スペーサ１６２のアレイ及びメモリセル（１５８、１５０）のアレイの周囲に形成されている。一実施形態において、メモリレベル絶縁層１７０は、絶縁スペーサ１６２を側方から囲んでおり、絶縁スペーサ１６２によってピラー構造から側方に離間している。メモリレベル絶縁層１７０は、各上部電極１５８を側方から囲んで埋設している。一実施形態において、メモリレベル誘電体層１７０は、アンドープのケイ酸塩ガラスやドープドケイ酸塩ガラス等の平坦化可能な誘電体材料を含む。メモリレベル誘電体層１７０の誘電体材料は、コンフォーマル成膜法（例えば、化学気相成長法）や、自己平坦化成膜法（例えば、スピンコート法）により成膜することができる。メモリレベル絶縁層１７０は、その上面が平坦に形成されていてもよいし（例えば、スピンコート法により形成されていてもよい）、平坦化処理（例えば、化学機械的平坦化処理）により平坦化されて上面が平坦に形成されていてもよい。メモリレベル誘電体層１７０の平面状の上面と上部電極１５８との間の最小垂直距離は、３０ｎｍ以上３００ｎｍ以下であることが好ましいが、これより小さくても大きくてもよい。
図１０は、本発明の一実施形態に係るメモリレベル絶縁層を介した集積配線及びビアの形成後の構造の一例を示す縦断面図である。メモリレベル絶縁層１７０には、少なくとも１回のリソグラフィーパターニング工程と少なくとも１回の異方性エッチング工程が用いられてもよい。例えば、メモリレベル絶縁層１７０上に第１フォトレジスト層（図示せず）を塗布し、リソグラフィーにより第１フォトレジスト層をパターニングして、第１フォトレジスト層に離散的な開口部をアレイ状に形成してもよい。第１異方性エッチング工程を行い、メモリレベル絶縁層１７０にビア用の空洞を形成してもよい。第１フォトレジスト層を除去した後、メモリレベル絶縁層１７０上に第２フォトレジスト層（図示せず）を塗布し、リソグラフィ技術を用いて第２フォトレジスト層にライン状の開口部を形成してもよい。また、第２異方性エッチング工程を行い、メモリレベル絶縁層１７０にライン状の空洞を形成してもよい。この後、第２フォトレジスト層を除去してもよい。
メモリアレイ領域１００には第１メモリレベル配線用開口部６６３が形成され、周辺領域２００には第２メモリレベル配線用開口部６６５が形成されている。本実施形態では、メモリレベル配線用キャビティ（６６３、６６５）は、集積化されたライン及びビア用キャビティとして形成されてもよい。本実施形態では、集積化された配線及びビアの各々は、メモリレベル絶縁層１７０の上部に位置する配線用キャビティと、配線用キャビティの底部に隣接し、メモリレベル絶縁層１７０の上部を上下に貫通して下層の金属構造の上面まで延びる少なくとも１つのビア用キャビティとを含んでいてもよい。具体的には、第１メモリレベル配線用開口部６６３は、誘電体金属酸化膜１５４の上部を上下方向に貫通しており、第１メモリレベル配線用開口部６６３の底部には、上部電極１５８の凸状の上面が物理的に露出している。第２メモリレベル配線用空洞６６５は、メモリレベル絶縁層１７０、接続ビアレベル絶縁層１１０及び誘電体キャップ層１０８を上下方向に貫通しており、第２メモリレベル配線用空洞６６５の底部には、金属配線構造（例えば、第４金属配線構造６４８）の上面が物理的に露出している。一般的には、第１メモリレベル配線用空洞６６３は、メモリレベル絶縁層１７０の上面と上部電極１５８の上面との間を上下方向に延びており、第２メモリレベル配線用空洞６６５は、メモリレベル絶縁層１７０の上面とその下層の金属配線構造の上面との間を上下方向に延びている。
図１１は、本発明の実施形態に係るメモリレベル金属配線構造を形成した後の構造の一例を示す縦断面図である。メモリレベル配線用キャビティ（６６３、６６５）内には、少なくとも１つの金属材料が堆積されていてもよい。本明細書では、少なくとも１つの金属材料をメモリレベル金属材料と呼ぶ。一実施形態において、メモリレベル配線用キャビティ６６３、６６５内及びメモリレベル絶縁層１７０上に、金属バリア材層（ＴｉＮ、層、ＴａＮ、ＷＮ等）及び金属フィル材（Ｗ、Ｃｕ、Ｃｏ、Ｒｕ、Ｍｏ、金属間合金等）が堆積されてもよい。
なお、メモリレベル絶縁層１７０上のメモリレベル金属材料を除去するために、化学的機械的平坦化処理などの平坦化処理を行ってもよい。化学的機械的平坦化処理により、メモリレベル絶縁層１７０の上面を含む水平面上からメモリレベル金属材料を除去することができる。メモリレベル配線用キャビティ（６６３、６６５）に充填されたメモリレベル金属材料の残りの部分は、メモリレベル金属配線構造（６６４、６６６）である。一実施形態において、メモリレベル金属配線構造（６６４、６６６）は、複数のメタル配線と複数のメタルビア構造とを含む集積化された配線及びビア構造を含んでいてもよい。メモリレベル金属配線構造（６６４、６６６）の金属配線は、メモリレベル絶縁層１７０の上面を含む水平面内に上面を有していてもよい。
メモリレベル金属配線構造（６６４、６６６）は、第１メモリレベル金属配線構造６６４と、第２メモリレベル金属配線構造６６６とを有する。第１メモリレベル金属配線構造６６４は、メモリレベル絶縁層１７０を上下方向に貫通しており、上部電極１５８と接触するコンタクトビア構造を有している。第２メモリレベル金属配線構造６６６は、メモリレベル絶縁層１７０を上下方向に貫通しており、下層の金属配線構造に接するビア部を有している。一般的に、メモリセル（１５８、１５０）の２次元配列内の各メモリセル（１５８、１５０）において、コンタクトビア構造（第１メモリレベル金属配線構造６６４の一部を含んでもよい）は、上部電極１５８の凸状の上面に接し、誘電性金属酸化物層１５４の開口部を通って垂直に延びている。上部電極１５８に接触するコンタクトビア構造は、メモリレベル絶縁層１７０を貫通し、上部電極１５８の凸状の上面に接触している。
また、誘電体キャップ層１０８の下面からメモリレベル絶縁層の上面に垂直に延びるメモリレベルの上方に、図示しない追加の金属配線構造を形成してもよい。追加の金属配線構造は、追加の誘電体層（図示せず）内に埋め込まれていてもよい。メモリレベル金属配線構造（６６４、６６６）及び追加金属配線構造は、メモリセル（１５８、１５０）の上部電極１５８とＣＭＯＳ回路７００の各電気ノードとを電気的に接続するために用いられてもよい。
本発明者らが作成した構成例のサンプルの試験データは、誘電性金属酸化物層を形成する酸化工程を省略した参考サンプルのデータと比較して、メモリセル（１５８、１５０）内の電気的短絡に起因するビットエラーレートの低下が１０～１００倍程度であった。このように、誘電性金属酸化物層１５４を形成することにより、ピラー構造１５０の電気的短絡を抑制する効果が得られる。
なお、図６Ａ～図６Ｄの処理工程の一部を省略して、上述した本発明の実施形態から種々の実施形態を導き出すことができる。また、各メモリセル（１５８、１５０）の構成要素間の電気的短絡を除去する効果や、各メモリセル（１５８、１５０）の電気的特性を向上させる効果の総合的な影響度を変えて、図６Ｂ～６Ｄの各処理工程の処理順序を変更してもよい。
図１２Ａ～１２Ｅは、本発明の第２パターン形成方法例におけるメモリセル（１５８、１５０）の縦断面図である。また、第２パターン形成工程例では、傾斜イオンビームボンバードメント工程の前に、ハードマスクトリムイオンビームエッチング工程を行ってもよい。
図１２Ａを参照すると、図６Ａの加工工程に対応する集束イオンビームエッチング工程後のメモリセル（１５８、１５０）が示されている。
図１２Ｂを参照して、本発明の一態様によれば、ハードマスクトリムイオンビームエッチング工程が実施されてもよい。ハードマスクトリムイオンビームのエッチング処理は、図６Ｄのハードマスクトリムイオンビームのエッチング処理と同様の処理パラメータを用いることができる。上部電極１５８は、テーパ状の側壁と凸状の上面とを有していてもよい。一般に、凸状頂面は、テーパ状側壁との間の環状の境界が良好に規定されるような角度でテーパ状側壁に隣接している。ここでは、上部電極１５８のテーパー状の側壁をテーパー状電極側壁と呼ぶ。ここで、ピラー構造１５０のテーパー状の側壁（すなわち、テーパー状のピラー側壁）の平均テーパー角度を第１平均テーパー角度と呼ぶ。ここで、上部電極１５８のテーパー状の側壁（すなわち、テーパー状の電極側壁）の平均テーパー角度を第２平均テーパー角度と呼ぶ。第１平均テーパー角度は、ハードマスクトリムイオンビームのエッチング処理中に実質的に変化しない。しかし、第２平均テーパー角度は、ハードマスクトリムイオンビームのエッチング処理中に０．５度以上増加している。典型的には、第２平均テーパー角度Ｂｉｓは、ハードマスクトリムイオンビームエッチング工程前の第１平均テーパー角度Ａと同じである。また、ハードマスクトリムイオンビームエッチング工程における第２平均テーパー角度の増加量は、０．５度以上２０度以下であることが好ましく、３度以上１５度以下であることがより好ましい。例えば、ハードマスクトリムイオンビームエッチング処理後の第１平均テーパー角度が８度以上３２度以下であり、ハードマスクトリムイオンビームエッチング処理後の第２平均テーパー角度が２度以上１２度以下であってもよい。
各メモリセル（１５８、１５０）内において、磁気トンネル接合構造（１４３、１４６、１４８）上の上部電極１５８は、ハードマスクトリムイオンビームエッチング工程後に、ピラー構造１５０に隣接し、垂直方向（ピラー構造１５０との界面に垂直な方向）に対して第１平均テーパー角度αを有するテーパ状の電極側壁を有する。また、ピラー構造１５０は、ピラー構造１５０の上面からピラー構造１５０の下面まで延びるテーパー状のピラー側壁を有し、テーパー状のピラー側壁は、垂直方向に対する第２平均テーパー角度が第１平均テーパー角度よりも小さくてもよい。テーパ状のピラー側壁の上端縁は、上部電極１５８のテーパ状の電極側壁の下端縁と一致していてもよい。第２平均テーパー角度を大きくすることは、後のプラズマ酸化工程において、ピラー構造１５０の側壁への酸素原料ガスの供給を増加させ、後のプラズマ酸化工程の有効性を高める効果がある。
図１２Ｃを参照して、本開示の一態様によれば、斜めイオンビーム照射処理が行われてもよい。図１２Ｃの傾斜イオンビーム照射工程は、図６Ｂの傾斜イオンビーム照射工程と同じプロセスパラメータの組を有していてもよい。
図１２Ｄを参照して、本開示の一態様によれば、リセス低減イオンビームエッチング工程が実施されてもよい。図１２Ｄのリセス低減イオンビームエッチング工程は、図６Ｄのリセス低減イオンビームエッチング工程と同じプロセスパラメータの組を有していてもよい。
図１２Ｅを参照して、ピラー構造１５０内の残存金属膜１５１、上部電極１５８の表面部分及び金属材料の表面部分を誘電性金属酸化物層１５４に変換する酸化工程が行われる。図１２Ｅの酸化工程は、図６Ｅ及び図７の酸化工程と同様の処理パラメータを設定することができる。
続いて、図８～図１１に示す工程を行うことにより、図１１に示す構成例を得ることができる。
図１３Ａは、本発明の一実施形態に係る図５、図６Ａ及び図１２Ａの加工工程の集束イオンビームエッチング工程後のピラー構造の概略縦断面図である。図１３Ｂは、図６Ｂ又は図１２Ｃの傾斜イオンビーム照射処理を行って残留副生成物層の主部分を除去した後のピラー構造の概略縦断面図である。傾斜イオンビーム照射処理は、残留副生成物層１５３の支配的な部分を除去する効果がある。この例では、残存副生成物層１５３の厚さが３．３ｎｍから１．０ｎｍ未満に減少した。
図１４Ａは、本発明の一実施形態に係る図５、図６Ａ及び図１２Ａの加工工程の集束イオンビームエッチング工程後のピラー構造の概略縦断面図である。図１４Ｂは、図６Ｃ又は図１２Ｄのリセス低減イオンビームエッチング工程後のピラー構造の概略縦断面図である。リセス低減イオンビームエッチング法は、トンネルバリア層１４６の環状の側方リセス１４７の深さを浅くする効果がある。この例では、トンネルバリア層１４６の環状の側方凹部１４７は、リセス低減イオンビームエッチング処理前の初期深さＤ ０が約３．０ｎｍ、初期幅Ｗ０が約２．３ｎｍであった。トンネルバリア層１４６の環状の側方凹部１４７は、リセス低減イオンビームエッチング処理後の後処理深さＤ１が約２．３ｎｍ、後処理幅Ｗ１が約２．０ｎｍであった。これにより、リセス低減イオンビームエッチング工程後の環状の側方リセス１４７の体積が減少した。環状の側方凹部１４７の体積を小さくすることにより、トンネルバリア層１４６内の異常周辺効果を低減し、メモリセル（１５８、１５０）における磁気トンネル接合構造（１４３、１４６、１４８）の電気的特性を向上させることができる。
図１５は、本発明の磁気トンネル接合デバイスの製造工程の第１手順を示す第１フローチャートである。第１順序では、図６Ｂ～６Ｄ又は図１２Ｂ～１２Ｄの任意の処理ステップを省略している。ステップ１５１０及び図１～図３を参照して、基板９上に、下部電極材料層１２６Ｌ、磁気トンネル接合材料層（１４３、１４６Ｌ、１４８Ｌ）及び上部電極材料層１５８Ｌからなる積層体を形成してもよい。上部電極材料層１５８Ｌは、非磁性金属元素を含む金属材料からなる。ステップ１５２０及び図４を参照して、上部電極材料層１５８Ｌは、上部電極１５８を含むハードマスク構造（例えば、上部電極１５８の２次元配列）にパターニングされてもよい。ステップ１５３０及び図５、図６Ａ及び図１２Ａを参照して、磁気トンネル接合材料層（１４３、１４６Ｌ、１４８Ｌ）及び下部電極材料層１２６Ｌを、集束イオンビームエッチング法を用いて、ピラー構造１５０からなるパターン構造（例えば、ピラー構造１５０の２次元配列）にパターニングする。ピラー構造１５０は、下部電極１２６と、磁気トンネル接合構造（１４３、１４６、１４８）と、を備える。上部電極１５８の表面部分は、集束イオンビームエッチングの際にエッチングされる。ピラー構造１５０の側壁には、非磁性金属元素を含む残留金属膜１５１が存在する。ステップ１５４０及び図６Ｅ、図７、図１２Ｅを参照して、磁気トンネル接合構造（１４３、１４６、１４８）及び上部電極１５８内の残存金属膜１５１及び金属材料の表面部分を酸化する酸化工程を行うことにより、誘電性金属酸化物層１５４を形成してもよい。
図１５は、本発明の磁気トンネル接合デバイスを製造するための第２処理手順を示す第２フローチャートである。第２順序は、図６Ｂ～図６Ｄ又は図１２Ｂ～図１２Ｄの任意の処理工程を含む。このように、ステップ１５３０とステップ１５４０との間に、ステップ１６１０、１６２０、１６３０を追加することで、第１配列から第２配列を導出することができる。もちろん、３つの任意のステップのうちの１つのみを追加してもよいし、２つのみを追加してもよい。また、任意の処理ステップの順序は、任意の処理ステップの間で逆であってもよいことは言うまでもない。ステップ１６１０及び図６Ｂ及び図１２Ｃを参照して、図１４に示す第１一連の処理工程に、ハードマスクトリムイオンビームエッチング工程を追加してもよい。ステップ１６２０及び図６Ｃ及び図１２Ｄを参照して、図１４に示す第１一連の処理ステップに傾斜イオンビーム照射処理を追加してもよい。ステップ１６３０及び図６Ｄ及び図１２Ｂを参照して、図１４に示す第１一連の処理工程に、リセス低減イオンビームエッチング工程を追加してもよい。
本発明に係る磁気トンネル接合デバイスは、下部電極１２６と、第１強磁性材料を含む参照磁化層１４３、トンネルバリア層１４６、及び第２強磁性材料を含む自由磁化層１４８を含む磁気トンネル接合構造（１４３、１４６、１４８）とを下から上に向けて有するピラー構造１５０と、磁気トンネル接合構造（１４３、１４６、１４８）上に設けられ、非磁性金属元素を含む金属材料からなる上部電極１５８と、ピラー構造１５０の側壁から上部電極１５８の側壁まで延在する誘電性金属酸化物層１５４とを備え、誘電性金属酸化物層１５４のピラー構造１５０の側壁に接する下部は、第１強磁性材料の金属酸化物、第２強磁性材料の金属酸化物、及び非磁性金属元素の金属酸化物を含む複合誘電体金属酸化物材料からなる。
一実施形態において、誘電性金属酸化物層１５４の下部における非磁性金属元素の金属酸化物の平均モル分率は、０．００１－０．５である。一実施形態において、上部電極１５８に接する誘電性金属酸化物層１５４の上部は、非磁性金属元素の金属酸化物を平均モル分率で０．９－１．０の範囲で含む。一実施形態において、誘電性金属酸化物層１５４の下部は、垂直方向に沿って組成変調を有し、誘電性金属酸化物層１５４の下部における非磁性金属元素の金属酸化物のモル分率のピークは、トンネルバリア層１４６の上面を含む水平面と、トンネルバリア層１４６の下面を含む水平面との間にある。
一実施形態において、磁気トンネル接合デバイスは、上部電極１５８の凸部上面に接し、誘電体酸化金属層１５４の開口部を上下方向に貫通するコンタクトビア構造（第１メモリレベル金属配線構造６６４の一部であってもよいし、単体のメタルビア構造であってもよい）を備えている。
一実施形態において、上記磁気トンネル接合デバイスは、上記ピラー構造１５０の下側に位置し、上記ピラー構造１５０の底面の環状部に接し、上記ピラー構造１５０の平面部から上方に突出するメサ部を有する接続ビアレベル誘電体層１１０と、上記メサ部内に埋め込まれ、上記ピラー構造１５０の底面の中央部に接する接続ビア構造（１２２、１２４）とを備えている。一実施形態において、誘電性金属酸化物層１５４の底部は、接続ビアレベル誘電体層１１０のメサ部のテーパー状の側壁の上部にわたって延在しており、誘電性金属酸化物層１５４の底部は、非磁性金属元素の金属酸化物を平均モル分率で０．２－１．０の範囲で含む。
一実施形態において、トンネルバリア層１４６は、側壁の一部が内側に凹んで環状の側方凹部１４７が設けられた縦断面視においてバーズビーク形状を有し、誘電性金属酸化物層１５４は、その外側の側壁の縦断面形状が、トンネルバリア層１４６に接する誘電性金属酸化物層１５４の内側の側壁の縦断面形状よりも、トンネルバリア層１４６上での側方のうねりが小さくなるように、環状の側方凹部１４７を少なくとも部分的に充填している。
一実施形態において、磁気トンネル接合デバイスは、ピラー構造１５０を側方から囲む誘電体スペーサ１６２と、誘電体スペーサ１６２を側方から囲むと共に、誘電性金属酸化物層１５４及び誘電体スペーサ１６２によってピラー構造から側方に離間されたメモリレベル誘電体層１７０とを備えている。
本発明の他の観点によれば、下部電極１２６と、第１強磁性材料を含む参照磁化層１４３と、トンネルバリア層１４６と、第２強磁性材料を含む自由磁化層１４８とを含む磁気トンネル接合構造（１４３、１４６、１４８）とを下から上に有するピラー構造１５０と、磁気トンネル接合構造（１４３、１４６、１４８）上に設けられ、ピラー構造１５０との界面に垂直な垂直方向に対して第１平均テーパー角度を有するテーパ状の電極側壁を有する上部電極１５８と、を備え、ピラー構造１５０は、ピラー構造１５０の上面からピラー構造１５０の下面まで延びるテーパーピラー側壁を有し、テーパーピラー側壁は、垂直方向に対して第１平均テーパー角度よりも小さい第２平均テーパー角度を有する磁気トンネル接合デバイスが提供される。一実施形態において、上記第１平均テーパー角度は、８度以上３２度以下であり、上記第２平均テーパー角度は、２度以上１２度以下である。
一実施形態において、上部電極１５８は、非磁性金属元素を含む金属材料からなり、誘電性金属酸化物層１５４は、テーパ状の電極側壁及びテーパ状のピラー側壁に跨っており、テーパ状のピラー側壁に接する誘電性金属酸化物層１５４の下部は、第１強磁性材料の金属酸化物、第２強磁性材料の金属酸化物及び非磁性金属元素の金属酸化物を含む複合誘電体金属酸化物材料からなる。
本実施形態の磁気トンネル接合デバイスは、上部電極１５８を側方から取り囲むメモリレベル絶縁層１７０と、メモリレベル絶縁層１７０を貫通して上部電極１５８の凸部上面に接するコンタクトビア構造（第１メモリレベル金属配線構造６６４内にビア部を有していてもよいし、単体のメタルビア構造であってもよい）と、ピラー構造１５０の下に、接続ビアレベル誘電体層１１０の平面部から上方に突出してピラー構造１５０の底面の環状部に接するメサ部を有する接続ビアレベル誘電体層１１０と、メサ部内に埋め込まれてピラー構造１５０の底面の中央部に接する接続ビア構造（１２２、１２４）と、を備え、メサ部は、テーパ状のピラー側壁に隣接するテーパ状の側壁を有する。
以上、いくつかの実施形態の概要について説明したが、当業者であれば、本開示の態様をより好適に理解することができる。当業者であれば、本明細書に記載された実施形態と同様の目的を達成するために、他の工程や構造を設計、変更すること、及び／又は同一の効果を達成することは容易であることを理解されるべきである。当業者であれば、これらと均等な構成については、本発明の趣旨及び範囲から逸脱することなく、本発明の趣旨及び範囲から逸脱することなく、種々の変更、置換及び変更を加えることが可能であることを認識すべきである。

Claims (20)

  1. 磁気トンネル接合デバイスであって、
    下から上に、下部電極と、第１強磁性材料含有の参照磁化層、トンネルバリア層、及び第２強磁性材料含有の自由磁化層を含む磁気トンネル接合構造と、を有するピラー構造と、
    前記磁気トンネル接合構造上に形成され、非磁性金属元素を含む金属材料からなる上部電極と、
    前記ピラー構造の側壁から前記上部電極の側壁まで延びる誘電性金属酸化物層であって、前記ピラー構造の側壁に接する前記誘電性金属酸化物層の下部は、前記第１強磁性材料の金属酸化物と、前記第２強磁性材料の金属酸化物と、前記非磁性金属元素の金属酸化物とを含む複合誘電体金属酸化物材料からなる誘電性金属酸化物層と、
    を含む磁気トンネル接合デバイス。
  2. 前記誘電性金属酸化物層の下部における前記非磁性金属元素の金属酸化物の平均モル分率は、０．００１～０．５である、
    請求項１に記載の磁気トンネル接合デバイス。
  3. 前記上部電極に接する前記誘電性金属酸化物層の上部は、前記非磁性金属元素の金属酸化物を平均モル分率で０．９～１．０の範囲で含む、
    請求項２に記載の磁気トンネル接合デバイス。
  4. 前記誘電性金属酸化物層の下部は、垂直方向に沿って組成変調を有し、
    誘電性金属酸化物層の下部における非磁性金属元素の金属酸化物のモル分率のピークは、トンネルバリア層の上面を含む水平面と、トンネルバリア層の下面を含む水平面との間にある、
    請求項２に記載の磁気トンネル接合デバイス。
  5. 前記上部電極の凸状の上面に接し、前記誘電性金属酸化物層の開口部を上下に貫通するコンタクトビア構造をさらに有する、
    請求項１に記載の磁気トンネル接合デバイス。
  6. 前記ピラー構造の下側に位置する接続ビアレベル誘電体層であって、接続ビアレベル誘電体層の平面部から上方に突出し、前記ピラー構造の底面の環状部に接するメサ部を有する、接続ビアレベル誘電体層と、
    前記メサ部内に埋め込まれ、前記ピラー構造の底面の中央部に接する接続ビア構造と、
    をさらに含む請求項１に記載の磁気トンネル接合デバイス。
  7. 前記誘電性金属酸化物層の底部は、前記接続ビア層の前記メサ部のテーパー状の側壁の上部にわたって延びており、
    前記誘電性金属酸化物層の底部は、非磁性金属元素の金属酸化物を平均モル分率で０．２～１．０の範囲で含む、
    請求項６に記載の磁気トンネル接合デバイス。
  8. 前記トンネルバリア層は、前記トンネルバリア層の側壁の一部が内側に向かって側方に凹んだ環状の側方凹部を有する縦断面視において、バーズビーク形状を有し、
    前記誘電性金属酸化物層は、前記誘電性金属酸化物層の外側の側壁の縦断面形状が、前記誘電性金属酸化物層の前記トンネルバリア層に接する内側の側壁の縦断面形状よりも、前記トンネルバリア層上での横方向のうねりが小さくなるように、前記環状の側方凹部を少なくとも部分的に充填している、
    請求項１に記載の磁気トンネル接合デバイス。
  9. 前記ピラー構造を側方から囲む誘電体スペーサと、
    前記誘電体スペーサを側方から囲んでおり、前記誘電性金属酸化物層と前記誘電体スペーサとによって前記ピラー構造から側方に離間しているメモリレベル誘電体層と、
    をさらに含む請求項１に記載の磁気トンネル接合デバイス。
  10. 磁気トンネル接合デバイスであって、
    下から上に、下部電極と、第１強磁性材料含有の参照磁化層と、トンネルバリア層、及び第２強磁性材料含有の自由磁化層を含む磁気トンネル接合構造と、を有するピラー構造と、
    前記磁気トンネル接合構造を覆い、前記ピラー構造に隣接し、前記ピラー構造との界面に垂直な垂直方向に対して第１平均テーパー角度を有するテーパ状の電極側壁を有する上部電極と、
    を備え、
    前記ピラー構造は、前記ピラー構造の上面から前記ピラー構造の下面まで延びるテーパー状のピラー側壁を有し、
    前記テーパ状のピラー側壁は、垂直方向に対する第２平均テーパ角度が第１平均テーパ角度よりも小さい、
    磁気トンネル接合デバイス。
  11. 前記第１平均テーパー角度は、８度以上３２度以下であり、
    前記第２平均テーパー角度は、２度以上１２度以下である、
    請求項１０に記載の磁気トンネル接合デバイス。
  12. 前記上部電極は、非磁性金属元素を含む金属材料からなり、
    前記テーパ状の電極側壁及び前記テーパ状のピラー側壁上に誘電性金属酸化物層が延在しており、
    前記誘電性金属酸化物層の前記テーパ状のピラー側壁に接する下部は、前記第１強磁性材料の金属酸化物と、前記第２強磁性材料の金属酸化物と、前記非磁性金属元素の金属酸化物とを含む複合誘電体金属酸化物材料からなる、
    請求項１０に記載の磁気トンネル接合デバイス。
  13. 前記上部電極を側方から囲むメモリレベル絶縁層と、
    前記メモリレベル絶縁層を貫通し、前記上部電極の凸状上面に接するコンタクトビア構造と、
    前記ピラー構造の下側に位置する接続ビアレベル誘電体層であって、前記接続ビア層の平面部から上方に突出し、前記ピラー構造の底面の環状部に接するメサ部を有する、接続ビアレベル誘電体層と、
    前記メサ部内に埋め込まれ、前記ピラー構造の底面の中央部に接する接続ビア構造と、
    を有し、
    前記メサ部は、前記テーパ状のピラー側壁に隣接するテーパ状側壁を有する、
    請求項１０に記載の磁気トンネル接合デバイス。
  14. 磁気トンネル接合デバイスを形成する方法であって、
    基板上に、下部電極材料層と、磁気トンネル接合材料層と、非磁性金属元素含有の金属材料を有する上部電極材料層とを含む積層体を形成する工程と、
    前記上部電極材料層を、上部電極を含むハードマスク構造にパターニングする工程と、
    前記磁気トンネル接合材料層及び前記下部電極材料層を、下部電極及び磁気トンネル接合構造を有するピラー構造を有するパターン構造に、集束イオンビームエッチング法を用いてパターニングし、前記ピラー構造は、下部電極及び磁気トンネル接合構造を有し、集束イオンビームエッチング工程で前記上部電極の表面部分がエッチングされ、前記ピラー構造の側壁に前記非磁性金属元素を含む金属残膜が存在する工程と、
    前記磁気トンネル接合構造内に残存金属膜及び金属材料の表面部分を酸化する酸化工程を行うことにより、誘電性金属酸化物層を形成する工程と、
    を含む方法。
  15. 前記磁気トンネル接合構造は、第１強磁性材料含有の参照磁化層と、トンネルバリア層と、第２強磁性材料含有の自由磁化層とを含み、
    前記ピラー構造上に形成された誘電性金属酸化物層の下部は、第１強磁性材料の金属酸化物と、第２強磁性材料の金属酸化物と、非磁性金属元素の金属酸化物とを含む複合誘電体金属酸化物材料からなる、
    請求項１４に記載の方法。
  16. 前記酸化工程は、前記上部電極の表面部を前記誘電性金属酸化物層の上部に変換する処理であり、
    前記誘電性金属酸化物層の上部は、非磁性金属元素の金属酸化物を平均モル分率で０．９～１．０の範囲で含む、
    請求項１４に記載の方法。
  17. 前記集束イオンビームエッチング工程は、前記集束イオンビームエッチング工程のイオンビーム種の化合物を含み、前記残留金属膜と交絡又は位置する残留副生成物層を形成し、
    前記方法は、前記ピラー構造と上部電極との界面に垂直な垂直方向に対して３０度よりも大きい角度でイオンを衝突させる傾斜イオンビーム照射処理を行うことにより、残留副生成物層の主な部分を除去することを含む、
    請求項１４に記載の方法。
  18. 前記トンネルバリア層は、前記トンネルバリア層の側壁の一部が内側に向かって側方に凹んだ環状の側方凹部を有する縦断面視において、バーズビーク形状に形成されており、
    前記方法は、集束イオンビームエッチング工程におけるイオンエネルギーよりも低いエネルギーを有するイオンをピラー構造に照射するリセス低減イオンビームエッチングを行い、トンネルバリア層の材料よりも高いエッチングレートで磁気トンネル接合構造内の金属材料を除去する、
    請求項１４に記載の方法。
  19. 請求項１４に記載の半導体装置の製造方法において、
    前記集束イオンビームエッチング工程は、イオンビームの進行方向に第１角度広がりを有し、
    前記方法は、第２角度広がりを有するイオンビームを前記ピラー構造に照射するハードマスクトリムイオンビームエッチング工程を含み、ここで、前記上部電極をエッチングして、垂直方向に対するテーパー角度が大きい側壁を形成することを特徴とする半導体装置の製造方法、
    請求項１４に記載の方法。
  20. 前記酸化工程は、前記ハードマスクトリムイオンビームエッチング工程の後に行われ、
    前記酸化工程は、メタノールを酸素源ガスとするプラズマ酸化工程である、
    請求項１９に記載の方法。

JP2021117650A 2020-07-17 2021-07-16 磁気トンネル接合のイオンビームエッチングの後処理方法及びそれにより形成された構造 Pending JP2022019678A (ja)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202063053025P 2020-07-17 2020-07-17
US63/053,025 2020-07-17
US17/323,181 2021-05-18
US17/323,181 US20220020917A1 (en) 2020-07-17 2021-05-18 Post-treatment processes for ion beam etching of magnetic tunnel junction and structures formed by the same

Publications (1)

Publication Number Publication Date
JP2022019678A true JP2022019678A (ja) 2022-01-27

Family

ID=76958783

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2021117650A Pending JP2022019678A (ja) 2020-07-17 2021-07-16 磁気トンネル接合のイオンビームエッチングの後処理方法及びそれにより形成された構造

Country Status (7)

Country Link
US (1) US20220020917A1 (ja)
EP (1) EP3940726A1 (ja)
JP (1) JP2022019678A (ja)
KR (1) KR102553611B1 (ja)
CN (1) CN113594353A (ja)
DE (1) DE102021113058A1 (ja)
TW (1) TWI784615B (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220020917A1 (en) * 2020-07-17 2022-01-20 Taiwan Semiconductor Manufacturing Company Limited Post-treatment processes for ion beam etching of magnetic tunnel junction and structures formed by the same
US20230238318A1 (en) 2022-01-27 2023-07-27 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming bottom electrode via for memory device

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7936027B2 (en) * 2008-01-07 2011-05-03 Magic Technologies, Inc. Method of MRAM fabrication with zero electrical shorting
US8981502B2 (en) * 2010-03-29 2015-03-17 Qualcomm Incorporated Fabricating a magnetic tunnel junction storage element
JP2016018964A (ja) * 2014-07-10 2016-02-01 株式会社東芝 磁気抵抗効果素子
US20160072055A1 (en) * 2014-09-08 2016-03-10 Satoshi Seto Manufacturing method of semiconductor memory device
US10008662B2 (en) * 2015-03-12 2018-06-26 Taiwan Semiconductor Manufacturing Co., Ltd. Perpendicular magnetic tunneling junction (MTJ) for improved magnetoresistive random-access memory (MRAM) process
US9818935B2 (en) * 2015-06-25 2017-11-14 Taiwan Semiconductor Manufacturing Co., Ltd. Techniques for MRAM MTJ top electrode connection
US9478495B1 (en) * 2015-10-26 2016-10-25 Sandisk Technologies Llc Three dimensional memory device containing aluminum source contact via structure and method of making thereof
US9978934B2 (en) * 2015-10-30 2018-05-22 Veeco Instruments Inc. Ion beam etching of STT-RAM structures
US9502640B1 (en) * 2015-11-03 2016-11-22 International Business Machines Corporation Structure and method to reduce shorting in STT-MRAM device
US20170263860A1 (en) * 2016-03-11 2017-09-14 Kabushiki Kaisha Toshiba Method of manufacturing magnetoresistive memory device
US10096649B2 (en) * 2016-08-04 2018-10-09 Qualcomm Incorporated Reducing or avoiding metal deposition from etching magnetic tunnel junction (MTJ) devices, including magnetic random access memory (MRAM) devices
US10283700B2 (en) * 2017-06-20 2019-05-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor memory structure with magnetic tunnel junction (MTJ) cell
US10658571B2 (en) * 2017-11-17 2020-05-19 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and method for manufacturing the same
JP2019160920A (ja) * 2018-03-09 2019-09-19 東芝メモリ株式会社 半導体記憶装置およびその製造方法
US10475496B1 (en) * 2018-05-04 2019-11-12 International Business Machines Corporation Reduced shorts in magnetic tunnel junctions
US10964887B2 (en) * 2018-05-22 2021-03-30 Taiwan Semiconductor Manufacturing Company, Ltd. Highly physical ion resistive spacer to define chemical damage free sub 60nm MRAM devices
US10522751B2 (en) * 2018-05-22 2019-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. MTJ CD variation by HM trimming
US10522740B2 (en) * 2018-05-29 2019-12-31 Taiwan Semiconductor Manufacturing Co., Ltd. Techniques for MRAM MTJ top electrode to metal layer interface including spacer
US11189659B2 (en) * 2018-08-29 2021-11-30 Taiwan Semiconductor Manufacturing Company, Ltd. Techniques for MRAM MTJ top electrode to via interface
JP2020047732A (ja) * 2018-09-18 2020-03-26 キオクシア株式会社 磁気記憶装置
US11031543B2 (en) * 2018-10-23 2021-06-08 Taiwan Semiconductor Manufacturing Co., Ltd. Via landing enhancement for memory device
US11043251B2 (en) * 2018-11-30 2021-06-22 Taiwan Semiconductor Manufacturing Company, Ltd. Magnetic tunnel junction device and method of forming same
US10770652B2 (en) * 2019-01-03 2020-09-08 International Business Machines Corporation Magnetic tunnel junction (MTJ) bilayer hard mask to prevent redeposition
US10937945B2 (en) * 2019-01-22 2021-03-02 International Business Machines Corporation Structured pedestal for MTJ containing devices
US10707413B1 (en) * 2019-03-28 2020-07-07 International Business Machines Corporation Formation of embedded magnetic random-access memory devices
US10833258B1 (en) * 2019-05-02 2020-11-10 International Business Machines Corporation MRAM device formation with in-situ encapsulation
US10985312B2 (en) * 2019-06-13 2021-04-20 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of fabricating magneto-resistive random-access memory (MRAM) devices with self-aligned top electrode via and structures formed thereby
US20220020917A1 (en) * 2020-07-17 2022-01-20 Taiwan Semiconductor Manufacturing Company Limited Post-treatment processes for ion beam etching of magnetic tunnel junction and structures formed by the same
US11672180B2 (en) * 2020-08-11 2023-06-06 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices and methods of manufacturing
US20230165169A1 (en) * 2021-11-24 2023-05-25 International Business Machines Corporation Applying inert ion beam etching for improving a profile and repairing sidewall damage for phase change memory devices
US20230189660A1 (en) * 2021-12-09 2023-06-15 International Business Machines Corporation Mram bottom electrode contact with taper profile

Also Published As

Publication number Publication date
DE102021113058A1 (de) 2022-01-20
KR102553611B1 (ko) 2023-07-07
US20220020917A1 (en) 2022-01-20
EP3940726A1 (en) 2022-01-19
TWI784615B (zh) 2022-11-21
CN113594353A (zh) 2021-11-02
KR20220010437A (ko) 2022-01-25
TW202205281A (zh) 2022-02-01

Similar Documents

Publication Publication Date Title
TWI725437B (zh) 針對磁阻式隨機存取記憶體磁性穿隧接面中頂部電極與金屬層之間包含間隔件的介面的技術
KR101769196B1 (ko) 공정 데미지 최소화를 위한 자가 정렬된 자기저항 랜덤 액세스 메모리（ｍｒａｍ）구조물
KR102140048B1 (ko) 자기 메모리 소자를 위한 자기 터널 접합 구조물 형성 방법
US9105572B2 (en) Magnetic memory and manufacturing method thereof
US11152426B2 (en) Memory device using an etch stop dielectric layer and methods for forming the same
US11665911B2 (en) Method of forming memory cell
US11329216B2 (en) Magnetic tunnel junction devices
US9203015B2 (en) Magnetic storage device
KR102324593B1 (ko) Mtj 패터닝을 위한 신규 하드 마스크
JP2022019678A (ja) 磁気トンネル接合のイオンビームエッチングの後処理方法及びそれにより形成された構造
TWI787768B (zh) 積體電路及形成記憶胞的方法
US20120068279A1 (en) Domain wall assisted spin torque transfer magnetresistive random access memory structure
US11024670B1 (en) Forming an MRAM device over a transistor
TWI807394B (zh) 半導體裝置以及其製造方法
US11075334B2 (en) Spin-orbit-torque magneto-resistive random access memory with stepped bottom electrode
US11289539B2 (en) Self-aligned dielectric spacer for magnetic tunnel junction patterning and methods for forming the same
US11925032B2 (en) Memory device with flat-top bottom electrodes and methods for forming the same
US11844285B2 (en) Magnetic tunnel junction memory cell with a buffer-layer and methods for forming the same
US20230061143A1 (en) Method and structure for improved memory integrity at array boundaries