KR102324593B1 - Mtj 패터닝을 위한 신규 하드 마스크 - Google Patents

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KR102324593B1 KR1020190100216A KR20190100216A KR102324593B1 KR 102324593 B1 KR102324593 B1 KR 102324593B1 KR 1020190100216 A KR1020190100216 A KR 1020190100216A KR 20190100216 A KR20190100216 A KR 20190100216A KR 102324593 B1 KR102324593 B1 KR 102324593B1
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

일부 실시예들에서, 본 개시 내용은 집적 칩을 형성하는 방법에 관한 것이다. 이 방법은 하부 전극 층 위에 자기 터널 접합(MTJ) 층들을 형성하고, MTJ 층들 위에 희생 유전체 층을 형성함으로써 수행될 수 있다. 희생 유전체 층은 캐비티를 규정하도록 패터닝되고, 상기 캐비티 내에 상부 전극 재료가 형성된다. 희생 유전체 층이 제거되고 그리고 희생 유전체 층이 제거된 후에, MTJ 층들이 MTJ 스택을 규정하기 위해 상부 전극 재료에 따라 패터닝된다.

Description

MTJ 패터닝을 위한 신규 하드 마스크{NOVEL HARD MASK FOR MTJ PATTERNING}
관련 출원에 대한 참조
본 출원은 2018년 10월 25일에 출원된 미국 가출원 번호 제62/750,331호의 이익을 주장하며, 그 내용은 이들 전체가 본원에 참조로 통합된다.
많은 현대의 전자 디바이스는 데이터를 저장하도록 구성된 전자 메모리를 포함한다. 전자 메모리는 휘발성 메모리 또는 비휘발성 메모리일 수 있다. 휘발성 메모리는 전원이 공급되는 동안 데이터를 저장하는 반면에, 비휘발성 메모리는 전원이 제거될 때 데이터를 저장할 수 있다. 자기저항 랜덤 액세스 메모리(MRAM) 디바이스는 MRAM 디바이스가 다른 일반적으로 사용되는 비휘발성 메모리에 비해 더 빠른 속도를 제공하고 더 긴 수명을 가지므로 차세대 비휘발성 전자 메모리의 유망한 후보인 비휘발성 메모리의 유형이다. DRAM(Dynamic Random-Access Memory) 및 SRAM(Static Random-Access Memory)과 같은 현재의 휘발성 메모리와 비교하여, MRAM은 일반적으로 유사한 성능과 밀도를 갖지만, 전력 소비는 낮다.
본 개시물의 양태들은 다음의 상세한 설명으로부터 첨부 도면들과 함께 읽을 때 가장 잘 이해된다. 업계에서의 표준 관행에 따라, 다양한 특징부들이 축척대로 그려지지 않았음에 주의한다. 실제로, 다양한 특징부들의 치수들은 논의의 명료성을 위해 임의로 증가되거나 또는 감소될 수도 있다.
도 1은 상부 전극과 하부 전극 사이의 자기 터널 접합(magnetic tunnel junction; MTJ) 스택을 포함하는 자기저항 랜덤 액세스 메모리(MRAM) 디바이스를 갖는 집적 칩의 일부 실시예의 횡단면도를 도시한다.
도 2는 접착제 층에 의해 부분적으로 둘러싸인 하부 전극과 상부 전극 사이에 MTJ 스택을 포함하는 MRAM 디바이스를 갖는 집적 칩의 일부 추가 실시예의 횡단면도를 도시한다.
도 3a-3b는 측벽 스페이서들에 의해 둘러싸인 상부 전극과 하부 전극 사이에 MTJ 스택을 포함하는 MRAM 디바이스를 갖는 집적 칩의 일부 추가 실시예를 도시한다.
도 4a-4b는 측벽 스페이서들에 의해 둘러싸인 상부 전극과 하부 전극 사이에 MTJ 스택을 포함하는 MRAM 디바이스를 갖는 집적 칩의 일부 추가 실시예를 도시한다.
도 5는 측벽 스페이서들에 의해 둘러싸인 상부 전극과 하부 전극 사이에 MTJ 스택을 포함하는 MRAM 디바이스를 갖는 집적 칩의 일부 추가 실시예를 도시한다.
도 6은 MTJ 스택을 포함하는 매립된(embedded) MRAM 디바이스를 갖는 집적 칩의 횡단면도를 도시한다.
도 7 내지 도 19는 상부 전극과 하부 전극 사이에 MTJ 스택을 포함하는 MRAM 디바이스를 갖는 집적 칩을 형성하는 방법의 일부 실시예의 횡단면도를 도시한다.
도 20은 상부 전극과 하부 전극 사이에 MTJ 스택을 포함하는 MRAM 디바이스를 갖는 집적 칩을 형성하는 방법의 일부 실시예의 흐름도를 도시한다.
다음의 개시 내용은 제공된 발명의 주제의 상이한 특징들을 구현하기 위한 많은 상이한 실시예들, 또는 예들을 제공한다. 본 개시 내용을 단순화하는 컴포넌트들 및 배열체들의 특정 예들이 아래에서 설명된다. 이것들은, 물론, 단지 예들일 뿐이고 제한하는 것으로 의도되지 않는다. 예를 들어, 뒤따르는 설명에서 제2 특징부 위로의 또는 제2 특징부 상의 제1 특징부의 형성은 제1 및 제2 특징부들이 직접 접촉으로 형성되는 실시형태들을 포함할 수도 있고 추가적인 특징부들이 제1 및 제2 특징부들 사이에 형성될 수도 있는 실시예들을 또한 포함할 수도 있어서, 제1 및 제2 특징부들은 직접 접촉되지 않을 수도 있다. 또한, 본 개시 내용은 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수도 있다. 이 반복은 단순화 및 명료화 목적을 위한 것이고 그것 자체가 논의되는 다양한 실시형태들 및/또는 구성들 사이의 관계에 영향을 주지 않는다.
게다가, "밑(beneath)", "아래(below)", "하부(lower)", "위(above)", "상부(upper)" 등과 같은 공간적으로 상대적인 용어들은 도면들에서 예시된 바와 같은 하나의 엘리먼트 또는 특징부의 다른 엘리먼트(들) 또는 특징부(들)에 대한 관계를 설명하기 위한 설명 편의를 위해 본 명세서에서 사용될 수도 있다. 공간적으로 상대적인 용어들은 도면들에서 묘사된 방위 외에도 사용 또는 동작 시의 디바이스의 상이한 방위들을 포함하도록 의도된다. 장치는 달리 배향될(90 도 회전될 또는 다른 방위들에 있을) 수도 있고 본 명세서에서 사용되는 공간적으로 상대적인 디스크립터들이 그에 따라 해석될 수도 있다.
자기저항 랜덤 액세스 메모리(MRAM) 디바이스는 상부 전극과 하부 전극 사이에 배열된 자기 터널 접합(MTJ) 스택을 포함한다. MTJ 스택은 2 개의 자기 층들 사이에 배열된 얇은 절연 층을 포함한다. 많은 MTJ는 자기 방향을 사용하여 데이터를 판독, 기록, 저장하는 MRAM 디바이스를 구성한다. 기술이 더 작고 더 효율적으로 개발됨에 따라, 더 작은 치수를 수용하기 위해 제조 방법을 조정해야 하는 경우가 종종 있다.
일반적으로, MRAM 디바이스는 하부 전극 층 위에 MTJ 층들을 퇴적하고 MTJ 층들 위에 상부 전극 층을 퇴적함으로써 형성될 수 있다. 그 후, 하드 마스크 구조물이 상부 전극 층 위에 퇴적된다. 상부 전극 층은 하드 마스크 구조물에 따라 제1 에칭을 거친다. 이어서, 하드 마스크 구조물의 나머지 부분 및 상부 전극 층은, MTJ 스택을 형성하도록 MTJ 층들의 제2 에칭을 위한 마스크로서 사용된다.
종종, 제1 에칭은 상이한 측방 에칭 레이트로 상부 전극 층의 상이한 부분을 에칭하여, 특히 상부 전극이 하나 이상의 재료 층으로 제조될 때, 결과적인 상부 전극이 변형되게 할 수 있다. 예를 들어, 측방 에칭 레이트가 더 높은 상부 전극 층은, 측방 에칭 레이트가 더 낮은 다른 상부 전극 층보다 제1 에칭 후에 폭이 작을 것이다. 따라서, 하나 이상의 재료 층을 갖는 상부 전극은 제1 에칭 후에 매끄러운 측벽을 갖지 않을 것이다. 제1 에칭이 상부 전극의 불균일한 폭을 초래할 때, 임계적인 제2 에칭의 제어는 MTJ 스택의 불균일한 폭을 초래한다. MTJ 스택의 폭이 균일하지 않으면 MTJ의 자기 특성 제어에 문제가 발생하여, 데이터를 판독, 기록, 및 저장하는 MRAM의 신뢰성에 영향을 준다.
본 개시 내용에서, 신뢰할 수 있는 MRAM 디바이스를 생성하기 위해 MTJ 스택을 제조하는 새로운 방법이 제시된다. 새로운 제조 방법은 상부 전극 에칭을 제거하여, 상부 전극 구조물의 임계 치수 및 그에 따른 MTJ 스택에 대한 제어가 개선된다.
도 1은 MRAM 셀을 포함하는 집적 칩(100)의 일부 실시예들의 횡단면도를 도시한다.
집적 칩(100)은 기판(102) 위에 배열된 MRAM 셀(101)을 포함한다. MRAM 셀(101)은 MTJ 스택(116)을 포함하고, 상기 MTJ 스택(116)은 유전체 구조물(106) 내에 매립된 하나 이상의 하부 상호접속 층(109)에 의해 기판(102)으로부터 분리된다. 유전체 구조물(106)은 하나 이상의 적층된 층간 유전체(ILD) 층을 포함할 수 있다. 하나 이상의 하부 상호접속 층(109)은, 많은 실시예에서, 하부 전극(114)을 제1 액세스 트랜지스터(104)에 연결하도록 구성된 상호접속 비아(108) 및 상호접속 와이어(110)를 포함한다. MRAM 셀(101)은 MTJ 스택(116)에 의해 서로 분리되는 상부 전극(122) 및 하부 전극(114)을 포함한다.
일부 실시예들에서, 유전체 구조물(106)은 하나 이상의 하부 상호접속 층(109)을 둘러싸는 하부 유전체 구조물(106a)과, MRAM 셀(101)을 둘러싸는 상부 유전체 구조물(106b) 사이에 배열된 에칭 정지 구조물(112)을 포함한다. 이러한 실시예들에서, 하부 전극(114)은 하나 이상의 하부 상호접속 층(109)에 전기적으로 연결되도록, 에칭 정지 구조물(112)을 통해 돌출된다. 상부 상호접속 구조물(126)은 상부 전극(122)에 결합(couple)된다. 일부 실시예들에서, 캡핑(capping) 층(118)은 MTJ 스택(116) 위에 그리고 상부 전극(122) 아래에 배열되어 구조적 속성들을 강제하여, 이에 따라 MTJ 스택(116)의 자기 속성들을 보호할 수 있다. 캡핑 층(118)은 MTJ 스택(116)의 외부 측벽들에 정렬된 외부 측벽들을 갖는다.
많은 실시예들에서, 상부 전극(122)은 상부 전극(122)의 측벽들에 결합된 둥근(rounded) 상부 코너들을 갖는다. 상부 전극(122)의 측벽들은 각도 A에서 상부 전극(122)의 하부 표면과 만난다. MTJ 스택(116)은 각도 A 이하인 각도 B에서, MTJ 스택(116)의 하부 표면과 만나는 매끄러운 측벽을 갖는다. 예를 들어, 각도 A는 대략 80°내지 대략 90°의 범위에 있을 수 있다. 각도 B는 대략 70°내지 대략 90°의 범위에 있을 수 있다.
상부 전극(122)이 아래에 있는 MTJ 스택(116)의 패터닝 동안에 발생하는 단일 에칭을 겪기 때문에 각도 A는 각도 B보다 크다. 상부 전극(122)을 단일 에칭[상부 전극(122)의 패터닝 동안의 제1 에칭 그리고 MTJ 스택(116)의 패터닝 동안의 제2 에칭과는 다름]에 적용함으로써, 상부 전극(122)의 임계 치수는 더 정확하게 제어될 수 있다. 상구 전극(122)의 임계 치수는 예를 들어 대략 15 나노미터 내지 대략 150 나노미터의 범위에 있을 수 있다. 상부 전극(122)의 임계 치수를 보다 정확하게 제어함으로써, MTJ 스택(116)의 임계 치수를 보다 정확하게 제어하여, 데이터를 판독 및 기록하는데 우수한 신뢰성을 갖는 MRAM 디바이스를 얻을 수 있다.
도 2는 MRAM 셀을 포함하는 집적 칩(200)의 횡단면도의 추가 실시예를 도시한다.
집적 칩(200)은 기판(102) 위에 배열된 MRAM 셀(101)을 포함한다. MRAM 셀(101)은 MTJ 스택(116)에 의해 서로 분리되는 상부 전극(122) 및 하부 전극(114)을 포함한다. MTJ 스택(116)은 얇은 터널링 장벽 층(116b)에 의해 상위 강자성 전극(116a)으로부터 분리된 하위 강자성 전극(116c)을 포함한다. 하위 강자성 전극(116c)은 하부 전극(114)에 결합된다. 일부 실시예들에서, 하부 전극(114)의 폭은 하위 강자성 전극(116c)의 폭보다 크다. 상위 강자성 전극(116a)은 상부 전극(122)에 전기적으로 결합된다. 전자 터널링은 얇은 터널링 장벽 층(116b)을 통해 상위 강자성 전극(116a)과 하위 강자성 전극(116c) 사이에서 발생한다. 하위 및 상위 강자성 전극(116c, 116a)의 자기 방향의 관계는, MRAM 셀이 데이터를 판독, 기록 또는 저장할 것인지를 결정한다. 하위 강자성 전극(116c), 얇은 터널링 배리어 층(116b), 상위 강자성 전극(116a), 및 캡핑 층(118)의 외부 측벽들은 정렬되고 함께 연속적이고 매끄러운 표면을 갖는다.
일부 실시예들에서, 캡핑 층(118)은 MTJ 스택(116) 위에 그리고 상부 전극(122) 아래에 배열될 수 있다. 캡핑 층(118)은 대략 0.5 나노미터 내지 대략 15 나노미터 범위의 두께를 가질 수 있다. 캡핑 층(118)은 예를 들어 탄탈륨, 티타늄, 탄탈륨 질화물, 티타늄 질화물 또는 이들의 조합으로 제조될 수 있고, 상부 전극(122)은 하나 이상의 도전성 재료, 예를 들어 탄탈륨, 티타늄, 탄탈륨 질화물, 티타늄 질화물, 텅스텐, 루테늄 또는 이들의 층 조합으로 제조될 수 있다. 캡핑 층(118)은 대략 0.5 나노미터 내지 대략 15 나노미터 범위의 두께를 가질 수 있다.
종종, 캡핑 층(118)과 상부 전극(122)의 계면에서 접착력이 불량한 경우가 있다. 따라서, 일부 실시예들에서, 상부 전극(122)과 캡핑 층(118) 사이의 접착력을 향상시키기 위해 상부 전극(122)과 캡핑 층(118) 사이에 접착제 층(120)이 존재한다. 일부 실시들예에서, 접착제 층(120)은 확산 장벽 층을 포함하거나 확산 장벽 층일 수 있다. 일부 실시예들에서, 접착제 층(120)은 캡핑 층(118)과 직접 접촉하는 하부 표면 및 상부 전극(122)과 직접 접촉하는 상부 표면을 가질 수 있다. 캡핑 층(118)은 상위 강자성 전극(116a)의 상부 표면의 폭과 대략 동일한 폭을 갖는 하부 표면을 갖는다. 접착제 층(120)은 예를 들어 탄탈륨, 티타늄, 탄탈륨 질화물, 티타늄 질화물 또는 이들의 조합을 포함할 수 있다.
일부 실시예들에서, 접착제 층(120)은 연속적이고 상부 전극(122)의 측벽 및 상부 전극(122)의 하부 표면을 따라 존재한다. 이러한 실시예들에서, 상부 전극(122)은 상부 전극(122)의 하부 표면으로부터 측정된 제1 최대 높이(h1)를 갖는다. 제1 최대 높이(h1)는 대략 10 나노미터 내지 대략 100 나노미터의 범위에 있도록 측정될 수 있다. 접착제 층(120)은 상부 전극(122)의 하부 표면으로부터 측정된 제2 최대 높이(h2)를 갖는 내부 측벽을 갖는다. 제2 최대 높이(h2)는 패터닝 단계들 동안의 에칭 레이트들의 차이로 인해, 대략 2 나노미터 내지 대략 6 나노미터의 범위만큼 제1 최대 높이(h1)보다 작게 측정된다. 접착제 층(120)은 상부 전극(122)의 하부 표면으로부터 측정된 제3 최대 높이(h3)를 갖는 외부 측벽을 갖는다. 제3 최대 높이(h3)는 에칭 효과로 인해 대략 1 나노미터 내지 약 5 나노미터의 범위만큼 제2 최대 높이(h2)보다 작게 측정된다. 일부 실시예들에서, 접착제 층(120)의 내부 측벽은 둥근 코너에 의해 접착제 층의 외부 측벽에 연결된다.
도 3a는 MRAM 셀을 포함하는 집적 칩(300)의 횡단면도의 추가 실시예를 도시한다.
도 3a는 측벽 스페이서(124)들 이외에 도 2의 집적 칩(200)과 동일한 특징을 포함한다. 측벽 스페이서(124)는 유전체 재료로 제조된다. 일부 실시예들에서, 측벽 스페이서(124)들의 외부 측벽들은 하부 전극(114)의 외부 측벽들과 정렬된다. 상부 상호접속 구조물(126)은 측벽 스페이서(124)를 통해 돌출되어 상부 상호접속 구조물(126)이 상부 전극(122)에 결합된다.
도 3b의 평면도(302)에 도시된 바와 같이, 측벽 스페이서(124)들은 상부 전극(122)이 유전체 구조물(106)로부터 분리되도록 상부 전극(122)을 둘러싼다. 일부 실시예들에서, 접착제 층(120)(예를 들어, 확산 장벽 층)은 측벽 스페이서(124)로부터 상부 전극(122)을 분리한다. 일부 실시예들에서, 상부 전극(122) 및 측벽 스페이서(124)는 동심원과 유사한 평면도를 갖는다. 다른 실시예에서, 상부 전극(122) 및 측벽 스페이서(124)들의 평면도는, 예를 들어 타원형, 사변형, 또는 다각형과 유사한 평면도를 가질 수 있다.
도 4a는 MRAM 셀을 포함하는 집적 칩(400)의 횡단면도의 추가 실시예를 도시한다.
도 4a는 도 3a에 도시된 측벽 스페이서(124)와 다른 형상을 갖는 측벽 스페이서(124)를 포함한다. 도 4에서, 측벽 스페이서(124)는, 측벽 스페이서(124)가 측벽 스페이서(124)의 하부 표면으로부터 측벽 스페이서(124)의 상부 표면으로 두께가 감소하는 측벽들을 갖도록 만곡된 외부 측벽들을 갖는다. 일부 실시예들에서, 측벽 스페이서(124)는 도 4에 도시된 바와 같이, 상부 전극(122)의 상부 표면을 덮지 않는다.
도 4b는 집적 칩(400)의 도 4a의 박스(402)에 의해 개략적으로 도시된 확대도를 나타낸다. 일부 실시예들에서, 도 4b에 의해 도시된 바와 같이, 캡핑 층(118)은 평면이 아닌 상부 표면을 갖는다. 예를 들어, 일부 실시예들에서, 캡핑 층(118)은 캡핑 층(118)의 중앙으로부터 캡핑 층(118)의 외부 측벽으로 증가하는 두께(t)를 가지므로, 캡핑 층(118)은 오목한 상부 표면을 제공한다. 이러한 실시예들에서, 접착제 층(120) 및/또는 상부 전극(122)의 하부 표면은 또한 평면이 아니다.
도 5는 MRAM 셀을 포함하는 집적 칩(500)의 횡단면도의 추가 실시예를 도시한다.
도 5는 도 3a에 도시된 집적 칩(300)과 유사한 특징을 갖는 집적 칩(500)을 포함한다. 일부 실시예들에서, 하부 전극(114)은 MTJ 스택(116)의 외부 측벽들과 정렬되는 외부 측벽을 갖는다. 또한, 다른 실시예들에서, 측벽 스페이서(124)들은 도 5에 도시된 바와 같이 하부 전극(114)의 외부 측벽들을 덮는다. 일부 실시예들에서, 측벽 스페이서(124)들은 도 5에 도시된 바와 같이 실질적으로 평탄한 측벽을 갖는다. 다른 실시예들에서, 측벽 스페이서(124)들은 도 4a의 측벽 스페이서(124)들과 유사하게, 연속적이고 만곡된 외부 측벽을 갖는다.
도 6은 MRAM 장치를 갖는 집적 칩(600)의 일부 추가 실시 예의 단면도를 도시한다.
집적 칩(600)은 매립된(embedded) 메모리 영역(602) 및 로직 영역(604)을 포함하는 기판(102)을 포함한다. 격리 구조물(606)은 매립된 메모리 영역(602)을 로직 영역(604)으로부터 분리한다. 격리 구조물(606)은 유전체 재료를 포함하고, 예를 들어 얕은 격리 트렌치(STI)일 수 있다. 유전체 구조물(106)은 기판(102) 위에 배열되고 상호접속 비아(108), 상호접속 와이어(110)를 포함한다. 로직 영역(604)은 기판(102) 내에 배열되고 상호접속 비아(610) 및 상호접속 와이어(612)에 결합된 트랜지스터 디바이스(609)를 포함한다.
매립된 메모리 영역(602)은, 기판(102) 내에 배열된 제1 액세스 트랜지스터(104) 및 제2 액세스 트랜지스터(608)를 포함한다. 일부 실시예들에서, 제1 액세스 트랜지스터(104)는 제1 게이트 산화물 층(104d) 위에 그리고 제1 드레인 영역(104b)과 공통 소스 영역(104a) 사이에 배열된 제1 게이트 전극(104c)을 갖는다. 이와 유사하게, 제2 액세스 트랜지스터(608)는, 제2 게이트 산화물 층(608c) 위에 그리고 제2 드레인 영역(608a)과 공통 소스 영역(104a) 사이에 배열된 제2 게이트 전극(608b)을 갖는다. 공통 소스 영역(104a)은 소스 라인(SL)에 결합되고, 제1 게이트 전극(104c) 및 제2 게이트 전극(608b)은 워드 라인(WL1-WL2)에 결합된다.
상호접속 비아(108) 및 상호접속 와이어(110)는 제1 드레인 영역(104b)을 MTJ 스택(116)에 결합한다. 이와 유사하게, 제2 드레인 영역(608a)은 제2 MTJ 스택(616)에 결합된다. MTJ 스택(116) 및 제2 MTJ 스택(616)은 상부 상호접속 구조물(126, 626)에 의해 비트 라인(BL1-BL2)에 결합된다.
집적 칩(600)은 워드 라인(WL1-WL2), 소스 라인(SL), 비트 라인(BL1-BL2), 및 MTJ 스택(116, 616)을 BEOL(back-end-of-the-line) 스택 내의 특정 레벨에 위치하는 것으로 도시하지만, 이들 엘리먼트의 위치는 도시된 위치로 제한되지 않음을 이해할 것이다. 오히려, 엘리먼트들은 BEOL 스택 내에서 다른 위치에 있을 수 있다. 예를 들어, 일부 대안적인 실시예들에서, MTJ 스택(116) 및 제2 MTJ 스택(616)은 제2 금속 상호접속 와이어와 제3 금속 상호접속 와이어 사이에 위치될 수 있다.
도 7 내지 도 19는 매립된 MRAM 셀을 갖는 집적 칩을 형성하는 방법의 일부 실시예의 횡단면도(700-1900)를 도시한다. 비록 도 7 내지 도 19는 방법과 관련하여 설명되지만, 도 7 내지 도 19에 개시된 구조물이 이러한 방법으로 제한되지 않으며, 그 대신에 방법과 독립적인 구조물로서 독립적일 수 있다.
도 7의 횡단면도(700)에 도시된 바와 같이, 기판(102)이 제공된다. 다양한 실시예에서, 기판(102)은, 반도체 웨이퍼 또는 웨이퍼 상의 하나 이상의 다이뿐만 아니라 상부에 형성된 및/또는 이와 관련하여 달리 형성된 임의의 다른 유형의 반도체 및/또는 에피택셜 층과 같은, 임의의 유형의 반도체 바디(예를 들어, 실리콘/CMOS 벌크, SiGe, SOI 등)를 포함할 수 있다.
기판(102) 위에 제1 액세스 트랜지스터(104)가 형성된다. 일부 실시예들에서, 제1 액세스 트랜지스터(104)는, 기판(102) 위에 제1 게이트 산화물 층(104d)을 형성하고 게이트 산화물 위에 제1 게이트 전극(104c)의 층을 형성함으로써 형성될 수 있다. 제1 게이트 산화물 층(104d) 및 제1 게이트 전극(104c)의 층은, 증착 프로세스(예를 들어, CVD, PE-CVD, PVD, 또는 ALD)에 의해 형성될 수 있다. 일부 실시예들에서, 제1 게이트 전극(104c)은 도핑된 폴리실리콘을 포함할 수 있다. 일부 실시예들에서, 제1 게이트 전극(104c)은 후속적으로 알루미늄, 코발트, 루테늄 등과 같은 금속 게이트 재료로 대체되는 희생 게이트 재료를 포함할 수 있다.
제1 게이트 산화물 층(104d) 및 제1 게이트 전극(104c)은, 제1 게이트 산화물 층(104d) 및 상기 제1 게이트 산화물 층(104d) 위의 제1 게이트 전극(104c)을 갖는 게이트 구조물을 규정하도록 패터닝된다. 일부 실시예들에서, 제1 게이트 산화물 층(104d) 및 제1 게이트 전극(104c)의 층은, 게이트 재료 위에 형성된 마스킹 층(도시되지 않음)에 따라 선택적으로 패터닝될 수 있다. 일부 실시예들에서, 마스킹 층은 스핀 코팅 프로세스에 의해 형성된 감광성 재료(예를 들어, 포토레지스트)를 포함할 수 있다. 이러한 실시예들에서, 감광성 재료의 층은 포토마스크에 따라 전자기 방사선에 선택적으로 노출된다. 전자기 방사선은 감광성 재료 내에서 노출된 영역들의 용해도를 변경하여 가용성 영역들을 규정한다. 감광성 재료는 이어서 가용성 영역들을 제거함으로써 감광성 재료 내에 개구부들을 규정하도록 현상된다. 다른 실시예들에서, 마스킹 층은 마스크 층(예를 들어, 실리콘 질화물 층, 실리콘 카바이드 층 등)을 포함할 수 있다. 그 후, 많은 실시예들에서, 제1 게이트 전극(104c)을 마스크로서 사용하여 이온 주입에 의해, 제1 소스 영역(104a) 및 제1 드레인 영역(104b)이 형성된다.
하나 이상의 하부 상호접속 층(109)은, 기판(102) 위에 배열된 하부 유전체 구조물(106a) 내에 형성되고 제1 액세스 트랜지스터(104)에 결합된다. 일부 실시예들에서, 하나 이상의 하부 상호접속 층(109) 중 하나 이상은, 대머신(mamascene) 프로세스(예를 들어, 단일 대머신 프로세스 또는 이중 대머신 프로세스)를 사용하여 형성될 수 있다. 대머신 프로세스는, 기판(102) 위에 ILD 층을 형성하고, ILD 층을 에칭하여 비아 홀 및/또는 금속 트렌치를 형성하고, 비아 홀 및/또는 금속 트렌치를 도전성 재료로 충전함으로써 수행된다. 일부 실시예들에서, ILD 층은 물리적 기상 증착 기술(예를 들어, PVD, CVD, PE-CVD, ALD 등)에 의해 증착될 수 있고, 도전성 재료는 증착 프로세스 및/또는 도금 프로세스(예를 들어, 전기 도금, 무전해 도금 등)를 사용하여 형성될 수 있다. 다양한 실시 예들에서, 하나 이상의 하부 상호접속 층(109)은 텅스텐, 구리, 또는 알루미늄 구리 등을 포함할 수 있다.
에칭 정지 층(112’)은 상호 접속 와이어(110) 및 하부 유전체 구조물(106a) 위에 형성된다. 일부 실시예들에서, 에칭 정지 층(112’)은 물리적 기상 증착 기술[예를 들어, PVD, CVD, PE-CVD, ALD 등]에 의해 증착될 수 있다. 일부 실시예들에서, 에칭 정지 층(112’)은 질화물(예를 들어, 질화규소), 탄화물(예를 들어, 탄화 규소) 등을 포함할 수 있다.
도 8의 단면도(800)에 도시된 바와 같이, 에칭 정지 층(112’)은 상호접속 와이어(110)의 일부를 노출시켜 에칭 정지 구조물(112)을 형성하도록 패터닝된다. 많은 실시예들에서, 에칭 정지 층(112’)은 에칭 정지 층(112’) 위에 마스크를 사용하여 포토리소그래피를 통해 패터닝된다.
도 9의 횡단면도(900)에 도시된 바와 같이, 하부 전극 층(114’)은 에칭 정지 구조물(112) 및 상호접속 와이어(110) 위에 퇴적된다. 하부 전극 층(114’)은 도전성 재료, 예를 들어 Ta, Ti, W 또는 Ru이다. 일부 실시예들에서, 하부 전극 층(114’)의 상부 표면이 실질적으로 평탄하도록 여분의(excess) 금속을 제거하기 위해 평탄화 프로세스(예를 들어, 화학적 기계적 평탄화 프로세스)가 수행될 수 있다. 하부 강자성 전극 층(116c’)은 하부 전극 층(114’) 위에 퇴적된다. 하부 강자성 전극 층(116c’) 위에 얇은 터널링 장벽 층(116b’)이 퇴적되고, 얇은 터널링 장벽 층(116b’) 위에 상부 강자성 전극 층(116a’)이 퇴적된다. 상부 강자성 전극 층(116a’), 얇은 터널링 장벽 층(116b’), 및 하부 강자성 전극 층(116c’)은 MTJ 스택 층(116’)을 구성한다. 일부 실시예들에서, 캡핑 막(118’)은 MTJ 스택 층(116’)의 상부에 퇴적된다. 캡핑 막(118’)은 예를 들어 탄탈륨, 티타늄, 탄탈륨 질화물, 티타늄 질화물 또는 이들의 조합을 포함할 수 있다. 일부 실시예들에서, 캡핑 막(118’)은 증착 기술[예를 들어, 물리 기상 증착(PVD), 화학 기상 증착(CVD), PE-CVD, 원자 층 증착(ALD), 스퍼터링 등]에 의해 대략 0.5 나노미터 내지 대략 5 나노미터 범위의 두께로 형성될 수 있다. MTJ 스택 층(116’) 및/또는 캡핑 막(118') 위에 희생 유전체 층(902’) (예를 들어, 산화물, 저유전율 유전체, 또는 초저 유전율 유전체)이 퇴적된다.
도 10의 횡단면도(1000)에 도시된 바와 같이, 희생 유전체 층(902’)은 패터닝된 희생 유전체(902)를 통해 연장되는 개구부(1002)를 규정하는 측벽들을 갖는 패터닝된 희생 유전체(902)를 규정하도록 선택적으로 패터닝된다. 개구부(1002)는 캡핑 막(118’)을 노출시킨다. 많은 실시예들에서, 희생 유전체 층(902’)은 포토리소그래피에 의해 패터닝되어 개구부(1002)를 형성한다. 일부 실시예들에서, 패터닝된 희생 유전체(902)에서의 개구부(1002)의 폭(w)은 대략 15 나노미터 내지 대략 150 나노미터의 범위에 있다. 많은 실시예들에서, 개구부(1002)는 캡핑 막(118’)의 노출된 상부 표면에 대하여 둔각(A)으로 배열된 측벽들을 갖는다.
도 11a의 횡단면도(1100)에 도시된 바와 같이, 일부 실시예들에서, 접착제 재료(120’’)(예를 들어, 확산 장벽 재료)는 패터닝된 희생 유전체(902) 위에 그리고 패터닝된 희생 유전체(902)의 개구부(1002) 내에 퇴적된다. 일부 실시예들에서, 접착제 재료(120’’)는, 증착 기술[예를 들어, 물리적 기상 증착(PVD), 화학적 기상 증착(CVD), PE-CVD, 원자층 증착(ALD), 스퍼터링 등]에 의해 대략 1 나노미터 내지 대략 15 나노미터 범위의 두께로 형성될 수 있으며, 탄탈륨, 티타늄, 탄탈륨 질화물, 티타늄 질화물 또는 이들의 조합을 포함할 수 있다.
도 11a에 도시된 일부 실시예들에서, 복수의 상부 전극 재료가 접착제 재료(120’’) 위에 퇴적된다. 예를 들어, 제1 상부 전극 재료(122a’’)가 개구부(1002) 내에 퇴적될 수 있고, 제2 상부 전극 재료(122b’’)가 제1 상부 전극 재료(122a’’) 위의 개구부(1002) 내에 퇴적될 수 있다. 제1 상부 전극 재료(122a’’)는 제2 상부 전극 재료(122b’’)와 상이한 재료이다. 제1 상부 전극 재료(122a’’) 및 제2 상부 전극 재료(122b’’)는 예를 들어 탄탈륨, 티타늄, 탄탈륨 질화물, 티타늄 질화물, 텅스텐 또는 루테늄과 같은 도전성 재료이다. 일부 실시예들에서, 제2 상부 전극 재료(122b’’)는 향후 단계들에서 패터닝을 위한 마스크로서 사용된다. 이에 따라, 일부 실시예들에서, 제1 상부 전극 재료(122a’’)는 제2 상부 전극 재료(122b’’)보다 높은 에칭 레이트를 갖는다.
도 11b의 횡단면도 (1102)에 도시된 일부 대안적인 실시예들에서, 제1 상부 전극 재료(122a’’)는 패터닝된 희생 유전체(902) 위에 그리고 개구부(1002) 내에 퇴적되어 개구부(1002)를 완전히 채운다. 제2 상부 전극 재료(122b’’)는 도 11a에서와 같이 다른 미래의 패터닝 단계들을 갖는 일부 실시예들에서는 필요하지 않다.
도 12의 횡단면도(1200)에 도시된 바와 같이, 평탄화 프로세스는 라인(1202)을 따라 수행된다. 평탄화 프로세스는, 평탄한 접착제 층(120’)(예를 들어, 평탄한 확산 장벽 층), 평탄한 제1 상부 전극(122a’) 및 평탄한 제2 상부 전극(122b’)을 형성하기 위하여, 패터닝된 희생 유전체(902)의 최상면 위에 있는 접착제 재료(120’’), 제1 상부 전극 재료(122a’’), 및 제2 상부 전극 재료(122b’’)의 여분을 제거한다. 일부 실시예들에서, 평탄화 프로세스는 화학적 기계적 평탄화(CMP) 프로세스를 포함할 수 있고, 여기서 CMP 프로세스는 패터닝된 희생 유전체(902)의 상부 표면이 노출될 때까지 수행된다.
도 13의 횡단면도(1300)에 도시된 바와 같이, 패터닝된 희생 유전체(902)는, 평탄한 접착제 층(120’), 평탄한 제1 상부 전극(122a’), 및 평탄한 제2 상부 전극(122b)이 MTJ 스택 층(116’) 위에 배열되도록 제거된다. 패터닝된 희생 유전체(902)는 에칭제를 사용하여 제거될 수 있다.
도 14의 횡단면도(1400)에 도시된 바와 같이, 제1 에칭 프로세스는, MTJ 스택(116) 위에 캡핑 층(118)을 형성하기 위하여 MTJ 스택 층(116’) 및 캡핑 막(118')을 패터닝하도록 하나 이상의 에칭 제(1402)를 사용할 수 있다. 하나 이상의 에칭제(1402)는 건식 에칭제 또는 습식 에칭제를 포함할 수 있다. 평탄한 제2 상부 전극(122b)은 이 실시예에서 하나 이상의 에칭제(1402)에 대한 하드 마스크로서 작용하도록 사용된다. 평탄한 제2 상부 전극(122b)의 상부는, 하나 이상의 에칭제(1402)에 의해 제거될 수 있어서, 제1 에칭 프로세스 후에, 평탄한 제2 상부 전극(122b)은 제1 에칭 프로세스 이전보다 얇아진다.
MTJ 스택(116)은 도 14에 도시된 바와 같이 각도 B에서 하부 표면과 만나는 측벽들을 가지므로, 각도 B는 각도 A와 같거나 작다. 제1 에칭 프로세스 동안에, 평탄한 제2 상부 전극(122b)에 의해 덮이지 않은 평탄한 제1 상부 전극(122a’)의 일부는 제거될 수 있지만, 평탄한 제1 상부 전극 (122a')의 상당 부분은 남아있다. 평탄한 접착제 층(120’)의 상위 부분은 또한 제1 에칭 프로세스 동안에 제거될 수 있다. 접착제 층(120) 및 평탄한 상부 전극(122a’)은, 제1 에칭 프로세스의 결과로서 상부 측벽들을 경사지게 할 수 있어서, 접착제 층(120)은, 평탄한 제1 상부 전극(122a’)의 하부 표면으로부터 접착제 층(120)의 내부 측벽까지 측정된 제2 최대 높이(h2) 그리고 평탄한 제1 상부 전극(122a’)의 하부 표면으로부터 접착제 층(120)의 외부 측벽까지 측정된 제3 최대 높이(h3)를 갖는다. 제3 최대 높이(h3)는, 하나 이상의 에칭제(1402)로부터의 영향으로 인해 대략 1 나노미터 내지 대략 5 나노미터의 범위만큼 제2 최대 높이(h2)보다 작게 측정된다. 도 14에 도시된 바와 같이, 제1 에칭 공정 후에, 평탄한 제1 상부 전극(122a’)의 하부로부터 평탄한 제2 상부 전극(122b)의 상부까지 제4 최대 높이(h4)가 측정된다. 일부 실시예들(도시되지 않음)에서, 추가적인 에칭 프로세스는, 추가 에칭을 위한 하드 마스크로서 평탄한 제2 상부 전극(122b)을 다시 사용하여, 제1 에칭 프로세스 이후에 하부 전극 층(114’)을 패터닝하도록 사용될 수 있다.
도 15의 횡단면도(1500)에 도시된 바와 같이, 측벽 스페이서 층(124’)은 단면도(1400)에서의 실시예 위에 컨포멀하게 퇴적된다. 일부 실시예들에서, 측벽 스페이서 층(124’)은 증착 기술[예를 들어, PVD, CVD, PE-CVD, ALD, 스퍼터링 등]에 의해 증착될 수 있다. 측벽 스페이서 층(124’)은 질화물(예를 들어, 질화규소), 산화물(예를 들어, 산화 규소), 탄화물(예를 들어, 탄화 규소) 등과 같은 유전체 재료를 포함할 수 있다.
도 16의 횡단면도(1600)에 도시된 바와 같이, 제2 에칭 프로세스는, 측벽 스페이서(124)를 형성하기 위하여 측벽 스페이서 층(124’)을 에칭하도록 하나 이상의 에칭제(1602)(예를 들어, 건식 에칭제)를 사용할 수 있다. 측벽 스페이서(124)는 일반적으로 수직 에칭 효과로 인하여 만곡된 외부 측벽을 갖는다. 제2 에칭 프로세스는 하부 전극 층(114’) 위 및 평탄한 제2 상부 전극(122b) 위의 측벽 스페이서 층(124’)의 부분을 제거한다. 제2 에칭 프로세스 후, 평탄한 제1 상부 전극(122a’)은 평탄한 제1 상부 전극(122a’)의 하부 표면으로부터 평탄한 제1 상부 전극(122a’)의 상부 표면까지 측정된 제5 최대 높이(h5)를 갖는다.
도 17의 횡단면도(1700)에 도시된 바와 같이, 제3 에칭 프로세스는, 하부 전극(114)을 형성하기 위하여 하부 전극층(114’)을 패터닝하도록 하나 이상의 에칭제(1702)(예를 들어, 건식 에칭제)를 사용할 수 있다. 평탄한 제2 상부 전극(122b)은 측벽 스페이서(124)뿐만 아니라 하드 마스크로서 작용할 수 있다. 측벽 스페이서(124)들은 제3 에칭 프로세스로부터의 에칭 효과로 인해 높이가 감소될 수 있다. 예를 들어, 횡단면도(1700)에서, 측벽 스페이서(124)는, 제3 에칭 프로세스가 사용된 후, 접착제 층(120)의 상부 표면 아래에 있는 상부 표면을 갖는다. 제3 에칭 프로세스 동안에, 일부 실시예에서, 평탄한 제2 상부 전극(122b)이 제거되고, 평탄한 제1 상부 전극(122a’)의 일부가 제거되어 제1 상부 전극 (122a)이 생성된다. 제3 에칭 프로세스 후에, 제6 최대 높이(h6)는 제1 상부 전극(122a)의 하부 표면으로부터 제1 상부 전극(122a)의 상부 표면까지 측정된다. 단면도(1700)에서의 제6 최대 높이(h6)는, 제3 에칭 프로세스의 효과로 인해 횡단면도(1600)에서의 제5 최대 높 (h5)보다 작다. 제6 최대 높이(h6)는 대략 10 나노미터 내지 대략 100 나노미터의 범위에 있도록 측정될 수 있다.
하부 전극(114)은 도 17의 단면도(1700)에 의해 도시된 방법으로 패터닝되지만, 하부 전극 (114)은, MTJ 스택 (116)의 패터닝 후에 또는 심지어 상기 MTJ 스택 층(116’)의 퇴적 이전에도 에칭 프로세스를 사용하여 추가 에칭과 같은 방법의 다른 단계 동안에 패터닝될 수 있음을 이해할 것이다.
도 18의 횡단면도 (1800)에 도시된 바와 같이, 상부 유전체 구조물(106b)은 에칭 정지 구조물(112) 위에 퇴적된다. 상부 유전체 구조물(106b)은 제1 상부 전극(122a)의 상부 표면을 덮는다.
도 19의 단면도(1900)에 도시된 바와 같이, 상부 유전체 구조물(106b)은 제1 상부 전극(122a) 위의 개구부를 규정하도록 패터닝된다. 상부 상호접속 구조물(126)은 후속하여 개구부 내에서 그리고 제1 상부 전극(122a) 위에 형성된다. 제1 상부 전극(122a)은 상부 상호접속 구조물(126)에 전기적으로 결합된다.
도 20은 MRAM 디바이스를 갖는 집적 칩을 형성하는 방법(2000)의 일부 실시예들의 흐름도를 도시한다.
방법(2000)이 이하에서 일련의 동작 또는 이벤트로서 예시되고 설명되지만, 그러한 동작 또는 이벤트의 예시된 순서는 제한적인 의미로 해석되지 않아야 한다는 것이 이해될 것이다. 예를 들어, 일부 동작은, 상이한 순서로 및/또는 본 명세서에 도시 및/또는 설명된 것 이외의 다른 동작 또는 이벤트와 동시에 발생할 수 있다. 또한, 본 명세서의 설명의 하나 이상의 양태 또는 실시예를 구현하기 위해 도시된 모든 동작이 필요한 것은 아니다. 또한, 본 명세서에 도시된 하나 이상의 동작은 하나 이상의 개별 동작 및/또는 단계에서 수행될 수 있다.
동작 2002에서, 제1 액세스 트랜지스터가 기판 내에 형성된다. 도 7은 동작 2002에 대응하는 일부 실시예들의 횡단면도(700)를 도시한다.
동작 2004에서, 하나 이상의 상호접속 층이 기판 위에 형성된 하부 유전체 구조물 내에 형성된다. 도 7은 동작 2004에 대응하는 일부 실시예의 횡단면도(700)를 도시한다.
동작 2006에서, 에칭 정지 층이 하나 이상의 상호접속 층 위에 형성된다. 도 7은 동작 2006에 대응하는 일부 실시예들의 횡단면도(700)를 도시한다.
동작 2008에서, 에칭 정지 층은 상호접속 와이어를 노출시키도록 선택적으로 패터닝된다. 도 8은 동작 2008에 대응하는 일부 실시예들의 횡단면도(800)를 도시한다.
동작 2010에서, 하부 전극 층이 상호접속 와이어 및 에칭 정지 층 위에 형성된다.
동작 2012에서, MTJ 층들이 하부 전극 층 위에 형성된다.
동작 2014에서, 캡핑 막이 MTJ 층들 위에 형성된다.
동작 2016에서, 희생 유전체 층이 캡핑 막 위에 퇴적된다. 도 9는 동작들 2010-2016에 대응하는 일부 실시예들의 횡단면도(900)를 도시한다.
동작 2018에서, 희생 유전체 층은 캡핑 막을 노출시키는 개구부를 형성하도록 패터닝된다. 접착제 재료 및 하나 이상의 상부 전극 재료가 개구부 내에 퇴적된다. 도 10, 도 11a, 및 도 11b는 동작 2018에 대응하는 일부 실시예의 횡단면도(1000, 1100 및 1102)를 도시한다.
동작 2020에서, 하나 이상의 상부 전극 재료 및 접착제 층이, 패터닝된 희생 유전체 층의 상부에 대하여 평탄화된다. 도 12는 동작 2020에 대응하는 일부 실시예들의 횡단면도(1200)를 도시한다.
동작 2022에서, 패터닝된 희생 유전체가 제거된다. 도 13은 동작 2022에 대응하는 일부 실시예들의 횡단면도(1300)를 도시한다.
동작 2024에서, 캡핑 막 및 MTJ 층들은, MTJ 스택 위에 캡핑 층을 형성하도록 하드 마스크로서 상부 전극을 사용하여 에칭된다. 도 14는 동작 2024에 대응하는 일부 실시예들의 횡단면도(1400)를 도시한다.
동작 2026에서, 측벽 스페이서 층이 증착되고 에칭되어 측벽 스페이서를 형성한다. 도 15 및 16은 동작 2026에 대응하는 일부 실시예들의 횡단면도(1500 및 1600)를 도시한다.
동작 2028에서, 하부 전극 층은 상부 전극 및 측벽 스페이서를 마스크로서 사용하여 하부 전극으로부터 패터닝된다. 도 17은 동작 2028에 대응하는 일부 실시 예들의 횡단면도(1700)를 도시한다.
동작 2030에서, 추가적인 상호 접속 층이 상부 전극 위의 상부 유전체 구조 내에 형성된다. 도 18 및 도 19는 동작 2030에 대응하는 일부 실시예들의 횡단면도 (1800 및 1900)를 도시한다.
따라서, 본 개시 내용은 상부 전극 구조물의 임계 치수 및 아래에 있는 MTJ 스택에 대한 개선된 제어를 제공하기 위해 상부 전극 에칭을 제거하는 새로운 MTJ 스택 제조 방법에 관한 것이다.
따라서, 일부 실시예들에서, 본 개시 내용은 집적 칩을 형성하는 방법에 관한 것이다. 이 방법은 하부 전극 층 위에 자기 터널 접합(magnetic tunnel junction; MTJ) 층들을 형성하는 단계; 상기 MTJ 층들 위에 희생 유전체 층을 형성하는 단계; 캐비티(cavity)를 규정하도록 상기 희생 유전체 층을 패터닝하는 단계; 상기 캐비티 내에 상부 전극 재료를 형성하는 단계; 상기 희생 유전체 층을 제거하는 단계; 및 상기 희생 유전체 층을 제거한 후 MTJ 스택을 규정하기 위해 상기 상부 전극 재료에 따라 상기 MTJ 층들을 패터닝하는 단계를 포함한다. 일부 실시예들에서, 캐비티를 규정하는 희생 층의 표면 위에 접착제 층을 퇴적시키는 단계; 및 캐비티를 채우도록 접착제 층 위에 상부 전극 재료를 퇴적시키는 단계를 더 포함한다. 일부 실시예들에서, 상부 전극 재료에 따라 MTJ 층들을 패터닝한 후, 접착제 층은, 상부 전극 재료의 하부 표면으로부터 접착제 층의 상부 표면까지 측정 된 제1 높이를 가지며, 상부 전극 재료는, 상부 전극 재료의 하부 표면으로부터 상부 전극 재료의 상부 표면까지 측정되는 제2 높이를 가진다. 일부 실시예들에서, 상부 전극 재료에 따라 MTJ 층들을 패터닝하는데 사용되는 에칭 프로세스는, 접착제 층의 일부를 제거하고, 상부 전극 재료로부터 멀어지는 접착제 층의 최외 측벽이 만곡되어 지도록 한다. 일부 실시예에서, MTJ 층의 패터닝 동안에 상부 전극 재료의 높이가 감소한다. 일부 실시예들에서, 방법은, MTJ 층들 위에 그리고 희생 유전체 층 아래에 캡핑 막을을 형성하는 단계를 더 포함하여, 희생 유전체 층을 패터닝하는 것이 캡핑 막의 상부 표면을 노출시킨다. 일부 실시예에서, 방법은 MTJ 층들 위에 캡핑 층을 규정하도록 캡핑 막을 패터닝하는 단계를 더 포함하며, 캡핑 층은 캡핑 층의 중앙으로부터 캡핑 층의 최외 측벽까지 증가하는 두께를 갖는다.
다른 실시 예에서, 본 개시 내용은 집적 칩을 형성하는 방법에 관한 것이다. 이 방법은 하부 전극 층 위에 자기 터널 접합(MTJ) 층을 형성하는 단계; MTJ 층 위에 희생 층을 퇴적하는 단계; 희생 층의 측벽에 의해 규정된 캐비티를 형성하도록 희생 층을 에칭하는 단계; 상기 캐비티를 규정하는 희생 층의 측벽들 위에 그리고 이들 사이에 접착제 층을 퇴적하는 단계; 접착제 층 위에 그리고 캐비티 내에 도전성 재료를 형성하는 단계 - 접착제 층은 도전성 재료의 측벽 및 하부 표면과 접촉함-; 상기 희생 층을 제거하는 단계; 및 자기 터널 접합(MTJ)을 규정하기 위해 도전성 재료 및 접착제 층에 따라 MTJ 층을 패터닝하는 단계를 포함한다. 일부 실시예들에서, 방법은 희생 층을 퇴적시키기 전에 MTJ 층들 위에 캡핑 막을 형성하는 단계; 및 캡핑 층을 규정하도록 상기 캡핑 막을 패터닝하는 단계를 더 포함한다. 일부 실시예에서, 희생 층을 제거한 후, 접착제 층은, 도전성 재료의 하부 표면으로부터 접착제 층의 상부 표면까지 측정된 제1 높이를 가지며, 상기 제1 높이는 도전성 재료의 제2 높이와 실질적으로 동일하다. 일부 실시예에서, MTJ 층을 패터닝 한 후, 접착제 층은 도전성 재료의 하부 표면으로부터 접착제 층의 상부 표면까지 측정된 제3 높이를 가지며, 상기 제3 높이는 제2 높이보다 작다. 일부 실시예에서, 도전성 재료는 도전성 재료의 하부 표면에 대하여 제1 각도로 배열된 측벽들을 가지며, MTJ는 MTJ의 하부 표면에 대하여 제2 각도로 배열된 측벽들을 가지며, 상기 제2 각도는 상기 제1 각도보다 작다. 일부 실시예에서, 방법은 도전성 재료 위에 측벽 스페이서 층을 퇴적시키는 단계; MTJ를 둘러싸는 측벽 스페이서를 형성하도록 측벽 스페이서 층을 패터닝하는 단계 - 측벽 스페이서 층을 패터닝하는 것은, 도전성 재료의 상부 표면 및 하부 전극 층의 상부 표면을 노출시킴; 및 도전성 재료 및 측벽 스페이서를 마스크로서 사용하여 하부 전극 층을 에칭하는 단계를 포함한다. 일부 실시예에서, 캐비티 내에 도전성 재료를 형성한 후에, 도전성 재료의 상부 표면은 각진 코너에서 도전성 재료의 측벽과 만나고; 도전성 재료에 따라 MTJ 층들을 패터닝한 후, 도전성 재료의 상부 표면은 둥근 코너에서 도전성 재료의 측벽과 만난다.
또 다른 실시예들에서, 본 개시 내용은 집적 칩에 관한 것이다. 집적 칩은 기판 위의 하나 이상의 적층된 층간 유전체(ILD) 층 내에 배열된 하나 이상의 하부 상호접속 층; 상기 하나 이상의 하부 상호접속 층 위에 배치된 에칭 정지 구조물; 상기 에칭 정지 구조물 위에 배치되는 하부 전극 - 상기 하부 전극은 상기 하나 이상의 하부 상호접속 층과 전기적으로 접촉함 -; 상기 하부 전극 위에 배치된 MTJ(magnetic tunnel junction) 스택 - 상기 MTJ 스택은 MTJ 스택의 하부 표면에 대하여 제1 각도로 배열된 측벽을 가짐; 및 상기 MTJ 스택 위에 배치된 상부 전극을 포함하고, 상부 전극은 상부 전극의 하부 표면에 대하여 제2 각도로 배열된 측벽을 가지며, 제2 각도는 제1 각도보다 크다. 일부 실시예들에서, 집적 칩은 MTJ 스택 위에 그리고 상부 전극 아래에서 캡핑 층을 더 포함한다. 일부 실시예들에서, 캡핑 층은 만곡된 상부 표면 및 캡핑 층의 중앙으로부터 캡핑 층의 최외 측벽까지 증가하는 두께를 갖는다. 일부 실시예들에서, 집적 칩은 상부 전극의 측벽과 접촉하도록 상부 전극과 MTJ 스택 사이에서 연속적으로 연장되는 확산 장벽층을 더 포함한다. 일부 실시예들에서, 확산 장벽층은 상부 전극의 측벽으로부터의 거리가 감소함에 따라 높이가 증가하는 만곡된 상부 표면을 갖는다. 일부 실시예들에서, 제1 높이는 상부 전극의 하부 표면으로부터 상부 전극의 최상면까지 측정되고, 제2 높이는 상부 전극의 하부 표면으로부터 확산 장벽층의 최상 표면까지 측정되며, 제1 높이는 제2 높이보다 크다.
전술한 바는 본 기술분야의 통상의 기술자들이 본 개시물의 양태들을 더 잘 이해할 수도 있도록 여러 실시예들의 특징들을 개괄한다. 본 기술분야의 통상의 기술자들은 동일한 목적들을 수행하며 그리고/또는 본 명세서에서 소개되는 실시예들의 동일한 장점들을 성취하기 위한 다른 프로세스들 및 구조물들을 설계 또는 수정하기 위한 근거로서 본 개시 내용을 쉽사리 사용할 수도 있다는 것을 이해할 것이다. 본 기술분야의 통상의 기술자들은 이러한 동등한 구성들이 본 개시 내용의 정신 및 범위로부터 벗어나지 않는 다는 것과, 본 개시 내용의 정신 및 범위로부터 벗어남 없이 본 발명 내에서 다양한 변경들, 치환들, 및 개조들을 할 수도 있다는 것 또한 알아야 한다.
<부 기>
1. 집적 칩을 형성하는 방법으로서,
하부(bottom) 전극 층 위에 자기 터널 접합(magnetic tunnel junction; MTJ) 층들을 형성하는 단계;
상기 MTJ 층들 위에 희생 유전체 층을 형성하는 단계;
캐비티(cavity)를 규정(define)하도록 상기 희생 유전체 층을 패터닝하는 단계;
상기 캐비티 내에 상부 전극 재료를 형성하는 단계;
상기 희생 유전체 층을 제거하는 단계; 및
상기 희생 유전체 층을 제거한 후 MTJ 스택을 규정하도록 상기 상부 전극 재료에 따라 상기 MTJ 층들을 패터닝하는 단계
를 포함하는 집적 칩을 형성하는 방법.
2. 제1항에 있어서,
상기 캐비티를 규정하는 상기 희생 유전체 층의 표면들 위에 접착제 층을 퇴적시키는 단계; 및
상기 캐비티를 채우도록 상기 접착제 층 위에 상기 상부 전극 재료를 퇴적시키는 단계
를 더 포함하는 집적 칩을 형성하는 방법.
3. 제2항에 있어서,
상기 상부 전극 재료에 따라 상기 MTJ 층들을 패터닝 한 후, 상기 접착제 층은 상기 상부 전극 재료의 하부 표면으로부터 상기 접착제 층의 상부 표면까지 측정된 제1 높이를 가지며, 상기 상부 전극 재료는 상기 상부 전극 재료의 하부 표면으로부터 상기 상부 전극 재료의 상부 표면까지 측정된 제2 높이를 가지며. 상기 제 2 높이는 상기 제1 높이보다 큰 것인 집적 칩을 형성하는 방법.
4. 제3항에 있어서, 상기 상부 전극 재료에 따라 상기 MTJ 층들을 패터닝하는데 사용되는 에칭 프로세스는, 상기 접착제 층의 일부를 제거하고 상기 상부 전극 재료로부터 멀어지는 상기 접착제 층의 최외 측벽이 만곡되어 지도록 하는 것인 집적 칩을 형성하는 방법.
5. 제1항에 있어서, 상기 MTJ 층들의 패터닝 동안에, 상기 상부 전극 재료의 높이가 감소하는 집적 칩을 형성하는 방법.
6. 제1항에 있어서,
상기 MTJ 층들 위에 그리고 상기 희생 유전체 층 아래에 캡핑(capping) 막을 형성하는 단계를 더 포함하며,
상기 희생 유전체 층을 패터닝하는 단계는, 상기 캡핑 막의 상부 표면을 노출시키는 것인 집적 칩을 형성하는 방법.
7. 제6항에 있어서,
MTJ 층들 위에 캡핑 층을 규정하도록 상기 캡핑 막을 패터닝하는 단계를 더 포함하며,
상기 캡핑 층은 상기 캡핑 층의 중앙으로부터 상기 캡핑 층의 최외 측벽까지 증가하는 두께를 갖는 것인 집적 칩을 형성하는 방법.
8. 집적 칩을 형성하는 방법에 있어서,
하부 전극 층 위에 자기 터널 접합(MTJ) 층들을 형성하는 단계;
상기 MTJ 층들 위에 희생 층을 퇴적하는 단계;
상기 희생 층의 측벽들에 의해 규정된 캐비티를 형성하도록 상기 희생 층을 에칭하는 단계;
상기 캐비티를 규정하는 상기 희생 층의 측벽들 위에 그리고 이들 사이에 접착제 층을 퇴적하는 단계;
상기 접착제 층 위에 그리고 상기 캐비티 내에 도전성 재료를 형성하는 단계 - 상기 접착제 층은 상기 도전성 재료의 측벽들 및 하부 표면과 접촉함 -;
상기 희생 층을 제거하는 단계; 및
자기 터널 접합(MTJ) 스택을 규정하도록 상기 도전성 재료 및 상기 접착제 층에 따라 상기 MTJ 층들을 패터닝하는 단계
를 포함하는 집적 칩을 형성하는 방법.
9. 제8항에 있어서,
상기 희생 층을 퇴적하기 전에 상기 MTJ 층들 위에 캡핑 막을 형성하는 단계; 및
캡핑 층을 규정하도록 상기 캡핑 막을 패터닝하는 단계
를 포함하는 집적 칩을 형성하는 방법.
10. 제8항에 있어서,
상기 희생 층을 제거한 후, 상기 접착제 층은 상기 도전성 재료의 하부 표면으로부터 상기 접착제 층의 상부 표면까지 측정된 제1 높이를 가지며, 상기 제1 높이는 상기 도전성 재료의 제2 높이와 실질적으로 동일한 것인 집적 칩을 형성하는 방법.
11. 제10항에 있어서, 상기 MTJ 층들을 패터닝한 후, 상기 접착제 층은 상기 도전성 재료의 하부 표면으로부터 상기 접착제 층의 상부 표면까지 측정된 제3 높이를 가지며, 상기 제3 높이는 상기 제2 높이보다 작은 것인 집적 칩을 형성하는 방법.
12. 제8항에 있어서, 상기 도전성 재료는 상기 도전성 재료의 하부 표면에 대하여 제1 각도로 배열된 측벽을 갖고, 상기 MTJ 스택은 상기 MTJ 스택의 하부 표면에 대하여 제2 각도로 배열된 측벽을 가지며, 상기 제2 각도는 상기 제1 각도보다 작은 것인 집적 칩을 형성하는 방법.
13. 제8항에 있어서,
상기 도전성 재료 위에 측벽 스페이서 층을 퇴적시키는 단계;
상기 MTJ 스택을 둘러싸는 측벽 스페이서를 형성하도록 상기 측벽 스페이서 층을 패터닝하는 단계 - 상기 측벽 스페이서 층을 패터닝하는 단계는 상기 도전성 재료의 상부 표면 및 상기 하부 전극 층의 상부 표면을 노출시킴 -; 및
상기 도전성 재료 및 상기 측벽 스페이서를 마스크로서 사용하여 상기 하부 전극 층을 에칭하는 단계를 더 포함하는 집적 칩을 형성하는 방법.
14. 제8항에 있어서,
상기 캐비티 내에 상기 도전성 재료를 형성한 후, 상기 도전성 재료의 상부 표면은 각진 코너에서 도전성 재료의 측벽과 만나고,
상기 도전성 재료에 따라 상기 MTJ 층들을 패터닝한 후, 상기 도전성 재료의 상부 표면은 둥근 코너에서 상기 도전성 재료의 측벽과 만나는 것인 집적 칩을 형성하는 방법.
15. 집적 칩으로서,
기판 위의 하나 이상의 적층된 층간 유전체(ILD) 층들 내에 배열된 하나 이상의 하부 상호접속 층;
상기 하나 이상의 하부 상호접속 층 위에 배치된 에칭 정지 구조물;
상기 에칭 정지 구조물 위에 배치되는 하부 전극 - 상기 하부 전극은 상기 하나 이상의 하위 상호접속 층과 전기적으로 접촉함 -;
상기 하부 전극 위에 배치된 MTJ(Magnetic Tunnel Junction) 스택 - 상기 MTJ 스택은 상기 MTJ 스택의 하부 표면에 대하여 제1 각도로 배열된 측벽들을 가짐 -; 및
상기 MTJ 스택 위에 배치된 상부 전극 - 상기 상부 전극은 상기 상부 전극의 하부 표면에 대하여 제2 각도로 배열된 측벽들을 가지며, 상기 제2 각도는 상기 제1 각도보다 큼 -
을 포함하는 집적 칩.
16. 제15항에 있어서,
상기 MTJ 스택 위에 그리고 상기 상부 전극 아래에 있는 캡핑 층을 더 포함하는 집적 칩.
17. 제16항에 있어서, 상기 캡핑 층은, 만곡된 상부 표면 그리고 상기 캡핑 층의 중앙으로부터 상기 캡핑 층의 최외 측벽까지 증가하는 두께를 가지는 집적 칩.
18. 제15항에 있어서,
상기 상부 전극의 측벽들과 접촉하도록 상기 상부 전극과 상기 MTJ 스택 사이에서 연속적으로 연장되는 확산 장벽층을 더 포함하는 집적 칩.
19. 제18항에 있어서, 상기 확산 장벽층은 상기 상부 전극의 측벽들로부터의 거리가 감소함에 따라 높이가 증가하는 만곡된 상부 표면을 가지는 것인 집적 칩.
20. 제18항에 있어서, 제1 높이는 상기 상부 전극의 하부 표면으로부터 상기 상부 전극의 최상면까지 측정되고, 제2 높이는 상기 상부 전극의 하부 표면으로부터 상기 확산 장벽층의 최상면까지 측정되며, 상기 제1 높이는 상기 제2 높이보다 큰 것인 집적 칩.

Claims (20)

  1. 집적 칩을 형성하는 방법으로서,
    하부(bottom) 전극 층 위에 자기 터널 접합(magnetic tunnel junction; MTJ) 층들을 형성하는 단계;
    상기 MTJ 층들 위에 희생 유전체 층을 형성하는 단계;
    캐비티(cavity)를 규정(define)하도록 상기 희생 유전체 층을 패터닝하는 단계;
    상기 캐비티를 규정하는 상기 희생 유전체 층의 표면들 상에 접착제 층을 퇴적하는 단계;
    상기 캐비티를 채우도록 상기 접착제 층 상에 상부 전극 재료를 형성하는 단계;
    상기 희생 유전체 층을 제거하는 단계; 및
    상기 희생 유전체 층을 제거한 후 MTJ 스택을 규정하도록 상기 상부 전극 재료에 따라 상기 MTJ 층들을 패터닝하는 단계
    를 포함하고,
    상기 상부 전극 재료에 따라 상기 MTJ 층들을 패터닝한 후, 상기 접착제 층은 상기 상부 전극 재료의 하부 표면으로부터 상기 접착제 층의 상부 표면까지 측정된 제1 높이를 가지며, 상기 상부 전극 재료는 상기 상부 전극 재료의 하부 표면으로부터 상기 상부 전극 재료의 상부 표면까지 측정된 제2 높이를 가지며. 상기 제2 높이는 상기 제1 높이보다 큰 것인 집적 칩을 형성하는 방법.
  2. 제1항에 있어서,
    상기 상부 전극 재료에 따라 상기 MTJ 층들을 패터닝하는데 사용되는 에칭 프로세스는, 상기 접착제 층의 일부를 제거하고 상기 상부 전극 재료로부터 멀어지는 상기 접착제 층의 최외 측벽이 만곡되어지도록 하는 것인 집적 칩을 형성하는 방법.
  3. 제1항에 있어서, 상기 MTJ 층들의 패터닝 동안에, 상기 상부 전극 재료의 높이가 감소하는 집적 칩을 형성하는 방법.
  4. 제1항에 있어서,
    상기 MTJ 층들 위에 그리고 상기 희생 유전체 층 아래에 캡핑(capping) 막을 형성하는 단계를 더 포함하며,
    상기 희생 유전체 층을 패터닝하는 단계는, 상기 캡핑 막의 상부 표면을 노출시키는 것인 집적 칩을 형성하는 방법.
  5. 집적 칩을 형성하는 방법에 있어서,
    하부 전극 층 위에 자기 터널 접합(MTJ) 층들을 형성하는 단계;
    상기 MTJ 층들 위에 희생 층을 퇴적하는 단계;
    상기 희생 층의 측벽들에 의해 규정된 캐비티를 형성하도록 상기 희생 층을 에칭하는 단계;
    상기 캐비티를 규정하는 상기 희생 층의 측벽들 위에 그리고 이들 사이에 접착제 층을 퇴적하는 단계;
    상기 접착제 층 위에 그리고 상기 캐비티 내에 도전성 재료를 형성하는 단계 - 상기 접착제 층은 상기 도전성 재료의 측벽들 및 하부 표면과 접촉함 -;
    상기 희생 층을 제거하는 단계;
    자기 터널 접합(MTJ) 스택을 규정하도록 상기 도전성 재료 및 상기 접착제 층에 따라 상기 MTJ 층들을 패터닝하는 단계;
    상기 도전성 재료 위에 측벽 스페이서 층을 퇴적시키는 단계;
    상기 MTJ 스택을 둘러싸는 측벽 스페이서를 형성하도록 상기 측벽 스페이서 층을 패터닝하는 단계 - 상기 측벽 스페이서 층을 패터닝하는 단계는 상기 도전성 재료의 상부 표면 및 상기 하부 전극 층의 상부 표면을 노출시킴 -; 및
    상기 도전성 재료 및 상기 측벽 스페이서를 마스크로서 사용하여 상기 하부 전극 층을 에칭하는 단계를 포함하는 집적 칩을 형성하는 방법.
  6. 집적 칩으로서,
    기판 위의 하나 이상의 적층된 층간 유전체(ILD) 층들 내에 배열된 하나 이상의 하부 상호접속 층;
    상기 하나 이상의 하부 상호접속 층 위에 배치된 에칭 정지 구조물;
    상기 에칭 정지 구조물 위에 배치되는 하부 전극 - 상기 하부 전극은 상기 하나 이상의 하부 상호접속 층과 전기적으로 접촉함 -;
    상기 하부 전극 위에 배치된 MTJ(Magnetic Tunnel Junction) 스택 - 상기 MTJ 스택은 상기 MTJ 스택의 하부 표면에 대하여 제1 각도로 배열된 측벽들을 가짐 -;
    상기 MTJ 스택 위에 배치된 상부 전극 - 상기 상부 전극은 상기 상부 전극의 하부 표면에 대하여 제2 각도로 배열된 측벽들을 가지며, 상기 제2 각도는 상기 제1 각도보다 큼 -;
    상기 상부 전극과 상기 MTJ 스택 사이로부터 상기 상부 전극의 측벽들과 접촉하도록 연속적으로 연장되는 확산 장벽층
    을 포함하고,
    제1 높이는 상기 상부 전극의 하부 표면으로부터 상기 상부 전극의 최상면까지 측정되고, 제2 높이는 상기 상부 전극의 하부 표면으로부터 상기 확산 장벽층의 최상면까지 측정되며, 상기 제1 높이는 상기 제2 높이보다 큰 것인 집적 칩.
  7. 제6항에 있어서,
    상기 MTJ 스택 위에 그리고 상기 상부 전극 아래에 있는 캡핑 층을 더 포함하는 집적 칩.
  8. 제7항에 있어서, 상기 캡핑 층은, 만곡된 상부 표면 그리고 상기 캡핑 층의 중앙으로부터 상기 캡핑 층의 최외 측벽까지 증가하는 두께를 가지는 집적 칩.
  9. 제4항에 있어서,
    MTJ 층들 위에 캡핑 층을 규정하도록 상기 캡핑 막을 패터닝하는 단계를 더 포함하며,
    상기 캡핑 층은 상기 캡핑 층의 중앙으로부터 상기 캡핑 층의 최외 측벽까지 증가하는 두께를 갖는 것인 집적 칩을 형성하는 방법.
  10. 제6항에 있어서, 상기 확산 장벽층은 상기 상부 전극의 측벽들로부터의 거리가 감소함에 따라 높이가 증가하는 만곡된 상부 표면을 가지는 것인 집적 칩.
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* Cited by examiner, † Cited by third party
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CN117425389A (zh) 2019-05-20 2024-01-19 联华电子股份有限公司 半导体元件及其制作方法
KR102654937B1 (ko) 2019-07-04 2024-04-04 삼성전자주식회사 자기 저항 메모리 장치 및 그 제조 방법
CN113745401A (zh) * 2020-05-27 2021-12-03 中芯国际集成电路制造(上海)有限公司 半导体结构及半导体结构的形成方法
US20220020920A1 (en) 2020-07-16 2022-01-20 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device and fabrication method thereof
EP3958261B1 (en) 2020-08-21 2024-02-21 Imec VZW Method for forming an mtj device

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080096290A1 (en) * 2006-10-19 2008-04-24 Smith Kenneth H Magnetic tunnel junction memory and method with etch-stop layer
JP2010186869A (ja) * 2009-02-12 2010-08-26 Toshiba Corp 磁気抵抗効果素子及びその製造方法
US20130171742A1 (en) * 2011-12-30 2013-07-04 Semiconductor Manufacturing International Corporation Method of fabricating a semiconductor device

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7645618B2 (en) 2004-09-09 2010-01-12 Tegal Corporation Dry etch stop process for eliminating electrical shorting in MRAM device structures
US7531367B2 (en) 2006-01-18 2009-05-12 International Business Machines Corporation Utilizing sidewall spacer features to form magnetic tunnel junctions in an integrated circuit
US7723128B2 (en) * 2008-02-18 2010-05-25 Taiwan Semiconductor Manufacturing Company, Ltd. In-situ formed capping layer in MTJ devices
JP5542831B2 (ja) * 2009-09-24 2014-07-09 株式会社東芝 磁気メモリ
US8278122B2 (en) * 2010-01-29 2012-10-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming MTJ cells
JP2013021108A (ja) * 2011-07-11 2013-01-31 Toshiba Corp 半導体記憶装置およびその製造方法
US8709956B2 (en) * 2011-08-01 2014-04-29 Avalanche Technology Inc. MRAM with sidewall protection and method of fabrication
US8313959B1 (en) 2011-08-17 2012-11-20 Taiwan Semiconductor Manufacturing Company, Ltd. Hole first hardmask definition
US9166153B2 (en) * 2013-02-08 2015-10-20 Taiwan Semiconductor Manufacturing Company, Ltd. System and process to remove film from semiconductor devices
US9130156B2 (en) * 2013-02-08 2015-09-08 Taiwan Semiconductor Manufacturing Company, Ltd. Process to remove film from semiconductor devices
US8872149B1 (en) 2013-07-30 2014-10-28 Taiwan Semiconductor Manufacturing Company, Ltd. RRAM structure and process using composite spacer
KR102140048B1 (ko) * 2014-02-18 2020-07-31 삼성전자주식회사 자기 메모리 소자를 위한 자기 터널 접합 구조물 형성 방법
US9595663B2 (en) * 2014-03-12 2017-03-14 Kabushiki Kaisha Toshiba Magnetic memory having magnetoresistive element and method of manufacturing magnetoresistive element
US9263667B1 (en) * 2014-07-25 2016-02-16 Spin Transfer Technologies, Inc. Method for manufacturing MTJ memory device
US9691968B2 (en) * 2014-09-08 2017-06-27 Kabushiki Kaisha Toshiba Magnetic memory and method for manufacturing the same
US9818935B2 (en) * 2015-06-25 2017-11-14 Taiwan Semiconductor Manufacturing Co., Ltd. Techniques for MRAM MTJ top electrode connection
KR102326547B1 (ko) * 2015-08-19 2021-11-15 삼성전자주식회사 자기 저항 메모리 장치 및 그 제조 방법
KR102409755B1 (ko) * 2015-09-30 2022-06-16 삼성전자주식회사 자기 저항 메모리 소자 및 그 제조 방법
US9905751B2 (en) 2015-10-20 2018-02-27 Taiwan Semiconductor Manufacturing Company, Ltd. Magnetic tunnel junction with reduced damage
US9705071B2 (en) * 2015-11-24 2017-07-11 International Business Machines Corporation Structure and method to reduce shorting and process degradation in STT-MRAM devices
US9647200B1 (en) * 2015-12-07 2017-05-09 International Business Machines Corporation Encapsulation of magnetic tunnel junction structures in organic photopatternable dielectric material
US10147761B2 (en) 2016-09-13 2018-12-04 Toshiba Memory Corporation Semiconductor memory device with magnetoresistive element
KR102575405B1 (ko) * 2016-12-06 2023-09-06 삼성전자주식회사 자기 저항 메모리 소자 및 그 제조 방법
US9917137B1 (en) * 2017-01-11 2018-03-13 International Business Machines Corporation Integrated magnetic tunnel junction (MTJ) in back end of line (BEOL) interconnects

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080096290A1 (en) * 2006-10-19 2008-04-24 Smith Kenneth H Magnetic tunnel junction memory and method with etch-stop layer
JP2010186869A (ja) * 2009-02-12 2010-08-26 Toshiba Corp 磁気抵抗効果素子及びその製造方法
US20130171742A1 (en) * 2011-12-30 2013-07-04 Semiconductor Manufacturing International Corporation Method of fabricating a semiconductor device

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