KR101769196B1 - 공정 데미지 최소화를 위한 자가 정렬된 자기저항 랜덤 액세스 메모리（ｍｒａｍ）구조물 - Google Patents

공정 데미지 최소화를 위한 자가 정렬된 자기저항 랜덤 액세스 메모리（ｍｒａｍ）구조물 Download PDF

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Abstract

이중 측벽 스페이서 구조물을 갖는 자기저항 랜덤 액세스 메모리(MRAM) 셀이 제공된다. MRAM 셀은 <청구항 제1항>을 포함한다. MRAM 셀을 제조하는 방법이 또한 제공된다.

Description

공정 데미지 최소화를 위한 자가 정렬된 자기저항 랜덤 액세스 메모리（ＭＲＡＭ）구조물{A SELF-ALIGNED MAGNETORESISTIVE RANDOM-ACCESS MEMORY (MRAM) STRUCTURE FOR PROCESS DAMAGE MINIMIZATION}
본 출원은 이중 측벽 스페이서 구조물을 갖는 MRAM 셀을 제조하는 방법에 관한 것이다.
오늘날의 많은 전자 디바이스들은 전자 메모리를 포함한다. 전자 메모리는 휘발성 메모리 또는 비휘발성 메모리일 수 있다. 비휘발성 메모리는 전력의 부재시에 데이터를 저장할 수 있는 반면에, 휘발성 메모리는 그렇지 못한다. 자기저항 랜덤 액세스 메모리(Magnetoresistive random-access memory; MRAM)는 오늘날의 전자 메모리에 비해 장점들을 갖기 때문에 차세대 전자 메모리의 전도유망한 하나의 후보자이다. 플래시 랜덤 액세스 메모리와 같은 오늘날의 비휘발성 메모리에 비해, MRAM은 일반적으로 보다 빠르며 보다 우수한 내구성을 갖는다. 동적 랜덤 액세스 메모리(dynamic random-access memory; DRAM) 및 정적 랜덤 액세스 메모리(static random-access memory; SRAM)와 같은 오늘날의 휘발성 메모리에 비해, MRAM은 일반적으로 유사한 성능과 밀도를 가지면서도, 보다 낮은 전력 소모를 갖는다.
자기저항 랜덤 액세스 메모리(MRAM) 셀은 한 쌍의 전극층들과 이 전극층들 사이에 배열된 자기 터널링 접합부(magnetic tunneling junction; MTJ)를 포함한다. MTJ는 한 쌍의 강자성층들과 이 강자성층들 사이에 배열된 배리어층을 포함한다. 강자성층들은 고정층과 자유층을 포함한다. 고정층은 일반적으로 고정층과 전극층들 중 하나의 전극층 사이에 배열된 반강자성층에 의해 고정된, 영구적인 자기 극성 또는 고정된 자기 극성을 갖는다. 자유층은 데이터의 비트와 같이, 데이터 단위를 나타내는 가변적인 자기 극성을 갖는다.
동작시, 가변적인 자기 극성은 일반적으로 MTJ의 저항을 측정함으로써 판독된다. 자기 터널 효과로 인해, MRAM 셀의 저항은 가변적인 자기 극성에 따라 변경된다. 뿐만 아니라, 동작시, 가변적인 자기 극성은 일반적으로 스핀 전송 토크(spin-transfer torque; STT) 효과를 이용하여 변경되거나 또는 토글링된다. 스핀 전송 토크(STT) 효과에 따라, 전류가 MTJ를 통과하여 고정층으로부터 자유층으로의 전자들의 흐름을 유발시킨다. 전자들이 고정층을 통과할 때, 전자들의 스핀들은 분극화된다. 스핀 분국화된 전자들이 자유층에 도달할 때, 스핀 분국화된 전자들은 토크를 가변적인 자기 극성에 인가시켜서 가변적인 자기 극성의 상태를 토글링한다.
몇몇의 MRAM 셀 제조 방법들에 따르면, 반강자성층, 고정층, 배리어층, 및 자유층이 이러한 순서로 바닥 전극층 위에 적층된다. 그런 후, 스택의 디바이스 영역을 둘러싸는 반강자성층, 고정층, 배리어층, 및 자유층의 영역들을 관통하여 바닥 전극층에 이르도록 단일 플라즈마 에칭이 수행된다. 이러한 방법들에 따라 MRAM 셀을 형성하는 데 있어서의 결점은 자유층과 고정층의 각각의 두께를 에칭하여 관통시키는데 필요한 것보다 많은 시간 동안 자유층과 고정층이 플라즈마에 노출된다는 점이다. 예를 들어, 고정층과 자유층은 반강자성층을 에칭하여 관통시키는 동안에 플라즈마에 노출된다. 과잉 노출은 자유층과 고정층의 플라즈마 데미지, 및/또는 자유층과 고정층의 측벽들 상에서의 플라즈마 에칭 재퇴적으로부터의 부산물을 야기시킬 수 있다. 플라즈마 데미지 및/또는 부산물 재퇴적은 누설 전류 증가 및/또는 데이터 유지 감소를 야기시킬 수 있다.
전술한 관점에서, 본 출원은 이중 측벽 스페이서 구조물을 갖는 MRAM 셀을 제조하는 방법에 관한 것이다. 본 출원은 또한 결과적인 MRAM 셀에 관한 것이다. 본 방법에 따르면, 바닥 전극층, 반강자성층, 고정층, 배리어층, 자유층, 최상단 전극층, 및 하드 마스크층이 이러한 순서로 적층된다. 그런 후, 스택의 디바이스 영역을 둘러싸는 하드 마스크층, 최상단 전극층, 및 자유층의 영역들을 관통하여 배리어층에 이르도록 제1 에칭이 수행된다. 제1 측벽 스페이서층이 남아있는 자유층, 최상단 전극층, 및 하드 마스크층을 라이닝(lining)하면서, 배리어층 위에 형성된다. 제2 에칭이, 1) 횡측 연장부(lateral stretch)들을 제거하기 위해 제1 측벽 스페이서층 내로 수행되고, 2) 남아있는 하드 마스크층과 남아있는 제1 측벽 스페이서층에 의해 마스킹되지 않은 배리어층과 고정층의 영역들을 관통하여 반강자성층에 이르도록 수행된다. 제2 측벽 스페이서층이 남아있는 고정층, 배리어층, 및 제1 측벽 스페이서층을 라이닝하면서, 반강자성층 위에 형성된다. 제3 에칭이, 1) 횡측 연장부들을 제거하기 위해 제2 측벽 스페이서층 내로 수행되고, 2) 남아있는 하드 마스크층, 제1 측벽 스페이서층, 및 제2 측벽 스페이서층에 의해 마스킹되지 않은 반강자성층과 바닥 전극층의 영역들을 관통하도록 수행된다.
유리하게도, 이중 측벽 스페이서 구조물을 갖는 MRAM 셀을 형성함으로써, 자유층과 고정층이 에천트들에 노출되는 시간량은 최소화된다. 예를 들어, 자유층이 에천트들에 노출되는 시간량은 자유층을 에칭하여 관통시키는데 걸리는 시간량으로 한정된다. 다른 예로서, 고정층이 에천트들에 노출되는 시간량은 고정층을 에칭하여 관통시키는데 걸리는 시간량으로 한정된다. 자유층과 고정층의 노출 시간을 감소시킴으로써, 자유층과 고정층에 대한 에칭 데미지는 최소화된다. 뿐만 아니라, 자유층과 고정층의 측벽들을 따라 존재하는 부산물 재퇴적은 최소화된다.
본 발명개시의 양태들은 첨부 도면들과 함께 읽혀질 때 아래의 상세한 설명으로부터 최상으로 이해된다. 본 산업계에서의 표준적인 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았음을 유념한다. 실제로, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 이중 측벽 스페이서 구조물을 갖는 자기저항 랜덤 액세스 메모리(MRAM) 셀을 포함하는 반도체 구조물의 몇몇의 실시예들의 단면도를 나타낸다.
도 2는 이중 측벽 스페이서 구조물을 갖는 MRAM 셀을 포함하는 집적 회로의 몇몇의 실시예들의 단면도를 나타낸다.
도 3은 이중 측벽 스페이서 구조물을 갖는 MRAM 셀을 포함하는 반도체 구조물을 제조하는 방법의 몇몇의 실시예들의 흐름도를 나타낸다.
도 4 내지 도 15는 이중 측벽 스페이서 구조물을 갖는 MRAM 셀을 포함하는 반도체 구조물의 다양한 제조 스테이지들에서의 몇몇의 실시예들의 일련의 단면도들을 나타낸다.
본 발명개시는 본 발명개시의 여러 특징들을 구현하는 많은 여러 실시예들 또는 예시들을 제공한다. 본 발명개시를 단순화하기 위해 컴포넌트들 및 배열들의 특정예들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 한정적인 것으로 의도된 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처상의 또는 그 위의 제1 피처의 형성은 제1 및 제2 피처들이 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제1 및 제2 피처들이 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 및 제2 피처들 사이에서 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 발명개시는 다양한 예시들에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이지, 그러한 반복 그 자체가 개시된 다양한 실시예들 및/또는 구성 사이의 관계를 설명하는 것은 아니다.
뿐만 아니라, 도면들에서 도시된 하나의 엘리먼트 또는 피처에 대한 다른 엘리먼트(들) 또는 피처(들)의 관계를 설명하기 위해 "아래", "밑", "보다 낮은", "위", "보다 위" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 여기서 이용될 수 있다. 공간 상대적 용어들은 도면들에서 도시된 배향에 더하여 이용중에 있거나 또는 동작중에 있는 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와달리 배향될 수 있고(90°회전되거나 또는 다른 배향으로 회전됨), 이에 따라 여기서 이용되는 공간 상대적 기술어들이 이와 똑같이 해석될 수 있다.
또한, 여기서 도면 또는 일련의 도면들의 상이한 엘리먼트들을 서로 구별하도록 설명의 용이성을 위해 "제1", "제2", "제3" 등이 이용될 수 있다. "제1", "제2", "제3" 등은 대응하는 엘리먼트의 서술을 의도한 것은 아니다. 그러므로, 제1 도면과 관련하여 설명되는 "제1 유전체층"은 다른 도면과 관련하여 설명되는 "제1 유전체층"에 반드시 대응하는 것은 아닐 수 있다.
도 1을 참조하면, BEOL(back end of line) 금속 스택의 반도체 구조물의 몇몇의 실시예들의 단면도(100)가 제공된다. 반도체 구조물은 MRAM 셀(102)을 포함한다. MRAM 셀(102)은 층간 유전체(interlayer dielectric; ILD)층(104) 내 및 에칭 저지층(106) 위에 배열된다. ILD 층(104)은, 예컨대 로우 k 유전체(즉, 3.9 미만의 유전상수 k를 갖는 유전체) 또는 산화물(예컨대, 실리콘 이산화물)일 수 있다. 에칭 저지층(106)은 예컨대, 실리콘 질화물일 수 있다.
MRAM 셀(102)의 바닥 전극층(108)은 에칭 저지층(106) 위에 배열되고, 제1 비아(110)에 의해 BEOL 금속 스택의 제1 금속층(미도시됨)에 전기적으로 결합된다. 제1 비아(110)는 바닥 전극층(108)에서부터 에칭 저지층(106)을 거쳐서 제1 금속층까지 연장한다. 바닥 전극층(108)은 예컨대, 티타늄 질화물, 탄탈륨 질화물, 티타늄, 탄탈륨, 또는 이들의 하나 이상의 조합과 같은, 도전성 물질일 수 있다. 또한, 바닥 전극층(108)은 예컨대, 약 10~100나노미터 두께를 가질 수 있다. 제1 비아(110)는 예컨대, 구리, 금 또는 텅스텐과 같은 금속일 수 있다.
MRAM 셀(102)의 반강자성층(112)과 고정층(114)은 바닥 전극층(108) 위에 적층된다. 반강자성층(112)은 일반적으로는 고정층(114)에 접하면서, 고정층(114) 아래에 배열된다. 반강자성층(112)은 고정층(114)을 영구적 또는 고정된 자기 극성으로 고정시킨다. 반강자성층(112)은 일반적으로 바닥 전극층(108)과 동일한 풋프린트(footprint)를 가지며, 고정층(114)은 일반적으로 반강자성층(112)보다 작은 풋프린트를 갖는다. 풋프린트들의 차이로 인해, 반강자성층(112)과 고정층(114)은 집합적으로 제1 렛지(ledge)(116)를 정의한다. 반강자성층(112)은 예컨대, 백금, 코발트, 망간, 또는 이들의 하나 이상의 조합일 수 있다. 또한, 반강자성층(112)은 예컨대, 약 9~20나노미터 두께를 가질 수 있다. 고정층(114)은 예컨대, 코발트, 철, 붕소, 루테늄, 또는 이들의 하나 이상의 조합과 같은, 강자성 물질일 수 있다. 또한, 고정층(114)은 예컨대, 약 5~10나노미터 두께를 가질 수 있다.
MRAM 셀(102)의 자유층(118)은 고정층(114) 위에 배열된다. 자유층(118)은 고정층(114)보다 작은 풋프린트를 가지며, 데이터 단위를 나타내는 가변적인 자기 극성을 갖는다. 예를 들어, 가변적인 자기 극성은 이진수 "0"과 이진수 "1"을 각각 나타내는 제1 상태와 제2 상태 사이를 스위칭한다. 자유층(118)은 예컨대, 코발트, 철, 붕소, 또는 이들의 하나 이상의 조합과 같은, 강자성 물질일 수 있다. 또한, 자유층(118)은 일반적으로 고정층(114)보다 얇으며, 이것은 예컨대, 약 1~3나노미터 두께를 가질 수 있다.
MRAM 셀(102)의 배리어층(120)은 자유층(118)과 고정층(114)에 접하면서 자유층(118)과 고정층(114) 사이에 배열된다. 배리어층(120)은 자유층(118)과 고정층(114) 사이에 전기적 격리를 제공하면서, 전자들이 적절한 조건하에서 배리어층(120)을 터널링할 수 있도록 해준다. 배리어층(120)은 일반적으로 고정층(114)과 동일한 풋프린트를 가지며, 자유층(118)보다 큰 풋프린트를 갖는다. 풋프린트들의 차이로 인해, 배리어층(120)과 자유층(118)은 집합적으로 제2 렛지(122)를 정의한다. 배리어층(120)은 예컨대, 마그네슘 산화물 또는 알루미늄 산화물(예컨대, Al2O3)일 수 있다. 또한, 배리어층(120)은 예컨대, 약 0.5~2나노미터 두께를 가질 수 있다.
자유층(118), 고정층(114), 반강자성층(112), 및 배리어층(120)은 집합적으로 MRAM 셀(102)의 MTJ(124)를 정의한다. 동작시, 자유층(118)의 가변적인 자기 극성은 일반적으로 MTJ(124)의 저항을 측정함으로써 판독된다. 자기 터널 효과로 인해, MTJ(124)의 저항은 가변적인 자기 극성에 따라 변경된다. 뿐만 아니라, 동작시, 가변적인 자기 극성은 일반적으로 STT 효과를 이용하여 변경되거나 또는 토글링된다. STT 효과에 따라, 전류가 MTJ(124)를 통과하여 고정층(114)으로부터 자유층(118)으로의 전자들의 흐름을 유발시킨다. 전자들이 고정층(114)을 통과할 때, 전자들의 스핀들은 분극화된다. 스핀 분국화된 전자들이 자유층(118)에 도달할 때, 스핀 분국화된 전자들은 토크를 가변적인 자기 극성에 인가시켜서 가변적인 자기 극성의 상태를 토글링한다. 가변적인 자기 극성을 판독하거나 또는 변경시키는 대안적인 접근법들이 또한 받아들여질 수 있다.
MRAM 셀(102)의 최상단 전극층(126)은 자유층(118) 위에 배열되고, 제2 비아(128)에 의해 BEOL 금속 스택의 제2 금속층(미도시됨)에 전기적으로 결합된다. 제2 비아(128)는 최상단 전극층(126)에서부터 ILD층(104)을 거쳐서 제2 금속층까지 연장한다. 최상단 전극층(126)은 예컨대, 티타늄 질화물, 탄탈륨 질화물, 티타늄, 탄탈륨, 또는 이들의 하나 이상의 조합과 같은, 도전성 물질일 수 있다. 또한, 최상단 전극층(126)은 예컨대, 약 10~100나노미터 두께를 가질 수 있다. 제2 비아(128)는 예컨대, 구리 또는 텅스텐과 같은 금속일 수 있다.
제1 측벽 스페이서층(130)은 제2 렛지(122)에서부터 연장하여, 자유층(118)과 최상단 전극층(126)의 측벽들을 따라 배열된다. 또한, 제2 측벽 스페이서층(132)은 제1 렛지(116)에서부터 연장하여, 고정층(114), 배리어층(120), 및 제1 측벽 스페이서층(130)의 측벽들을 따라 배열된다. 이후에 보다 상세하게 설명되는 바와 같이, 제1 및 제2 측벽 스페이서층들(130, 132)은 유리하게도 MRAM 셀(102)의 제조 동안에 자유층(118)과 배리어층(120)을 데미지로부터 보호해준다. 제1 및 제2 측벽 스페이서층들(130, 132)은 예컨대, 실리콘 질화물, 실리콘 탄화물, 또는 이들의 하나 이상의 조합일 수 있다. 또한, 제1 및 제2 측벽 스페이서층들(130, 132)은 예컨대, 약 2~5나노미터 폭을 가질 수 있다.
도 2를 참조하면, 집적 회로의 몇몇의 실시예들의 단면도(200)가 제공된다. 집적 회로는 반도체 기판(202)을 포함하며, 이 반도체 기판(202) 위 및/또는 내에 디바이스층(204)이 배열된다. 반도체 기판(202)은 예컨대, 벌크 기판(예컨대, 벌크 실리콘 기판) 또는 실리콘 온 절연체(silicon-on-insulator; SOI) 기판일 수 있다. 디바이스층(204)은 하나 이상의 얕은 트렌치 격리(shallow trench isolation; STI) 영역들(206)과, STI 영역들(206) 사이에서 이격되어 있는 두 개의 워드 라인 트랜지스터들(208)을 포함한다. STI 영역들(206)은 반도체 기판(202) 내에서 산화물로 채워진 트렌치일 수 있거나, 또는 그렇지 않고 이러한 것을 포함할 수 있다.
워드 라인 트랜지스터들(208)은 서로 평행하게 연장하며, 워드 라인 게이트(210), 워드 라인 유전체층(212), 워드 라인 측벽 스페이서층(214), 및 소스/드레인 영역(216)을 포함한다. 워드 라인 게이트(210)는 대응하는 워드 라인 유전체층(212) 위에 배열되며, 대응하는 워드 라인 측벽 스페이서층(214)에 의해 라이닝된다. 소스/드레인 영역(216)은 워드 라인 게이트(210)와 STI 영역들(206) 사이에서 반도체 기판(202)의 표면 내에 임베딩된다. 워드 라인 게이트(210)는 예컨대, 티타늄 질화물 또는 탄탈륨 질화물과 같은, 금속 또는 도핑된 폴리실리콘일 수 있다. 워드 라인 유전체층(212)은 예컨대, 실리콘 이산화물과 같은 산화물일 수 있다. 워드 라인 측벽 스페이서층(214)은 예컨대, 실리콘 질화물일 수 있다. 소스/드레인 영역(216)은 예를 들어, 반도체 기판(202)의 도핑된 영역들에 대응한다.
BEOL 금속 스택(218)이 디바이스층(204) 위에 배열된다. BEOL 금속 스택(218)은 복수의 ILD층들(104, 220), 한 쌍의 MRAM 셀들(102), 및 복수의 금속층들(222, 224)을 포함한다. MRAM 셀들(102)은 도 1과 관련하여 설명한 바와 같으며, ILD층들(104, 220) 내에 배열된다. 금속층들(222, 224)은 금속 라인들(226, 228)을 포함하며, 이것 또한 ILD층들(104, 220) 내에 배열된다. 금속 라인들(226, 228)은, 워드 라인 트랜지스터들(208) 사이에서 이 워드 라인 트랜지스터들(208)에 평행하게 배열된 소스 라인(226)을 포함한다. 또한, 금속 라인들(226, 228)은, 워드 라인 트랜지스터들(208)에 수직하게 위치한 상태에서 서로 평행하게 횡측으로 연장하는, MRAM 셀(102)에 대응하는 비트 라인들(228)을 포함한다. ILD 층들(104, 220)은, 예컨대 무도핑 실리케이트 글래스와 같은 로우 k 유전체, 또는 실리콘 이산화물과 같은 산화물일 수 있다. 몇몇의 실시예들에서, 디바이스층(204) 바로 위에 있는 ILD층(220)은 산화물이며, 다른 ILD층들(104)은 로우 k 유전체이다. 금속층들(222, 224)은 예컨대, 구리 또는 알루미늄과 같은 금속일 수 있다.
콘택트들(230)이 디바이스층(204) 바로 위에 있는 금속층(222)에서부터 디바이스층(204) 까지 연장하며, 비아들(110, 128, 232)은 금속층들(222, 224)과 MRAM 셀들(102) 사이에서 연장한다. 콘택트들(230)과 비아들(110, 128, 232)은 ILD층들(104, 220)과 금속층들(222, 224) 사이에 배열된 에칭 저지층들(106, 234)을 관통하여 연장한다. 몇몇의 실시예들에서, 콘택트들(230)과 비아들(110, 128, 232)은 상이한 형상들을 갖는다. 예를 들어, 콘택트들(230)은 테이퍼링(tapering) 폭들을 가질 수 있는 반면에, 비아들(110, 128, 232)은 균일한 폭들을 가질 수 있다. 에칭 저지층들(106, 234)은 예컨대, 실리콘 질화물일 수 있다. 콘택트들(230)과 비아들(110, 128, 232)은 예컨대, 구리, 금 또는 텅스텐과 같은 금속일 수 있다.
도 3을 참조하면, 흐름도(300)는 이중 측벽 스페이서 구조물을 갖는 MRAM 셀을 구비한 반도체 구조물을 제조하는 방법의 몇몇의 실시예들의 흐름도를 나타낸다.
동작(302)에서, MRAM 스택이 형성된다. 바닥 전극층, 반강자성층, 고정층, 배리어층, 자유층, 및 최상단 전극층이 이러한 순서로 적층되어 MRAM 스택을 이룬다.
동작(304)에서, MRAM 스택의 디바이스 영역을 마스킹하는 하드 마스크층이 MRAM 스택 위에 형성된다.
동작(306)에서, 하드 마스크층에 의해 마스킹되지 않은 최상단 전극층과 자유층의 영역들을 관통하여 배리어층에 이르도록 제1 에칭이 수행된다.
동작(308)에서, 배리어층 위에서부터, 남아있는 최상단 전극층과 자유층과 하드 마스크층의 측벽들을 따라, 하드 마스크층의 최상단면 아래까지 또는 상기 최상단면과 대략 동일한 높이까지 연장하는 제1 측벽 스페이서층이 형성된다.
동작(310)에서, 하드 마스크층과 제1 측벽 스페이서층에 의해 마스킹되지 않은 배리어층과 고정층의 영역들을 관통하여 반강자성층에 이르도록 제2 에칭이 수행된다.
동작(312)에서, 반강자성층 위에서부터, 남아있는 고정층과 배리어층과 제1 측벽 스페이서층을 따라, 하드 마스크층 아래까지 또는 상기 하드 마스크층과 대략 동일한 높이까지 연장하는 제2 측벽 스페이서층이 형성된다.
동작(314)에서, 하드 마스크층, 제1 측벽 스페이서층, 및 제2 측벽 스페이서층에 의해 마스킹되지 않은 반강자성층과 바닥 전극층의 영역들을 관통하도록 제3 에칭이 수행된다.
동작(316)에서, 남아있는 바닥 전극층, 반강자성층, 최상단 전극층, 제1 측벽 스페이서층, 및 제2 측벽 스페이서층을 둘러싸면서 이층들 위에 ILD층이 형성된다.
동작(318)에서, ILD층을 관통하여 남아있는 최상단 전극층까지 연장하는 비아가 형성된다.
유리하게도, 제1 및 제2 측벽 스페이서층들을 형성함으로써, 자유층과 고정층이 에천트들에 노출되는 시간량은 최소화된다. 예를 들어, 자유층은 자유층을 에칭하여 관통시키는데 충분한 시구간 동안에만 에천트에 노출된다. 마찬가지로, 고정층은 고정층을 에칭하여 관통시키는데 충분한 시구간 동안에만 에천트에 노출된다. 자유층과 고정층의 노출 시간을 감소시킴으로써, 자유층과 고정층에 대한 에칭 데미지는 최소화된다. 뿐만 아니라, 자유층과 고정층의 측벽들을 따라 존재하는 부산물 재퇴적은 최소화된다. 종합해보면, 부산물 재퇴적과 에칭 데미지에서의 감소는 MRAM 셀의 성능과 신뢰성을 향상시킨다.
여기서는 개시된 방법(예컨대, 흐름도(300)에 의해 서술된 방법)을 일련의 동작들 또는 이벤트들로서 예시하고 설명하였지만, 이러한 동작들 또는 이벤트들의 예시된 순서는 제한적인 의미로서 해석되어서는 안된다는 것을 알 것이다. 예를 들어, 몇몇의 동작들은 여기서 예시되고 및/또는 설명된 것 이외에 다른 순서로 발생할 수 있고 및/또는 이와 다른 동작들 또는 이벤트들과 동시적으로 발생할 수 있다. 또한, 여기서의 설명의 하나 이상의 양태들 또는 실시예들을 구현하기 위해 예시된 동작들 모두가 필요한 것은 아닐 수 있고, 여기서 도시된 동작들 중 하나 이상은 하나 이상의 별개의 동작들 및/또는 단계들로 수행될 수 있다.
도 4 내지 도 15를 참조하면, 도 3의 방법을 설명하기 위해 MRAM 셀을 갖는 반도체 구조물의 몇몇의 실시예들의 다양한 제조 스테이지들에서의 단면도들이 제공된다. 도 4 내지 도 15를 본 방법과 관련하여 설명하지만, 도 4 내지 도 15에서 개시된 구조물들은 본 방법으로 제한되지 않으며, 대신에 본 방법과는 독립적인 구조물들로서 자립할 수 있다는 것을 알 것이다. 마찬가지로, 도 4 내지 도 15와 관련하여 본 방법을 설명하지만, 본 방법은 도 4 내지 도 15에서 개시된 구조물들로 제한되지 않으며, 대신에 도 4 내지 도 15에서 개시된 구조물들과는 독립적으로 자립할 수 있다는 것을 알 것이다.
도 4는 동작(302)에 대응하는 몇몇의 실시예들의 단면도(400)를 나타낸다.
도 4에 의해 예시된 바와 같이, 에칭 저지층(106)과 제1 비아(110)가 제공된다. 제1 비아(110)는 에칭 저지층(106)을 관통하여 연장하며, 에칭 저지층(106)의 최상단면과 대략 동일한 평면을 이루는 최상단면을 갖는다. 에칭 저지층(106)은 예컨대, 실리콘 질화물일 수 있다. 제1 비아(110)는 예컨대, 구리, 알루미늄, 금 또는 텅스텐과 같은 금속일 수 있다.
도 4에 의해 또한 예시된 바와 같이, 에칭 저지층(106)과 제1 비아(110) 위에 MRAM 스택(402)이 형성된다. 바닥 전극층(108'), 반강자성층(112'), 고정층(114'), 배리어층(120'), 자유층(118'), 및 최상단 전극층(126')이 이러한 순서로 적층되어 MRAM 스택(402)을 이룬다. MRAM 스택(402)의 개별층들(108’, 112’, 114’, 118’, 120’, 126’)은 일반적으로 균일한 두께를 가지며, 화학적 기상 증착(chemical vapor deposition; CVD) 또는 물리적 기상 증착(physical vapor deposition; PVD)과 같은, 임의의 적절한 증착 기술을 이용하여 형성될 수 있다.
몇몇의 실시예들에서, MRAM 스택(402)을 형성하는 공정은 에칭 저지층(106)과 제1 비아(110) 위에 위치하면서, 제1 비아(110)와 전기적 통신을 이루는 바닥 전극층(108')을 형성하는 동작을 포함한다. 바닥 전극층(108')은 예컨대, 티타늄 질화물, 탄탈륨 질화물, 티타늄, 탄탈륨, 또는 이들의 하나 이상의 조합과 같은, 도전성 물질로 형성될 수 있다. 또한, 바닥 전극층(108')은 예컨대, 약 10~100나노미터의 두께로 형성될 수 있다.
바닥 전극층(108')을 형성한 후, 공정은 바닥 전극층(108') 위에 반강자성층(112'), 고정층(114'), 배리어층(120'), 및 자유층(118')을 이러한 순서로 순차적으로 형성하는 동작으로 이어진다. 반강자성층(112')은 예컨대, 백금, 코발트, 망간, 또는 이들의 하나 이상의 조합으로 형성될 수 있다. 또한, 반강자성층(112')은 예컨대, 약 9~20나노미터의 두께로 형성될 수 있다. 고정층(114')은 예컨대, 코발트, 철, 붕소, 루테늄, 또는 이들의 하나 이상의 조합과 같은, 강자성 물질로 형성될 수 있다. 또한, 고정층(114')은 예컨대, 약 5~10나노미터의 두께로 형성될 수 있다. 자유층(118')은 예컨대, 코발트, 철, 붕소, 또는 이들의 하나 이상의 조합과 같은, 강자성 물질로 형성될 수 있다. 또한, 자유층(118')은 일반적으로 고정층(114')보다 얇게 형성되며, 자유층(118')은 예컨대, 약 1~3나노미터의 두께로 형성될 수 있다. 배리어층(120')은 예컨대, 마그네슘 산화물 또는 알루미늄 산화물로 형성될 수 있다. 또한, 배리어층(120')은 예컨대, 약 0.5~2나노미터의 두께로 형성될 수 있다.
자유층(118')이 형성되면, 공정은 최상단 전극층(126')을 형성하는 동작으로 끝마친다. 최상단 전극층(126')은 예컨대, 티타늄 질화물, 탄탈륨 질화물, 티타늄, 탄탈륨, 또는 이들의 하나 이상의 조합과 같은, 도전성 물질로 형성될 수 있다. 또한, 최상단 전극층(126')은 예컨대, 약 10~100나노미터의 두께로 형성될 수 있다.
도 5와 도 6은 동작(304)에 대응하는 몇몇의 실시예들의 단면도들(500, 600)을 나타낸다.
도 5에 의해 예시된 바와 같이, CVD 또는 PVD와 같은, 임의의 적절한 증착 기술을 이용하여 MRAM 스택(402) 위에 하드 마스크층(502)이 형성된다. 하드 마스크층(502)은 예컨대, 산화물 또는 실리콘 질화물로 형성될 수 있다. 또한, 하드 마스크층(502)은 예컨대, 약 20~30나노미터의 두께로 형성될 수 있다.
도 6에 의해 예시된 바와 같이, MRAM 스택(402)의 디바이스 영역(602)을 둘러싸는 하드 마스크층(502)의 영역들을 관통하여 MRAM 스택(402)에 이르도록 제1 에칭이 수행된다. 몇몇의 실시예들에서, 제1 에칭을 수행하는 공정은 하드 마스크층(502) 위에 포토레지스트층을 형성하는 공정을 포함한다. 그런 후 포토레지스트층이, MRAM 스택(402)의 포위(surrounding) 영역들을 마스킹시키지 않은 상태로 두면서, MRAM 스택(402)의 디바이스 영역(602)을 마스킹하도록 패터닝된다. 패터닝된 포토레지스트층(604)이 디바이스 영역(602)을 마스킹하면, 하드 마스크층(502)을 에칭하여 관통시키는데 충분한 시구간 동안 에천트(606)(예컨대, 습식 에천트 또는 플라즈마 에천트)가 하드 마스크층(502)에 도포된다. 이어서, 패터닝된 포토레지스트층(604)은 제거된다. 일반적으로 에천트(606)는 패터닝된 포토레지스트층(604)과 최상단 전극층(126')에 비해 하드 마스크층(502)에 우선적이다.
도 7은 동작(306)에 대응하는 몇몇의 실시예들의 단면도(700)를 나타낸다.
예시된 바와 같이, 남아있는 하드 마스크층(502')에 의해 마스킹되지 않은 최상단 전극층(126')과 자유층(118')의 영역들을 관통하여 배리어층(120')에 이르도록 제2 에칭이 수행된다. 몇몇의 실시예들에서, 제2 에칭을 수행하는 공정은 배리어층(120')에 이르도록 에칭하는데 충분한 시구간 동안 에천트(702)(예컨대, 습식 에천트 또는 플라즈마 에천트)를 MRAM 스택(402)에 도포하는 공정을 포함한다. 일반적으로 에천트(702)는 남아있는 하드 마스크층(502')과 배리어층(120')에 비해 최상단 전극층(126')과 자유층(118')에 우선적이다. 몇몇의 실시예들에서, 예시된 바와 같이, 에천트(702)는 남아있는 하드 마스크층(502')을 침식시킬 수 있다.
유리하게도, 자유층(118')은 자유층(118')의 두께를 에칭하여 관통시키는데 충분한 시구간 동안에만 에천트(702)에 노출된다. 이것은 자유층(118')에 대한 데미지 및/또는 자유층(118')의 측벽들 상에서의 부산물의 재퇴적의 가능성을 감소시킨다. 상술한 바와 같이, 이러한 데미지 및/또는 재퇴적은 형성중에 있는 MRAM 셀의 누설 전류 증가 및/또는 데이터 유지 감소를 야기시킬 수 있다.
도 8과 도 9는 동작(308)에 대응하는 몇몇의 실시예들의 단면도들(800, 900)을 나타낸다.
도 8에 의해 예시된 바와 같이, 제1 측벽 스페이서층(130')이 남아있는 MRAM 스택(402')과 배리어층(120') 위에 형성된다. 또한, 제1 측벽 스페이서층(130')은 남아있는 하드 마스크층(502''), 최상단 전극층(126), 및 자유층(118)을 라이닝하도록 형성된다. 제1 측벽 스페이서층(130')은 임의의 적절한 증착 기술에 의해 형성될 수 있고, 일반적으로 컨포멀하게(conformally) 형성된다. 또한, 제1 측벽 스페이서층(130')은 예컨대, 실리콘 질화물, 실리콘 탄화물, 또는 이들의 하나 이상의 조합으로 형성될 수 있다. 게다가, 제1 측벽 스페이서층(130')은 예컨대, 약 2~5나노미터의 두께로 형성될 수 있다.
도 9에 의해 예시된 바와 같이, 제1 측벽 스페이서층(130')의 횡측 연장부들을 제거하고, 남아있는 하드 마스크층(502'')의 최상단면 아래까지 또는 이 최상단면과 대략 동일한 높이까지 제1 측벽 스페이서층(130')을 에칭백하기 위해 제3 에칭이 제1 측벽 스페이서층(130') 내로 수행된다. 몇몇의 실시예에서, 제3 에칭을 수행하는 공정은 제1 측벽 스페이서층(130')의 두께를 에칭하여 관통시키는데 충분한 시구간 동안 제1 측벽 스페이서층(130')을 에천트(902)에 노출시키는 공정을 포함한다. 일반적으로 에천트(902)는 남아있는 하드 마스크층(502'')과 배리어층(120')에 비해 제1 측벽 스페이서층(130')에 우선적이다. 몇몇의 실시예들에서, 예시된 바와 같이, 에천트(902)는 남아있는 하드 마스크층(502'')을 침식시킬 수 있다.
도 10은 동작(310)에 대응하는 몇몇의 실시예들의 단면도(1000)를 나타낸다.
예시된 바와 같이, 남아있는 하드 마스크층(502''')과 남아있는 제1 측벽 스페이서층(130'')에 의해 마스킹되지 않은 배리어층(120')과 고정층(114)의 영역들을 관통하여 반강자성층(112')에 이르도록 제4 에칭이 수행된다. 제4 에칭을 위한 공정은 배리어층(120')과 고정층(114')의 결합된 두께를 에칭하여 관통시키는데 충분한 시구간 동안 배리어층(120')과 고정층(114')을 에천트(1002)에 노출시키는 공정을 포함할 수 있다. 일반적으로 에천트(1002)는 남아있는 하드 마스크층(502''')과 반강자성층(112')에 비해 배리어층(120')과 고정층(114')에 우선적이다. 몇몇의 실시예들에서, 예시된 바와 같이, 에천트(1002)는 남아있는 하드 마스크층(502''') 및/또는 남아있는 제1 측벽 스페이서층(130'')을 침식시킬 수 있다.
유리하게도, 고정층(114')은 고정층(114')의 두께를 에칭하여 관통시키는데 충분한 시구간 동안에만 에천트(1002)에 노출된다. 또한, 유리하게도, 남아있는 제1 측벽 스페이서층(130'')은 남아있는 자유층(118)을 에천트(1002)로부터 보호해준다. 상기 사항은 고정층(114') 및 남아있는 자유층(118)에 대한 에천트(1002)로부터의 데미지의 가능성을 감소시킨다. 또한, 상기 사항은 고정층(114') 및 남아있는 자유층(118)의 측벽들 상에서의 부산물의 재퇴적의 가능성을 감소시킨다. 상술한 바와 같이, 이러한 데미지 및/또는 재퇴적은 형성중에 있는 MRAM 셀의 누설 전류 증가 및/또는 데이터 유지 감소를 야기시킬 수 있다.
도 11과 도 12는 동작(312)에 대응하는 몇몇의 실시예들의 단면도들(1100, 1200)을 나타낸다.
도 11에 의해 예시된 바와 같이, 제2 측벽 스페이서층(132')이 남아있는 MRAM 스택(402'')과 반강자성층(112') 위에 형성된다. 또한, 제2 측벽 스페이서층(132')은 남아있는 고정층(114), 배리어층(120), 제1 측벽 스페이서층(130'''), 및 하드 마스크층(502'''')을 라이닝하도록 형성된다. 제2 측벽 스페이서층(132')은 임의의 적절한 증착 기술에 의해 형성될 수 있고, 일반적으로 컨포멀하게 형성된다. 또한, 제2 측벽 스페이서층(132')은 예컨대, 실리콘 질화물, 실리콘 탄화물, 또는 이들의 하나 이상의 조합으로 형성될 수 있다. 게다가, 제2 측벽 스페이서층(132')은 예컨대, 약 2~5나노미터의 두께로 형성될 수 있다.
도 12에 의해 예시된 바와 같이, 제2 측벽 스페이서층(132')의 횡측 연장부들을 제거하고, 남아있는 하드 마스크층(502'''')의 최상단면 아래까지 또는 이 최상단면과 대략 동일한 높이까지 제2 측벽 스페이서층(132')을 에칭백하기 위해 제5 에칭이 제2 측벽 스페이서층(132') 내로 수행된다. 몇몇의 실시예에서, 제5 에칭을 수행하는 공정은 제2 측벽 스페이서층(132')의 두께를 에칭하여 관통시키는데 충분한 시구간 동안 제2 측벽 스페이서층(132')을 에천트(1202)에 노출시키는 공정을 포함한다. 일반적으로 에천트(1202)는 남아있는 하드 마스크층(502'''')과 반강자성층(112')에 비해 제2 측벽 스페이서층(132')에 우선적이다. 몇몇의 실시예들에서, 예시된 바와 같이, 에천트(1202)는 남아있는 하드 마스크층(502'''') 및/또는 남아있는 제1 측벽 스페이서층(130''')을 침식시킬 수 있다.
도 13은 동작(314)에 대응하는 몇몇의 실시예들의 단면도(1300)를 나타낸다.
도 13에 의해 예시된 바와 같이, 남아있는 하드 마스크층(502'''''), 제1 측벽 스페이서층(130''''), 및 제2 측벽 스페이서층(132'')에 의해 마스킹되지 않은 반강자성층(112')과 바닥 전극층(108')의 영역들을 관통하여 에칭 저지층(106)에 이르도록 제6 에칭이 수행된다. 제6 에칭을 위한 공정은 반강자성층(112')과 바닥 전극층(108')의 결합된 두께를 에칭하여 관통시키는데 충분한 시구간 동안 반강자성층(112')과 바닥 전극층(108')을 에천트(1302)에 노출시키는 공정을 포함할 수 있다. 일반적으로 에천트(1302)는 남아있는 하드 마스크층(502''''')과 에칭 저지층(106)에 비해 반강자성층(112')과 바닥 전극층(108')에 우선적이다. 몇몇의 실시예들에서, 예시된 바와 같이, 에천트(1302)는 남아있는 하드 마스크층(502'''''), 남아있는 제1 측벽 스페이서층(130''''), 및 남아있는 제2 측벽 스페이서층(132'') 중 하나 이상을 침식시킬 수 있다.
유리하게도, 남아있는 제1 측벽 스페이서층(130'''')과 제2 측벽 스페이서층(132'')은 남아있는 자유층(118)을 에천트(1302)로부터 보호해준다. 또한, 유리하게도, 제2 측벽 스페이서층(132'')은 남아있는 고정층(114)을 에천트(1302)로부터 보호해준다. 상기 사항은 남아있는 고정층(114)과 자유층(118)에 대한 에천트(1302)로부터의 데미지의 가능성을 감소시킨다. 또한, 상기 사항은 남아있는 고정층(114) 및 자유층(118)의 측벽들 상에서의 부산물의 재퇴적의 가능성을 감소시킨다. 상술한 바와 같이, 이러한 데미지 및/또는 재퇴적은 형성중에 있는 MRAM 셀의 누설 전류 증가 및/또는 데이터 유지 감소를 야기시킬 수 있다.
도 14는 동작(316)에 대응하는 몇몇의 실시예들의 단면도(1400)를 나타낸다.
도 14에 의해 예시된 바와 같이, ILD층(104')이 에칭 저지층(106) 위와, 남아있는 바닥 전극층(108), 반강자성층(112), 제1 측벽 스페이서층(130), 제2 측벽 스페이서층(132) 및 최상단 전극층(126)을 둘러싸면서 이들 위에 형성된다. 어떠한 하드 마스크층도 남아있는 한, ILD층(104')은 또한 남아있는 하드 마스크층을 둘러싸면서 이 하드 마스크층 위에 형성된다. ILD층(104')을 형성하는 공정은 초기 ILD층을 형성하는 공정과, 화학적 기계적 폴리싱(chemical mechanical polish; CMP)을 수행하여 남아있는 최상단 전극층(126) 위에 있는 초기 ILD층의 최상단면을 평탄화하는 공정을 포함할 수 있다.
도 15는 동작(318)에 대응하는 몇몇의 실시예들의 단면도(1500)를 나타낸다. 도 15에 의해 예시된 바와 같이, 비아(128)가 ILD층(104')을 관통하여 남아있는 최상단 전극층(126)까지 연장하도록 형성된다. 비아(128)를 형성하는 공정은 선택적 에칭을 수행하여, 남아있는 최상단 전극층(126)을 노출시키는 비아 개구를 ILD층(104) 내에서 형성하는 공정을 포함할 수 있다. 그런 후, 본 공정은 비아 개구를 채우도록 도전성층을 형성하는 공정, 및 몇몇의 실시예들에서, 도전성층 내에서 CMP를 수행하는 공정으로 이어질 수 있다. 비아(128)는 예컨대, 구리 또는 텅스텐과 같은 금속으로 형성될 수 있다.
따라서, 상기로부터 알 수 있는 바와 같이, 본 발명개시는 <청구항 제1항>을 제공한다.
다른 실시예들에서, 본 발명개시는 <청구항 제5항을> 제공한다.
또다른 실시예들에서, 본 발명개시는 <청구항 제10항을> 제공한다.
본 발명개시의 양태들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들의 특징들을 약술해왔다. 본 발명분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 발명개시를 자신들이 손쉽게 이용할 수 있다는 것을 알아야 한다. 본 발명분야의 당업자는 또한 이와 같은 등가적 구성들은 본 발명개시의 사상과 범위를 이탈하지 않는다는 것과, 본 발명개시의 사상과 범위를 이탈하지 않고서 당업자가 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있다는 것을 자각해야 한다.

Claims (10)

  1. 자기저항 랜덤 액세스 메모리(magnetoresistive random access memory; MRAM) 셀에 있어서,
    반강자성층;
    고정된 자기 극성을 가지며, 상기 반강자성층 위에 배열된 고정층;
    가변적인 자기 극성을 가지며, 상기 고정층 위에 배열된 자유층;
    상기 자유층의 측벽들을 따라 상기 고정층 위로부터 연장하는 제1 측벽 스페이서층; 및
    상기 고정층과 상기 제1 측벽 스페이서층의 측벽들을 따라 상기 반강자성층 위로부터 연장하는 제2 측벽 스페이서층
    을 포함하는 자기저항 랜덤 액세스 메모리(MRAM) 셀.
  2. 제1항에 있어서,
    상기 자유층 위에 배열된 최상단 전극
    을 더 포함하며, 상기 제1 측벽 스페이서층은 상기 최상단 전극의 측벽들을 따라 더 연장하는 것인, 자기저항 랜덤 액세스 메모리(MRAM) 셀.
  3. 제2항에 있어서, 상기 제1 측벽 스페이서층과 상기 제2 측벽 스페이서층은 상기 최상단 전극의 최상단면 아래까지 또는 상기 최상단면과 동일한 높이까지 측벽들을 따라 연장하는 것인, 자기저항 랜덤 액세스 메모리(MRAM) 셀.
  4. 제1항에 있어서,
    상기 자유층과 상기 고정층 사이에 배열된 배리어층
    을 더 포함하며, 상기 제2 측벽 스페이서층은 상기 배리어층의 측벽들을 따라 더 연장하는 것인, 자기저항 랜덤 액세스 메모리(MRAM) 셀.
  5. 제4항에 있어서, 상기 자유층과 상기 배리어층은 상기 자유층 주변에서 집합적으로 렛지(ledge)를 정의하며, 상기 제1 측벽 스페이서층은 상기 렛지로부터 연장하는 것인, 자기저항 랜덤 액세스 메모리(MRAM) 셀.
  6. 제1항에 있어서, 상기 고정층과 상기 반강자성층은 상기 고정층 주변에서 집합적으로 렛지를 정의하며, 상기 제2 측벽 스페이서층은 상기 렛지로부터 연장하는 것인, 자기저항 랜덤 액세스 메모리(MRAM) 셀.
  7. 자기저항 랜덤 액세스 메모리(MRAM) 셀을 제조하는 방법에 있어서,
    반강자성층, 고정층, 배리어층, 및 자유층이 이 순서로 적층되어 이루어진 MRAM 스택을 형성하는 단계;
    상기 MRAM 스택 위에 하드 마스크층을 형성하고 상기 MRAM 스택의 디바이스 영역을 마스킹하는 단계;
    상기 하드 마스크층에 의해 마스킹되지 않은 상기 자유층의 영역들을 관통하여 상기 배리어층에 이르도록 제1 에칭을 수행하는 단계;
    상기 배리어층 위에서부터, 남아있는 상기 자유층과 상기 하드 마스크층의 측벽들을 따라, 상기 하드 마스크층의 최상단면 아래 지점까지 또는 상기 최상단면과 동일한 높이의 지점까지 연장하는 제1 측벽 스페이서층을 형성하는 단계;
    상기 하드 마스크층과 상기 제1 측벽 스페이서층에 의해 마스킹되지 않은 상기 배리어층과 상기 고정층의 영역들을 관통하여 상기 반강자성층에 이르도록 제2 에칭을 수행하는 단계; 및
    상기 반강자성층 위에서부터, 남아있는 상기 배리어층과 상기 고정층의 측벽들을 따라, 상기 하드 마스크층의 최상단면 아래 지점까지 또는 상기 최상단면과 동일한 높이의 지점까지 연장하는 제2 측벽 스페이서층을 형성하는 단계
    를 포함하는 자기저항 랜덤 액세스 메모리(MRAM) 셀 제조 방법.
  8. 제7항에 있어서,
    상기 하드 마스크층, 상기 제1 측벽 스페이서층, 및 상기 제2 측벽 스페이서층에 의해 마스킹되지 않은 상기 반강자성층의 영역들을 관통하도록 제3 에칭을 수행하는 단계
    를 더 포함하는, 자기저항 랜덤 액세스 메모리(MRAM) 셀 제조 방법.
  9. 제7항에 있어서, 상기 제1 측벽 스페이서층을 형성하는 단계는,
    상기 배리어층 위에 매개 측벽 스페이서층을 형성하고, 상기 하드 마스크층과 남아있는 상기 자유층을 라이닝(lining)하는 단계; 및
    상기 하드 마스크층의 최상단면 아래까지 또는 상기 최상단면과 동일한 높이까지 상기 매개 측벽 스페이서층을 에칭백하기 위해 제3 에칭을 상기 매개 측벽 스페이서층 내로 수행하는 단계
    를 포함한 것인, 자기저항 랜덤 액세스 메모리(MRAM) 셀 제조 방법.
  10. 집적 회로에 있어서,
    자기저항 랜덤 액세스 메모리(MRAM) 셀과,
    BEOL(back end of line) 금속 스택
    을 포함하고,
    상기 자기저항 랜덤 액세스 메모리(MRAM) 셀은,
    바닥 전극층, 반강자성층, 고정층, 배리어층, 자유층, 및 최상단 전극층 - 상기 층들은 이 순서로 적층되어 있고, 상기 고정층과 상기 자유층은 각각 영구적인 자기 극성과 가변적인 자기 극성을 가짐 -;
    상기 자유층과 상기 최상단 전극층의 측벽들을 따라 상기 고정층 위로부터 연장하는 제1 측벽 스페이서층; 및
    상기 고정층, 상기 배리어층, 및 상기 제1 측벽 스페이서층의 측벽들을 따라 상기 반강자성층 위로부터 연장하는 제2 측벽 스페이서층을 포함하고,
    상기 BEOL 금속 스택은,
    상기 MRAM 셀의 대향 측면들 상에서 적층된 제1 금속층과 제2 금속층;
    상기 바닥 전극층에서부터 상기 제1 금속층까지 연장하는 제1 비아; 및
    상기 최상단 전극층에서부터 상기 제2 금속층까지 연장하는 제2 비아를 포함한 것인, 집적 회로.
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