TWI599029B - 記憶體裝置 - Google Patents
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Description
本發明關於記憶體裝置，特別係關於在平坦的導體層上形成電容結構之電阻式記憶體裝置。
已發現快閃記憶體之尺寸微縮會隨成本增高而受限，設計者正在尋找下一代的非揮發性記憶體，例如電阻式隨機存取記憶體(Resistive Random Access Memory，RRAM)，以增加寫入速度及減少功耗。RRAM之結構簡單、且具有簡單的交錯陣列及可於低溫製造，使得RRAM具有最佳的潛力來取代現有的快閃記憶體。然而，RRAM容易有漏電的問題，改善RRAM漏電的問題為一大挑戰。
本揭露的一些實施例係關於記憶體裝置，包含基底，介電層設置於基底上，以及複數個電阻式記憶單元設置於介電層上，每一個電阻式記憶單元包含導通孔設置於介電層的第一開口中，導體層設置於導通孔上，以及電容結構，電包括下電極、設置於下電極上的可變電阻層及設置於可變電阻層上的上電極，其中下電極設置於導體層上。
100‧‧‧電阻式記憶單元
101‧‧‧半導體基底
102‧‧‧第一介電層
103‧‧‧第一開口
104‧‧‧孔隙
105‧‧‧導通孔
105’、108’、112’、113’、114’‧‧‧導電材料層
106‧‧‧第二介電層
107‧‧‧第二開口
108‧‧‧導體層
109‧‧‧下電極
110‧‧‧可變電阻層
111‧‧‧上電極
120‧‧‧電容結構
200‧‧‧記憶體裝置
第1A-1J圖顯示根據一些實施例，形成記憶體裝置之電阻式記憶單元之各階段的製程的剖面示意圖。
第2A-2F圖顯示根據一些實施例，形成記憶體裝置之電阻式記憶單元之各階段的製程的剖面示意圖。
第3A-3B圖顯示根據一些實施例，記憶體裝置中的電阻式記憶單元之佈局的俯視圖。
第4A-4D圖顯示根據一些實施例，形成記憶體裝置之電阻式記憶單元之各階段的製程的剖面示意圖。
第5A-5C圖顯示根據一些實施例，形成記憶體裝置之電阻式記憶單元之各階段的製程的剖面示意圖。
第6A-6C圖顯示根據一些實施例，記憶體裝置之電阻式記憶單元中的導通孔與電容結構之相對位置的剖面示意圖。
第7A-7B圖顯示根據一些實施例，記憶體裝置之電阻式記憶單元之佈局的俯視圖。
要瞭解的是本說明書以下的揭露內容提供許多不同的實施例或範例，以實施本發明的不同特徵部件。而本說明書以下的揭露內容是敘述各個構件及其排列方式的特定範例，以求簡化發明的說明。另外，本發明的說明中不同範例可能使用重複的參考符號及/或用字。這些重複符號或用字係為了簡化與清晰的目的，並非用以限定各個實施例及/或所述外觀結構之間的關係。本揭示的一些實施例如下所述，第1A-1J圖顯示根據一些實施例，形成記憶體裝置之電阻式記憶單元之各階段的製程的剖面示意圖。額外的製程可以在第1A-1J圖所
述的階段之前、之中、及/或之後提供。一些所述的階段在不同的實施例中可以被取代或移除。記憶體裝置可以增加額外的特徵部件。一些如下所述的特徵部件在不同的實施例中可以被取代或移除。
如第1A圖所示，提供半導體基底101。在一些實施例中，半導體基底101包括半導體晶圓、隔離特徵部件、源/汲極、閘極、接觸及其他特徵部件(未繪示)。
如第1B圖所示，在半導體基底101上沉積第一介電層102。第一介電層102由介電材料形成，介電材料可包括氧化矽、氮化矽、氮氧化矽、氟矽玻璃(fluoride-doped silicate glass,FSG)、低介電常數介電材料、其他適合的材料或前述之組合。在一些實施例中，第一介電層102可藉由化學氣相沉積(CVD)製程來形成。
在一些實施利中，如第1C圖所示，沉積第一介電層102後，在第一介電層102上形成第一開口103。第一開口103貫穿第一介電層102，並且延伸至半導體基底101。第一開口103可藉由對第一介電層102實施蝕刻製程來形成，蝕刻製程包含乾蝕刻、濕蝕刻或其他蝕刻方法(例如，反應式離子蝕刻)。蝕刻製程也可以是化學蝕刻、物理蝕刻或其組合。
如第1D圖所示，形成第一開口103後，在第一開口103內及第一介電層102上沉積導電材料層105’，導電材料層105’包含金屬，例如鎢、銅或其他適合的導電材料。沉積導電材料層105’可利用化學氣相沉積(CVD)製程、物理氣相沉積(PVD)製程或其他適合的製程。如第1E圖所示，為了移除導
電材料層105’在第一開口103以外的材料部份，使用研磨或化學機械研磨(CMP)製程，配合使用蝕刻劑及研磨料以移除導電材料層105’，餘留在第一開口103內的導電材料層105’形成了導通孔105。導通孔105與位於半導體基底101內的金屬層或其他導電元件(未繪示)電性連接。
值得注意的是，由於第一開口103具有較大的深寬比，例如為2~7，在沉積導電材料層105’的過程中通常會產生孔隙104(seam)於第一開口103內。此外，對導電材料層105’實施化學機械研磨製程後，孔隙104可能會露出在導通孔105的表面。若直接在導通孔105上形成電容結構，則在後續形成的電容結構之下電極會與孔隙104接觸，將導致記憶體裝置漏電的可能。
為解決上述問題，在一些實施例中，如第1F-1I圖所示，在第一介電層102及導通孔105上形成第二介電層106及導體層108來防止電容結構的下電極與孔隙104接觸。如第1F圖所示，第二介電層106沉積於第一介電層102及導通孔105上，第二介電層106的材料與第一介電層102可相同。在一些實施例中，第二介電層106可藉由化學氣相沉積製程來形成。在一些實施利中，如第1G圖所示，沉積第二介電層106後，在第二介電層106內形成第二開口107於第一開口103上方。第二開口107可藉由對第二介電層106實施蝕刻製程來形成，蝕刻製程包含乾蝕刻、濕蝕刻或其他蝕刻方法。蝕刻製程也可以是化學蝕刻、物理蝕刻或其組合。
如第1H圖所示，形成第二開口107後，在第二
開口107內及第二介電層106上沉積導電材料層108’，導電材料層108’包含金屬，例如為鎢、銅或其他適合的導電材料。沉積導電材料層108’可利用化學氣相沉積製程、物理氣相沉積製程或其他適合的製程。為了移除導電材料層108’在第二開口以外的的材料部份，使用研磨或化學機械研磨製程，配合使用蝕刻劑及研磨料以移除導電材料層108’，餘留在第二開口107內的導電材料層108’形成了導體層108。
在一些實施利中，如第1I圖所示，第二開口107的深寬比小於第一開口103，且第二開口107的上表面之面積大於第一開口103。由於第二開口107具有較小的深寬比，例如為0.5~2，因此，在沉積導電材料層108’的過程中，可以避免產生孔隙。亦即，後來形成的導體層108內並不會有孔隙，且導體層108的經過CMP製程後的平坦上表面亦不會有孔隙露出。
如第1J圖所示，形成導體層108後，在第二介電層106和導體層108上形成電容結構120。電容結構120包含下電極109、位於下電極109上的可變電阻層110及位於可變電阻層110上的上電極111。
下電極109位於導體層108上，下電極109的材料包括金、鉑、銠、銥、鈦、鋁、銅、鉭、鎢、合金、氧化物、氮化物、氟化物、碳化物、矽化物、TaN、TiN、TiAlN、TiW、其他適合的材料或其組合。在一些實施例中，下電極109的厚度介於約10-200nm的範圍間。在一些實施利中，下電極109可為多層結構，例如，下電極109包括鎢層和TIN層。在一些
實施例中，下電極109可藉由物理氣相沉積製程形成。
可變電阻層110位於下電極109上且直接接觸下電極109，可變電阻層110的材料係選自於由個鎢、鉭、鈦、鎳、鈷、鉿、釕、鋅、鐵、錫、鋁、銅、銀、鉬及鉻等金屬的氧化物所組成的群組。在一些實施利中，使用氧化鉿作為可變電阻層110。在一些實施例中，可變電阻層110的厚度介於約1-100nm的範圍間。在一些實施例中，可變電阻層110可藉由化學氣相沉積製程、物理氣相沉積製程、原子層沉積(ALD)製程來形成。
上電極111形成於可變電阻層110上。上電極111的材料包括金、鉑、銠、銥、鈦、鋁、銅、鉭、鎢、合金、氧化物、氮化物、氟化物、碳化物、矽化物、TaN、TiN、TiAlN、TiW、其他適合的材料或其組合。在一些實施例中，上電極111的厚度介於約10-200nm的範圍間。在一些實施例中，上電極111可藉由物理氣相沉積製程形成。
如第1J圖所示，形成電容結構120後，完成記憶體裝置之電阻式記憶單元100。在此實施例中，與下電極109接觸的導體層108的表面沒有孔隙且為CMP後的平坦表面，因此可以降低記憶體裝置漏電的風險，進而提升良率及降低成本。
第2A-2F圖顯示根據一些實施例，形成電阻式記憶單元100之各階段的製程的剖面示意圖。在一些實施例中，可利用雙鑲嵌製程來形成介電層內的第一開口103、第二開口107、導通孔105及導體層108。如第2A-2B圖所示，可利用
非等向性蝕刻製程對第一介電層102蝕刻以形成第二開口107。如第2C圖所示，形成第二開口107後，繼續對第一介電層102進行蝕刻製程以形成第一開口103，其中，第二開口107的深寬比小於第一開口103。
如第2D圖所示，形成第一開口103及第二開口107後，將導電材料層112’填入第一開口103及第二開口107內，並覆蓋在第一介電層102上。接著，為了移除導電材料層112’在第二開口107以外的材料部份，使用研磨或化學機械研磨製程，配合使用蝕刻劑及研磨料以移除導電材料層112’，如第2E圖所示，餘留在第二開口107內的導電材料層112’形成了導體層108，餘留在第一開口103內的導電材料層112’形成了導通孔105。
由於第二開口107具有較小的深寬比，因此在沉積導電材料層112’的過程中，孔隙104可能只會形成在深寬比較大的第一開口103內，不會形成在深寬比較小的第二開口107內。亦即，導體層108的經研磨後的平坦上表面亦不會有孔隙露出。
接著，如第2F圖所示，在導體層108上形成電容結構120後，完成記憶體裝置之電阻式記憶單元100。在此實施例中，由於使用雙鑲嵌製程，因此只需要各沉積一道介電層及導電材料層的步驟，即能同時形成導通孔105及沒有孔隙的導體層108，藉此減少形成電阻式記憶單元100的製程步驟，並且降低製程成本。
第3A-3B圖顯示根據某些實施例，記憶體裝置
200中的一些電阻式記憶單元100之佈局的俯視圖。為簡單明瞭描述電阻式記憶單元100中的第二開口107與第一開口103的佈局，因此省略了部分元件。如第3A圖所示，記憶體裝置200包含複數個電阻式記憶單元100，在此實施例中，第二開口107為對應至複數個第一開口103的溝槽。
如第3B圖所示，在一些實施例中，每一個第二開口107對應至相應的一個第一開口103，每一個電阻式記憶單元100的導體層108彼此藉由絕緣層(例如介電層102)隔開。記憶體裝置200的佈局可依據導體層108的設置而改變，因此，記憶體裝置200的佈局變得更有彈性。
第4A-4D圖顯示根據一些實施例，形成電阻式記憶單元100之不同階段的製程的剖面示意圖。在一些實施例中，如第4A圖所示，首先，在半導體基底101上沉積第一介電層102，且在第一介電層102內形成第一開口103。在第一開口103內形成導通孔105後，如第4B圖所示，在第一介電層102及導通孔105上沉積導電材料層113’。如第4C圖所示，對導電材料層113’實施化學機械研磨製程後，形成導體層108。在此實施例中，由於在化學機械研磨製程中，被研磨的僅有導電材料層113’，因此，可以避免在化學機械研磨製程中，同時研磨兩種以上的材料。例如，如第1D-1E圖所示的步驟中，對導電材料層105’實施化學機械研磨製程時，當第一介電層102的上表面與導電材料層105’的上表面共平面的時候，化學機械研磨製程會同時研磨導電材料層105’與第一介電層102兩種材料。由於化學機械研磨製程對於不同的材料具有不
同的選擇比，因此，同時研磨兩種以上的材料將使得被研磨的表面的平坦度變差。在第4B-4C圖所示的步驟中，對導電材料層113’實施化學機械研磨製程的過程中，並未同時研磨兩種以上的材料。因此，導體層108的表面具有優異的平坦度，使得後續形成的電容結構的下電極可以接觸到具有平坦表面的導體層108。
如第4D圖所示，在一些實施例中，形成表面平坦的導體層108後，且對導體層108實施圖案化製程(例如蝕刻製程)，之後，在導體層108上形成電容結構120，完成記憶體裝置之電阻式記憶單元100。在此實施例中，由於電容結構120中的下電極109接觸的是具有平坦表面的導體層108，因此，可以大幅降低記憶體裝置的漏電風險。再者，導通孔105與導體層108的材料可以不同，可依據實際的需求而選擇適合的導通孔105與導體層108的材料。在一些實施例中，導體層108的材料可選自於鎢、氮化鈦、氮化鉭、銅、鉑、鋯、鉭、銥或上述組合，導通孔105的材料可選自於鎢、氮化鈦、氮化鉭、銅、鉑、鋯、鉭或上述組合。
第5A-5C圖顯示根據某些實施例，形成記憶體裝置之電阻式記憶單元100之不同階段的製程的剖面示意圖。與第4A-4D圖所示的實施例不同的地方在於，沉積導通孔105與導體層108的製程可以在同一道步驟實施，此時，導通孔105與導體層108的材料相同。如第5A-5B圖所示，在開口103內及第一介電層102上沉積導電材料層114’後，對導電材料層114’實施化學機械研磨製程，並且保留部分的導電材料層114’
在導通孔105及第一介電層102上而形成導體層108。在此實施例中，在化學機械研磨的製程中，並未同時研磨兩種以上的材料，因此，導體層108具有較佳的平坦度。此外，亦可對導體層108實施圖案化製程，將不同電阻式記憶單元100的導體層108隔開。圖案化製程包含微影製程和蝕刻製程，或者其他適合的製程。
最後，如第5C圖所示，形成表面平坦的導體層108後，在導體層108上形成電容結構120，完成記憶體裝置之電阻式記憶單元100。在此實施例中，由於電容結構120中的下電極109接觸的是具有平坦表面的導體層108，因此，可以大幅降低記憶體裝置的漏電風險。
此外，在一些實施例中，如第4D或5C圖所示，電容結構120與導通孔105不重疊。在此實施例中，由於電容結構120遠離具有孔隙104的導通孔105，降低了記憶體裝置的漏電風險。
第6A-6C圖顯示根據某些實施例，記憶體裝置200之電阻式記憶單元100中的導通孔105、導體層108與電容結構120之相對位置的剖面示意圖。在第6A-6C圖中，為簡單明瞭描述電阻式記憶單元100中的電容結構120與導通孔105的設置關係，因此省略了部分元件。在一些實施例中，如第6A圖所示，電容結構120中的下電極109、可變電阻層110及上電極111皆與導通孔105不重疊。在一些實施例中，如第6B圖所示，電容結構120中的可變電阻層110及上電極111可延伸至導通孔105的上方，且與導通孔105重疊，下電極109
並未延伸至導通孔105的上方，與導通孔105不重疊。在一些實施例中，如第6C圖所示，電容結構120中的可變電阻層110可延伸至導通孔105的上方，且與導通孔105部分重疊，下電極109及上電極111並未延伸至導通孔105的上方，與導通孔105不重疊。在這些實施例中，由於下電極111遠離具有孔隙104的導通孔105，且接觸經研磨後具有平坦表面的導體層108，因此降低了記憶體裝置的漏電風險。
第7A-7B圖顯示根據某些實施例，記憶體裝置200中的電阻式記憶單元100之佈局的俯視圖。在第7A-7B圖中，為簡單明瞭描述電阻式記憶單元100中的電容結構120與導體層108、導通孔105的佈局，因此省略了部分元件。在一些實施例中，如第7A圖所示，記憶體裝置200包含複數個電阻式記憶單元100，這些電阻式記憶單元100中的每一個導通孔105彼此對齊，每一個導體層108彼此對齊，每一個電容結構120彼此對齊。在一些實施例中，如第7B圖所示，電阻式記憶單元100中的每一個導通孔105彼此對齊，但電阻式記憶單元100中不同行(column)之相鄰兩個的導體層108彼此不對齊，且不同行之相鄰兩個的電容結構120彼此不對齊。導體層108的佈局變化帶給記憶體裝置200更多的佈局彈性。
綜上所述，本發明提供具有平坦表面且沒有孔隙露出的導體層作為記憶體單元的導通孔及電容結構之下電極電性連接的導體層(或稱重佈線層)，不但可以使記憶體裝置的風險降低，同時改善記憶體裝置佈局的彈性，藉此提高良率及降低成本。
以上敘述許多實施例的特徵，使所屬技術領域中具有通常知識者能夠清楚理解以下的說明。所屬技術領域中具有通常知識者能夠理解其可利用本發明揭示內容作為基礎，以設計或更動其他製程及結構而完成相同於上述實施例的目的及/或達到相同於上述實施例的優點。所屬技術領域中具有通常知識者亦能夠理解不脫離本發明之精神和範圍的等效構造可在不脫離本發明之精神和範圍內作任意之更動、替代與潤飾。
100‧‧‧電阻式記憶單元
101‧‧‧半導體基底
102‧‧‧第一介電層
104‧‧‧孔隙
105‧‧‧導通孔
106‧‧‧第二介電層
108‧‧‧導體層
109‧‧‧下電極
110‧‧‧可變電阻層
111‧‧‧上電極
120‧‧‧電容結構
Claims (10)
- 一種記憶體裝置，包括：一基底；一介電層，設置於該基底上；以及複數個電阻式記憶單元，設置於該介電層上，每一個電阻式記憶單元包括；一導通孔，設置於該介電層的一第一開口中；一導體層，設置於該導通孔上，其中該導體層的下表面的面積大於該導通孔的上表面的面積；以及一電容結構，包括一下電極、一設置於該下電極上的可變電阻層及一設置於該可變電阻層上的上電極，其中該下電極設置於該導體層上。
- 如申請專利範圍第1項所述之記憶體裝置，其中該介電層更包括一第二開口設置於該第一開口上，該導體層位於該第二開口內，該第二開口的深寬比小於該第一開口。
- 如申請專利範圍第2項所述之記憶體裝置，其中該第二開口的上表面的面積大於該第一開口的上表面的面積。
- 如申請專利範圍第2項所述之記憶體裝置，其中該些電阻式記憶單元中的複數個該導體層彼此相連，且該第二開口為一溝槽對應至該些相連的導體層下方的複數個該第一開口的。
- 如申請專利範圍第2項所述之記憶體裝置，其中該些電阻式記憶單元中的該些導體層彼此隔開，且該第二開口對應至一個該第一開口。
- 如申請專利範圍第1項所述之記憶體裝置，其中該下電極與該導通孔不重疊。
- 如申請專利範圍第6項所述之記憶體裝置，其中該可變電阻層及該上電極與該導通孔重疊。
- 如申請專利範圍第6項所述之記憶體裝置，其中該可變電阻層與該導通孔重疊，且該上電極與該導通孔不重疊。
- 如申請專利範圍第1項所述之記憶體裝置，其中該些電阻式記憶單元的該些導通孔彼此對齊，該些電阻式記憶單元的該些電容結構彼此對齊。
- 如申請專利範圍第1項所述之記憶體裝置，其中該些電阻式記憶單元中的該些導通孔彼此對齊，該些電阻式記憶單元的該些電容結構彼此不對齊。
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