TWI665762B - 用於記憶體之同質底部電極通孔（beva） 頂表面的形成方式 - Google Patents

用於記憶體之同質底部電極通孔（beva） 頂表面的形成方式 Download PDF

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Abstract

有關於一種包括位於同質底部電極通孔（BEVA）頂表面上的記憶體胞元的積體電路的各種實施例。在一些實施例中，積體電路包括導電導線、通孔介電層、通孔、及記憶體胞元。通孔介電層上覆於導電導線上。通孔穿過通孔介電層延伸至導電導線，且具有第一側壁、第二側壁、及頂表面。通孔的第一側壁及第二側壁分別位於通孔的相對兩側上，並直接接觸通孔介電層的側壁。通孔的頂表面是同質且實質上平整。此外，通孔的頂表面自通孔的第一側壁橫向延伸至通孔的第二側壁。記憶體胞元直接位於通孔的頂表面上。

Description

用於記憶體之同質底部電極通孔（BEVA）頂表面的形成方式
本發明實施例是有關於一種用於記憶體之同質底部電極通孔(BEVA)頂表面的形成方式。
諸多現代電子裝置皆包括非揮發性記憶體。非揮發性記憶體是能夠在電力缺失時儲存資料的電子記憶體。某些有希望成為下一代非揮發性記憶體的候選者包括電阻性隨機存取記憶體(resistive random-access memory，RRAM)及磁阻性隨機存取記憶體(magnetoresistive random-access memory，MRAM)。電阻性隨機存取記憶體及磁阻性隨機存取記憶體具有相對簡單的結構，且與互補金屬氧化物半導體(complementary metal-oxide-semiconductor，CMOS)邏輯製作製程相容。
本發明實施例提供一種包括導電導線、通孔介電層、通孔以及記憶體胞元的積體電路。所述通孔介電層上覆於所述導電導線上。所述通孔穿過所述通孔介電層延伸至所述導電導線，其中所述通孔具有第一側壁、第二側壁及頂表面，其中所述通孔的所述第一側壁及所述第二側壁分別位於所述通孔的相對兩側上，其中所述通孔的所述第一側壁及所述第二側壁直接接觸所述通孔介電層的側壁，其中所述通孔的所述頂表面是同質的，且其中所述通孔的所述頂表面自所述通孔的所述第一側壁橫向延伸至所述通孔的所述第二側壁。所述記憶體胞元直接位於所述通孔的所述頂表面上。
本發明實施例提供一種用於形成積體電路的方法，所述方法包括：形成覆蓋導電導線的通孔介電層；向所述通孔介電層執行蝕刻，以形成上覆於所述導電導線上並暴露出所述導電導線的開口；形成覆蓋所述通孔介電層並完全填充所述開口的導電層，其中所述導電層是同質的並在所述開口中直接接觸所述通孔介電層的側壁；向所述導電層的頂部執行平坦化直至到達所述通孔介電層為止，以在所述開口中由所述導電層形成通孔；以及直接在所述通孔上形成記憶體胞元。
本發明實施例提供一種包括下部導線、通孔介電層、第一通孔、底部電極、資料儲存元件、頂部電極、第二通孔以及上部導線的積體電路。所述通孔介電層覆蓋所述下部導線。所述第一通孔延伸穿過所述通孔介電層以直接接觸所述下部導線，其中 所述第一通孔是單一材料並自所述通孔介電層的頂部至所述通孔介電層的底部直接接觸所述通孔介電層的側壁。所述底部電極、所述資料儲存元件及所述頂部電極直接堆疊於所述第一通孔上，其中所述資料儲存元件位於所述底部電極與所述頂部電極之間。所述第二通孔上覆於所述頂部電極上並直接接觸所述頂部電極，其中所述第二通孔包括通孔本體及通孔襯裏，其中所述通孔本體與所述通孔襯裏是不同的導電材料，其中所述通孔襯裏成杯狀托起所述通孔本體的底側且具有相對於所述通孔本體的頂表面垂直偏移的頂表面。所述上部導線上覆於所述第二通孔上並直接接觸所述第二通孔。
100、200A、200B、400、500、600、700、800、900、1000、1100、1200、1300、1400、1500A、1500B、1600、1700‧‧‧剖視圖
102‧‧‧記憶體胞元
104‧‧‧下部介電層
106‧‧‧底部電極通孔
106s1‧‧‧底部電極通孔的第一側壁
106s2‧‧‧底部電極通孔的第二側壁
106t‧‧‧底部電極通孔的頂表面
108‧‧‧底部電極
110‧‧‧資料儲存元件
110f‧‧‧導電細絲
112‧‧‧頂部電極
114‧‧‧下部導線
114b‧‧‧下部導線本體
114l‧‧‧下部導線襯裏
116‧‧‧上部介電層
118‧‧‧上部導線
118b‧‧‧上部導線本體
118l‧‧‧上部導線襯裏
120‧‧‧頂部電極通孔
120b‧‧‧頂部電極通孔本體
120l‧‧‧頂部電極通孔襯裏
120l1‧‧‧吸氣襯裏
120l2‧‧‧耐蝕襯裏
120t‧‧‧頂部電極通孔的頂表面
202‧‧‧下部層間介電層
204‧‧‧底部電極通孔介電層
204l‧‧‧下部底部電極通孔介電層
204s‧‧‧傾斜側壁
204u‧‧‧上部底部電極通孔介電層
204v‧‧‧垂直或實質上垂直側壁
206‧‧‧硬罩幕
208‧‧‧間隔壁
210‧‧‧頂蓋層
212‧‧‧裝置層間介電層
214‧‧‧上部層間介電層
300‧‧‧擴大剖視圖
302‧‧‧記憶體區
304‧‧‧邏輯區
306‧‧‧存取裝置
308‧‧‧邏輯裝置
310‧‧‧半導體基底
312‧‧‧後段製程內連結構/內連結構
314‧‧‧附加通孔
316‧‧‧附加導線
402‧‧‧基底
502‧‧‧底部電極通孔開口
504、1404‧‧‧光阻罩幕
602‧‧‧底部電極通孔層
702‧‧‧介面
802‧‧‧底部電極層
804‧‧‧資料儲存層
806‧‧‧頂部電極層
1002‧‧‧間隔壁層
1402‧‧‧頂部電極通孔開口
1502‧‧‧頂部電極通孔層
1502b‧‧‧頂部電極通孔本體層
1502l‧‧‧頂部電極通孔襯裏層
1502l1‧‧‧吸氣襯裏層
1502l2‧‧‧耐蝕襯裏層
1800‧‧‧流程圖
1802、1804、1806、1808、1810、1812、1814、1816、1818、1820‧‧‧步驟
BX‧‧‧方框
W‧‧‧寬度
結合附圖閱讀以下詳細說明，會最佳地理解本揭露的各態樣。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1說明包括位於同質之底部電極通孔(bottom electrode via，BEVA)頂表面上的記憶體胞元的積體電路(integrated circuit，IC)的一些實施例的剖視圖。
圖2A及圖2B說明圖1所示積體電路的各種更詳細之實施例的剖視圖。
圖3說明圖2A或圖2B所示積體電路的一些實施例的擴 大剖視圖。
圖4至圖14、圖15A、圖15B、圖16、及圖17說明用於形成包括位於均勻之底部電極通孔頂表面上的記憶體胞元的積體電路的方法的一些實施例的一系列剖視圖。
圖18說明圖4至圖14、圖15A、圖15B、圖16、及圖17所示方法的一些實施例的流程圖。
本揭露提供用於實作本揭露的不同特徵的諸多不同的實施例或實例。以下闡述組件及構造的具體實例以簡化本揭露。當然，該些僅為實例且不旨在進行限制。例如，以下說明中將第一特徵形成於第二特徵之上或第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵、進而使得所述第一特徵與所述第二特徵可能不直接接觸的實施例。另外，本揭露可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如「在...下方(beneath)」、「在...下面(below)」、「下部的(lower)」、「上方(above)」、「上部的(upper)」等空間相對性用語來闡述圖中所說明的一個元件或特徵與另一(些)元件或特徵的關係。所述空間 相對性用語旨在除圖中所繪示的取向外亦囊括裝置在使用或操作中的不同取向。設備可具有其他取向(旋轉90度或其他取向)，且本文中所用的空間相對性描述語可同樣相應地進行解釋。
根據用於形成積體電路(IC)的方法，形成底部電極通孔(BEVA)介電層，其覆蓋後段製程(back-end-of-line，BEOL)內連結構的金屬導線。向所述底部電極通孔介電層執行蝕刻，以形成暴露出所述金屬導線的底部電極通孔開口。形成覆蓋所述底部電極通孔介電層並保形地襯砌(conformally lining)所述底部電極通孔開口的金屬阻擋層。在所述金屬阻擋層之上形成覆蓋所述金屬阻擋層並填充所述底部電極通孔開口的剩餘部分的金屬層。向所述金屬層及所述金屬阻擋層中執行平坦化直至到達所述底部電極通孔介電層為止，藉此在所述底部電極通孔開口中形成底部電極通孔。所述底部電極通孔包括由所述金屬層形成的底部電極通孔本體，且更包括襯砌所述底部電極通孔本體並由所述金屬阻擋層形成的底部電極通孔襯裏。隨後，直接在所述底部電極通孔的頂表面上形成記憶體胞元。
關於所述方法的挑戰是，金屬層與金屬阻擋層具有不同的硬度值(hardness value)，使得所述平坦化會以不同的速率移除金屬層及金屬阻擋層。因此，底部電極通孔的頂表面是不平整的(uneven)。舉例而言，底部電極通孔本體的頂表面可相對於底部電極通孔襯裏的頂表面垂直偏移。由於底部電極通孔的頂表面是不平的，因而跨越記憶體胞元的電場是不均勻的。不均勻的電場 又可在積體電路的大量製造期間引起較差的良率及/或不均勻的效能。隨著積體電路中的特徵尺寸繼續縮小，底部電極通孔及記憶體胞元亦將縮小，使得在記憶體胞元中電場均勻性將愈來愈重要。
鑒於上述內容，本揭露的各種實施例是有關於一種包括位於同質(homogeneous)之底部電極通孔頂表面上的記憶體胞元的積體電路以及一種用於形成所述積體電路的方法。在一些實施例中，所述積體電路包括導電導線、通孔介電層、通孔、及記憶體胞元。所述通孔介電層上覆於所述導電導線上。所述通孔穿過所述通孔介電層延伸至所述導電導線，且具有第一側壁、第二側壁、及頂表面。所述通孔的所述第一側壁及所述第二側壁分別位於所述通孔的相對兩側上，並直接接觸所述通孔介電層的側壁。所述通孔的所述頂表面是同質且實質上平整。此外，所述通孔的所述頂表面自所述通孔的所述第一側壁橫向延伸至所述通孔的所述第二側壁。所述記憶體胞元直接位於所述通孔的所述頂表面上。由於所述通孔的所述頂表面是實質上平整，因而跨越所述記憶體胞元的電場是均勻或實質上均勻的。
在一些實施例中，所述方法包括形成覆蓋導電導線的通孔介電層。向所述通孔介電層中執行蝕刻，以形成上覆於所述導電導線上並暴露出所述導電導線的開口。形成覆蓋所述通孔介電層並完全填充所述開口的導電層。所述導電層是同質的(homogeneous)，並在所述開口中直接接觸所述通孔介電層的側壁。向所述導電層的頂部中執行平坦化直至到達所述通孔介電層 為止，以在所述開口中由所述導電層形成通孔。直接在所述通孔上形成記憶體胞元。由於所述導電層是同質的，因而所述導電層具有實質上均勻的硬度，且所述平坦化以實質上均勻的速率移除所述導電層。以此形成所述通孔，且使得所述通孔的所述頂表面是實質上平整的。由於所述通孔的所述頂表面是實質上平整的，因而跨越所述記憶體胞元的電場是均勻或實質上均勻的。
參照圖1，提供包括記憶體胞元102的積體電路的一些實施例的剖視圖100。如圖所示，記憶體胞元102位於下部介電層104及底部電極通孔106上。視跨越記憶體胞元102所施加的電壓而定，記憶體胞元102在第一資料狀態與第二資料狀態之間可逆地改變。在一些實施例中，記憶體胞元102是電阻性隨機存取記憶體(RRAM)胞元、磁阻性隨機存取記憶體(MRAM)胞元、或其他類型的記憶體胞元。此外，在一些實施例中，記憶體胞元102包括底部電極108、資料儲存元件110、及頂部電極112。
底部電極108上覆於下部介電層104及底部電極通孔106上。在一些實施例中，底部電極108直接接觸底部電極通孔106的頂表面106t。在一些實施例中，底部電極108是與底部電極通孔106相同的材料，及/或與底部電極通孔106成一體。舉例而言，可藉由相同沈積來形成底部電極108及底部電極通孔106。底部電極108可為或可包含例如氮化鉭、氮化鈦、鉑、銥、釕、鎢、銀、銅、其他導電材料、或上述各者的任一組合。
資料儲存元件110上覆於底部電極108上，且頂部電極 112上覆於資料儲存元件110上。視跨越記憶體胞元102所施加的電壓而定，資料儲存元件110在第一資料狀態與第二資料狀態之間可逆地改變。在記憶體胞元102是電阻性隨機存取記憶體胞元的一些實施例中，資料儲存元件110是或包含氧化鉿、其他高介電常數(high κ)電介質、或其他電介質。本文中所使用的高介電常數電介質是介電常數κ大於約3.9、5、10、15、或20的電介質。在記憶體胞元102是磁阻性隨機存取記憶體胞元的一些實施例中，資料儲存元件110是或包括磁性隧道接面(magnetic tunnel junction，MTJ)。頂部電極112可為或可包含例如氮化鈦、氮化鉭、鉑、銥、鎢、其他導電材料、或上述各者的任一組合。
底部電極通孔106自記憶體胞元102的底部穿過下部介電層104延伸至位於記憶體胞元102之下的下部導線114。下部導線114位於下部介電層104中，且可為或可包含例如鋁銅、銅、鋁、其他導電材料、或上述各者的任一組合。下部介電層104可為或可包含例如二氧化矽、氮氧化矽、低介電常數電介質、碳化矽、氮化矽、其他電介質、或上述各者的任一組合。本文中所使用的低介電常數電介質是介電常數κ小於約3.9、3、2、或1的電介質。底部電極通孔106可為或可包含例如鈦、氮化鈦、鉭、氮化鉭、鎢、或其他導電材料。在一些實施例中，底部電極通孔106是完全同質的(例如，單一材料)。
底部電極通孔106的頂表面106t是同質的(例如，單一材料)，且是平整或實質上平整的，使得使用底部電極通孔106跨 越記憶體胞元102所產生的電場是均勻或實質上均勻的。此外，底部電極通孔106的頂表面106t自底部電極通孔106的第一側壁106s1連續延伸至底部電極通孔106的第二側壁106s2，其中第一側壁106s1及第二側壁106s2位於底部電極通孔106的相對兩側上並接觸下部介電層104的側壁。
上部介電層116覆蓋下部介電層104，且容置上部導線118及頂部電極通孔(TEVA)120。上部介電層116可為或可包含例如二氧化矽、低介電常數電介質、碳化矽、氮化矽、其他電介質、或上述各者的任一組合。上部導線118可為或可包含例如鋁銅、銅、鋁、或其他導電材料。
頂部電極通孔120直接位於上部導線118與記憶體胞元102之間，且自上部導線118穿過上部介電層116延伸至記憶體胞元102。在一些實施例中，頂部電極通孔120是同質的(例如，單一材料)。在其他實施例中，頂部電極通孔120是異質的，且包括頂部電極通孔本體120b及頂部電極通孔襯裏120l。頂部電極通孔本體120b可為或可包含例如銅、鋁銅、鋁、鎢、或其他導電材料。頂部電極通孔襯裏120l阻止頂部電極通孔本體120b的材料遷移(例如，擴散)出頂部電極通孔120，且可為例如氮化鈦、鈦、氮化鉭、鉭、或其他可作為頂部電極通孔本體120b的導電障壁材料。在頂部電極通孔120是異質的一些實施例中，頂部電極通孔120的頂表面120t是異質且粗糙或不平的。
參照圖2A，提供圖1所示積體電路的一些更詳細實施例 的剖視圖200A。如圖所示，下部導線114位於下部層間介電(interlayer dielectric，ILD)層202內。下部層間介電層202可為或可包含例如二氧化矽、氮氧化矽、低介電常數電介質、氮化矽、其他電介質、或上述各者的任一組合。在一些實施例中，下部導線114包括下部導線本體114b及下部導線襯裏114l。下部導線本體114b可為或可包含例如鋁銅、銅、鋁、其他金屬、或其他導電材料。下部導線襯裏114l成杯狀托起下部導線本體114b的底側，以襯砌下部導線本體114b的底表面及下部導線本體114b的側壁。下部導線襯裏114l阻止下部導線本體114b的材料遷移(例如，擴散)出下部導線本體114b，且可為或可包含例如鉭、鈦、氮化鈦、氮化鉭、或其他可作為下部導線本體114b的導電障壁材料。
底部電極通孔介電層204上覆於下部導線114及下部層間介電層202上，且容置底部電極通孔106。在一些實施例中，底部電極通孔介電層204包括下部底部電極通孔介電層204l及上覆於下部底部電極通孔介電層204l上的上部底部電極通孔介電層204u。此外，在一些實施例中，上部底部電極通孔介電層204u與下部底部電極通孔介電層204l是不同的材料。上部底部電極通孔介電層204u及下部底部電極通孔介電層204l可各自是或包含例如碳化矽、氮化矽、其他電介質、或上述各者的任一組合。在一些實施例中，上部底部電極通孔介電層204u是氮化矽、其他氮化物、或其他電介質，及/或下部底部電極通孔介電層204l是碳化矽或其他電介質。
底部電極通孔106自下部導線114穿過底部電極通孔介電層204延伸至記憶體胞元102。在一些實施例中，底部電極通孔106的寬度W自下部導線114至上部底部電極通孔介電層204u與下部底部電極通孔介電層204l之間的介面是均勻或實質上均勻的。此外，在一些實施例中，底部電極通孔106的寬度W自所述介面至底部電極通孔106的頂表面106t連續地增加。底部電極通孔106的頂表面106t支撐記憶體胞元102。此外，底部電極通孔106的頂表面106t是同質且平整或實質上平整的。如上所述，此跨越記憶體胞元102得到均勻或實質上均勻的電場。
視跨越記憶體胞元102所施加的電壓而定，記憶體胞元102在第一資料狀態與第二資料狀態之間可逆地改變。在一些實施例中，記憶體胞元102是電阻性隨機存取記憶體胞元、磁阻性隨機存取記憶體胞元、或其他類型的記憶體胞元。在記憶體胞元102是電阻性隨機存取記憶體胞元的一些實施例中，記憶體胞元102的資料儲存元件110通常是絕緣的。然而，資料儲存元件110可被製成為經由藉由跨越記憶體胞元102施加適當電壓所形成的導電細絲110f而導通。為易於說明，僅將導電細絲110f中的一者標記為110f。一旦導電細絲110f形成，便可藉由跨越記憶體胞元102施加適當電壓來重設導電細絲110f(例如，斷裂，進而得到高電阻)或設定導電細絲110f(例如，重新形成，進而得到較低電阻)。低電阻及高電阻可用於表示數位訊號(即，「1」或「0」)，藉此達成資料儲存。
硬罩幕206上覆於記憶體胞元102上，且間隔壁208上覆於記憶體胞元102的資料儲存元件110上。間隔壁208包括分別與記憶體胞元102的頂部電極112的相對的兩個側壁接界的一對分段(segment)。在一些實施例中，所述分段分別與硬罩幕206之相對的兩個側壁接界，硬罩幕206之所述相對的兩個側壁分別與頂部電極112的所述相對的兩個側壁對準。在一些實施例中，間隔壁208以閉合路徑沿頂部電極112的側壁橫向延伸，以完全封圍頂部電極112。應注意，此在圖2A所示剖視圖200A內是看不到的。在一些實施例中，間隔壁208下陷至資料儲存元件110的頂表面中(例如，因過蝕刻)。硬罩幕206及間隔壁208可各自是或包含例如氮化矽、氧化矽、氮氧化矽、其他電介質、或上述各者的任一組合。
頂蓋層210襯砌記憶體胞元102的側壁及間隔壁208的側壁，且更上覆於硬罩幕206及底部電極通孔介電層204上。此外，裝置層間介電層212上覆於頂蓋層210及底部電極通孔介電層204上。頂蓋層210可為或可包含例如氧化矽、其他氧化物、或其他電介質。裝置層間介電層212可為或可包含例如二氧化矽、低介電常數電介質、氮化矽、其他電介質、或上述各者的任一組合。
在上部層間介電層214內，上部導線118上覆於記憶體胞元102及裝置層間介電層212上。上部層間介電層214可為或可包含例如二氧化矽、低介電常數電介質、氮化矽、其他電介質、 或上述各者的任一組合。在一些實施例中，上部導線118包括上部導線本體118b及上部導線襯裏118l。上部導線本體118b可為或可包含例如鋁銅、銅、鋁、其他金屬、或其他導電材料。上部導線襯裏118l成杯狀托起上部導線本體118b的底側，以襯砌上部導線本體118b的底表面及上部導線本體118b的側壁。此外，上部導線襯裏118l阻止上部導線本體118b的材料遷移(例如，擴散)出上部導線本體118b，且可為或可包含例如鉭、鈦、氮化鈦、氮化鉭、或其他可作為上部導線本體118b的障壁材料。
頂部電極通孔120位於裝置層間介電層212中，且自上部導線118穿過裝置層間介電層212延伸至記憶體胞元102。在一些實施例中，頂部電極通孔120延伸穿過頂蓋層210及硬罩幕206，及/或下陷至記憶體胞元102的頂部電極112的頂部中。頂部電極通孔120包括頂部電極通孔本體120b及頂部電極通孔襯裏120l。頂部電極通孔襯專120l成杯狀托起頂部電極通孔本體120b的底側，且阻止頂部電極通孔本體120b的材料遷移出頂部電極通孔120。
參照圖2B，提供圖1所示積體電路的一些更詳細實施例的另一剖視圖200B。圖2B是圖2A的變體，其中頂部電極通孔襯裏120l包括吸氣襯裏(getter liner)120l1及耐蝕襯裏(resistant liner)120l2。吸氣襯裏120l1包含吸氣材料，所述吸氣材料吸收可使記憶體胞元102的頂部電極112受損害(例如，氧化)及負面影響(例如，增加其接觸電阻)的遊離物質(errant matter)。所述 遊離物質可為或可包含例如氫氣、氧氣、水蒸氣、氮氣、其他遊離物質、或上述各者的任一組合，及/或所述吸氣材料可為或可包含例如鈦、鋯、鉿、鑭、鈀、鈀銀、鈀釕、或上述各者的任一組合。
在一些實施例中，所述吸氣材料較頂部電極112的電極材料對遊離物質具有更高的親和力。舉例而言，所述吸氣材料可較頂部電極112的電極材料具有更高的與氧的反應性(例如，在與氧反應時需要更少的能量)。所述電極材料可為或可包含例如鉭或其他導電材料，及/或所述吸氣材料可為或可包含例如鉿、鈦、鋯、鑭、或其他導電材料。此外，在一些實施例中，吸氣襯裏120l1包含由吸氣材料吸收的遊離物質，及/或吸氣襯裏120l1的總質量的至少約50%、約60%、約70%、約80%、或約90%是吸氣材料。
耐蝕襯裏120l2上覆於吸氣襯裏120l1上，位在吸氣襯裏120l1與頂部電極通孔本體120b之間。耐蝕襯裏120l2對遊離物質的腐蝕或損害具有抵抗力，且保護頂部電極112免受遊離物質影響。耐蝕襯裏120l2可為或可包含例如氮化鈦、氮化鉭、鎳、鎢、銅、金、釕、鉑、其他導電材料、或上述各者的任一組合。在一些實施例中，耐蝕襯裏120l2是或包含較吸氣材料及電極材料對遊離物質具有更低親和力的耐蝕材料。舉例而言，所述耐蝕材料可較吸氣材料及/或電極材料具有更低的與氧的反應性(例如，在與氧反應時需要更多的能量)。耐蝕材料可為或可包含例如氮化鈦或其他導電材料，吸氣材料可為或可包含例如鈦或其他導電材料， 且電極材料可為或可包含例如鉭或其他導電材料。
吸氣襯裏120l1及耐蝕襯裏120l2在積體電路的形成期間以及在積體電路的使用期間保護頂部電極112免受遊離物質影響。耐蝕襯裏120l2阻止遊離物質到達頂部電極112。吸氣襯裏120l1吸收位於頂部電極112上的殘餘遊離物質、及/或經過吸氣襯裏120l1的遊離物質。藉由保護頂部電極112免受遊離物質影響，頂部電極112不受遊離物質的腐蝕及損害。因此，頂部電極112具有低的接觸電阻，且記憶體胞元102可靠地運作。
參照圖3，提供圖2A或圖2B所示積體電路的一些實施例的擴大剖視圖300。圖2A及圖2B所示剖視圖200A可例如是在方框BX內所截取。如圖所示，所述積體電路包括記憶體區302及邏輯區304。記憶體區302容置記憶體胞元102。記憶體胞元102擱置於底部電極通孔106上，且位於頂部電極通孔120之下。此外，底部電極通孔106具有是同質(例如，單一材料)且是平整或實質上平整的頂表面，以產生跨越記憶體胞元102之均勻的電場。
在一些實施例中，記憶體胞元102是在記憶體區302中界定記憶體胞元陣列(圖中未標記)的諸多記憶體胞元中的一者。在一些實施例中，所述記憶體胞元陣列的每一記憶體胞元如同參照圖1、圖2A、圖2B、或上述各者的任一組合所示及所述的記憶體胞元102一樣。在一些實施例中，所述記憶體胞元陣列的每一記憶體胞元擱置於底部電極通孔上且位於頂部電極通孔之下。所 述記憶體胞元陣列的每一頂部電極通孔可例如如同參照圖1、圖2A、圖2B、或上述各者的任一組合所示及所述的頂部電極通孔120一樣。所述記憶體胞元陣列的每一底部電極通孔可例如如同參照圖1、圖2A、圖2B、或上述各者的任一組合所示及所述的底部電極通孔106一樣，以產生跨越對應記憶體胞元之均勻或實質上均勻的電場。在一些實施例中，所述記憶體胞元陣列的每一記憶體胞元上覆於存取裝置306上且電性耦合至存取裝置306。存取裝置306促進對記憶體胞元陣列中的對應記憶體胞元的存取或選擇，且可例如是絕緣閘場效電晶體(insulated gate field-effect transistor，IGFET)、金屬氧化物半導體場效電晶體(metal-oxide-semiconductor field-effect transistor，MOSFET)、或其他類型的半導體裝置。
邏輯區304容置邏輯裝置308。邏輯裝置308可為或可包含例如絕緣閘場效電晶體、金屬氧化物半導體場效電晶體、或其他類型的半導體裝置。在一些實施例中，邏輯裝置308是界定邏輯核心(圖中未標記)的諸多邏輯裝置中的一者。在此類實施例中的一些實施例中，邏輯核心的操作由記憶體胞元陣列支援或輔助，及/或記憶體胞元陣列是嵌入式記憶體。此外，在一些實施例中，邏輯裝置308支援記憶體胞元102及/或記憶體胞元陣列的操作。舉例而言，邏輯裝置308可促進讀取記憶體胞元102及/或記憶體胞元陣列的資料及/或向記憶體胞元102及/或記憶體胞元陣列寫入資料。
除記憶體胞元102及邏輯裝置308以外，所述積體電路更包括半導體基底310及後段製程內連結構312。半導體基底310支撐並局部地界定邏輯裝置308，且在一些實施例中支撐並局部地界定存取裝置306。在一些實施例中，半導體基底310更支撐並局部地界定包括邏輯裝置308的邏輯核心。半導體基底310可為例如塊狀矽基底、絕緣體上矽(silicon-on-insulator，SOI)基底、或其他類型的半導體基底。後段製程內連結構312上覆於半導體基底310上且容置記憶體胞元102。在一些實施例中，後段製程內連結構312更上覆於包括記憶體胞元102的記憶體胞元陣列上且容置所述記憶體胞元陣列。後段製程內連結構312包括介電堆疊及多個導電特徵。
所述介電堆疊包括覆蓋半導體基底310及邏輯裝置308的下部層間介電層202。在一些實施例中，下部層間介電層202更覆蓋存取裝置306。所述介電堆疊更包括覆蓋下部層間介電層202的底部電極通孔介電層204、覆蓋底部電極通孔介電層204的裝置層間介電層212、及覆蓋裝置層間介電層212的上部層間介電層214。
所述導電特徵堆疊於所述介電堆疊中，以界定將記憶體胞元102、邏輯裝置308及積體電路的其他裝置(例如，存取裝置306)內連的導電路徑。所述導電特徵包括下部導線114、上部導線118、底部電極通孔106、及頂部電極通孔120。此外，所述導電特徵包括多個附加通孔314及多個附加導線316。附加通孔314 及附加導線316可為或可包含例如鎢、銅、鋁銅、鋁、其他導電材料、或上述各者的任一組合。
參照圖4至圖14、圖15A、圖15B、圖16、及圖17，提供用於形成包括位於同質底部電極通孔頂表面上的記憶體胞元的積體電路的方法的一些實施例的一系列剖視圖400至1400、1500A、1500B、1600、1700。所述積體電路可例如是圖2A或圖2B所示積體電路，且圖15A及圖15B分別針對圖2A及圖2B說明所述方法的步驟。
如圖4所示剖視圖400所說明，提供或形成基底402。基底402包括下部層間介電層202及下部導線114。此外，在一些實施例中，基底402包括圖3所示半導體基底310、圖3所示內連結構312的位於底部電極通孔介電層204下面的一部分、圖3所示存取裝置306、圖3所示邏輯裝置308、或上述各者的任一組合。下部層間介電層202可為或可包含例如氮化矽、氧化矽、低介電常數介電層、其他電介質、或上述各者的任一組合。下部導線114凹陷至下部層間介電層202的頂部中，使得下部導線114的頂表面與下部層間介電層202的頂表面齊平或實質上齊平。下部導線114可為或可包含例如氮化鈦、鉭、氮化鉭、鈦、鋁、鋁銅、銅、其他導電材料、或上述各者的任一組合。在一些實施例中，下部導線114是異質的(例如，多種材料)，且包括下部導線本體114b及下部導線襯裏114l。下部導線本體114b可為或可包含例如銅、鋁銅、鋁、或其他導電材料。下部導線襯裏114l成杯狀托起下部 導線本體114b的底側，且阻止下部導線本體114b的材料遷移至周圍結構。下部導線襯裏114l可為或可包含例如鈦、鉭、氮化鈦、氮化鉭、或其他可作為下部導線本體114b的障壁材料。
圖4所示剖視圖400亦說明，形成覆蓋基底402的底部電極通孔介電層204。底部電極通孔介電層204可為或可包含例如碳化矽、氮化矽、氧化矽、氮氧化矽、其他電介質、或上述各者的任一組合。在一些實施例中，底部電極通孔介電層204包括下部底部電極通孔介電層204l及覆蓋下部底部電極通孔介電層204l的上部底部電極通孔介電層204u。下部底部電極通孔介電層204l可為或可包含例如碳化矽或其他電介質，及/或上部底部電極通孔介電層204u可為或可包含例如氮化矽或其他電介質。在一些實施例中，用於形成底部電極通孔介電層204的製程包括化學氣相沈積(chemical vapor deposition，CVD)、物理氣相沈積(physical vapor deposition，PVD)、其他沈積製程、或上述各者的任一組合。
如圖5所示剖視圖500所說明，向底部電極通孔介電層204執行第一蝕刻，以形成上覆於下部導線114上並暴露出下部導線114的底部電極通孔開口502。在一些實施例中，在完成第一蝕刻後，上部底部電極通孔介電層204u具有位於底部電極通孔開口502中且分別位於底部電極通孔開口502的相對兩側上的一對傾斜側壁204s，而下部底部電極通孔介電層204l具有位於底部電極通孔開口502中且分別位於所述相對兩側上的一對垂直或實質上垂直側壁204v。
在一些實施例中，用於執行第一蝕刻的製程包括在底部電極通孔介電層204上形成光阻罩幕504。可例如藉由在底部電極通孔介電層204上沈積光阻層並以底部電極通孔開口502的佈局將所述光阻層圖案化來形成光阻罩幕504。可例如藉由旋轉塗佈或其他沈積製程來執行所述沈積，及/或可例如藉由微影或其他圖案化製程來執行所述圖案化。對上部底部電極通孔介電層204u施加一或多種第一蝕刻劑直至第一蝕刻劑到達下部底部電極通孔介電層204l為止，以局部地形成底部電極通孔開口502。經由被局部形成的底部電極通孔開口502對下部底部電極通孔介電層204l施加一或多種第二蝕刻劑直至第二蝕刻劑到達下部導線114為止，以完成底部電極通孔開口502的形成。此後，移除光阻罩幕504。
如圖6所示剖視圖600所說明，形成覆蓋底部電極通孔介電層204並更填充底部電極通孔開口502(參見圖5)的底部電極通孔層602。底部電極通孔層602是導電且同質的(例如，單一材料)。底部電極通孔層602可為或可包含例如氮化鈦、鎢、鈦、或其他導電材料。此外，可例如藉由化學氣相沈積、物理氣相沈積、濺鍍、無電鍍覆、電鍍、或者其他鍍覆或沈積製程來形成底部電極通孔層602。
如圖7所示剖視圖700所說明，向底部電極通孔層602(參見圖6)的頂部執行第一平坦化直至到達底部電極通孔介電層204為止，以在底部電極通孔開口502(參見圖5)中形成底部電極通孔106。由於底部電極通孔層602是同質的，因而底部電極通 孔106形成有同質的頂表面106t。此外，由於底部電極通孔層602是同質的且因此不具有多種材料硬度，因而底部電極通孔層602在平坦化期間不具有多種移除速率。因此，第一平坦化均勻地或實質上均勻地移除底部電極通孔層602的材料，以將底部電極通孔106形成為使得底部電極通孔106的頂表面106t是平整或實質上平整的。由於底部電極通孔106的頂表面106t是平整或實質上平整的，因而跨越隨後在底部電極通孔106上形成的記憶體胞元的電場是均勻或實質上均勻的。在一些實施例中，底部電極通孔106形成有自下部導線114至上部底部電極通孔介電層204u與下部底部電極通孔介電層204l之間的介面702是均勻或實質上均勻的寬度W，且寬度W自介面702至底部電極通孔106的頂表面106t連續增加。可例如藉由化學機械研磨(chemical mechanical polish，CMP)或其他平坦化製程來執行第一平坦化。
如圖8所示剖視圖800所說明，在底部電極通孔106及底部電極通孔介電層204上形成底部電極層802、資料儲存層804、及頂部電極層806。底部電極層802被形成為覆蓋底部電極通孔介電層204及底部電極通孔106。資料儲存層804被形成為覆蓋底部電極層802。頂部電極層806被形成為覆蓋資料儲存層804。底部電極層802及頂部電極層806是導電的，且可為或可包含例如金屬、金屬氮化物、或其他導電材料。視跨越資料儲存層804所施加的電壓而定，資料儲存層804在第一資料狀態(例如，第一電阻)與第二資料狀態(例如，第二電阻)之間可逆地改變。 在製造的記憶體胞元是電阻性隨機存取記憶體胞元的一些實施例中，資料儲存層804可為或可包含例如氧化鉿、其他高介電常數電介質、或其他電介質。在製造的記憶體胞元是磁阻性隨機存取記憶體胞元的一些實施例中，資料儲存層804可為或可包括例如磁性隧道接面層或其他磁性儲存層。所述磁性隧道接面層可例如包括第一鐵磁層、上覆於所述第一鐵磁層上的絕緣層、及上覆於所述絕緣層上的第二鐵磁層。在一些實施例中，藉由化學氣相沈積、物理氣相沈積、無電鍍覆、電鍍、濺鍍、其他鍍覆或沈積製程、或上述各者的任一組合來形成底部電極層802及頂部電極層806以及資料儲存層804。
如圖9所示剖視圖900所說明，形成硬罩幕206，硬罩幕206覆蓋上覆於底部電極通孔106上的記憶體胞元區的頂部電極層806(參見圖8)。硬罩幕206可為或可包含例如氮化矽、其他氮化物、其他電介質、或上述各者的任一組合。此外，形成硬罩幕206可例如藉由在頂部電極層806上沈積硬罩幕層並將所述硬罩幕層圖案化成硬罩幕206。可例如藉由化學氣相沈積、物理氣相沈積、或其他沈積製程來執行所述沈積，及/或可例如藉由使用微影及蝕刻製程來執行所述圖案化。
圖9所示剖視圖900亦說明，在硬罩幕206處於原位的情況下向頂部電極層806(參見圖8)中執行第二蝕刻，以形成位於硬罩幕206之下的頂部電極112。在一些實施例中，資料儲存層804用作第二蝕刻的蝕刻止擋件，及/或第二蝕刻過延伸至資料儲 存層804中以局部地蝕刻資料儲存層804。
如圖10所示剖視圖1000所說明，形成覆蓋並襯砌圖9所示結構的間隔壁層1002。在一些實施例中，間隔壁層1002保形地形成，及/或藉由化學氣相沈積、物理氣相沈積、或其他沈積製程來形成間隔壁層1002。間隔壁層1002可為或可包含例如氮化矽、氧化矽、氮氧化矽、其他電介質、或上述各者的任一組合。
如圖11所示剖視圖1100所說明，向間隔壁層1002(參見圖10)執行第三蝕刻，以回蝕間隔壁層1002且由間隔壁層1002形成間隔壁208。間隔壁208包括分別位於頂部電極112的相對的兩個側壁上的一對分段。此外，在一些實施例中，所述分段分別位於硬罩幕206的相對的兩個側壁上，及/或硬罩幕206的所述相對的兩個側壁分別與頂部電極112的所述相對的兩個側壁齊平。在一些實施例中，間隔壁208以閉合路徑沿頂部電極112的側壁橫向延伸，以完全封圍頂部電極112。應注意，此在圖11所示剖視圖1100內是看不到的。用於執行第三蝕刻的製程可例如包括對間隔壁層1002施加一或多種蝕刻劑，以移除間隔壁層1002的水平分段而不移除間隔壁層1002的垂直分段。
如圖12所示剖視圖1200所說明，在間隔壁208及硬罩幕206處於原位的情況下向資料儲存層804(參見圖11)及底部電極層802(參見圖11)執行第四蝕刻，以形成資料儲存元件110及底部電極108。資料儲存元件110位於頂部電極112之下，且底部電極108位於資料儲存元件110之下。用於執行第四蝕刻的製 程可例如包括對資料儲存層804及底部電極層802施加一或多種蝕刻劑，直至蝕刻劑到達底部電極通孔介電層204為止。
如圖13所示剖視圖1300所說明，形成覆蓋底部電極通孔介電層204、間隔壁208及硬罩幕206的頂蓋層210。此外，頂蓋層210被形成為襯砌間隔壁208的側壁、資料儲存元件110的側壁、及底部電極108的側壁。頂蓋層210可為或可包含例如氮化矽、其他氮化物、或其他電介質。在一些實施例中，頂蓋層210藉由保形沈積來形成，及/或藉由化學氣相沈積、物理氣相沈積、或其他沈積製程來形成。
圖13所示剖視圖1300亦說明，形成覆蓋頂蓋層210的裝置層間介電層212。此外，裝置層間介電層212形成有平坦或實質上平坦的頂表面。裝置層間介電層212可為或可包含例如氧化矽、低介電常數電介質、其他介電層、或上述各者的任一組合。在一些實施例中，用於形成裝置層間介電層212的製程包括沈積覆蓋頂蓋層210的裝置層間介電層212且隨後向裝置層間介電層212的頂部中執行平坦化。可例如藉由化學氣相沈積、物理氣相沈積、濺鍍、其他沈積製程、或上述各者的任一組合來沈積裝置層間介電層212。可例如藉由化學機械研磨或其他平坦化製程來執行所述平坦化。
如圖14所示剖視圖1400所說明，向裝置層間介電層212、頂蓋層210及硬罩幕206執行第五蝕刻，以形成上覆於頂部電極112上並暴露出頂部電極112的頂部電極通孔開口1402。在 一些實施例中，用於執行第五蝕刻的製程包括在裝置層間介電層212上形成光阻罩幕1404。可例如藉由在裝置層間介電層212上沈積光阻層並以頂部電極通孔開口1402的佈局將所述光阻層圖案化來形成光阻罩幕1404。可例如藉由旋轉塗佈或其他沈積製程來執行所述沈積，及/或可例如藉由微影來執行所述圖案化。隨後，在光阻罩幕1404處於原位的情況下對裝置層間介電層212、頂蓋層210及硬罩幕206施加一或多種蝕刻劑，且此後，移除光阻罩幕1404。
如圖15A所示剖視圖1500A所說明，形成覆蓋裝置層間介電層212並填充頂部電極通孔開口1402(參見圖14)的頂部電極通孔層1502。頂部電極通孔層1502包括頂部電極通孔襯裏層1502l及頂部電極通孔本體層1502b。頂部電極通孔襯裏層1502l覆蓋裝置層間介電層212並襯砌(例如，保形地襯砌)頂部電極通孔開口1402。頂部電極通孔本體層1502b在頂部電極通孔襯裏層1502l之上覆蓋頂部電極通孔襯裏層1502l並填充頂部電極通孔開口1402。頂部電極通孔襯裏層1502l是不同於頂部電極通孔本體層1502b的材料，且具有不同於頂部電極通孔本體層1502b的硬度。此外，頂部電極通孔襯裏層1502l阻止頂部電極通孔本體層1502b的材料遷移至周圍結構。頂部電極通孔本體層1502b可為或可包含例如鎢、銅、鋁銅、鋁、其他金屬、或其他導電材料。頂部電極通孔襯裏層1502l可為或可包含例如鈦、鉭、氮化鈦、氮化鉭、或其他可作為頂部電極通孔本體層1502b的障壁材料。可例 如藉由化學氣相沈積、物理氣相沈積、無電鍍覆、電鍍、其他鍍覆或沈積製程、或上述各者的任一組合來形成頂部電極通孔襯裏層1502l及頂部電極通孔本體層1502b。
在一些實施例中，於完成第五蝕刻後，在頂部電極112上留存有來自第五蝕刻的蝕刻殘餘物。此種蝕刻殘餘物可例如包括可使頂部電極112受腐蝕或損害的遊離物質。此外，在一些實施例中，頂部電極112經由頂部電極通孔開口1402被暴露於可使頂部電極112受腐蝕或損害的遊離物質。舉例而言，積體電路的周圍環境中的遊離氣體可經由頂部電極通孔開口1402(參見圖14)與頂部電極112相互作用。因此，在一些實施例中，在形成頂部電極通孔層1502之前(例如，緊接在形成頂部電極通孔層1502之前)對頂部電極112執行清潔製程，以移除位於頂部電極112上的遊離物質及/或消除對頂部電極112的腐蝕或損害。
如圖15B所示剖視圖1500B所說明，提供圖15A的變體，其中頂部電極通孔襯裏層1502l形成有吸氣襯裏層1502l1及耐蝕襯裏層1502l2。吸氣襯裏層1502l1包含吸氣材料，所述吸氣材料吸收可使頂部電極112受損害(例如，氧化)及負面影響(例如，增加接觸電阻)的遊離物質。所述遊離物質可為或可包括例如殘餘的蝕刻殘餘物，包括氧、氧氣、水蒸氣、或其他遊離物質，及/或所述吸氣材料可為或可包含例如鈦、鋯、鉿、鑭、鈀、鈀銀、鈀釕、或上述各者的任一組合。在一些實施例中，吸氣材料可較頂部電極112的電極材料具有更高的與氧的反應性(例如，在與 氧反應時需要更少的能量)。此外，在一些實施例中，吸氣襯裏層1502l1包含由吸氣材料吸收的遊離物質，及/或吸氣襯裏層1502l1的總質量的至少約50%、約60%、約70%、約80%、或約90%是吸氣材料。
耐蝕襯裏層1502l2上覆於吸氣襯裏層1502l1上，位在吸氣襯裏層1502l1與頂部電極通孔本體層1502b之間。耐蝕襯裏層1502l2對遊離物質的腐蝕及損害具有抵抗力，且保護頂部電極112免受遊離物質影響。耐蝕襯裏層1502l2可為或可包含例如氮化鈦、氮化鉭、鎳、鎢、銅、金、釕、鉑、其他導電材料、或上述各者的任一組合。在一些實施例中，耐蝕襯裏層1502l2較吸氣材料及/或電極材料具有更低的與氧的反應性(例如，在與氧反應時需要更多的能量)。
吸氣襯裏層1502l1及耐蝕襯裏層1502l2在積體電路的形成期間以及在積體電路的使用期間保護頂部電極112免受遊離物質影響。耐蝕襯裏層1502l2阻止遊離物質到達頂部電極112。吸氣襯裏層1502l1吸收位於頂部電極112上的殘餘遊離物質及/或經過耐蝕襯裏層1502l2的遊離物質。藉由保護頂部電極112免受遊離物質影響，頂部電極112不受遊離物質的損害。因此，頂部電極112具有低的接觸電阻，且積體電路具有高的可靠性。
如圖16所示剖視圖1600所說明，向頂部電極通孔層1502(參見圖15A或圖15B)的頂部，其包括向頂部電極通孔襯裏層1502l(參見圖15A或圖15B)的頂部及頂部電極通孔本體層1502b (參見圖15A或圖15B)的頂部，執行第二平坦化直至到達裝置層間介電層212為止，以在頂部電極通孔開口1402(參見圖14)中形成頂部電極通孔120。頂部電極通孔120包括頂部電極通孔本體120b及頂部電極通孔襯裏120l。頂部電極通孔本體120b由頂部電極通孔本體層1502b形成，且頂部電極通孔襯裏120l由頂部電極通孔襯裏層1502l形成。此外，頂部電極通孔襯裏120l成杯狀托起頂部電極通孔本體120b的底側，以襯砌頂部電極通孔本體120b的底表面及頂部電極通孔本體120b的側壁。在一些實施例中，頂部電極通孔襯裏120l包括由吸氣襯裏層1502l1(參見圖15B)形成的吸氣襯裏120l1(未示出於圖16中，而是示出於圖2B中)，且更包括由耐蝕襯裏層1502l2(參見圖15B)形成的耐蝕襯裏120l2(未示出於圖16中，而是示出於圖2B中)。可例如藉由化學機械研磨或其他平坦化製程來執行第二平坦化。
由於頂部電極通孔120是由頂部電極通孔襯裏層1502l及頂部電極通孔本體層1502b二者形成且由於頂部電極通孔襯裏層1502l與頂部電極通孔本體層1502b是不同的材料，因而頂部電極通孔120是異質的(例如，多種材料)且具有異質的頂表面120t。此外，由於頂部電極通孔襯裏層1502l與頂部電極通孔本體層1502b是不同的材料，因而頂部電極通孔襯裏層1502l與頂部電極通孔本體層1502b具有不同的硬度且因此在第二平坦化期間具有不同的移除速率。因此，第二平坦化自頂部電極通孔襯裏層1502l及頂部電極通孔本體層1502b不均勻地移除材料。此又將頂部電 極通孔120形成為使得頂部電極通孔120的頂表面120t是粗糙或不平的。
如圖17所示剖視圖1700所說明，在裝置層間介電層212及頂部電極通孔120上形成上部層間介電層214及上部導線118。上部層間介電層214可為或可包含例如氮化矽、氧化矽、低介電常數介電層、其他電介質、或上述各者的任一組合。上部導線118凹陷至上部層間介電層214的底部中，使得上部導線118的底表面與上部層間介電層214的底表面齊平或實質上齊平。此外，上部導線118上覆於頂部電極通孔120上且電性耦合至頂部電極通孔120。上部導線118可為或可包含例如氮化鈦、鉭、氮化鉭、鈦、鋁、鋁銅、銅、其他導電材料、或上述各者的任一組合。在一些實施例中，上部導線118是異質的(例如，多種材料)，且包括上部導線本體118b及上部導線襯裏118l。上部導線本體118b可為或可包含例如銅、鋁銅、鋁、或其他導電材料。上部導線襯裏118l成杯狀托起上部導線本體118b的底側，且阻止上部導線本體118b的材料遷移至周圍結構。上部導線襯裏118l可為例如鈦、鉭、氮化鈦、氮化鉭、或其他可作為上部導線本體118b的障壁材料。
在資料儲存元件110對應於電阻性隨機存取記憶體的一些實施例中，跨越資料儲存元件110自底部電極108向頂部電極112施加形成電壓(forming voltage)，以在資料儲存元件110中形成一或多個導電細絲(圖中未示出)。圖2A及圖2B中示出導電細絲的實例(參見圖2A及圖2B中的導電細絲110f)。
參照圖18，提供圖4至圖17所示方法的一些實施例的流程圖1800。
在步驟1802，形成覆蓋基底的底部電極通孔介電層。例如，參見圖4。所述基底包括下部層間介電層及下部導線。所述下部導線凹陷至下部層間介電層的頂部中，使得所述下部導線的頂表面與所述下部層間介電層的頂表面齊平或實質上齊平。所述下部層間介電層及所述下部導線可例如是後段製程內連結構的組件。
在步驟1804，向底部電極通孔介電層執行第一蝕刻，以形成上覆於下部導線上並暴露出下部導線的底部電極通孔開口。例如，參見圖5。
在步驟1806，形成覆蓋底部電極通孔介電層並填充底部電極通孔開口的底部電極通孔層。例如，參見圖6。所述底部電極通孔層是導電且同質的。
在步驟1808，向底部電極通孔層的頂部執行第一平坦化直至到達底部電極通孔介電層為止，以形成底部電極通孔。例如，參見圖7。所述底部電極通孔是在底部電極通孔開口中由底部電極通孔層形成。此外，所述底部電極通孔具有是同質且平整或實質上平整的頂表面。所述底部電極通孔的頂表面因底部電極通孔層是同質的且因此在第一平坦化期間以均勻或實質上均勻的速率被移除而是平整或實質上平整的。由於所述底部電極通孔的頂表面是平整或實質上平整的，因而使用所述底部電極通孔所產生的電 場是均勻或實質上均勻的。
在步驟1810，在底部電極通孔上形成記憶體胞元。例如，參見圖8至圖12。所述記憶體胞元可例如是電阻性隨機存取記憶體胞元、磁阻性隨機存取記憶體胞元、或其他類型的記憶體胞元。
在步驟1812，形成覆蓋記憶體胞元及底部電極通孔介電層的裝置層間介電層。例如，參見圖13。
在步驟1814，向裝置層間介電層執行第二蝕刻，以形成上覆於記憶體胞元上並暴露出記憶體胞元的頂部電極通孔開口。例如，參見圖14。
在步驟1816，形成覆蓋裝置層間介電層並填充頂部電極通孔開口的頂部電極通孔層。例如，參見圖15A或圖15B。所述頂部電極通孔層是導電且異質的。
在步驟1818，向頂部電極通孔層的頂部執行第二平坦化直至到達裝置層間介電層為止，以形成頂部電極通孔。例如，參見圖16。所述頂部電極通孔是在頂部電極通孔開口中由頂部電極通孔層形成。此外，所述頂部電極通孔具有是異質且粗糙或不平的頂表面。所述頂部電極通孔的頂表面因頂部電極通孔層是異質的且因此在第二平坦化期間以不同的速率被移除而是粗糙或不平的。
在步驟1820，在裝置層間介電層及頂部電極通孔上形成上部層間介電層及上部導線。例如，參見圖17。所述上部導線上覆於頂部電極通孔上且凹陷至上部層間介電層的底部中，使得上 部導線的底表面與上部層間介電層的底表面齊平或實質上齊平。上部層間介電層及上部導線可例如是後段製程內連結構的組件。
儘管圖18所示流程圖1800在本文中被說明及闡述為一系列動作或事件，但應瞭解，此類動作或事件的所說明次序不應被解釋為具有限制意義。舉例而言，某些動作可以不同的次序發生及/或可與除本文所說明及/或所闡述者之外的其他動作或事件同時發生。此外，在實作本文說明的一或多個態樣或實施例時可能並不需要所有所說明的動作，且可以一或多個單獨的動作及/或階段來實施本文所示動作中的一或多者。
在一些實施例中，本揭露提供一種積體電路，包括：導電導線；通孔介電層，上覆於所述導電導線上；通孔，穿過所述通孔介電層延伸至所述導電導線，其中所述通孔具有第一側壁、第二側壁、及頂表面，其中所述通孔的所述第一側壁及所述第二側壁分別位於所述通孔的相對兩側上，其中所述通孔的所述第一側壁及所述第二側壁直接接觸所述通孔介電層的側壁，其中所述通孔的所述頂表面是同質的，且其中所述通孔的所述頂表面自所述通孔的所述第一側壁橫向延伸至所述通孔的所述第二側壁；以及記憶體胞元，直接位於所述通孔的所述頂表面上。在一個實施例中，所述記憶體胞元包括：底部電極，上覆於所述通孔介電層及所述通孔上並直接接觸所述通孔介電層及所述通孔；資料儲存元件，上覆於所述底部電極上；以及頂部電極，上覆於所述資料儲存元件上。在一個實施例中，所述資料儲存元件包括導電細絲。 在一個實施例中，所述通孔介電層包括下部介電層及上部介電層，所述上部介電層上覆於所述下部介電層上並直接接觸所述下部介電層，其中所述通孔的寬度自所述通孔的所述頂表面至所述下部介電層與所述上部介電層之間的介面連續地減小，且其中所述通孔的寬度自所述介面至所述通孔的最底表面是實質上均勻的。在一個實施例中，所述通孔包含氮化鈦、鎢、或鈦。在一個實施例中，所述積體電路更包括：第二通孔，上覆於所述記憶體胞元上並直接接觸所述記憶體胞元，其中所述第二通孔包括通孔本體及通孔襯裏，其中所述通孔襯裏成杯狀托起所述通孔本體的底側以襯砌所述通孔本體的底表面及所述通孔本體的側壁，且其中所述通孔襯裏及所述通孔本體是導電的且具有不平的頂表面；以及第二導電導線，上覆於所述第二通孔上並直接接觸所述第二通孔。在一個實施例中，所述通孔是完全同質的。
在一些實施例中，本揭露提供一種用於形成積體電路的方法，包括：形成覆蓋導電導線的通孔介電層；向所述通孔介電層執行蝕刻，以形成上覆於所述導電導線上並暴露出所述導電導線的開口；形成覆蓋所述通孔介電層並完全填充所述開口的導電層，其中所述導電層是同質的並在所述開口中直接接觸所述通孔介電層的側壁；向所述導電層的頂部執行平坦化直至到達所述通孔介電層為止，以在所述開口中由所述導電層形成通孔；以及直接在所述通孔上形成記憶體胞元。在一個實施例中，所述形成所述記憶體胞元包括：直接在所述通孔介電層及所述通孔上形成底 部電極層；形成覆蓋所述底部電極層的資料儲存層；形成覆蓋所述資料儲存層的頂部電極層；以及將所述頂部電極層及所述底部電極層以及所述資料儲存層圖案化成所述記憶體胞元，其中所述記憶體胞元包括底部電極、上覆於所述底部電極上的資料儲存元件、及上覆於所述資料儲存元件上的頂部電極。在一個實施例中，所述資料儲存層包括高介電常數介電層及位於所述高介電常數介電層中的導電細絲，且其中所述高介電常數介電層具有大於約3.9的介電常數κ。在一個實施例中，所述導電層包含氮化鈦、鎢、或鈦。在一個實施例中，所述平坦化包括化學機械研磨。在一個實施例中，所述形成所述通孔介電層包括：形成覆蓋所述導電導線的下部介電層；以及形成覆蓋所述下部介電層的上部介電層，其中所述上部介電層與所述下部介電層是不同的材料。在一個實施例中，所述執行所述蝕刻包括：在所述上部介電層上圖案化出光阻層，其中所述光阻層具有所述開口的佈局；在所述光阻層處於原位的情況下對所述上部介電層施加第一蝕刻劑，直至所述第一蝕刻劑到達所述下部介電層為止；以及在所述光阻層處於原位的情況下對所述下部介電層施加第二蝕刻劑，直至所述第二蝕刻劑到達所述導電導線為止。在一個實施例中，所述方法更包括：形成覆蓋所述記憶體胞元及所述通孔介電層的裝置介電層；向所述裝置介電層執行第二蝕刻，以形成上覆於所述記憶體胞元上並暴露出所述記憶體胞元的第二開口；形成覆蓋所述裝置介電層並完全填充所述第二開口的第二導電層，其中所述第二導電層是異質 的並在所述第二開口中直接接觸所述裝置介電層的側壁；以及向所述第二導電層執行第二平坦化直至到達所述裝置介電層為止，以在所述第二開口中由所述第二導電層形成第二通孔，其中所述第二通孔的頂表面是不平的。在一個實施例中，所述形成所述第二導電層包括：形成覆蓋所述裝置介電層並襯砌所述第二開口的通孔襯裏層；以及在所述通孔襯裏層之上形成覆蓋所述通孔襯裏層並填充所述第二開口的通孔本體層，其中所述第二平坦化是向所述通孔襯裏層及所述通孔本體層二者執行以形成共同地界定所述第二通孔的通孔本體及通孔襯裏，其中所述通孔襯裏成杯狀托起所述通孔本體的底側且具有相對於所述通孔本體的頂表面垂直偏移的頂表面。在一個實施例中，所述方法更包括形成上覆於所述第二通孔上並直接接觸所述第二通孔的第二導電導線。
在一些實施例中，本揭露提供另一種積體電路，包括：下部導線；通孔介電層，覆蓋所述下部導線；第一通孔，延伸穿過所述通孔介電層以直接接觸所述下部導線，其中所述第一通孔是單一材料並自所述通孔介電層的頂部至所述通孔介電層的底部直接接觸所述通孔介電層的側壁；底部電極、資料儲存元件及頂部電極，直接堆疊於所述第一通孔上，其中所述資料儲存元件位於所述底部電極與所述頂部電極之間；第二通孔，上覆於所述頂部電極上並直接接觸所述頂部電極，其中所述第二通孔包括通孔本體及通孔襯裏，其中所述通孔本體與所述通孔襯裏是不同的導電材料，其中所述通孔襯裏成杯狀托起所述通孔本體的底側且具 有相對於所述通孔本體的頂表面垂直偏移的頂表面；以及上部導線，上覆於所述第二通孔上並直接接觸所述第二通孔。在一個實施例中，所述積體電路更包括：半導體基底；半導體裝置，上覆於所述半導體基底上並凹陷至所述半導體基底的頂部中；以及內連結構，覆蓋所述半導體基底及所述半導體裝置，其中所述內連結構包括層間介電(ILD)層、多個導線及多個通孔，其中所述導線及所述通孔交替堆疊於所述層間介電層中，其中所述導線包括所述下部導線，且其中所述導線及所述通孔界定將所述半導體裝置電性耦合至所述下部導線的導電路徑。在一個實施例中，所述通孔介電層包括下部介電層及上部介電層，所述上部介電層上覆於所述下部介電層上並直接接觸所述下部介電層，其中所述第一通孔包括位於所述第一通孔的相對兩側上的一對傾斜側壁且更包括位於所述第一通孔的所述相對兩側上的一對垂直側壁，其中所述傾斜側壁的頂邊緣位於所述第一通孔的頂表面處，其中所述傾斜側壁的底邊緣位於所述下部介電層與所述上部介電層之間的介面處，其中所述垂直側壁的頂邊緣分別位於所述傾斜側壁的所述底邊緣處，且其中所述垂直側壁的所述底邊緣位於所述第一通孔的底表面處。
在一些實施例中，本揭露提供又一種積體電路，包括：半導體基底，包括邏輯區及記憶體區；邏輯裝置，凹陷於所述半導體基底的頂部中且位於所述半導體基底的所述邏輯區內；存取裝置，凹陷於所述半導體基底的所述頂部中且位於所述半導體基 底的所述記憶體區內；內連結構，覆蓋所述半導體基底、所述邏輯裝置及所述存取裝置，其中所述內連結構包括凹陷至所述內連結構的頂部中且電性耦合至所述存取裝置的導電導線；通孔介電層，上覆於所述內連結構及所述導電導線上；通孔，上覆於所述導電導線上並直接接觸所述導電導線，其中所述通孔是單一材料，且其中所述通孔延伸穿過所述通孔介電層並橫向接觸所述通孔介電層的側壁；以及記憶體胞元，直接位於所述通孔的頂表面上並上覆於所述記憶體區上。在一個實施例中，所述記憶體胞元包括底部電極、上覆於所述底部電極上的資料儲存元件、及上覆於所述資料儲存元件上的頂部電極。在一個實施例中，所述通孔介電層包括下部介電層及上部介電層，其中所述上部介電層上覆於所述下部介電層上並直接接觸所述下部介電層，其中所述通孔的寬度自所述導電導線至所述下部介電層與所述上部介電層直接接觸的位置是實質上均勻的，且其中所述通孔的所述寬度自所述位置至所述通孔的所述頂表面增加。
在一些實施例中，本揭露提供另一種用於形成積體電路的方法，包括：形成覆蓋下部導線的通孔介電層；向所述通孔介電層執行第一蝕刻，以形成上覆於所述下部導線上並暴露出所述下部導線的第一開口；形成覆蓋所述通孔介電層並完全填充所述第一開口的第一導電層，其中所述第一導電層是單一材料並在所述第一開口中直接接觸所述通孔介電層的側壁；向所述第一導電層的頂部執行第一平坦化直至到達所述通孔介電層為止，以在所 述第一開口中形成第一通孔；直接在所述第一通孔上形成記憶體胞元；形成覆蓋所述記憶體胞元及所述通孔介電層的裝置介電層；向所述裝置介電層執行第二蝕刻，以形成上覆於所述記憶體胞元上並暴露出所述記憶體胞元的第二開口；形成覆蓋所述裝置介電層並完全填充所述第二開口的第二導電層，其中所述第二導電層包含多種材料；向所述第二導電層的頂部執行第二平坦化直至到達所述裝置介電層為止，以在所述第二開口中形成第二通孔，其中所述第二通孔具有不平的頂表面；以及形成上覆於所述第二通孔上並直接接觸所述第二通孔的上部導線。在一個實施例中，所述方法更包括在半導體基底上形成內連結構，其中所述內連結構包括層間介電(ILD)層、多個導線及多個通孔，其中所述導線及所述通孔交替堆疊於所述層間介電層中，且其中所述導線包括凹陷至所述層間介電層的頂部中的所述下部導線。在一個實施例中，所述方法更包括在所述半導體基底中形成半導體裝置，其中所述層間介電層覆蓋所述半導體裝置，且其中所述通孔及所述導線界定將所述半導體裝置電性耦合至所述下部導線的導電路徑。在一個實施例中，所述形成所述第二導電層包括：形成覆蓋所述裝置介電層並更襯砌所述第二開口的通孔襯裏層，以局部地填充所述第二開口；以及在所述通孔襯裏層之上形成覆蓋所述通孔襯裏層並填充所述第二開口的剩餘部分的通孔本體層，其中所述通孔襯裏層及所述所述通孔本體層二者均為導電的且具有不同的硬度。
在一些實施例中，本揭露提供又一種用於形成積體電路的方法，包括：提供基底，所述基底包括下部層間介電層以及凹陷至所述下部層間介電層的頂部中的下部導線；形成覆蓋所述基底及所述下部導線的通孔介電層；向所述通孔介電層執行第一蝕刻，以形成上覆於所述下部導線上並暴露出所述下部導線的開口；形成覆蓋所述通孔介電層並完全填充所述開口的導電層，其中所述導電層是單一材料並直接接觸所述下部導線；向所述導電層執行平坦化直至到達所述通孔介電層為止，以在所述開口中由所述導電層形成通孔；形成覆蓋所述通孔介電層及所述通孔的底部電極層；形成覆蓋所述底部電極層的資料儲存層；形成覆蓋所述資料儲存層的頂部電極層；形成硬罩幕，所述硬罩幕覆蓋上覆於所述通孔上的記憶體胞元區的所述頂部電極層；在所述硬罩幕處於原位的情況下向所述頂部電極層執行第二蝕刻以形成位於所述硬罩幕之下的頂部電極，其中所述第二蝕刻在所述資料儲存層上停止；形成上覆於所述資料儲存層上以及位於所述頂部電極的側壁上的介電間隔壁；以及在所述硬罩幕及所述介電間隔壁處於原位的情況下向所述資料儲存層及所述底部電極層執行第三蝕刻，其中所述第三蝕刻形成位於所述頂部電極之下的資料儲存元件及底部電極，且其中所述第三蝕刻在所述通孔介電層上停止。在一個實施例中，所述方法更包括：形成覆蓋所述通孔介電層及所述硬罩幕的裝置介電層；形成上覆於所述頂部電極上並直接接觸所述頂部電極的第二通孔，其中所述第二通孔穿過所述裝置介 電層及所述硬罩幕延伸至所述頂部電極；以及形成上覆於所述第二通孔上並直接接觸所述第二通孔的第二導線。在一個實施例中，所述方法更包括跨越所述資料儲存元件自所述底部電極向所述頂部電極施加形成電壓，以在所述資料儲存元件中形成導電細絲。
以上內容概述了若干實施例的特徵以使熟習此項技術者可更好地理解本揭露的各態樣。熟習此項技術者應瞭解，他們可易於使用本揭露作為基礎來設計或修改其他製程及結構以實施本文所介紹實施例的相同目的及/或達成本文所介紹實施例的相同優點。熟習此項技術者亦應認識到，此種等效構造並不背離本揭露的精神及範圍，且在不背離本揭露的精神及範圍的條件下，他們可對本文作出各種改變、替代、及變更。

Claims (10)

  1. 一種積體電路，包括：導電導線；通孔介電層，上覆於所述導電導線上；通孔，穿過所述通孔介電層延伸至所述導電導線，其中所述通孔具有第一側壁、第二側壁、頂表面及底表面，其中所述通孔的所述第一側壁及所述第二側壁分別位於所述通孔的相對兩側上且所述通孔的所述頂表面與所述底表面相對，其中所述通孔的所述第一側壁及所述第二側壁直接接觸所述通孔介電層的側壁，其中所述通孔的所述頂表面是同質的，且其中所述通孔的所述頂表面自所述通孔的所述第一側壁橫向延伸至所述通孔的所述第二側壁；以及記憶體胞元，直接位於所述通孔的所述頂表面上，其中所述通孔包括上半部及與所述上半部相連之下半部，所述通孔的所述上半部夾置於所述記憶體胞元與所述下半部之間且具有第一寬度，所述通孔的所述下半部夾置於所述上半部與所述導電導線之間且具有第二寬度，其中所述第一寬度由所述頂表面至所述上半部與所述下半部之介面具有連續地減小的寬度，且所述第二寬度自所述介面至所述底表面具有實質上均勻的寬度，且其中所述上半部的側壁直接接觸所述通孔介電層的側壁。
  2. 如申請專利範圍第1項所述的積體電路，其中所述通孔介電層包括下部介電層及上部介電層，所述上部介電層上覆於所述下部介電層上並直接接觸所述下部介電層，其中所述通孔的寬度自所述通孔的所述頂表面至所述下部介電層與所述上部介電層之間的介面連續地減小，且其中所述通孔的寬度自所述介面至所述通孔的最底表面是實質上均勻的。
  3. 如申請專利範圍第1項所述的積體電路，更包括：第二通孔，上覆於所述記憶體胞元上並直接接觸所述記憶體胞元，其中所述第二通孔包括通孔本體及通孔襯裏，其中所述通孔襯裏成杯狀托起所述通孔本體的底側以襯砌所述通孔本體的底表面及所述通孔本體的側壁，且其中所述通孔襯裏及所述通孔本體是導電的且具有不平的頂表面；以及第二導電導線，上覆於所述第二通孔上並直接接觸所述第二通孔。
  4. 一種用於形成積體電路的方法，所述方法包括：形成覆蓋導電導線的通孔介電層；向所述通孔介電層執行蝕刻，以形成上覆於所述導電導線上並暴露出所述導電導線的開口；形成覆蓋所述通孔介電層並完全填充所述開口的導電層，其中所述導電層是同質的並在所述開口中直接接觸所述通孔介電層的側壁；向所述導電層的頂部執行平坦化直至到達所述通孔介電層為止，以在所述開口中由所述導電層形成包括上半部及與所述上半部相連之下半部的通孔，且其中所述上半部的側壁直接接觸所述通孔介電層的側壁並具有漸變的寬度之第一寬度，且所述下半部具有均勻的的寬度之第二寬度；以及直接在所述通孔上形成記憶體胞元。
  5. 如申請專利範圍第4項所述的方法，其中所述形成所述記憶體胞元包括：直接在所述通孔介電層及所述通孔上形成底部電極層；形成覆蓋所述底部電極層的資料儲存層；形成覆蓋所述資料儲存層的頂部電極層；以及將所述頂部電極層及所述底部電極層以及所述資料儲存層圖案化成所述記憶體胞元，其中所述記憶體胞元包括底部電極、上覆於所述底部電極上的資料儲存元件以及上覆於所述資料儲存元件上的頂部電極。
  6. 如申請專利範圍第4項所述的方法，其中所述形成所述通孔介電層包括：形成覆蓋所述導電導線的下部介電層；以及形成覆蓋所述下部介電層的上部介電層，其中所述上部介電層與所述下部介電層是不同的材料。
  7. 如申請專利範圍第4項所述的方法，更包括：形成覆蓋所述記憶體胞元及所述通孔介電層的裝置介電層；向所述裝置介電層執行第二蝕刻，以形成上覆於所述記憶體胞元上並暴露出所述記憶體胞元的第二開口；形成覆蓋所述裝置介電層並完全填充所述第二開口的第二導電層，其中所述第二導電層是異質的並在所述第二開口中直接接觸所述裝置介電層的側壁；以及向所述第二導電層執行第二平坦化直至到達所述裝置介電層為止，以在所述第二開口中由所述第二導電層形成第二通孔，其中所述第二通孔的頂表面是不平的。
  8. 一種積體電路，包括：下部導線；通孔介電層，覆蓋所述下部導線；第一通孔，延伸穿過所述通孔介電層以直接接觸所述下部導線，其中所述第一通孔是單一材料並自所述通孔介電層的頂部至所述通孔介電層的底部直接接觸所述通孔介電層的側壁；底部電極、資料儲存元件及頂部電極，直接堆疊於所述第一通孔上，其中所述資料儲存元件位於所述底部電極與所述頂部電極之間；第二通孔，上覆於所述頂部電極上並直接接觸所述頂部電極，其中所述第二通孔包括通孔本體及通孔襯裏，其中所述通孔本體與所述通孔襯裏是不同的導電材料，其中所述通孔襯裏成杯狀托起所述通孔本體的底側且具有相對於所述通孔本體的頂表面垂直偏移的頂表面；以及上部導線，上覆於所述第二通孔上並直接接觸所述第二通孔。
  9. 如申請專利範圍第8項所述的積體電路，更包括：半導體基底；半導體裝置，上覆於所述半導體基底上並凹陷至所述半導體基底的頂部中；以及內連結構，覆蓋所述半導體基底及所述半導體裝置，其中所述內連結構包括層間介電層、多個導線及多個通孔，其中所述導線及所述通孔交替堆疊於所述層間介電層中，其中所述導線包括所述下部導線，且其中所述導線及所述通孔界定將所述半導體裝置電性耦合至所述下部導線的導電路徑。
  10. 如申請專利範圍第8項所述的積體電路，其中所述通孔介電層包括下部介電層及上部介電層，所述上部介電層上覆於所述下部介電層上並直接接觸所述下部介電層，其中所述第一通孔包括位於所述第一通孔的相對兩側上的一對傾斜側壁且更包括位於所述第一通孔的所述相對兩側上的一對垂直側壁，其中所述傾斜側壁的頂邊緣位於所述第一通孔的頂表面處，其中所述傾斜側壁的底邊緣位於所述下部介電層與所述上部介電層之間的介面處，其中所述垂直側壁的頂邊緣分別位於所述傾斜側壁的所述底邊緣處，且其中所述垂直側壁的所述底邊緣位於所述第一通孔的底表面處。
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