TW201913893A - 嵌入式記憶體的頂電極帽蓋結構 - Google Patents

Abstract

在此揭露一種製造一記憶胞的一頂電極帽蓋結構的方法。此方法包括提供一包括一底電極、一電阻式記憶元件和一頂電極的記憶胞，此電阻式記憶元件係夾置於此頂電極和底電極之間。於覆蓋此記憶胞的一層間介電層中進行一蝕刻製程以形成一介層孔開口裸露出此記憶胞的頂電極。然後形成一吸氣層襯墊於此介層孔開口中，且位於此記憶胞的此頂電極之上並與其接觸。一抗氧化層形成於此吸氣層之上且與其接觸。

Description

嵌入式記憶體的頂電極帽蓋結構

本發明實施例係有關於半導體製程，尤其是與嵌入式記憶體的頂電極帽蓋結構相關。

許多現代電子裝置中都存在有記憶體。電子記憶體可以分為非揮發記憶體或是揮發記憶體兩種。非揮發記憶體可以在沒有電源時仍然保存資料，而揮發記憶體在沒有電源時就會失去記憶體中的資料了。磁阻隨機存取記憶體(MRAM)是下一代非揮發記憶體的重要候選人之一，因為其較目前使用的電子記憶體具有更佳的表現。與目前所使用的非揮發記憶體(例如快閃隨機存取記憶體)相比，磁阻隨機存取記憶體(MRAM)通常較快而且壽命更長。與目前使用的揮發記憶體，例如動態隨機存取記憶體(DRAM)或是靜態隨機存取記憶體(SRAM)相比，磁阻隨機存取記憶體(MRAM)通常具有類似的表現與密度，但是其功率消耗較低。

本發明的某些實施例揭露一種製造一記憶胞的一頂電極帽蓋結構的方法。此方法包括提供一包括一底電極、一電阻式記憶元件和一頂電極的記憶胞，此電阻式記憶元件係夾置於此頂電極和底電極之間。於覆蓋此記憶胞的一層間介電層中進行一蝕刻製程以形成一介層孔開口裸露出此記憶胞的頂電極。然後形成一吸氣層襯墊於此介層孔開口中，且位於此記憶胞的此頂電極之上並與其接觸。一抗氧化層形成於此吸氣層之上且與其接觸。

以下揭露依據本發明之各種實施例或範例，俾供實施本發明各標的之各技術特徵。為簡明扼要闡述本發明實施例，以下將以明確特定範例描述各元件及其配置。惟，此些說明理應為單純示範，並非用以限制本發明。舉例來說，以下描述在一第二技術特徵上形成一第一技術特徵，可理解其包括此等第一、第二技術特徵為直接接觸的實施例及此等第一、第二技術特徵之間尚有其他技術特徵形成，以致第一、第二技術特徵並非直接接觸的實施例。除此之外，為使本說明書內容簡單明瞭，在此亦可於不同範例中重複使用圖示元件符號及／或字元，然並非用以限定此些實施例及／或配置。

其次，空間對應關係的詞語，諸如「向其之下」、「在下方」、「較低」、「以上」、「較高」及其類，可隨意用於此以描述圖示中一元件或技術特徵之於其他元件或技術特徵之空間關係。空間對應關係的詞語包括元件在使用或操作中的各種方向及圖示中描述的方向，除此之外，與其相關的裝置可旋轉，如旋轉90度或轉向其他方向，而可對應地解釋此些空間對應關係的詞語。

半導體製造的一個趨勢是將不同型態的元件整合於單一基板之中。舉例而言，可以在一單一基板中形成一邏輯區域及一記憶區域。在某些實施例中，此記憶區域中可以包含一磁阻隨機存取記憶體(MRAM)記憶胞或是一電阻隨機存取記憶體(RRAM)記憶胞。磁阻隨機存取記憶體(MRAM)記憶胞和電阻隨機存取記憶體(RRAM)記憶胞中包含電阻式記憶元素，其是垂直地安排於後段金屬化堆疊的底電極與頂電極之間。

舉例而言，一磁阻隨機存取記憶(MRAM)胞中的電阻式記憶元素可以是一磁性穿隧接面(magnetic tunnel junction；MJT)。此磁性穿隧接面(MJT)包括由一絕緣薄膜分隔之複數鐵磁薄膜。這些鐵磁薄膜的至少一者的磁性方向可以藉由一外在磁場加以切換。假如這些鐵磁薄膜的磁性方向互相平行的話，電子會比它們是在反平行安排時更容易穿隧通過此絕緣薄膜。如此，此磁性穿隧接面(MJT)可以在兩個電阻態(一低電阻態和一高電阻態)間切換以儲存資料。

這些電阻式記憶元素層是很薄的。舉例而言，因為絕緣層是很薄的(通常僅是數奈米)所以電子可以自一鐵磁薄膜穿隧至另一鐵磁薄膜。因為這些電阻式記憶元素層是很薄的，僅僅將一小部分氧化也會具有介電效應。類似地，由此電阻式記憶元素彼此分隔的電子也會受到氧化的影響。舉例而言，當在一頂電極的介層孔(TEVA)開口形成時，頂電極會曝路於外界環境中，其或許含有氧氣而導致頂電極氧化。即使是進行過預清潔以及將頂電極覆蓋了一層不易氧化的帽蓋層的情況下，此預清潔或許無法去除所有的氧化物及/或某些氧氣可以穿過帽蓋層而造成頂電極的重新氧化。當頂電極氧化的結果是接觸電阻會增高，其會導致較差的讀取窗口及較低的良率。

因此，本說明書中的許多實施例係關於一具有一加強頂電極帽蓋結構的記憶胞之一積體電路以防止此頂電極的氧化。在某些實施例中，此記憶胞包括一記憶元件、一頂電極於此記憶元件之上、以及一帽蓋結構覆蓋和保護此頂電極。此帽蓋結構包含一吸氣層，其具有高度吸氧能力的高濃度金屬(例如鈦)。此吸氣層可以吸附溢出的氧氣以減少頂電極氧化的風險。此外，此帽蓋結構包括具有高度抗氧化能力的抗氧化層於此吸氣層之上。因此，此帽蓋結構減少此頂電極被氧化的機率，且因此保護了此記憶胞的操作。

圖1A示例性描述依據某些實施例之一包括一具有一加強頂電極帽蓋結構134的記憶胞101之一積體電路(IC)的剖面圖100A。此記憶胞101安置於一基板102之上。在某些實施例中，此基板102包含後段製程金屬化堆疊的一較低部分(部分顯示)以及一半導體基板於此後段製程金屬化堆疊之下。此後段製程金屬化堆疊的一較低部分包括一較低層間介電層(ILD)104及一較低金屬層106於層間介電層(ILD)104之中。此較低金屬層106是導電的且可以例如是銅、鋁銅、某些其他金屬或其組合等材料。在某些實施例中，此較低金屬層106可以由一第一擴散阻障層108部分環繞。此第一擴散阻障層直接與此較低金屬層106接觸且順著此較低金屬層106的輪廓形成。此第一擴散阻障層108可以例如是氮化鈦、氮化鉭、或是其他阻障材料。此層間介電層104可以包括例如是氧化矽、低介電常數介電層或是其他介電材料或其組合。如此處所使用的，此低介電常數介電層是具有介電常數K小於約3.9、3、2或1的介電材料。

一第一介電保護層110安排於此層間介電層(ILD)104之上。在某些實施例中，此第一介電保護層110包括碳化矽、氮化矽、某些其他介電或其組合等材料。一第二介電保護層112安排於此第一介電保護層110之上。在某些實施例中，此第二介電保護層112包括富矽氧化物(SRO)、某些其他氧化物、某些其他介電或其組合等材料。

一底電極介層孔(BEVA)114及一第二擴散阻障層116安排於此第一介電保護層110及第二介電保護層112之上。此第二擴散阻障層116是順形地安置於此底電極介層孔(BEVA)114至少一部份的周圍且於此較低金屬層106之上，而且位於此底電極介層孔(BEVA)114與此較低金屬層106之間。在某些實施例中，此第二擴散阻障層116直接與此底電極介層孔(BEVA)114及/或此較低金屬層106接觸。此外，在某些實施例中，此第二擴散阻障層116可以自此較低金屬層106向上延伸至此底電極介層孔(BEVA)114。此第二擴散阻障層116可以包括氮化鉭、碳化矽、氮化矽、或是其組合。一保護層118安排於此底電極介層孔(BEVA)114與此第二擴散阻障層116的兩側。在某些實施例中，此保護層118水平包覆(例如完全地水平環繞)此底電極介層孔(BEVA)114與此第二擴散阻障層116。因此，此保護層118可以是一外部側壁間隔物結構。此保護層118的最低表面與第二介電保護層112接觸。此保護層118可以自此第二介電保護層112向上延伸且具有一拱狀的內部及外部側壁。此保護層118包含碳化矽、氮化矽、或其組合等材料。

此記憶胞101安排於此底電極介層孔(BEVA)114之上。此記憶胞101包括一底電極120、一記憶元件122及一頂電極124。在某些實施例中，此記憶元件122可以是一電阻式切換層。在某些實施例中，此記憶元件122可以是一磁性穿隧接面(MJT)且包括一較低鐵磁層126、一磁性穿隧接面(MJT)絕緣層128、及一較高鐵磁層130。此外，在某些實施例中，此較低鐵磁層126或較高鐵磁層130被釘在或固定至一磁化方向。在其他的實施例中，此記憶元件122可以是電阻隨機存取記憶元件(RRAM)。

此底電極120及頂電極124可以包括一例如是氮化鈦、氮化鉭、鈦、鉭或是其組合。在某些實施例中，於此積體電路製程中，此頂電極124可以進行清潔以除去其表面所吸附的原子(例如是氧原子)。此清潔可以使用藉由例如鈍性氣體原子物理性轟擊此頂電極124的表面來將其所吸附的原子敲下。因此，此上表面或許是不平整及/或沒有被氧化的。

此底電極120、記憶元件122及頂電極124被一介電間隔物132所圍繞。此介電間隔物132位於此底電極120、記憶元件122及頂電極124的兩側。此外，在某些實施例中，此介電間隔物132水平地封閉(即完全地水平環繞)此底電極120、記憶元件122及頂電極124。此介電間隔物132可以具有與此底電極120、記憶元件122及頂電極124接觸的內部側壁。此外，此介電間隔物132可以具有拱狀的外部側壁，其是拱狀的及/或順形地與保護層118內部側壁鄰接。此介電間隔物132可以是例如包括氮化矽、二氧化矽、某些其他介電材料或其組合等材料。

此帽蓋結構134位於此頂電極124之上。此帽蓋結構134包含一吸氣層136及一抗氧化層138。此吸氣層136位於此頂電極124之上。在某些實施例中，此吸氣層136位於此頂電極124之上且與此頂電極124的一頂表面接觸。此外，在某些實施例中，此吸氣層136延伸於此頂電極124的頂表面之下且與此頂電極124的側壁順形。替代地，在其他的實施例中，此吸氣層136嵌鑲於此頂電極124的某區域之中，舉例而言，此吸氣層136可以形成於此頂電極124的至少一溝渠(未示)之中。

此吸氣層136包含一吸氣材料組態為吸收對此頂電極124具有不良影響(例如氧化)之氣體。這些氣體包括例如氫氣、氧氣、水蒸氣或是氮氣等。此吸氣材料包含例如是鈦、鋯、鉿、鑭、鈀、鈀銀、鈀釕、及其組合等。在某些實施例中，質量百分比約50%或更大的吸氣層136構成此吸氣材料。此外，在某些實施例中，吸氣層136包含所吸附的原子。舉例而言，吸氣層136可以包含自頂電極124所吸附的氧原子，使得此吸氣層136可以包括例如是金屬氧化物(例如氧化鈦)。此吸氣層136的較佳吸附特性可以導致此吸氣層136具有例如是對氧的高反應性，使得此吸氣層136可以具有極高吸收游離氧化粒子的能力。在某些實施例中，此吸氣層136是一種相較於此頂電極124的第二材料具有較高對氧反應性(例如需要較低能量就能與氧反應)的第一材料。舉例而言，頂電極124可以是鉭，而吸氣層136可以是鉿、鈦、鋯、或鑭。此外，在某些實施例中，此吸氣層136是一種對氣體而言(例如氫氣及/或氧氣)相較於此頂電極124的第二材料具有較高親和力的第一材料。再者，在某些實施例中，此吸氣層136是非結晶及/或非孔洞的，使得此吸氣層136較不堅硬(即具有較小的機械硬度)及/或可以較快形成薄膜。

一抗氧化層138於此吸氣層136之上。此抗氧化層138可以與於此吸氣層136接觸且順形地鄰接。此抗氧化層138可以包含一具有較吸氣層136及/或頂電極124更低對氧反應性(例如需要較高能量才能與氧反應)的金屬或陶瓷。此金屬或陶瓷可以包含例如是氮化鈦、氮化鉭、鎳、鎢、銅、金、釕、白金及其組合等。在某些實施例中，氮化鈦具有氮和鈦的質量比(N/Ti)為約0.9~1.1(例如1.02)。此外，在某些實施例中，此抗氧化層138是氮化鈦(例如具有鉭和鈦的質量比(N/Ti)約1.02)，此吸氣層136是鈦(例如純鈦或元素鈦)，而頂電極124是鉭(純鉭或元素鉭)。此抗氧化層138可以保護此吸氣層136不會暴露於超過其可吸收的氧環境中。

此雙層帽蓋結構134中的吸氣層136和抗氧化層138共同保護頂電極124。此抗氧化層138可以保護底層不會暴露於氧之中，若是氧氣穿過此抗氧化層138，此吸氣層136會吸收這些不想要的氧氣。此外，假如氧氣於清潔之後仍存在於頂電極124，此吸氣層136會吸收這些殘留的氧氣。因此，此帽蓋結構134減少會對記憶胞101操作產生不良影響的頂電極124氧化。舉例而言，氧化會增加接觸電阻，其會導致較差的讀取窗口及降低良率。

此頂電極介層孔(TEVA)140自此頂電極124延伸通過此帽蓋結構134及一頂層間介電層(ILD)142。在某些實施例中，此頂電極介層孔(TEVA)140與此帽蓋結構134接觸。此頂電極介層孔(TEVA)140可以是例如銅、鋁、鎢、或其組合等金屬。此頂層間介電層(ILD)142可以包含四乙氧基矽烷（TEOS）、某些其他氧化物、低介電常數介電層、某些其他介電材料或其組合等。

圖1B示例性描述將圖1A依據某些實施例之此加強頂電極帽蓋結構134的放大剖面圖100B。此放大剖面圖100B可以是沿著例如圖1A之橢圓150而得。如圖所示，在某些實施例中，此吸氣層136延伸至低於此頂電極124的一上表面及/或順形於此頂電極124的側壁。如此，在某些實施例中，此帽蓋結構134定義由此頂電極124所分隔之一第一溝渠152及一第二溝渠154(在一剖面中)。在某些實施例中，此第一溝渠152和第二溝渠154是一圓周溝渠的兩個部分(在一剖面圖中所示)。

此外，在某些實施例中，在第一溝渠152與第二溝渠154中此抗氧化層138的上表面是低於此頂電極124的上表面。此吸氣層136具有一厚度Tg，其可以是例如介於約50~100埃，介於約25~75埃，介於約10~50埃，或是小於介於約100埃。此抗氧化層138具有一厚度Tr，其可以是例如介於約50~150埃，介於約75~125埃，介於約10~200埃，或是小於介於約200埃。在某些實施例中，此吸氣層136的厚度Tg，是約50埃，而此抗氧化層138的厚度Tr，是約100埃。此抗氧化層138的厚度Tr，可以大於此抗氧化層138的厚度Tg。

圖2示例性描述將圖1A依據某些實施例之此積體電路的放大剖面圖200。如圖中所示，此積體電路分為一記憶區域202及一邏輯區域204。此記憶區域202放置有一記憶胞陣列(顯示出一部分)，其包括圖1A的記憶胞101。記憶胞陣列中的每一個記憶胞可以是例如圖1A中所示及描述的記憶胞101。此邏輯區域204放置有複數個邏輯元件206(僅顯示出其中之一)。此邏輯元件206可以例如用來進行控制讀取或寫入此記憶胞101中的資料。此外，此邏輯元件206也可以包含例如是絕緣場效電晶體(IGFET)、一金氧半場效電晶體(MOSFET)或是其他型態的半導體元件。

此積體電路包括一半導體基板208及複數層層間介電層堆疊於此半導體基板208上。此半導體基板208可以包括例如是大塊矽基板、絕緣層覆矽基板、或是其他型態的半導體基板。這些層間介電層包括一較低層間介電層104覆蓋於此半導體基板208之上，且更包括一較高層間介電層142覆蓋於此較低層間介電層104之上。此邏輯元件206是凹陷進入介於此較低層間介電層104與此半導體基板208之間的半導體基板208的上表面中。在某些實施例中，一存取元件207於記憶胞陣列中的每一個記憶胞之下，且位此較低層間介電層104與此半導體基板208之間。此存取元件207可以例如是絕緣場效電晶體(IGFET)、金氧半場效電晶體(MOSFET)或是其他型態的電晶體。此外，此記憶胞陣列可以安排在介於此較低及較高層間介電層104、106之間的半導體基板208之上。此較低及較高層間介電層104、106可以是例如氧化矽、氮化矽、低介電常數介電層、某些其他介電材料或其組合等。

導電特徵堆疊於這些層間介電層中以定義連接邏輯元件206與記憶胞陣列的導電路徑。這些導電特徵包括介層孔210和導線212。這些導線212包括一較低金屬層106以及包括頂電極介層孔(TEVA)140和底電極介層孔(BEVA)114的複數介層孔210。為了簡化起見，僅標示出某些介層孔210和某些導線212。這些介層孔210和導線212可以是例如鎢、銅、鋁銅、鋁、某些其他導電材料或其組合等材料。在某些實施例中，這些導線212可以墊有一擴散阻障層214，包括較低金屬層106的擴散阻障層108。為了簡化起見，僅標示出某些擴散阻障層214。這些擴散阻障層214可以是例如氮化鈦、氮化鉭、某些其他阻障層材料、或是其組合等。

圖3A繪示一個顯示此抗氧化層138材料之抗氧化性與一用來清潔此頂電極124的去離子水溶液之關係圖300A。此加強頂電極帽蓋結構134的抗氧化能力或許是基於此頂電極124的清潔型態與此加強頂電極帽蓋結構134的抗氧化性質相結合有關。此處，氮化鉭相較於氮化鈦係具有較佳的抗氧化層138功效。

圖3B繪示一個顯示此抗氧化層138材料之抗氧化性與在形成此頂電極124的化學機械研磨(CMP)製程中所用的一研磨溶液之關係圖300B。當使用於研磨液中時，氮化鈦相較於氮化鉭係具有較佳的抗氧化層138功效。因此，對此頂電極帽蓋結構134材料的抗氧化能力而言，必須在製程中的不同時間點例如清潔此頂電極124或是進行化學機械研磨(CMP)時加以考慮。

圖4到19示例性描述依據依據某些實施例之製造包括一具有一加強頂電極帽蓋結構之一記憶胞的一系列製程剖面圖400~1900。此記憶胞可以是例如對應於圖1A和圖1B的記憶胞。

如圖4的剖面圖400中所示，提供或形成一個基板102。此基板包括一較低層間介電層104和一較低金屬層106。此較低層間介電層104可以包括氧化矽、低介電常數介電層、特別低(ultra-low)介電常數介電層或是其他介電層材料或其組合等。此較低金屬層106和一第一擴散阻障層108是凹陷進入於此較低層間介電層104的上表面，且此第一擴散阻障層108是墊在此較低金屬層106之下。在某些實施例中，此較低金屬層106和第一擴散阻障層108是藉由蝕刻此較低層間介電層104形成一開口於此較低層間介電層104之中而形成。此第一擴散阻障層108可以是墊在此開口之中，然後將一導電層(例如是銅或鋁等)填入開口中的第一擴散阻障層108之上。此外，可以對此第一擴散阻障層108和導電層進行一平坦化製程以將開口之外的多餘材料移除。

一第一介電保護層110形成於此較低層間介電層104及較低金屬層106的一上表面之上。此第一介電保護層110可以包含氮化矽、碳化矽、其他介電層材料或其組合等。在某些實施例中，此第一介電保護層110的厚度大約是30奈米。一第二介電保護層112形成於此一第一介電保護層110之上。此第二介電保護層112可以包含富矽氧化矽(SRO)、四乙氧基矽烷（TEOS）、某些其他介電材料、或其組合等。此第一介電保護層110和第二介電保護層112可以經由一次或多次沈積製程形成，例如是物理氣相沈積法PVD、化學氣相沈積法CVD、濺鍍、或是其他沈積製程等。

如圖5的剖面圖500中所示，一罩幕層502形成於第二介電保護層112之上且加以圖案化。進行一蝕刻製程504通過罩幕層502的開口506蝕刻以圖案化此第二介電保護層112和其下的第一介電保護層110。在某些實施例中，此罩幕層502可以是一光阻層。在某些實施例中，此開口506允許一例如是電漿蝕刻的乾式蝕刻製程到達此第二介電保護層112和其下的第一介電保護層110。

如圖6的剖面圖600中所示，一底電極介層孔(BEVA)602層及一第二擴散阻障層116形成於第二介電保護層112之上。特別是，蝕刻開口506中可以墊上一擴散阻障層材料以形成此第二擴散阻障層116且然後填入此底電極介層孔(BEVA)602層。此擴散阻障層116可以例如是氮化鈦、氮化鉭、其他阻障材料或其等材料。此底電極介層孔(BEVA)602層可以是導電材料(例如銅、鋁等)。

如圖7的剖面圖700中所示，進行一平坦化製程以除去此底電極介層孔(BEVA)114層多餘的表面。在某些實施例中，此平坦化製程可以包含化學機械研磨（chemical mechanical polish，簡稱CMP）製程。

如圖8的剖面圖800中所示，沈積一底電極層802、一記憶元件薄膜804、一頂電極層806及一硬式罩幕層814。在某些實施例中，此記憶元件薄膜804可以包含一具有一被扎釘鐵磁層808和一自由鐵磁層812的磁性穿隧接面(MJT)薄膜，兩者在垂直方向上由一介電阻障層810分隔。在其他的實施例中，此記憶元件薄膜804可以是電阻隨機存取記憶元件(RRAM)介電資料儲存薄膜。在某些實施例中，此記憶元件薄膜804大約是3奈米厚。

此底電極層802和頂電極層806可以包含一層或多層導電層。在某些實施例中，此頂電極層806可以包例如是氮化鈦、氮化鉭、一金屬(例如鈦、鉭)或是其他導電材料。在某些實施例中，此頂電極層806大約是100奈米厚。此硬式罩幕層814於此頂電極層806之上。此底電極層802、記憶元件薄膜804、頂電極層806及硬式罩幕層814可以經由一次或多次沈積製程形成(例如是物理氣相沈積法PVD、化學氣相沈積法CVD、等等)。

如圖9的剖面圖900中所示，一光阻層902沈積於此硬式罩幕層814的一部分之上。之後，進行一蝕刻製程904將此底電極層802、記憶元件薄膜804和頂電極層806圖案化以分別形成底電極120、一記憶元件122和一頂電極124。此蝕刻製程904可以例如是電漿蝕刻的乾式蝕刻製程以到達此底電極介層孔(BEVA)602層。

如圖10的剖面圖1000中所示，一順形側壁間隔物層1002沈積於此硬式罩幕層814、底電極120、記憶元件122和頂電極124之上。此順形側壁間隔物層1002可以包含氮化矽、二氧化矽、四乙氧基矽烷（TEOS）、富矽氧化矽(SRO)、某些其他介電材料、或其組合等。在某些實施例中，此順形側壁間隔物層1002可以經由一氣相沈積製程形成(例如是物理氣相沈積法PVD、化學氣相沈積法CVD、等等)。

如圖11的剖面圖1100中所示，在此順形側壁間隔物層1002進行一蝕刻製程1102以形成一側壁間隔物132。此蝕刻製程1102可以例如是電漿蝕刻的乾式蝕刻製程以到達此底電極介層孔(BEVA)602層。

如圖12的剖面圖1200中所示，在此底電極介層孔(BEVA)602層進行一蝕刻製程1202以形成一底電極介層孔(BEVA)114，且繼續對此第二擴散阻障層116進行圖案化。此蝕刻製程1202可以例如是電漿蝕刻的乾式蝕刻製程以到達此第二介電保護層112。在某些實施例中，底電極介層孔(BEVA)114和第二擴散阻障層116的外部側壁會自側壁間隔物132向下延伸。此外，底電極介層孔(BEVA)114和第二擴散阻障層116的外部側壁可以是例如共線的。

如圖13的剖面圖1300中所示，一保護層118沈積於此第二介電保護層112、側壁間隔物132和硬式罩幕層814之上。此保護層118可以做為蝕刻停止層且可以包含碳化矽、氮化矽或其組合。此外，一較高層間介電層142沈積於此保護層118之上。此較高層間介電層142可以包含例如是四乙氧基矽烷（TEOS）的介電材料。

如圖14的剖面圖1400中所示，進行一平坦化製程以除去此較高層間介電層142多餘的表面。在某些實施例中，此平坦化製程可以包含化學機械研磨（chemical mechanical polish，簡稱CMP）製程。

如圖15的剖面圖1500中所示，一罩幕層1502沈積於此較高層間介電層142之上。在某些實施例中，此罩幕層1502可以是一光阻層。之後，進行一蝕刻製程1504以在此較高層間介電層142中形成一介層孔開口1506延伸通過硬式罩幕層814而至頂電極124。因為此介層孔開口1506延伸至頂電極124，裸露的頂電極124部分或許會被氧化，因此在頂電極124上形成一氧化層1508。此氧化反應會增加頂電極124的電阻，其會對記憶胞的表現產生不良的影響。在某些實施例中，在硬式罩幕層814兩側之過度蝕刻會導致在頂電極124的兩側分別形成一第一溝渠152及一第二溝渠154。

如圖16的剖面圖1600中所示，將此頂電極124進行清潔1602以除去頂電極124上的氧化層1508(圖15中所示)。在某些實施例中，此頂電極124係使用濺鍍技術進行清潔其是利用離子轟擊將氧化層1508和頂電極124的最上層表面進行物理性的侵蝕。舉例而言，在一磁性濺鍍操作中，一低壓氣體電漿轟擊此氧化層1508和頂電極124的最上層導致例如是氧原子的原子自表面被敲擊下來。此氣體可以是例如氬氣的鈍性氣體。此頂電極124可以進行清潔一段預定的時間，例如5到7秒。替代地，此頂電極124的清潔可以除去此氧化層1508以及一預定數量的頂電極124。舉例而言，此頂電極124可以在進行清潔之前具有一初始高度而在清潔之後具有一較小的第二高度。在某些實施例中，在清潔之後會造成此頂電極124的最上層表面產生不平整、凹槽或是小洞。

如圖17的剖面圖1700中所示，一吸氣層136沈積於此介層孔開口1506中的頂電極124之上。在某些實施例中，此吸氣層136可以使用例如是物理氣相沈積法PVD、化學氣相沈積法CVD或是其他沈積技術形成。此吸氣層136的厚度可以小於約10奈米厚。舉例而言，此吸氣層136的厚度可以是約5奈米厚。在某些實施例中，此吸氣層136可以是一吸收及/或消耗例如是氧氣的一吸氣材料以防止此頂電極124被氧化。此吸氣材料可以包含例如鈦、鋯、鉿、鑪、鈀、鈀銀、鈀鑪、鑭及其組合之一種或多種等。

在某些實施例中，此吸氣材料可以包含四族元素例如鈦、鋯、鉿、鑪，因為這些元素可以形成穩定的氫化物，其會促進吸附氫氣、氧氣、氮氣及水蒸氣。此外，在某些實施例中，此吸氣材料可以根據其會與溢出氣體反應來選取以消耗任何存在的溢出氣體。在一替代實施例中，此吸氣材料可以包含鈀或例如是鈀釕(PdRu)或鈀銀(PdAg)的鈀合金。在某些實施例中，此吸氣層136是一種相較於此頂電極124的第二材料具有較高對氧反應性(例如需要較低能量就能與氧反應)的第一材料。舉例而言，頂電極124可以是鉭，而吸氣層136可以是鉿、鈦、鋯、或鑭。

在某些實施例中，此吸氣材料是一富含金屬的材料。舉例而言，此吸氣層136可以包含一富含鈦的材料，其具有對氫的吸附能力是27 Pa-l/mg，對氧的吸附能力是4.4 Pa-l/mg，而對氮的吸附能力是0.85 Pa-l/mg。在一實施例中，此吸氣材料可以根據其對一特定氣體的親和力來選取。舉例而言，鈦相較於其他的四族元素對氫具有較大的親和力。此吸氣材料也可以根據其它的物理特性來選取。舉例而言，此吸氣材料可以根據其機械強度或是非結晶晶格結構等特性來選取。

如圖17的剖面圖1700中進一步所示，一抗氧化層138沈積於此吸氣層136之上。舉例而言，此抗氧化層138的一最低表面與此吸氣層136的一最高表面接觸。此抗氧化層138可以使用例如是物理氣相沈積法PVD、化學氣相沈積法CVD或是其他沈積技術形成。此抗氧化層138可以包含例如是氮化鈦、氮化鉭、鎳、鎢、銅、金、釕、白金及其組合等。在某些實施例中，氮化鈦具有氮和鈦的質量比(N/Ti)為約0.9~1.1(例如1.02)。此外，在某些實施例中，此抗氧化層138是氮化鈦(例如具有氮和鈦的質量比(N/Ti)約1.02)，此吸氣層136是鈦(例如純鈦或元素鈦)，而頂電極124是鉭(純鉭或元素鉭)。此抗氧化層138的厚度可以至少根據此記憶元件122的型態來選取。舉例而言，此抗氧化層138的厚度可以是例如介於約2~20奈米。在某些實施例中，此抗氧化層138的厚度是約10奈米。此抗氧化層138可以防止額外的氧氣抵達此吸氣層136及/或此頂電極124。

在某些實施例中，為了減少此吸氣層136及/或此頂電極124裸露於氧氣的機率。如圖16中所述的清潔過程及此吸氣層136和抗氧化層138的沈積係同位(in-situ)進行。舉例而言，此頂電極124可以在圖16中進行清潔，而此吸氣層136和抗氧化層138在圖17中的沈積可以在相同的反應室中接續進行沈積及/或不需要將圖16或圖17中的半導體結構移出。

如圖18的剖面圖1800中所示，此介層孔開口1506(見圖17)中填入一導電材料(例如銅、鋁等)以形成頂電極介層孔(TEVA)層1802。

如圖19的剖面圖1900中所示，進行一平坦化製程以除去此頂電極介層孔(TEVA)層1802多餘的表面而構成頂電極介層孔(TEVA)140。在某些實施例中，此平坦化製程可以包含化學機械研磨（chemical mechanical polish，簡稱CMP）製程。

圖20示例性描述依據某些實施例之製造包括一具有一加強頂電極帽蓋結構之一記憶胞的一製程流程圖。此方法可係搭配例如圖4~19來描述。此外，此記憶胞可以是例如對應於圖1A和圖1B的記憶胞。

在步驟2002，一第一介電保護層和一第二介電保護層堆疊地形成於一基板之上。此基板包括一較低層間介電層和一較低金屬層於此較低層間介電層之上。可參閱例如是圖4。

在步驟2004，進行一第一蝕刻製程以圖案化此第一介電保護層和第二介電保護層而形成裸露出較低金屬層的開口。可參閱例如是圖5。

在步驟2006，形成一阻障層及一底電極介層孔(BEVA)層填入此開口中。此底電極介層孔(BEVA)層可以進行平坦化。可參閱例如是圖6和圖7。

在步驟2008，形成一底電極層、一記憶元件薄膜、一頂電極層及一硬式罩幕層於此底電極介層孔(BEVA)層之上。可參閱例如是圖8。

在步驟2010，進行一第二蝕刻製程將此底電極層、記憶元件薄膜和頂電極層圖案化以分別形成底電極、一記憶元件和一頂電極。可參閱例如是圖9。

在步驟2012，一順形側壁間隔物層沈積於此硬式罩幕層之上。可參閱例如是圖10。

在步驟2014，在此順形側壁間隔物層、底電極介層孔(BEVA)層及阻障層進行一第三蝕刻製程以自順形側壁間隔物層形成順形側壁間隔物、自底電極介層孔層形成底電極介層孔及圖案化阻障層。可參閱例如圖11和12。

在步驟2016，形成一保護層及一層間介電層於硬式罩幕層之上。此層間介電層可以進行平坦化。可參閱例如是圖13和14。

在步驟2018，進行一第四蝕刻製程以在此層間介電層中形成一介層孔開口裸露出頂電極。可參閱例如圖15。裸露的頂電極部分或許會被氧化。此氧化反應會增加頂電極的電阻，其會對記憶胞的表現產生不良的影響。

在步驟2020，將此頂電極經由介層孔開口進行清潔以除去例如頂電極上的氧化層。此頂電極可以使用離子轟擊來清潔。可參閱例如圖16。

在步驟2022，一吸氣層沈積於此介層孔開口中的頂電極之上且與其接觸。此吸氣材料是由一個金屬重量百分比50%的富含金屬材料構成。此吸氣層可以吸收在步驟2020將此頂電極進行清潔之後任何殘留的氧氣。此外，在步驟2022，一抗氧化層沈積於此吸氣層之上。此抗氧化層是由一抗氧化材料所形成。可參閱例如圖17。在某些實施例中，步驟2020中的清潔過程及步驟2022中的吸氣層和抗氧化層的沈積係在相同的反應室中同位進行及/或不需要將記憶胞於製程中移出。

在步驟2024，一頂電極介層孔形成於此介層孔開口中的帽蓋結構之上。此頂電極介層孔(TEVA)層可以進行平坦化。可參閱例如是圖18和圖19。

雖然方法係搭配圖4~19來描述，但是本領域技術人士皆能了解此方法並不限制用於圖4~19所揭示的結構中，而是與圖4~19所揭示的結構無關的製程方法。類似地，圖4~19所揭示的結構也不限制於利用此處所揭露的方法來形成，其結構與可以是與此處所揭露的方法無關的結構。

此外，圖20中所揭露的方法流程圖2000是以一系列運作或事件加以描述，也必須明瞭這些所描述的運作或事件順序並不作為限制本發明之用。舉例而言，某些運作可以用不同的順序進行及/或與其它的運作或事件同時發生或是與此處所描述的不同。此外，此處未描述的運作或許也需要在不同的實施例中進行。甚至，此處所描述的一個或多個運作或許需在不同的運作及/或階段中進行一次或多次。

因此，本發明的某些實施例揭露一種製造一記憶胞的一頂電極帽蓋結構的方法。此方法包括提供一包括一底電極、一電阻式記憶元件和一頂電極的記憶胞，此電阻式記憶元件係夾置於此頂電極和底電極之間。於覆蓋此記憶胞的一層間介電層中進行一蝕刻製程以形成一介層孔開口裸露出此記憶胞的頂電極。然後形成一吸氣層襯墊於此介層孔開口中，且位於此記憶胞的此頂電極之上並與其接觸。一抗氧化層形成於此吸氣層之上且與其接觸。

在其他的實施例中，本揭露書提供一記憶元件，此記憶元件包括一底電極、一電阻式記憶元件於此底電極之上和一頂電極於此電阻式記憶元件之上。此記憶元件還包括一帽蓋結構於此頂電極之上。此帽蓋結構包括一吸氣層及一抗氧化層於此吸氣層之上。

在另一實施例中，本揭露書提供一記憶元件，此記憶元件具有一基板、此基板包括一層間介電層、一金屬導線凹陷於此層間介電層上表面中、以及一介電保護層於此層間介電層和金屬導線之上。此記憶裝置還包括一底電極介層孔(BEVA)於此金屬導線之上。此底電極介層孔(BEVA)自介電保護層上方延伸通過此介電保護層。此記憶元件也具有一底電極、一記憶元件和一頂電極堆疊於此底電極介層孔(BEVA)之上。此記憶元件係夾置於此頂電極和底電極之間。一介電間隔物於此底電極介層孔(BEVA)之上且位於此記憶元件的兩側。此介電間隔物與底電極、記憶元件和頂電極的側邊接觸。一頂電極介層孔(TEVA)於此頂電極之上。一帽蓋結構位於此頂電極和頂電極介層孔(TEVA)之間且與其接觸。此帽蓋結構包括一吸氣層與此頂電極接觸及一抗氧化層與此吸氣層和頂電極介層孔(TEVA)接觸。

前述實施例中描述之諸特徵可使發明所屬領域中具有通常知識者便於理解本說明書之實施態樣，並可利用本說明書為實現相同目的及／或達成相同功效，設計或改進其他製造程序或裝置結構。發明所屬領域中具有通常知識者亦應理解此些均等手法並非脫逸於本說明書所含要旨與範圍之外，且其可在本說明書所含要旨與範圍之內進行變更、置換及改造。

101‧‧‧記憶胞

102‧‧‧基板

104‧‧‧較低層間介電層(ILD)

106‧‧‧較低金屬層

108‧‧‧擴散阻障層

110‧‧‧第一介電保護層

112‧‧‧第二介電保護層

114‧‧‧底電極介層孔(BEVA)

116‧‧‧第二擴散阻障層

118‧‧‧保護層

120‧‧‧底電極

122‧‧‧記憶元件

124‧‧‧頂電極

126‧‧‧較低鐵磁層

128‧‧‧磁性穿隧接面(MJT)絕緣層

130‧‧‧較高鐵磁層

132‧‧‧介電間隔物

134‧‧‧帽蓋結構

136‧‧‧吸氣層

138‧‧‧抗氧化層

140‧‧‧頂電極介層孔(TEVA)

142‧‧‧頂層間介電層(ILD)

152‧‧‧第一溝渠

154‧‧‧第二溝渠

202‧‧‧記憶區域

204‧‧‧邏輯區域

206‧‧‧邏輯元件

207‧‧‧存取元件

208‧‧‧半導體基板

210‧‧‧介層孔

212‧‧‧導線

214‧‧‧擴散阻障層

502、1502‧‧‧罩幕層

504、904、1102、1202、1504‧‧‧蝕刻製程

506‧‧‧開口

602‧‧‧底電極介層孔(BEVA)層

802‧‧‧底電極層

804‧‧‧記憶元件薄膜

806‧‧‧頂電極層

808‧‧‧被扎釘鐵磁層

810‧‧‧介電阻障層

812‧‧‧自由鐵磁層

814‧‧‧硬式罩幕層

902‧‧‧光阻層

1002‧‧‧側壁間隔物層

1506‧‧‧介層孔開口

1508‧‧‧氧化層

本發明實施例之各實施態樣可藉一併參照下列實施方式段落內容及各圖示理解。請注意圖示是供說明本說明書所載之代表性實施例，因此並非用以限制本說明書揭露範圍，其可能適用於其他實施例。其次，雖然圖示可描繪實施例其中一或多個組成部分代表不同元件或位置，相同者可整併為單一元件或位置。又，單一組成部分可包括眾組成部分之一結合物。為了便於說明或符合業界實務，圖中顯示的特徵可能並非以精確比例繪示，或其尺寸可能並非精準。本發明實施例所附圖示說明如下：

圖1A示例性描述依據某些實施例之一包括一具有一加強頂電極帽蓋結構的記憶胞之一積體電路的剖面圖。

圖1B示例性描述將圖1A依據某些實施例之此加強頂電極帽蓋結構的放大剖面圖。

圖2示例性描述將圖1A依據某些實施例之此積體電路的放大剖面圖。

圖3A繪示一個顯示吸氣材料氧化電阻與一去離子水溶液關係圖。

圖3B繪示一個顯示吸氣材料氧化電阻與一研磨溶液關係圖。

圖4到19示例性描述依據依據某些實施例之製造包括一具有一加強頂電極帽蓋結構之一記憶胞的一系列製程剖面圖。

圖20示例性描述依據某些實施例之製造包括一具有一加強頂電極帽蓋結構之一記憶胞的一製程流程圖。

Claims (1)

1. 一種製造一記憶胞的一頂電極帽蓋結構的方法，所述方法包括： 提供一包括一底電極、一電阻式記憶元件和一頂電極的記憶胞，所述電阻式記憶元件係夾置於所述頂電極和底電極之間； 於覆蓋所述記憶胞的一層間介電層中進行一蝕刻製程以形成一介層孔開口裸露出所述記憶胞的所述頂電極；及 形成一吸氣層襯墊於所述介層孔開口中，且位於所述記憶胞的所述頂電極之上並與其接觸。