TWI683419B - 積體電路及用於形成積體電路的方法 - Google Patents

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Abstract

本申請案的各種實施例是有關於一種用於形成記憶體平 整通孔頂表面的方法以及一種由所述方法得到的積體電路(IC)。在一些實施例中，向介電層執行蝕刻以形成開口。形成覆蓋所述介電層並襯砌所述開口的襯裏層。在所述襯裏層之上形成下部本體層，所述下部本體層覆蓋所述介電層並填充所述開口的剩餘部分。使所述下部本體層的頂表面及所述襯裏層的頂表面凹陷至所述介電層的頂表面下面，以局部地清理出所述開口。形成覆蓋所述介電層並局部地填充所述開口的同質上部本體層。向所述同質上部本體層執行平坦化，直至到達所述介電層為止。

Description

積體電路及用於形成積體電路的方法
本發明的實施例是有關於積體電路及用於形成積體電路的方法。
諸多現代電子裝置皆包括非揮發性記憶體。非揮發性記憶體是能夠在電力缺失時儲存資料的電子記憶體。某些有希望成為下一代非揮發性記憶體的候選者包括電阻性隨機存取記憶體(resistive random-access memory，RRAM)及磁阻性隨機存取記憶體(magnetoresistive random-access memory，MRAM)。電阻性隨機存取記憶體及磁阻性隨機存取記憶體具有相對簡單的結構，且與互補金屬氧化物半導體(complementary metal-oxide-semiconductor，CMOS)邏輯製作製程相容。
本申請的一些實施例提供一種積體電路(IC)，包括：導電導線；通孔介電層，上覆於所述導電導線上；通孔，穿過所述通孔介電層延伸至所述導電導線，其中所述通孔包括導電本體及導電襯裏，其中所述導電襯裏成杯狀托起所述導電本體的底側且 具有凹陷至所述通孔的頂表面下面的頂表面，並且其中所述導電本體懸於(overhang)所述導電襯裏的所述頂表面之上且界定所述通孔的所述頂表面；以及記憶體胞元，直接位於所述通孔的所述頂表面上。
此外，本申請的其他實施例提供一種用於形成積體電路的方法，所述方法包括：向通孔介電層執行蝕刻，以形成上覆於導電導線上並暴露出所述導電導線的開口，所述導電導線位於所述通孔介電層之下；形成覆蓋所述通孔介電層並襯砌所述開口的通孔襯裏層，其中所述通孔襯裏層局部地填充所述開口；在所述通孔襯裏層之上形成下部通孔本體層，所述下部通孔本體層覆蓋所述通孔介電層並填充所述開口的剩餘部分；使所述下部通孔本體層的頂表面及所述通孔襯裏層的頂表面凹陷至所述通孔介電層的頂表面下面，以局部地清理出所述開口並在所述開口中形成通孔襯裏及下部通孔本體；形成上部通孔本體層，所述上部通孔本體層覆蓋所述通孔介電層並填充所述開口的藉由所述凹陷步驟而清理出的一部分；以及向所述上部通孔本體層執行平坦化直至到達所述通孔介電層為止，以在所述開口中形成上部通孔本體。
另外，本申請的其他實施例提供一種積體電路，包括：導電導線；通孔介電層，上覆於所述導電導線上；通孔，穿過所述通孔介電層延伸至所述導電導線，其中所述通孔包括導電本體及導電襯裏，其中所述導電本體包括一對第一側壁及一對第二側壁，其中所述第一側壁位於所述第二側壁上方且分別位於所述通 孔的相對兩側上，其中所述第二側壁分別位於所述通孔的所述相對兩側上，其中所述第二側壁橫向位於所述第一側壁之間且與所述第一側壁橫向間隔開，並且其中所述導電襯裏自所述第一側壁中的一者的底邊緣沿所述第二側壁連續地延伸至所述第一側壁中的另一者的底邊緣；以及記憶體胞元，直接位於所述通孔上。
100、200、400、500、600、700A、700B、700C、800、900、1000、1100、1200、1300、1400、1500、1600、1700、1800、1900、2000‧‧‧剖視圖
102‧‧‧記憶體胞元
104‧‧‧下部介電層
104t‧‧‧下部介電層的頂表面
106‧‧‧底部電極通孔
106l‧‧‧底部電極通孔襯裏
106lb‧‧‧下部底部電極通孔本體
106s1‧‧‧底部電極通孔的第一側壁
106s2‧‧‧底部電極通孔的第二側壁
106t‧‧‧底部電極通孔的頂表面
106t2‧‧‧下部底部電極通孔本體的頂表面
106ub‧‧‧上部底部電極通孔本體
108‧‧‧底部電極
110‧‧‧資料儲存元件
110f‧‧‧導電細絲
112‧‧‧頂部電極
114‧‧‧下部導線
114b‧‧‧下部導線本體
114l‧‧‧下部導線襯裏
116‧‧‧上部介電層
118‧‧‧上部導線
118b‧‧‧上部導線本體
118l‧‧‧上部導線襯裏
120‧‧‧頂部電極通孔
120b‧‧‧頂部電極通孔本體
120l‧‧‧頂部電極通孔襯裏
120t‧‧‧頂部電極通孔的頂表面
202‧‧‧下部層間介電層
204‧‧‧底部電極通孔介電層
204l‧‧‧下部底部電極通孔介電層
204s‧‧‧上部底部電極通孔介電層的傾斜側壁
204t‧‧‧底部電極通孔介電層的頂表面
204u‧‧‧上部底部電極通孔介電層
204v‧‧‧下部底部電極通孔介電層的垂直或實質上垂直側壁
206‧‧‧硬罩幕
208‧‧‧間隔壁
210‧‧‧頂蓋層
212‧‧‧裝置層間介電層
214‧‧‧上部層間介電層
300‧‧‧擴大剖視圖
302‧‧‧記憶體區
304‧‧‧邏輯區
306‧‧‧存取裝置
308‧‧‧邏輯裝置
310‧‧‧半導體基底
312‧‧‧後段製程內連結構/內連結構
314‧‧‧附加通孔
316‧‧‧附加導線
402‧‧‧基底
502‧‧‧底部電極通孔開口
504、1704‧‧‧光阻罩幕
602‧‧‧底部電極通孔襯裏層
602t‧‧‧底部電極通孔襯裏層的頂表面
604‧‧‧下部底部電極通孔本體層
604t‧‧‧下部底部電極通孔本體層的頂表面
902‧‧‧上部底部電極通孔本體層
1102‧‧‧底部電極層
1104‧‧‧資料儲存層
1106‧‧‧頂部電極層
1302‧‧‧間隔壁層
1702‧‧‧頂部電極通孔開口
1802‧‧‧頂部電極通孔層
1802b‧‧‧頂部電極通孔本體層
1802l‧‧‧頂部電極通孔襯裏層
2100‧‧‧流程圖
2102、2104、2106、2108、2110、2112、2114、2116、2118、2120‧‧‧步驟
BX‧‧‧方框
T‧‧‧厚度
W‧‧‧寬度
結合附圖閱讀以下詳細說明，會最佳地理解本發明的各態樣。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1說明包括位於平整底部電極通孔(bottom electrode via，BEVA)頂表面上的記憶體胞元的積體電路(integrated circuit，IC)的一些實施例的剖視圖。
圖2說明圖1所示積體電路的一些更詳細實施例的剖視圖。
圖3說明圖2所示積體電路的一些更詳細實施例的剖視圖。
圖4至圖6、圖7A至圖7C、圖8至圖20說明用於形成包括位於平整底部電極通孔頂表面上的記憶體胞元的積體電路的方法的一些實施例的一系列剖視圖。
圖21說明圖4至圖6、圖7A至圖7C、圖8至圖20所示方法的一些實施例的流程圖。
本發明提供用於實作本發明的不同特徵的諸多不同的實施例或實例。以下闡述組件及構造的具體實例以簡化本發明。當然，該些僅為實例且不旨在進行限制。例如，以下說明中將第一特徵形成於第二特徵之上或第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵、進而使得所述第一特徵與所述第二特徵可能不直接接觸的實施例。另外，本發明可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如「在...下方(beneath)」、「在...下面(below)」、「下部的(lower)」、「上方(above)」、「上部的(upper)」等空間相對性用語來闡述圖中所說明的一個元件或特徵與另一(些)元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的取向外亦囊括裝置在使用或操作中的不同取向。設備可具有其他取向(旋轉90度或其他取向)，且本文中所用的空間相對性描述語可同樣相應地進行解釋。
根據用於形成積體電路(IC)的方法，形成底部電極通孔(BEVA)介電層，其覆蓋後段製程(back-end-of-line，BEOL)內連結構的金屬導線。向所述底部電極通孔介電層執行蝕刻，以形成暴露出所述金屬導線的底部電極通孔開口。形成覆蓋所述底 部電極通孔介電層並保形地襯砌(conformally lining)所述底部電極通孔開口的金屬阻擋層，使得所述金屬阻擋層局部地填充所述底部電極通孔開口。在所述金屬阻擋層之上形成覆蓋所述金屬阻擋層並填充所述底部電極通孔開口的剩餘部分的金屬層。向所述金屬層及所述金屬阻擋層執行平坦化直至到達所述底部電極通孔介電層為止，藉此在所述底部電極通孔開口中形成底部電極通孔。所述底部電極通孔包括由所述金屬層形成的底部電極通孔本體，且更包括襯砌所述底部電極通孔本體並由所述金屬阻擋層形成的底部電極通孔襯裏。隨後，直接在所述底部電極通孔的頂表面上形成記憶體胞元。
關於所述方法的挑戰是，金屬層與金屬阻擋層具有不同的硬度值(hardness value)，使得所述平坦化會以不同的速率移除金屬層及金屬阻擋層。因此，底部電極通孔的頂表面是不平整(uneven)或粗糙(rough)的。舉例而言，底部電極通孔本體的頂表面可相對於底部電極通孔襯裏的頂表面垂直偏移。由於底部電極通孔的頂表面是不平整或粗糙的，因而跨越記憶體胞元的電場是不均勻的。不均勻的電場又可在積體電路的大量製造期間引起較差的良率及/或不均勻的效能。隨著積體電路中的特徵尺寸繼續縮小，底部電極通孔及記憶體胞元亦將縮小，使得在記憶體胞元中電場均勻性將愈來愈重要。
鑒於上述內容，本申請案的各種實施例是有關於一種用於形成記憶體平整底部電極通孔頂表面的方法以及一種由所述方 法得到的積體電路。在一些實施例中，向通孔介電層執行蝕刻以形成上覆於導電導線上並暴露出所述導電導線的開口，所述導電導線位於所述通孔介電層之下。形成覆蓋所述通孔介電層並襯砌所述開口的通孔襯裏層。所述通孔襯裏層局部地填充所述開口。在所述通孔襯裏層之上形成下部通孔本體層，所述下部通孔本體層覆蓋所述通孔介電層並填充所述開口的剩餘部分。使所述下部通孔本體層的頂表面及所述通孔襯裏層的頂表面凹陷至所述通孔介電層的頂表面下面，以局部地清理出所述開口並在所述開口中形成通孔襯裏及下部通孔本體。形成上部通孔本體層，所述上部通孔本體層覆蓋所述通孔介電層並填充所述開口的藉由所述凹陷步驟而清理出的一部分。所述上部通孔本體層是同質(homogeneous)的。向所述上部通孔本體層執行平坦化直至到達所述通孔介電層為止，以形成位於所述開口中且上覆於所述下部通孔本體及所述通孔襯裏上的上部通孔本體。所述上部通孔本體、所述下部通孔本體及所述通孔襯裏在所述開口中共同地界定通孔。
由於所述上部通孔本體層是同質的，因而所述上部通孔本體層具有實質上均勻的硬度，且所述平坦化以實質上均勻的速率移除所述上部通孔本體層。此又將上部通孔本體形成為具有同質且平整或實質上平整的頂表面。此外，由於下部通孔本體及通孔襯裏各自的頂表面凹陷於所述開口中，因而上部通孔本體的頂表面完全地界定通孔的頂表面。因此，通孔的頂表面是同質的， 且是平整或實質上平整的。由於通孔的頂表面是平整或實質上平整的，因而跨越直接位於上部通孔本體上的記憶體胞元所產生的電場可為均勻或實質上均勻的。
參照圖1，提供包括記憶體胞元102的積體電路的一些實施例的剖視圖100。如圖所示，記憶體胞元102位於下部介電層104及底部電極通孔(即，通孔)106上。通孔介電層包括下部介電層104與上部介電層116。視跨越記憶體胞元102所施加的電壓而定，記憶體胞元102在第一資料狀態與第二資料狀態之間可逆地改變。在一些實施例中，記憶體胞元102是電阻性隨機存取記憶體(RRAM)胞元、磁阻性隨機存取記憶體(MRAM)胞元、或某種其他適合類型的記憶體胞元。此外，在一些實施例中，記憶體胞元102包括底部電極108、資料儲存元件110、及頂部電極112。
底部電極108上覆於下部介電層104及底部電極通孔106上。在一些實施例中，底部電極108直接接觸底部電極通孔106的頂表面106t，及/或直接接觸下部介電層104的頂表面104t。底部電極108可為或可包含例如氮化鉭、氮化鈦、鉑、銥、釕、鎢、銀、銅、某種(些)其他適合的導電材料、或上述各者的任一組合。本文所使用的具有修飾語「(些)」的用語(例如，導電材料)可例如是單數或複數形式。
資料儲存元件110上覆於底部電極108上，且頂部電極上覆於資料儲存元件110上。視跨越記憶體胞元102所施加的電 壓而定，資料儲存元件110在第一資料狀態與第二資料狀態之間可逆地改變。在記憶體胞元102是電阻性隨機存取記憶體胞元的一些實施例中，資料儲存元件110是或包含氧化鉿、某種(些)其他適合的高介電常數(high κ)電介質、或某種(些)其他適合的電介質、或上述各者的任一組合。本文中所使用的高介電常數電介質是介電常數κ大於約3.9、5、10、15、或20的電介質。在記憶體胞元102是磁阻性隨機存取記憶體胞元的一些實施例中，資料儲存元件110是或包括磁性穿隧接面(magnetic tunnel junction，MTJ)或某種其他適合的磁性資料儲存結構。頂部電極112可為或可包含例如氮化鈦、氮化鉭、鉑、銥、鎢、某種(些)其他適合的導電材料、或上述各者的任一組合。
下部介電層104將記憶體胞元102與位於記憶體胞元102及底部電極通孔106之下的下部導線(即，導電導線)114分隔開。下部介電層104可為或可包含例如二氧化矽、氮氧化矽、低介電常數電介質、碳化矽、氮化矽、某種(些)其他適合的電介質、或上述各者的任一組合。本文中所使用的低介電常數電介質是介電常數κ小於約3.9、3、2、或1的電介質。下部導線114可為或可包含例如鋁銅、銅、鋁、某種(些)其他適合的導電材料、或上述各者的任一組合。
底部電極通孔106自記憶體胞元102的底部穿過下部介電層104延伸至下部導線114。在一些實施例中，底部電極通孔106直接接觸下部導線114，及/或底部電極通孔106的頂表面106t 與下部介電層104的頂表面104t是齊平或實質上齊平的。底部電極通孔106的頂表面106t是平整或實質上平整的，使得使用底部電極通孔106跨越記憶體胞元102所產生的電場是均勻或實質上均勻的。此外，底部電極通孔106的頂表面是同質的(例如，單一材料)。在一些實施例中，底部電極通孔106的頂表面106t自底部電極通孔106的第一側壁106s1連續地延伸至底部電極通孔106的第二側壁106s2，其中第一側壁106s1及第二側壁106s2位於底部電極通孔106的相對兩側上並接觸下部介電層104的側壁。
底部電極通孔106包括底部電極通孔襯裏(即，導電襯裏)106l、下部底部電極通孔本體(即，導電本體或下部通孔本體)106lb、及上部底部電極通孔本體(即，上部通孔本體)106ub。上部底部電極通孔本體106ub上覆於下部底部電極通孔本體106lb及底部電極通孔襯裏106l上，並界定底部電極通孔106的頂表面106t。此外，下部底部電極通孔本體106lb與上部底部電極通孔本體106ub共同地界定底部電極通孔本體，使得下部底部電極通孔本體106lb及上部底部電極通孔本體106ub亦可被稱為底部電極通孔本體的區段(segment)。在一些實施例中，上部底部電極通孔本體106ub直接接觸下部底部電極通孔本體106lb的頂表面106t2。上部底部電極通孔本體106ub及下部底部電極通孔本體106lb可各自是或包含例如鋁、銅、鋁銅、鎢、某種(些)其他適合的導電材料、或上述各者的任一組合。
在一些實施例中，上部底部電極通孔本體106ub是與下 部底部電極通孔本體106lb相同的材料，及/或與下部底部電極通孔本體106lb成一體。在其他實施例中，上部底部電極通孔本體106ub是不同於下部底部電極通孔本體106lb的材料。在一些實施例中，上部底部電極通孔本體106ub是完全同質的(例如，單一材料)，及/或下部底部電極通孔本體106lb是完全同質的(例如，單一材料)。在一些實施例中，上部底部電極通孔本體106ub是與底部電極108相同的材料，及/或與底部電極108成一體。舉例而言，可藉由同一沈積來形成上部底部電極通孔本體106ub及底部電極108。在其他實施例中，上部底部電極通孔本體106ub是不同於底部電極108的材料。
底部電極通孔襯裏106l成杯狀托起下部底部電極通孔本體106lb的底側，以襯砌下部底部電極通孔本體106lb的底表面及下部底部電極通孔本體106lb的側壁。底部電極通孔襯裏106l阻止下部底部電極通孔本體106lb的材料擴散出或以其他方式移動出下部底部電極通孔本體106lb，且可為或可包含例如氮化鈦、鈦、氮化鉭、鉭、某種(些)其他適用於下部底部電極通孔本體106lb的導電障壁材料、或上述各者的任一組合。在一些實施例中，底部電極通孔襯裏106l突出至下部底部電極通孔本體106lb的頂表面106t2上方的位置。此外，在一些實施例中，底部電極通孔襯裏106l局部地襯砌上部底部電極通孔本體106ub的側壁。
上部介電層116覆蓋下部介電層104及記憶體胞元102，且進一步容置上部導線118及頂部電極通孔(TEVA)120。上部 介電層116可為或可包含例如二氧化矽、低介電常數電介質、碳化矽、氮化矽、某種(些)其他適合的電介質、或上述各者的任一組合。上部導線118可為或可包含例如鋁銅、銅、鋁、某種(些)其他適合的導電材料、或上述各者的任一組合。
頂部電極通孔120直接位於上部導線118與記憶體胞元102之間，且自上部導線118穿過上部介電層116延伸至記憶體胞元102。在一些實施例中，頂部電極通孔120是同質的(例如，單一材料)。在其他實施例中，頂部電極通孔120是異質(heterogeneous)的，且包括頂部電極通孔本體120b及頂部電極通孔襯裏120l。頂部電極通孔本體120b可為或可包含例如銅、鋁銅、鋁、鎢、某種(些)其他適合的導電材料、或上述各者的任一組合。頂部電極通孔襯裏120l阻止頂部電極通孔本體120b的材料擴散出或以其他方式移動出頂部電極通孔120，且可為或可包含例如氮化鈦、氮化鉭、鉭、某種(些)其他適用於頂部電極通孔本體120b的導電障壁材料、或上述各者的任一組合。在頂部電極通孔120是異質的一些實施例中，頂部電極通孔120的頂表面120t是異質且粗糙或不平整的。
參照圖2，提供圖1所示積體電路的一些更詳細實施例的剖視圖200。如圖所示，下部導線114位於下部層間介電(interlayer dielectric，ILD)層202內。下部層間介電層202可為或可包含例如二氧化矽、氮氧化矽、低介電常數電介質、氮化矽、某種(些)其他適合的電介質、或上述各者的任一組合。在一些實施例中， 下部導線114包括下部導線本體114b及下部導線襯裏114l。下部導線本體114b可為或可包含例如鋁銅、銅、鋁、某種其他適合的金屬、某種(些)其他適合的導電材料、或上述各者的任一組合。下部導線襯裏114l成杯狀托起下部導線本體114b的底側，以襯砌下部導線本體114b的底表面及下部導線本體114b的側壁。此外，下部導線襯裏114l阻止下部導線本體114b的材料擴散出或以其他方式移動出下部導線本體114b。下部導線襯裏114l可為或可包含例如鉭、鈦、氮化鈦、氮化鉭、某種(些)其他適用於下部導線本體114b的導電障壁材料、或上述各者的任一組合。
底部電極通孔介電層204上覆於下部導線114及下部層間介電層202上，且容置底部電極通孔106。在一些實施例中，底部電極通孔介電層204包括下部底部電極通孔介電層204l及上覆於下部底部電極通孔介電層204l上的上部底部電極通孔介電層204u。此外，在一些實施例中，上部底部電極通孔介電層204u與下部底部電極通孔介電層204l是不同的材料。上部底部電極通孔介電層204u及下部底部電極通孔介電層204l可各自是或包含例如碳化矽、氮化矽、某種(些)其他適合的電介質、或上述各者的任一組合。在一些實施例中，上部底部電極通孔介電層204u是或包含氮化矽、某種其他適合的氮化物、或某種其他適合的電介質，及/或下部底部電極通孔介電層204l是碳化矽或某種其他適合的電介質。
底部電極通孔106自下部導線114穿過底部電極通孔介 電層204延伸至記憶體胞元102。在一些實施例中，底部電極通孔106的寬度W自下部導線114至上部底部電極通孔介電層204u與下部底部電極通孔介電層204l之間的介面是均勻或實質上均勻的。此外，在一些實施例中，底部電極通孔106的寬度W自所述介面至底部電極通孔106的頂表面106t連續地增加。底部電極通孔106包括底部電極通孔襯裏106l、下部底部電極通孔本體106lb、及上部底部電極通孔本體106ub。上部底部電極通孔本體106ub上覆於下部底部電極通孔本體106lb上，且界定底部電極通孔106的頂表面106t。底部電極通孔襯裏106l成杯狀托起下部底部電極通孔本體的底側。底部電極通孔106的頂表面106t支撐記憶體胞元102，並且是同質且平整或實質上平整的，以得到跨越記憶體胞元102的均勻或實質上均勻的電場。此外，底部電極通孔106的頂表面106t亦是同質的。
視跨越記憶體胞元102所施加的電壓而定，記憶體胞元102在第一資料狀態與第二資料狀態之間可逆地改變，且記憶體胞元102可為例如電阻性隨機存取記憶體胞元、磁阻性隨機存取記憶體胞元、或某種其他適合類型的記憶體胞元。在記憶體胞元102是電阻性隨機存取記憶體胞元的一些實施例中，記憶體胞元102的資料儲存元件110通常是絕緣的。然而，資料儲存元件110可被製成為經由藉由跨越記憶體胞元102施加適當電壓在資料儲存元件110中所形成的導電細絲110f而導通。為易於說明，僅將導電細絲110f中的一者標記為110f。一旦導電細絲110f形成，便可 藉由跨越記憶體胞元102施加適當電壓來重設導電細絲110f(例如，斷裂，進而得到高電阻)或設定導電細絲110f(例如，重新形成，進而得到較低電阻)。低電阻及高電阻可用於表示數位訊號(即，「1」或「0」)，藉此達成資料儲存。
硬罩幕206上覆於記憶體胞元102上，且間隔壁208上覆於記憶體胞元102的資料儲存元件110上。間隔壁208包括分別與記憶體胞元102的頂部電極112的相對的兩個側壁接界的一對區段。在一些實施例中，所述區段分別與硬罩幕206的相對的兩個側壁接界，硬罩幕206的所述相對的兩個側壁分別與頂部電極112的所述相對的兩個側壁對準。在一些實施例中，間隔壁208以閉合路徑沿頂部電極112的側壁橫向延伸，以完全封圍頂部電極112。應注意，此在圖2所示剖視圖200內是看不到的。在一些實施例中，間隔壁208下陷至資料儲存元件110的頂表面中(例如，因過蝕刻)。硬罩幕206及間隔壁208可各自是或包含例如氮化矽、氧化矽、氮氧化矽、某種(些)其他適合的電介質、或上述各者的任一組合。
頂蓋層210襯砌記憶體胞元102的側壁及間隔壁208的側壁，且更上覆於硬罩幕206及底部電極通孔介電層204上。此外，裝置層間介電層(ILD)212上覆於頂蓋層210及底部電極通孔介電層204上。頂蓋層210可為或可包含例如氧化矽、某種(些)其他適合的氧化物、某種(些)其他電介質、或上述各者的任一組合。裝置層間介電層212可為或可包含例如二氧化矽、低介電 常數電介質、氮化矽、某種(些)其他適合的電介質、或上述各者的任一組合。
在上部層間介電層214內，上部導線118上覆於記憶體胞元102及裝置層間介電層212上。上部層間介電層214可為或可包含例如二氧化矽、低介電常數電介質、氮化矽、某種(些)其他適合的電介質、或上述各者的任一組合。在一些實施例中，上部導線118包括上部導線本體118b及上部導線襯裏118l。上部導線本體118b可為或可包含例如鋁銅、銅、鋁、某種(些)其他適合的金屬、某種(些)其他適合的導電材料、或上述各者的任一組合。上部導線襯裏118l成杯狀托起上部導線本體118b的底側，以襯砌上部導線本體118b的底表面及上部導線本體118b的側壁。此外，上部導線襯裏118l阻止上部導線本體118b的材料擴散出或以其他方式移動出上部導線本體118b，且可為或可包含例如鉭、鈦、氮化鈦、氮化鉭、某種(些)其他適用於上部導線本體118b的障壁材料、或上述各者的任一組合。
頂部電極通孔120位於裝置層間介電層212中，且自上部導線118穿過裝置層間介電層212延伸至記憶體胞元102。在一些實施例中，頂部電極通孔120延伸穿過頂蓋層210及硬罩幕206，及/或下陷至記憶體胞元102的頂部電極112的頂部中。頂部電極通孔120包括頂部電極通孔本體120b及頂部電極通孔襯裏120l。頂部電極通孔襯裏120l成杯狀托起頂部電極通孔本體120b的底側，且阻止頂部電極通孔本體120b的材料遷移出頂部電極通 孔120。
參照圖3，提供圖2所示積體電路的一些實施例的擴大剖視圖300。圖2所示剖視圖200可例如是在方框BX內所截取。如圖所示，所述積體電路包括記憶體區302及邏輯區304。記憶體區302容置記憶體胞元102。記憶體胞元102置於底部電極通孔106上，且位於頂部電極通孔120之下。底部電極通孔106具有同質的頂表面。此外，底部電極通孔106的頂表面是平整或實質上平整的，以產生均勻的電場跨越記憶體胞元102。
在一些實施例中，記憶體胞元102是在記憶體區302中界定記憶體胞元陣列(圖中未標記)的諸多記憶體胞元中的一者。在一些實施例中，所述記憶體胞元陣列的每一記憶體胞元如同參照圖1及/或圖2所示及所述的記憶體胞元102一樣。在一些實施例中，所述記憶體胞元陣列的每一記憶體胞元擱置於底部電極通孔上且位於頂部電極通孔之下。所述記憶體胞元陣列的每一頂部電極通孔可例如如同參照圖1及/或圖2所示及所述的頂部電極通孔120一樣。所述記憶體胞元陣列的每一底部電極通孔可例如如同參照圖1及/或圖2所示及所述的底部電極通孔106一樣，以產生均勻或實質上均勻的電場跨越對應記憶體胞元。在一些實施例中，所述記憶體胞元陣列的每一記憶體胞元上覆於存取裝置306上且電性耦合至存取裝置306。存取裝置306促進對記憶體胞元陣列中的對應記憶體胞元的存取或選擇，且可例如是絕緣閘場效電晶體(insulated gate field-effect transistor，IGFET)、金屬氧化物 半導體場效電晶體(metal-oxide-semiconductor field-effect transistor，MOSFET)、或某種其他適合類型的半導體裝置。
邏輯區304容置邏輯裝置308。邏輯裝置308可為或可包含例如絕緣閘場效電晶體、金屬氧化物半導體場效電晶體、或某種其他適合類型的半導體裝置。在一些實施例中，邏輯裝置308是界定邏輯核心(圖中未標記)的諸多邏輯裝置中的一者。在此類實施例中的一些實施例中，邏輯核心的操作由記憶體胞元陣列支援或輔助，及/或記憶體胞元陣列是嵌入式記憶體。此外，在一些實施例中，邏輯裝置308支援記憶體胞元102及/或記憶體胞元陣列的操作。舉例而言，邏輯裝置308可促進讀取記憶體胞元102及/或記憶體胞元陣列的資料、及/或向記憶體胞元102及/或記憶體胞元陣列寫入資料。
除記憶體胞元102及邏輯裝置308以外，所述積體電路更包括半導體基底310及後段製程內連結構312。半導體基底310支撐並局部地界定邏輯裝置308，且在一些實施例中支撐並局部地界定存取裝置306。在一些實施例中，半導體基底310更支撐並局部地界定包括邏輯裝置308的邏輯核心。半導體基底310可為例如塊狀矽基底、絕緣體上矽(silicon-on-insulator，SOI)基底、或某種其他適合類型的半導體基底。後段製程內連結構312上覆於半導體基底310上且容置記憶體胞元102。在一些實施例中，後段製程內連結構312更上覆於包括記憶體胞元102的記憶體胞元陣列上且容置所述記憶體胞元陣列。後段製程內連結構312包括介 電堆疊及多個導電特徵。
所述介電堆疊包括覆蓋半導體基底310及邏輯裝置308的下部層間介電層202。在一些實施例中，下部層間介電層202更覆蓋存取裝置306。所述介電堆疊更包括覆蓋下部層間介電層202的底部電極通孔介電層204、覆蓋底部電極通孔介電層204的裝置層間介電層212、及覆蓋裝置層間介電層212的上部層間介電層214。
所述導電特徵堆疊於所述介電堆疊中，以界定將記憶體胞元102、邏輯裝置308及積體電路的其他裝置(例如，存取裝置306)內連的導電路徑。所述導電特徵包括下部導線114、上部導線118、底部電極通孔106、及頂部電極通孔120。此外，所述導電特徵包括多個附加通孔314及多個附加導線316。附加通孔314及附加導線316可為或可包含例如鎢、銅、鋁銅、鋁、某種(些)其他適合的導電材料、或上述各者的任一組合。
儘管以上對圖1至圖3的論述涉及位於底部電極通孔106上的記憶體，但應瞭解，底部電極通孔106上可存在其他類型的電子裝置。舉例而言，底部電極通孔106上可存在金屬-絕緣體-金屬(metal-insulator-metal，MIM)電容器、某種其他適合類型的金屬-絕緣體-金屬結構、或某種其他適合類型的電子裝置。
參照圖4至圖6、圖7A至圖7C、圖8至圖20，提供用於形成包括位於平整底部電極通孔頂表面上的記憶體胞元的積體電路的方法的一些實施例的一系列剖視圖400至600、700A至 700C、800至2000。所述積體電路可例如是圖2所示積體電路。
如圖4所示剖視圖400所說明，提供或形成基底402。基底402包括下部層間介電層202及下部導線114。此外，在一些實施例中，基底402包括圖3所示半導體基底310、圖3所示內連結構312的位於底部電極通孔介電層204下面的一部分、圖3所示存取裝置306、圖3所示邏輯裝置308、或上述各者的任一組合。下部層間介電層202可為或可包含例如氮化矽、氧化矽、低介電常數介電層、某種(些)其他適合的電介質、或上述各者的任一組合。下部導線114凹陷至下部層間介電層202的頂部中，使得下部導線114的頂表面與下部層間介電層202的頂表面齊平或實質上齊平。下部導線114可為或可包含例如氮化鈦、鉭、氮化鉭、鈦、鋁、鋁銅、銅、某種(些)其他適合的導電材料、或上述各者的任一組合。在一些實施例中，下部導線114是異質的(例如，多種材料)，且包括下部導線本體114b及下部導線襯裏114l。下部導線襯裏114l成杯狀托起下部導線本體114b的底側，且阻止下部導線本體114b的材料遷移至周圍結構。下部導線襯裏114l可為或可包含例如鈦、鉭、氮化鈦、氮化鉭、某種(些)其他適用作下部導線本體114b的障壁材料、或上述各者的任一組合。下部導線本體114b可為或可包含例如銅、鋁銅、鋁、或某種(些)其他適合的導電材料、或上述各者的任一組合。
圖4所示剖視圖400亦說明，形成覆蓋基底402的底部電極通孔介電層204。底部電極通孔介電層204可為或可包含例如 碳化矽、氮化矽、氧化矽、氮氧化矽、某種(些)其他適合的電介質、或上述各者的任一組合。在一些實施例中，底部電極通孔介電層204包括下部底部電極通孔介電層204l及覆蓋下部底部電極通孔介電層204l的上部底部電極通孔介電層204u。下部底部電極通孔介電層204l可為或可包含例如碳化矽或某種其他適合的電介質，及/或上部底部電極通孔介電層204u可為或可包含例如氮化矽或某種其他適合的電介質。在一些實施例中，用於形成底部電極通孔介電層204的製程包括化學氣相沈積(chemical vapor deposition，CVD)、物理氣相沈積(physical vapor deposition，PVD)、某種(些)其他適合的沈積製程、或上述各者的任一組合。本文所使用的具有修飾語「(些)」的用語(例如，製程)可例如是單數或複數形式。
如圖5所示剖視圖500所說明，向底部電極通孔介電層204執行第一蝕刻，以形成上覆於下部導線114上並暴露出下部導線114的底部電極通孔開口502。在一些實施例中，在完成第一蝕刻後，上部底部電極通孔介電層204u具有位於底部電極通孔開口502中且分別位於底部電極通孔開口502的相對兩側上的一對傾斜側壁204s，而下部底部電極通孔介電層204l具有位於底部電極通孔開口502中且分別位於所述相對兩側上的一對垂直或實質上垂直側壁204v。
在一些實施例中，用於執行第一蝕刻的製程包括在底部電極通孔介電層204上形成光阻罩幕504。可例如藉由在底部電極 通孔介電層204上沈積光阻層並以底部電極通孔開口502的佈局將所述光阻層圖案化來形成光阻罩幕504。可例如藉由旋轉塗佈或某種其他適合的沈積製程來執行所述沈積，及/或可例如藉由微影或某種其他適合的圖案化製程來執行所述圖案化。對上部底部電極通孔介電層204u施加一或多種第一蝕刻劑直至第一蝕刻劑到達下部底部電極通孔介電層204l為止，以局部地形成底部電極通孔開口502。經由被局部形成的底部電極通孔開口502對下部底部電極通孔介電層204l施加一或多種第二蝕刻劑直至第二蝕刻劑到達下部導線114為止，以完成底部電極通孔開口502的形成。此後，移除光阻罩幕504。
如圖6所示剖視圖600所說明，底部電極通孔襯裏層602被形成為覆蓋底部電極通孔介電層204，且更被形成為襯砌底部電極通孔開口502(參見圖5)，以局部地填充底部電極通孔開口502。在一些實施例中，底部電極通孔襯裏層602保形地襯砌底部電極通孔開口502。底部電極通孔襯裏層602是導電的，且在一些實施例中是同質的(例如，單一材料)。底部電極通孔襯裏層602可例如是或包含鈦、氮化鈦、鉭、氮化鉭、某種(些)其他適合的導電材料、或上述各者的任一組合。此外，可例如藉由化學氣相沈積、物理氣相沈積、某種(些)其他適合的沈積製程、或上述各者的任一組合來形成底部電極通孔襯裏層602。
圖6的剖視圖600亦說明，在底部電極通孔襯裏層602之上形成下部底部電極通孔本體層(即，下部通孔本體層)604， 下部底部電極通孔本體層604覆蓋底部電極通孔介電層204並更填充底部電極通孔開口502(參見圖5)的剩餘部分。下部底部電極通孔本體層604是導電的，且在一些實施例中是同質的(例如，單一材料)。此外，下部底部電極通孔本體層604是不同於底部電極通孔襯裏層602的材料，且在一些實施例中具有不同於底部電極通孔襯裏層602的硬度值。下部底部電極通孔本體層604可為或可包含例如銅、鋁銅、鋁、鎢、某種(些)其他適合的金屬、某種(些)其他適合的導電材料、或上述各者的任一組合。在一些實施例中，底部電極通孔襯裏層602是或以其他方式包含用於下部底部電極通孔本體層604的障壁材料，以防止下部底部電極通孔本體層604的材料經由底部電極通孔襯裏層602遷移至周圍結構。可藉由例如化學氣相沈積、物理氣相沈積、濺鍍、無電鍍覆、電鍍、某種(些)其他適合的鍍覆或沈積製程、或上述各者的任一組合來形成下部底部電極通孔本體層604。
如圖7A所示剖視圖700A所說明，向下部底部電極通孔本體層604的頂表面604t執行第一平坦化，以使頂表面604t變平整或實質上變平整並使頂表面604t凹陷。此外，所述第一平坦化在到達底部電極通孔襯裏層602之前停止，因此，在第一平坦化完成時，底部電極通孔襯裏層602仍被下部底部電極通孔本體層604完全覆蓋。可例如藉由化學機械研磨(chemical mechanical polish，CMP)或某種其他適合的平坦化製程來執行第一平坦化。
作為另一選擇，如圖7B所示剖視圖700B所說明，第一 平坦化在底部電極通孔襯裏層602上停止，因此，在第一平坦化完成時，底部電極通孔襯裏層602被暴露出。此外，在一些實施例中，下部底部電極通孔本體層604的頂表面604t相對於底部電極通孔襯裏層602的頂表面602t垂直偏移。所述垂直偏移可例如歸因於下部底部電極通孔本體層604與底部電極通孔襯裏層602之間的硬度差異。亦即，所述硬度差異可例如使下部底部電極通孔本體層604及底部電極通孔襯裏層602在第一平坦化期間以不同的速率被移除，藉此造成所述垂直偏移。
作為另一選擇，如圖7C所示剖視圖700C所說明，第一平坦化在底部電極通孔介電層204上停止，因此，在第一平坦化完成時，底部電極通孔介電層204被暴露出。此外，第一平坦化另外使底部電極通孔襯裏層602的頂表面602t凹陷。如在圖7B中，在一些實施例中，下部底部電極通孔本體層604的頂表面604t因例如下部底部電極通孔本體層604與底部電極通孔襯裏層602之間的硬度差異而相對於底部電極通孔襯裏層602的頂表面602t垂直偏移。
如應瞭解，圖7A至圖7C是相同製程步驟(例如，第一平坦化)的替代實施例。因此，在一些實施例中，方法自圖6經由圖7A至圖7C中的任一者繼續進行至圖8。舉例而言，方法可自圖6經由圖7A繼續進行至圖8。作為另一實例，方法可自圖6經由圖7B繼續進行至圖8。作為又一實例，方法可自圖6經由圖7C繼續進行至圖8。在一些實施例中，圖7A至圖7C之間的差異 為圖6所示半導體結構被第一平坦化移除的量。舉例而言，可在圖7A移除圖6所示半導體結構的第一量，可在圖7B移除圖6所示半導體結構的第二量，且可在圖7C移除圖6所示半導體結構的第三量，其中第三量大於第二量，第二量大於第一量。在替代實施例中，方法在不經過圖7A至圖7C所示製程步驟的情況下自圖6所示製程步驟繼續進行至圖8所示製程步驟。換言之，在替代實施例中，可省略圖7A至圖7C所示第一平坦化。
如圖8所示剖視圖800所說明，向下部底部電極通孔本體層604(參見圖6、圖7A、圖7B、或圖7C)及底部電極通孔襯裏層602(參見圖6、圖7A、圖7B、或圖7C)執行第二蝕刻，以回蝕下部底部電極通孔本體層604及底部電極通孔襯裏層602。第二蝕刻使下部底部電極通孔本體層604(參見圖6、圖7A、圖7B、或圖7C)的頂表面604t及底部電極通孔襯裏層602(參見圖6、圖7A、圖7B、或圖7C)的頂表面602t凹陷至相對於底部電極通孔介電層204的頂表面204t向下間隔開的位置，藉此局部地清理出底部電極通孔開口502並形成底部電極通孔襯裏106l及下部底部電極通孔本體106lb。在一些實施例中，底部電極通孔襯裏層602的頂表面602t位於下部底部電極通孔本體層604的頂表面604t上方。在一些實施例中，底部電極通孔襯裏層602的頂表面602t與下部底部電極通孔本體層604的頂表面604t齊平。在一些實施例中，底部電極通孔襯裏層602的頂表面602t位於下部底部電極通孔本體層604的頂表面604t下面。底部電極通孔襯裏106l是由底 部電極通孔襯裏層602形成，且下部底部電極通孔本體106lb是由下部底部電極通孔本體層604形成。在一些實施例中，第二蝕刻亦使底部電極通孔介電層204的頂表面204t凹陷(儘管是以較下部底部電極通孔本體層604及底部電極通孔襯裏層602慢的速率)，以減小底部電極通孔介電層204的厚度T。
第二蝕刻是藉由相對於底部電極通孔介電層204優先蝕刻下部底部電極通孔本體層604及底部電極通孔襯裏層602的蝕刻劑來執行，因此底部電極通孔介電層204被最低程度地蝕刻。舉例而言，所述蝕刻劑可對於下部底部電極通孔本體層604具有第一蝕刻速率，對於底部電極通孔襯裏層602具有第二蝕刻速率，且對於底部電極通孔介電層204具有第三蝕刻速率，其中第一蝕刻速率及第二蝕刻速率大於第三蝕刻速率。在一些實施例中，第一蝕刻速率與第二蝕刻速率是相同的。在一些實施例中，第一蝕刻速率大於第二蝕刻速率。在一些實施例中，第一蝕刻速率小於第二蝕刻速率。在一些實施例中，第一蝕刻速率比第二蝕刻速率大約3倍至15倍之間、比第二蝕刻速率大約1倍至20倍之間、比第二蝕刻速率大約1倍至5倍之間、比第二蝕刻速率大約13倍至27倍之間，或者第一蝕刻速率與第二蝕刻速率之間存在某種其他適合的關係。第二蝕刻可例如是濕蝕刻或乾蝕刻。在一些實施例中，第二蝕刻的蝕刻劑包括過氧化氫、某種(些)其他適合的化學溶液、或上述各者的任一組合。在其他實施例中，第二蝕刻的蝕刻劑包括離子或某種(些)其他適合的乾蝕刻劑。
在一些實施例中，第二蝕刻自圖7A至圖7C中的任一者繼續進行。舉例而言，第二蝕刻可自圖7A繼續進行。作為另一實例，第二蝕刻可自圖7B繼續進行。作為又一實例，第二蝕刻可自圖7C繼續進行。在一些實施例中，視圖8自圖7A至圖7C中的哪一者繼續進行，第二蝕刻的蝕刻時間有所變化。此外，在一些實施例中，第二蝕刻的蝕刻時間與圖6所示半導體結構被圖7A至圖7C所示第一平坦化所移除的量成反比。舉例而言，第二蝕刻當自圖7A繼續進行時具有第一蝕刻時間，當自圖7B繼續進行時具有第二蝕刻時間，且當自圖7C繼續進行時具有第三蝕刻時間，其中第三蝕刻時間少於第二蝕刻時間，第二蝕刻時間少於第一蝕刻時間。
如圖9所示剖視圖900所說明，形成上部底部電極通孔本體層(即，上部通孔本體層)902，上部底部電極通孔本體層902覆蓋底部電極通孔介電層204並更填充底部電極通孔開口502(參見圖8)的藉由第二蝕刻而清理出的一部分。上部底部電極通孔本體層902是導電且同質的(例如，單一材料)。在一些實施例中，上部底部電極通孔本體層902是與下部底部電極通孔本體106lb相同的材料。在其他實施例中，上部底部電極通孔本體層902是不同於下部底部電極通孔本體106lb的材料。舉例而言，上部底部電極通孔本體層902可為與底部電極通孔襯裏106l相同的材料或某種其他適用於下部底部電極通孔本體106lb的障壁材料。上部底部電極通孔本體層902可為例如銅、鋁銅、鋁、鎢、某種(些) 其他適合的金屬、或某種(些)其他適合的導電材料。可藉由例如化學氣相沈積、物理氣相沈積、濺鍍、無電鍍覆、電鍍、某種(些)其他適合的鍍覆或沈積製程、或上述各者的任一組合來形成上部底部電極通孔本體層902。
如圖10所示剖視圖1000所說明，向上部底部電極通孔本體層902(參見圖9)執行第二平坦化直至到達底部電極通孔介電層204為止，以由上部底部電極通孔本體層902形成上部底部電極通孔本體106ub。可例如藉由化學機械研磨(CMP)或某種其他適合的平坦化製程來執行第二平坦化。上部底部電極通孔本體106ub位於底部電極通孔開口502(參見圖8)中，且上覆於下部底部電極通孔本體106lb及底部電極通孔襯裏106l上。此外，上部底部電極通孔本體106ub、下部底部電極通孔本體106lb、及底部電極通孔襯裏106l在底部電極通孔開口502中共同地界定底部電極通孔106，且上部底部電極通孔本體106ub單獨地界定底部電極通孔106的頂表面106t。
由於底部電極通孔106的頂表面106t是由上部底部電極通孔本體層902形成且由於上部底部電極通孔本體層902是同質的，因而頂表面106t是同質的。類似地，由於底部電極通孔106的頂表面106t是由上部底部電極通孔本體層902形成且由於上部底部電極通孔本體層902是同質的，因而頂表面106t是平整或實質上平整的。具體而言，由於上部底部電極通孔本體層902是同質的，因而遍及上部底部電極通孔本體層902具有實質上均勻的 硬度，且因此在第二平坦化期間其具有實質上均勻的移除速率。因此，第二平坦化會均勻地或實質上均勻地移除上部底部電極通孔本體層902的材料，以將底部電極通孔106的頂表面106t形成為平整或實質上平整的。由於底部電極通孔106的頂表面106t是平整或實質上平整的，因而跨越隨後在底部電極通孔106上形成的記憶體胞元的電場是均勻或實質上均勻的。
如圖11所示剖視圖1100所說明，在底部電極通孔106及底部電極通孔介電層204上形成底部電極層1102、資料儲存層1104、及頂部電極層1106。底部電極層1102被形成為覆蓋底部電極通孔介電層204及底部電極通孔106。資料儲存層1104被形成為覆蓋底部電極層1102。頂部電極層1106被形成為覆蓋資料儲存層1104。底部電極層1102及頂部電極層1106是導電的，且可為或可包含例如金屬、金屬氮化物、或某種(些)其他適合的導電材料。視跨越資料儲存層1104所施加的電壓而定，資料儲存層1104在第一資料狀態(例如，第一電阻)與第二資料狀態(例如，第二電阻)之間可逆地改變。在製造的記憶體胞元是電阻性隨機存取記憶體胞元的一些實施例中，資料儲存層1104可為或可包含例如氧化鉿、某種(些)其他適合的高介電常數電介質、或某種(些)其他適合的電介質。在製造的記憶體胞元是磁阻性隨機存取記憶體胞元的一些實施例中，資料儲存層1104可為或可包括例如磁性穿隧接面層或某種其他適合的磁性儲存結構。所述磁性穿隧接面層可例如包括第一鐵磁層、上覆於所述第一鐵磁層上的絕緣層、 及上覆於所述絕緣層上的第二鐵磁層。在一些實施例中，藉由化學氣相沈積、物理氣相沈積、無電鍍覆、電鍍、濺鍍、某種(些)其他適合的鍍覆或沈積製程、或上述各者的任一組合來形成底部電極層1102及頂部電極層1106以及資料儲存層1104。
如圖12所示剖視圖1200所說明，形成硬罩幕206，硬罩幕206覆蓋頂部電極層1106(參見圖11)的上覆於底部電極通孔106上的記憶體胞元區。硬罩幕206可為或可包含例如氮化矽、某種(些)其他適合的氮化物、某種(些)其他適合的電介質、或上述各者的任一組合。此外，可例如藉由在頂部電極層1106上沈積硬罩幕層並將所述硬罩幕層圖案化成硬罩幕206來形成硬罩幕206。可例如藉由化學氣相沈積、物理氣相沈積、或某種其他適合的沈積製程來執行所述沈積，及/或可例如藉由使用微影/蝕刻製程或某種其他適合的圖案化製程來執行所述圖案化。
圖12所示剖視圖1200亦說明，在硬罩幕206處於原位的情況下向頂部電極層1106(參見圖11)執行第三蝕刻，以形成位於硬罩幕206之下的頂部電極112。在一些實施例中，資料儲存層1104用作第三蝕刻的蝕刻止擋件，及/或第三蝕刻過延伸至資料儲存層1104中以局部地蝕刻資料儲存層1104。
如圖13所示剖視圖1300所說明，形成覆蓋並襯砌圖12所示結構的間隔壁層1302。在一些實施例中，間隔壁層1302是保形地形成及/或藉由化學氣相沈積、物理氣相沈積、某種(些)其他適合的沈積製程、或上述各者的任一組合來形成。間隔壁層1302 可為例如氮化矽、某種(些)其他適合的氮化物、某種(些)其他適合的電介質、或上述各者的任一組合。
如圖14所示剖視圖1400所說明，向間隔壁層1302(參見圖13)執行第四蝕刻，以回蝕間隔壁層1302且由間隔壁層1302形成間隔壁208。間隔壁208包括分別位於頂部電極112的相對的兩個側壁上的一對區段。此外，在一些實施例中，所述區段分別位於硬罩幕206的相對的兩個側壁上，及/或硬罩幕206的所述相對的兩個側壁分別與頂部電極112的所述相對的兩個側壁齊平。在一些實施例中，間隔壁208以閉合路徑沿頂部電極112的側壁橫向延伸，以完全封圍頂部電極112。應注意，此在圖14所示剖視圖1400內是看不到的。用於執行第四蝕刻的製程可例如包括對間隔壁層1302施加一或多種蝕刻劑，以移除間隔壁層1302的水平區段而不移除間隔壁層1302的垂直區段，使得垂直區段中的至少一者對應於間隔壁208。
如圖15所示剖視圖1500所說明，在間隔壁208及硬罩幕206處於原位的情況下向資料儲存層1104(參見圖14)及底部電極層1102(參見圖14)執行第五蝕刻，以形成資料儲存元件110及底部電極108。資料儲存元件110位於頂部電極112之下，且由資料儲存層1104形成。底部電極108位於資料儲存元件110之下，且由底部電極層1102形成。用於執行第五蝕刻的製程可例如包括對資料儲存層1104及底部電極層1102施加一或多種蝕刻劑，直至蝕刻劑到達底部電極通孔介電層204為止。間隔壁208與硬罩 幕206共同地界定用於第五蝕刻的罩幕，且底部電極通孔介電層204用作蝕刻止擋件。
如圖16所示剖視圖1600所說明，形成覆蓋底部電極通孔介電層204、間隔壁208及硬罩幕206的頂蓋層210。此外，頂蓋層210被形成為襯砌間隔壁208的側壁、資料儲存元件110的側壁、及底部電極108的側壁。頂蓋層210可為或可包含例如氮化矽、某種(些)其他適合的氮化物、某種(些)其他適合的電介質、或上述各者的任一組合。在一些實施例中，頂蓋層210是藉由保形沈積來形成及/或藉由化學氣相沈積、物理氣相沈積、某種(些)其他適合的沈積製程、或上述各者的任一組合來形成。
圖16所示剖視圖1600亦說明，形成覆蓋頂蓋層210的裝置層間介電層212。此外，裝置層間介電層212形成有平坦或實質上平坦的頂表面。裝置層間介電層212可為或可包含例如氧化矽、低介電常數電介質、某種(些)其他適合的電介質、或上述各者的任一組合。在一些實施例中，用於形成裝置層間介電層212的製程包括沈積覆蓋頂蓋層210的裝置層間介電層212且隨後向裝置層間介電層212的頂表面執行平坦化。可例如藉由化學氣相沈積、物理氣相沈積、濺鍍、某種(些)其他適合的沈積製程、或上述各者的任一組合來沈積裝置層間介電層212。可例如藉由化學機械研磨或某種其他適合的平坦化製程來執行所述平坦化。
如圖17所示剖視圖1700所說明，向裝置層間介電層212、頂蓋層210及硬罩幕206執行第六蝕刻，以形成上覆於頂部 電極112上並暴露出頂部電極112的頂部電極通孔開口1702。在一些實施例中，用於執行第六蝕刻的製程包括在裝置層間介電層212上形成光阻罩幕1704。可例如藉由在裝置層間介電層212上沈積光阻層並以頂部電極通孔開口1702的佈局將所述光阻層圖案化來形成光阻罩幕1704。可例如藉由旋轉塗佈或某種其他適合的沈積製程來執行所述沈積，及/或可例如藉由微影或某種其他適合的圖案化製程來執行所述圖案化。隨後，在光阻罩幕1704處於原位的情況下對裝置層間介電層212、頂蓋層210及硬罩幕206施加一或多種蝕刻劑，且此後，移除光阻罩幕1704。
如圖18所示剖視圖1800所說明，形成覆蓋裝置層間介電層212並填充頂部電極通孔開口1702(參見圖17)的頂部電極通孔層1802。頂部電極通孔層1802包括頂部電極通孔襯裏層1802l及頂部電極通孔本體層1802b。頂部電極通孔襯裏層1802l覆蓋裝置層間介電層212並襯砌頂部電極通孔開口1702，以局部地填充頂部電極通孔開口1702。在一些實施例中，頂部電極通孔襯裏層1802l保形地襯砌頂部電極通孔開口1702。頂部電極通孔本體層1802b在頂部電極通孔襯裏層1802l之上覆蓋頂部電極通孔襯裏層1802l並填充頂部電極通孔開口1702的剩餘部分。頂部電極通孔襯裏層1802l是不同於頂部電極通孔本體層1802b的材料，且具有不同於頂部電極通孔本體層1802b的硬度。此外，頂部電極通孔襯裏層1802l阻止頂部電極通孔本體層1802b的材料遷移至周圍結構。頂部電極通孔本體層1802b可為或可包含例如鎢、銅、鋁銅、 鋁、某種其他適合的金屬、或某種其他適合的導電材料。頂部電極通孔襯裏層1802l可為或可包含例如鈦、鉭、氮化鈦、氮化鉭、或某種其他適用於頂部電極通孔本體層1802b的障壁材料。可例如藉由化學氣相沈積、物理氣相沈積、無電鍍覆、電鍍、某種(些)其他適合的鍍覆或沈積製程、或上述各者的任一組合來形成頂部電極通孔襯裏層1802l及頂部電極通孔本體層1802b。
如圖19所示剖視圖1900所說明，向頂部電極通孔層1802(參見圖18)的頂部、包括向頂部電極通孔襯裏層1802l(參見圖18)的頂部及頂部電極通孔本體層1802b(參見圖18)的頂部，執行第三平坦化直至到達裝置層間介電層212為止，以在頂部電極通孔開口1702(參見圖17)中形成頂部電極通孔120。頂部電極通孔120包括頂部電極通孔本體120b及頂部電極通孔襯裏120l。頂部電極通孔本體120b由頂部電極通孔本體層1802b形成，且頂部電極通孔襯裏120l由頂部電極通孔襯裏層1802l形成。此外，頂部電極通孔襯裏120l成杯狀托起頂部電極通孔本體120b的底側，以襯砌頂部電極通孔本體120b的底表面及頂部電極通孔本體120b的側壁。可例如藉由化學機械研磨或某種其他適合的平坦化製程來執行第三平坦化。
由於頂部電極通孔120是由頂部電極通孔襯裏層1802l及頂部電極通孔本體層1802b二者形成且由於頂部電極通孔襯裏層1802l與頂部電極通孔本體層1802b是不同的材料，因而頂部電極通孔120是異質的(例如，多種材料)且具有異質的頂表面120t。 此外，由於頂部電極通孔襯裏層1802l與頂部電極通孔本體層1802b是不同的材料，因而頂部電極通孔襯裏層1802l與頂部電極通孔本體層1802b具有不同的硬度且因此在第三平坦化期間具有不同的移除速率。因此，第三平坦化自頂部電極通孔襯裏層1802l及頂部電極通孔本體層1802b不均勻地移除材料。此又將頂部電極通孔120形成為使得頂部電極通孔120的頂表面120t是粗糙或不平整的。
如圖20所示剖視圖2000所說明，在裝置層間介電層212及頂部電極通孔120上形成上部層間介電層214及上部導線118。上部層間介電層214可為或可包含例如氮化矽、氧化矽、低介電常數介電層、某種(些)其他適合的電介質、或上述各者的任一組合。上部導線118凹陷至上部層間介電層214的底部中，使得上部導線118的底表面與上部層間介電層214的底表面齊平或實質上齊平。此外，上部導線118上覆於頂部電極通孔120上且電性耦合至頂部電極通孔120。上部導線118可為或可包含例如氮化鈦、鉭、氮化鉭、鈦、鋁、鋁銅、銅、某種(些)其他適合的導電材料、或上述各者的任一組合。在一些實施例中，上部導線118是異質的(例如，多種材料)，且包括上部導線本體118b及上部導線襯裏118l。上部導線本體118b可為或可包含例如銅、鋁銅、鋁、或某種(些)其他適合的導電材料。上部導線襯裏118l成杯狀托起上部導線本體118b的底側，且阻止上部導線本體118b的材料遷移至周圍結構。上部導線襯裏118l可為例如鈦、鉭、氮化 鈦、氮化鉭、或某種其他適用於上部導線本體118b的障壁材料。
在資料儲存元件110對應於電阻性隨機存取記憶體的一些實施例中，跨越資料儲存元件110自底部電極108向頂部電極112施加形成電壓(forming voltage)，以在資料儲存元件110中形成一或多個導電細絲(圖中未示出)。圖2中示出導電細絲的實例(參見圖2中的導電細絲110f)。
參照圖21，提供圖4至圖6、圖7A至圖7C、圖8至圖20所示方法的一些實施例的流程圖2100。
在2102處，形成覆蓋基底的底部電極通孔介電層。例如，參見圖4。所述基底包括下部層間介電層及下部導線。所述下部導線凹陷至下部層間介電層的頂部中，使得所述下部導線的頂表面與所述下部層間介電層的頂表面齊平或實質上齊平。所述下部層間介電層及所述下部導線可例如是後段製程內連結構的組件。
在2104處，向底部電極通孔介電層執行第一蝕刻，以形成上覆於下部導線上並暴露出下部導線的底部電極通孔開口。例如，參見圖5。
在2106處，形成覆蓋底部電極通孔介電層並填充底部電極通孔開口的底部電極通孔襯裏層及下部底部電極通孔本體層。例如，參見圖6。底部電極通孔襯裏層襯砌底部電極通孔開口以局部地填充底部電極通孔開口，且下部底部電極通孔本體層在底部電極通孔襯裏層之上填充底部電極通孔開口的剩餘部分。下部底部電極通孔本體層是導電的，且在一些實施例中是同質的。底部 電極通孔襯裏是導電的，且阻止下部底部電極通孔本體層的材料遷移(例如，擴散)出底部電極通孔開口。
在2108處，使底部電極通孔襯裏層的頂表面及下部底部電極通孔本體層的頂表面凹陷，以在底部電極通孔開口中形成底部電極通孔襯裏及下部底部電極通孔本體並局部地清理出底部電極通孔開口。例如，參見圖7A至圖7C及圖8。可例如藉由進行平坦化、隨後進行回蝕來執行所述凹陷步驟。
在2110處，形成上部底部電極通孔本體層，所述上部底部電極通孔本體層覆蓋底部電極通孔介電層並填充底部電極通孔開口的被清理出的一部分。例如，參見圖9。上部底部電極通孔本體層是同質的。
在2112處，向上部底部電極通孔本體層執行平坦化直至到達底部電極通孔介電層為止，以在底部電極通孔開口中形成上部底部電極通孔本體。例如，參見圖10。底部電極通孔襯裏、上部底部電極通孔本體及下部底部電極通孔本體界定頂表面是同質且平整或實質上平整的底部電極通孔。底部電極通孔的頂表面是平整或實質上平整的原因在於，所述頂表面是由上部底部電極通孔本體層形成。亦即，由於上部底部電極通孔本體層是同質的，因而上部底部電極通孔本體層在平坦化期間是以均勻或實質上均勻的速率被移除，藉此將底部電極通孔的頂表面形成為平整或實質上平整的。由於底部電極通孔的頂表面是平整或實質上平整的，因而使用底部電極通孔所產生的電場是均勻或實質上均勻的。
在2114處，在底部電極通孔上形成記憶體胞元。例如，參見圖11至圖15。所述記憶體胞元可為例如電阻性隨機存取記憶體胞元、磁阻性隨機存取記憶體胞元、或某種其他適合類型的記憶體胞元。在其他實施例中，在底部電極通孔上形成另一種類型的電子裝置，例如金屬-絕緣體-金屬(MIM)電容器或某種其他適合類型的電子裝置。
在2116處，形成覆蓋記憶體胞元及底部電極通孔介電層的裝置層間介電層。例如，參見圖16。
在2118處，形成頂部電極通孔，所述頂部電極通孔穿過裝置層間介電層延伸至記憶體胞元的頂部電極。例如，參見圖17至圖19。
在2120處，在裝置層間介電層及頂部電極通孔上形成上部層間介電層及上部導線。例如，參見圖20。所述上部導線上覆於頂部電極通孔上且凹陷至上部層間介電層的底部中，使得上部導線的底表面與上部層間介電層的底表面齊平或實質上齊平。上部層間介電層及上部導線可例如是後段製程內連結構的組件。
儘管圖21所示流程圖2100在本文中被說明及闡述為一系列動作或事件，但應瞭解，此類動作或事件的所說明次序不應被解釋為具有限制意義。舉例而言，某些動作可以不同的次序發生及/或可與除本文所說明及/或所闡述者之外的其他動作或事件同時發生。此外，在實作本文說明的一或多個態樣或實施例時可能並不需要所有所說明的動作，且可以一或多個單獨的動作及/或 階段來實施本文所示動作中的一或多者。
因此，在一些實施例中，本申請案是有關於一種積體電路，包括：導電導線；通孔介電層，上覆於所述導電導線上；通孔，穿過所述通孔介電層延伸至所述導電導線，其中所述通孔包括導電本體及導電襯裏，其中所述導電襯裏成杯狀托起所述導電本體的底側且具有凹陷至所述通孔的頂表面下面的頂表面，並且其中所述導電本體懸於所述導電襯裏的所述頂表面之上且界定所述通孔的所述頂表面；以及記憶體胞元，直接位於所述通孔的所述頂表面上。在一些實施例中，所述通孔的所述頂表面自所述通孔的第一側壁連續地延伸至所述通孔的第二側壁，其中所述通孔的所述第一側壁及所述第二側壁位於所述通孔的相對兩側上並直接接觸所述通孔介電層。在一些實施例中，所述記憶體胞元包括底部電極、上覆於所述底部電極上的資料儲存元件、及上覆於所述資料儲存元件上的頂部電極，其中所述底部電極的底表面直接接觸所述通孔的所述頂表面及所述通孔介電層的頂表面。在一些實施例中，所述導電襯裏是連續的且直接接觸所述通孔介電層的側壁及所述導電本體的側壁，其中所述導電襯裏具有凹陷至所述導電襯裏的所述頂表面下面的上表面，並且其中所述導電本體直接接觸所述導電襯裏的所述頂表面及所述導電襯裏的所述上表面。在一些實施例中，所述導電襯裏直接接觸所述導電導線。在一些實施例中，所述導電襯裏阻止所述導電本體的材料擴散至所述通孔介電層及所述導電導線。在一些實施例中，所述通孔介電 層包括下部介電層及上部介電層，所述上部介電層上覆於所述下部介電層上並直接接觸所述下部介電層，其中所述通孔的寬度自所述通孔的所述頂表面至所述下部介電層與所述上部介電層之間的介面連續地減小，並且其中所述通孔的所述寬度自所述介面至所述導電導線是實質上均勻的。在一些實施例中，所述通孔的所述頂表面是同質的。在一些實施例中，所述導電本體包含銅，其中所述導電襯裏包含氮化鈦、鈦、氮化鉭、或鉭。
在其他實施例中，本申請案是有關於一種用於形成積體電路的方法，所述方法包括：向通孔介電層執行蝕刻，以形成上覆於導電導線上並暴露出所述導電導線的開口，所述導電導線位於所述通孔介電層之下；形成覆蓋所述通孔介電層並襯砌所述開口的通孔襯裏層，其中所述通孔襯裏層局部地填充所述開口；在所述通孔襯裏層之上形成下部通孔本體層，所述下部通孔本體層覆蓋所述通孔介電層並填充所述開口的剩餘部分；使所述下部通孔本體層的頂表面及所述通孔襯裏層的頂表面凹陷至所述通孔介電層的頂表面下面，以局部地清理出所述開口並在所述開口中形成通孔襯裏及下部通孔本體；形成上部通孔本體層，所述上部通孔本體層覆蓋所述通孔介電層並填充所述開口的藉由所述凹陷步驟而清理出的一部分；以及向所述上部通孔本體層執行平坦化直至到達所述通孔介電層為止，以在所述開口中形成上部通孔本體。在一些實施例中，所述下部通孔本體、所述上部通孔本體、及所述通孔襯裏在所述開口中共同地界定通孔，其中所述上部通 孔本體完全地界定所述通孔的頂表面。在一些實施例中，所述上部通孔本體層是單一材料。在一些實施例中，所述凹陷步驟包括：向所述下部通孔本體層的所述頂表面執行第二平坦化；以及向所述下部通孔本體層的所述頂表面及所述通孔襯裏層的所述頂表面執行第二蝕刻，以形成所述通孔襯裏及所述下部通孔本體。在一些實施例中，所述第二平坦化在到達所述通孔襯裏層及所述通孔介電層之前停止，使得在所述第二平坦化完成時，於所述開口外，所述通孔襯裏層被所述下部通孔本體層覆蓋。在一些實施例中，所述第二平坦化在到達所述通孔介電層之前於所述通孔襯裏層上停止，使得在所述第二平坦化完成時，於所述開口外，所述通孔襯裏層不被所述下部通孔本體層覆蓋。在一些實施例中，所述第二平坦化在所述通孔介電層上停止，其中在所述第二平坦化完成時，所述通孔襯裏層的所述頂表面相對於所述下部通孔本體層的所述頂表面垂直偏移。在一些實施例中，所述第二蝕刻是使用相較於所述通孔介電層以更快的速率蝕刻所述下部通孔本體層及所述通孔襯裏層的蝕刻劑來執行。在一些實施例中，在所述開口中，所述通孔襯裏層直接接觸所述通孔介電層的側壁，其中所述下部通孔本體層直接接觸所述通孔襯裏層且藉由所述通孔襯裏層與所述通孔介電層間隔開。在一些實施例中，在所述開口中，所述上部通孔本體層直接接觸所述通孔介電層的側壁、所述通孔襯裏的側壁、所述通孔襯裏的頂表面、及所述下部通孔本體的頂表面。
在其他實施例中，本申請案是有關於另一種積體電路， 包括：導電導線；通孔介電層，上覆於所述導電導線上；通孔，穿過所述通孔介電層延伸至所述導電導線，其中所述通孔包括導電本體及導電襯裏，其中所述導電本體包括一對第一側壁及一對第二側壁，其中所述第一側壁位於所述第二側壁上方且分別位於所述通孔的相對兩側上，其中所述第二側壁分別位於所述通孔的所述相對兩側上，其中所述第二側壁橫向位於所述第一側壁之間且與所述第一側壁橫向間隔開，並且其中所述導電襯裏自所述第一側壁中的一者的底邊緣沿所述第二側壁連續地延伸至所述第一側壁中的另一者的底邊緣；以及記憶體胞元，直接位於所述通孔上。
以上內容概述了若干實施例的特徵以使熟習此項技術者可更好地理解本發明的各態樣。熟習此項技術者應瞭解，他們可易於使用本發明作為基礎來設計或修改其他製程及結構以實施本文所介紹實施例的相同目的及/或達成本文所介紹實施例的相同優點。熟習此項技術者亦應認識到，此種等效構造並不背離本發明的精神及範圍，且在不背離本發明的精神及範圍的條件下，他們可對本文作出各種改變、替代、及變更。
100‧‧‧剖視圖
102‧‧‧記憶體胞元
104‧‧‧下部介電層
104t‧‧‧下部介電層的頂表面
106‧‧‧底部電極通孔
106l‧‧‧底部電極通孔襯裏
106lb‧‧‧下部底部電極通孔本體
106s1‧‧‧底部電極通孔的第一側壁
106s2‧‧‧底部電極通孔的第二側壁
106t‧‧‧底部電極通孔的頂表面
106t2‧‧‧下部底部電極通孔本體的頂表面
106ub‧‧‧上部底部電極通孔本體
108‧‧‧底部電極
110‧‧‧資料儲存元件
112‧‧‧頂部電極
114‧‧‧下部導線
116‧‧‧上部介電層
118‧‧‧上部導線
120‧‧‧頂部電極通孔
120b‧‧‧頂部電極通孔本體
120l‧‧‧頂部電極通孔襯裏
120t‧‧‧頂部電極通孔的頂表面

Claims (10)

  1. 一種積體電路，包括：導電導線；通孔介電層，上覆於所述導電導線上；通孔，穿過所述通孔介電層延伸至所述導電導線，其中所述通孔包括導電本體及導電襯裏，其中所述導電襯裏成杯狀托起所述導電本體的底側且具有凹陷至所述通孔的頂表面下面的頂表面，並且其中所述導電本體懸於所述導電襯裏的所述頂表面之上且界定所述通孔的所述頂表面；以及記憶體胞元，直接位於所述通孔的所述頂表面上。
  2. 如申請專利範圍第1項所述的積體電路，其中所述通孔的所述頂表面自所述通孔的第一側壁連續地延伸至所述通孔的第二側壁，且其中所述通孔的所述第一側壁及所述第二側壁位於所述通孔的相對兩側上並直接接觸所述通孔介電層。
  3. 如申請專利範圍第1項所述的積體電路，其中所述記憶體胞元包括底部電極、上覆於所述底部電極上的資料儲存元件、及上覆於所述資料儲存元件上的頂部電極，且其中所述底部電極的底表面直接接觸所述通孔的所述頂表面及所述通孔介電層的頂表面。
  4. 如申請專利範圍第1項所述的積體電路，其中所述導電襯裏是連續的且直接接觸所述通孔介電層的側壁及所述導電本體的側壁，其中所述導電襯裏具有凹陷至所述導電襯裏的所述頂表 面下面的上表面，並且其中所述導電本體直接接觸所述導電襯裏的所述頂表面及所述導電襯裏的所述上表面。
  5. 如申請專利範圍第1項所述的積體電路，其中所述通孔介電層包括下部介電層及上部介電層，所述上部介電層上覆於所述下部介電層上並直接接觸所述下部介電層，其中所述通孔的寬度自所述通孔的所述頂表面至所述下部介電層與所述上部介電層之間的介面連續地減小，並且其中所述通孔的所述寬度自所述介面至所述導電導線是實質上一樣的。
  6. 一種用於形成積體電路的方法，所述方法包括：向通孔介電層執行蝕刻，以形成上覆於導電導線上並暴露出所述導電導線的開口，所述導電導線位於所述通孔介電層之下；形成覆蓋所述通孔介電層並襯砌所述開口的通孔襯裏層，其中所述通孔襯裏層局部地填充所述開口；在所述通孔襯裏層之上形成下部通孔本體層，所述下部通孔本體層覆蓋所述通孔介電層並填充所述開口的剩餘部分；使所述下部通孔本體層的頂表面及所述通孔襯裏層的頂表面凹陷至所述通孔介電層的頂表面下面，以局部地清理出所述開口並在所述開口中形成通孔襯裏及下部通孔本體；形成上部通孔本體層，所述上部通孔本體層覆蓋所述通孔介電層並填充所述開口的藉由所述凹陷步驟而清理出的一部分；以及向所述上部通孔本體層執行平坦化直至到達所述通孔介電層 為止，以在所述開口中形成上部通孔本體。
  7. 如申請專利範圍第6項所述的方法，其中所述下部通孔本體、所述上部通孔本體、及所述通孔襯裏在所述開口中共同地界定通孔，且其中所述上部通孔本體完全地界定所述通孔的頂表面。
  8. 如申請專利範圍第6項所述的方法，其中在所述開口中，所述通孔襯裏層直接接觸所述通孔介電層的側壁，並且其中所述下部通孔本體層直接接觸所述通孔襯裏層且藉由所述通孔襯裏層與所述通孔介電層間隔開。
  9. 如申請專利範圍第6項所述的方法，其中在所述開口中，所述上部通孔本體層直接接觸所述通孔介電層的側壁、所述通孔襯裏的側壁、所述通孔襯裏的頂表面、及所述下部通孔本體的頂表面。
  10. 一種積體電路，包括：導電導線；通孔介電層，上覆於所述導電導線上；通孔，穿過所述通孔介電層延伸至所述導電導線，其中所述通孔包括導電本體及導電襯裏，其中所述導電本體包括一對第一側壁及一對第二側壁，其中所述第一側壁位於所述第二側壁上方且分別位於所述通孔的相對兩側上，其中所述第二側壁分別位於所述通孔的所述相對兩側上，其中所述第二側壁橫向位於所述第一側壁之間且與所述第一側壁橫向間隔開，並且其中所述導電襯 裏自所述第一側壁中的一者的底邊緣沿所述第二側壁連續地延伸至所述第一側壁中的另一者的底邊緣；以及記憶體胞元，直接位於所述通孔上。
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