TWI721894B - 積體電路裝置與其製造方法 - Google Patents

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TWI721894B
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陳昇照
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Abstract

使用填充電阻切換隨機存取記憶體單元之間的區域且改 變高度以與較大電阻切換隨機存取記憶體單元及較小電阻切換隨機存取記憶體單元二者的頂部對準的介電複合物，來解決在包括不同高度的電阻切換隨機存取記憶體單元的裝置中形成提供一致結果的頂部電極通孔的問題。可在介電複合物之上形成蝕刻停止層，以在較大電阻切換隨機存取記憶體單元及較小電阻切換隨機存取記憶體單元二者之上提供相等厚度的耐蝕刻介電質。介電複合物使蝕刻停止層橫向延伸遠離電阻切換隨機存取記憶體單元，以在即使通孔開口未對準時仍保持通孔開口與電阻切換隨機存取記憶體單元側之間的分開。

Description

積體電路裝置與其製造方法
本發明實施例是有關於一種積體電路裝置與其製造方法。
電阻切換隨機存取記憶體(resistance switching random access memory，電阻切換RAM)具有簡單的結構、低工作電壓、高速、良好的耐久性及互補金屬氧化物半導體(complementary metal oxide semiconductor，CMOS)製程相容性。電阻切換RAM是最有希望的替代形式以提供傳統快閃記憶體的小型化替代品。電阻切換RAM在例如光碟及非易失性記憶體陣列等裝置中得到廣泛應用。
電阻切換RAM單元將資料儲存在可被誘導經歷相變的材料層中。相變可在所述層的全部或部分內被誘導，以在高電阻狀態與低電阻狀態之間切換。電阻狀態可被查詢及解釋為代表“0”或“1”。在典型電阻切換RAM單元中，資料儲存層包含非晶 金屬氧化物。在施加足夠的電壓時，在資料儲存層上誘發形成金屬橋，這會導致低電阻狀態。通過施加熔化或以其他方式破壞金屬結構的全部或一部分的短的高電流密度脈衝，可破壞金屬橋並恢復高電阻狀態。資料儲存層快速冷卻並保持在高電阻狀態，直到再次誘發低電阻狀態。
本申請的一些實施例提供一種積體電路(IC)裝置，包括：基底；金屬內連結構，形成在所述基底之上；多個電阻切換隨機存取記憶體(電阻切換RAM)單元，形成在所述金屬內連結構內，所述多個電阻切換隨機存取記憶體單元中的每一電阻切換隨機存取記憶體單元包括底部電極、頂部電極以及位於所述底部電極與所述頂部電極之間的電阻切換結構；以及通孔，將所述頂部電極連接到所述金屬內連結構，其中所述通孔穿過低介電常數介電層；其中所述多個電阻切換隨機存取記憶體單元包括較小單元及較大單元；所述較小單元在高度上比所述較大單元短；且將所述頂部電極與所述低介電常數介電層分開的任何介電層在所述較大單元及所述較小單元之上具有相等的厚度。
此外，本申請的其他實施例提供一種積體電路(IC)裝置，包括：基底；金屬內連結構，形成在所述基底之上；多個電阻切換隨機存取記憶體(電阻切換RAM)單元，形成在所述金屬內連結構內，所述多個電阻切換隨機存取記憶體單元中的每一 電阻切換隨機存取記憶體單元包括底部電極、頂部電極以及位於所述底部電極與所述頂部電極之間的電阻切換結構；以及通孔，將所述頂部電極連接到所述金屬內連結構，其中所述通孔穿過低介電常數介電層及蝕刻停止層；其中所述多個電阻切換隨機存取記憶體單元包括較小單元及較大單元；所述蝕刻停止層位於所述低介電常數介電層與所述電阻切換隨機存取記憶體單元之間；所述較小單元的高度低於所述較大單元；且對於所述多個電阻切換隨機存取記憶體單元中的每一者，所述蝕刻停止層橫向延伸遠離所述電阻切換隨機存取記憶體單元，包括與所述電阻切換隨機存取記憶體單元相關聯的任何側壁間隔件。
此外，本申請的其他實施例提供一種製造積體電路(IC)裝置的方法，包括：在包括儲存區域及週邊區域的半導體基底之上形成金屬內連層；在所述儲存區域中的所述金屬內連層之上形成電阻切換隨機存取記憶體(電阻切換RAM)單元，其中所述電阻切換隨機存取記憶體單元包括較大單元及較小單元；在所述電阻切換隨機存取記憶體單元之上沉積第一介電層；在所述第一介電層之上沉積第二介電層；及進行化學機械拋光以在所述電阻切換隨機存取記憶體單元之間的區域中留下包括所述較大單元的頂部電極、所述較小單元的頂部電極及所述第二介電層的表面；其中所述化學機械拋光使所述較大單元高於所述較小單元。
100:積體電路裝置
101、141、217:金屬特徵
103:層間介電層
105、151:頂部電極通孔/通孔
107:記憶體單元/電阻切換RAM單元
108:第一金屬內連層/金屬內連層
109、137:蝕刻停止層
110、114:高度
111:頂部電極
112:介電頂層
113:介電填充層
115:第一側壁間隔件
117:第二間隔件/第二側壁間隔件
118:第二金屬內連層/金屬內連層
119:第二鐵磁體
121:絕緣體
123:第一鐵磁體
125:底部電極
127:底部電極通孔/通孔
129:第一儲存區
131:第二儲存區
133:週邊區域
135:金屬內連層/第三金屬內連層
136:頂表面
138:上表面
139:介面層
140:金屬穿隧接面
142:厚度/上表面/頂表面
144:厚度
143:層間介電質/層間介電層
145、203:通孔
149:金屬內連層/第四金屬內連層
153:電阻切換RAM單元
200、300、400、500、600、700、800、900、1000、1100、1200、1300、1400、1500、1600、1700、1800、1900、2000:剖視圖
202:基底
204:淺溝槽隔離區
206:字線電晶體
210:閘極
212:字線介電層
214、216:源極/汲極區
218:金屬內連結構
401:開口
403:罩幕
501:導電材料層
701:電阻切換RAM單元堆疊
703:頂部電極層
705:MTJ層/電阻切換層
707:第二鐵磁層
709:絕緣層/絕緣體層
711:第一鐵磁層/絕緣體層
713:底部電極層/第一鐵磁層
801:罩幕/硬罩幕
1101:第二間隔件層/間隔件材料層
1401:氧化物層
1403:底部抗反射塗層
1701:光阻
2101:替代佈局
2200:製程
2201、2203、2205、2207、2209、2211、2213、2215、2217、2219、2221、2223、2225、2229、2231、2233、2235、2239、2241、2243、2245、2247、2249:動作
結合附圖閱讀以下詳細說明，會最好地理解本教示內容的各個方面。注意到，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1是根據本教示內容的一些方面的具有電阻切換RAM單元的積體電路(integrated circuit，IC)的剖視圖。
圖2是根據本教示內容的一些方面的具有電阻切換RAM單元的積體電路(IC)的另一剖視圖。
圖3到圖20是根據本教示內容的一些方面的積體電路經歷根據本教示內容的一些方面的製造製程的一系列剖視圖。
圖21A是根據本教示內容的裝置中的電阻切換RAM單元陣列的可能佈局。
圖21B是根據本教示內容的裝置中的電阻切換RAM單元陣列的另一可能佈局。
圖22呈現根據本教示內容的一些方面的製造製程的流程圖。
本教示內容提供用於實施本公開內容的不同特徵的許多不同實施例或實例。以下闡述元件及排列的具體實例以簡化本公開。當然，這些僅為實例而非旨在進行限制。舉例來說，在以下說明中，在第二特徵之上或第二特徵上形成第一特徵可包括其中 第一特徵與第二特徵被形成為直接接觸的實施例，且也可包括其中第一特徵與第二特徵之間可形成附加特徵從而使得第一特徵與第二特徵可不直接接觸的實施例。
製造具有電阻切換RAM的裝置的一個挑戰是形成著落在電阻切換RAM單元的頂部電極上的通孔。可在電阻切換RAM單元之上沉積蝕刻停止層，且在形成穿過層間介電層的通孔的開口時使用，所述層間介電層覆蓋電阻切換RAM單元。開口與電阻切換RAM單元的對準不完美，且開口可在一些電阻切換RAM單元的邊緣之上延伸。如果蝕刻停止層適形於電阻切換RAM單元的形狀，則蝕刻以暴露出電阻切換RAM單元頂部處的電極有可能蝕刻穿過一些電阻切換RAM單元的側面並導致缺陷。
當電阻切換RAM單元以不同的大小提供時，形成通孔開口的挑戰增加。當電阻切換RAM單元以不同的大小提供時，電阻切換RAM單元高度可由於蝕刻負載效應而變化。高度的變化可導致在電阻切換RAM單元之上的介電質的厚度變化。
根據本教示內容，使用填充電阻切換隨機存取記憶體單元之間的區域且改變高度以與較大電阻切換RAM單元及較小電阻切換RAM單元二者的頂部對準的介電複合物，來解決在包括不同高度的電阻切換RAM單元的裝置中形成提供一致結果的頂部電極通孔的問題。可在介電複合物之上形成蝕刻停止層，以在較大電阻切換RAM單元及較小電阻切換RAM單元之上提供相等厚度的耐蝕刻介電質。介電複合物使蝕刻停止層橫向延伸遠離 電阻切換RAM單元，以在即使通孔開口未對準時仍保持通孔開口與電阻切換RAM單元側之間的分離。
在本教示內容的一些方面，介電複合物包括第一介電層及第二介電層。第二介電層不鄰接電阻切換RAM單元，而是被發現位於與電阻切換RAM單元之間的區域中且與電阻切換RAM單元間隔開。第二介電層被發現沿著電阻切換RAM單元陣列中的單元之間的對角線。第二介電層倚靠在第一介電層上方，且具有與較小電阻切換RAM單元的頂部大致對準的上表面。這一第二介電層可控制在形成蝕刻停止層之前實施的化學機械拋光(chemical mechanical polishing；CMP)製程。CMP製程可使介電複合物充分凹進，以暴露出較大電阻切換RAM單元及較小電阻切換RAM單元二者的頂部。第二介電層可防止CMP製程導致電極成碟狀或介電複合物在鄰近電阻切換RAM單元的區域中過度凹進。
在根據本教示內容的製程中，在形成電阻切換RAM單元之後，在電阻切換RAM單元之上共形地形成第一介電層。第一介電層可通過電漿增強原子層沉積或允許對層厚度進行精確控制的另一種製程來生產。然後可在第一介電層之上沉積第二介電層。在這些教示內容中的一些中，第一介電層與第二介電層的總厚度略小於較小電阻切換RAM單元的高度，但小於低於較小電阻切換RAM單元的頂部電極的厚度的量。可使用旋塗來提供平坦的上表面，且可使用非選擇性回蝕製程來薄化介電複合物並使 其上表面更平整。回蝕製程可從電阻切換RAM單元上方的區域移除第二介電層。然後可實施CMP製程，以暴露出較小電阻切換RAM單元及較大電阻切換RAM單元二者的頂部電極，而不使較大電阻切換RAM單元的側壁間隔件顯著凹進。
圖1是根據本教示內容的一些方面的包括記憶體單元107的積體電路裝置100的一部分的剖視圖。每一記憶體單元107包括底部電極125、金屬穿隧接面(metal tunneling junction，MTJ)140及頂部電極111。MTJ 140包括第一鐵磁體123、絕緣體121及第二鐵磁體119。在頂部電極111的水準高度處圍繞電阻切換RAM單元107形成第一側壁間隔件115。第二間隔件117在第一側壁間隔件115外部圍繞電阻切換RAM單元107形成，並在MTJ 140的側面之上向下延伸。電阻切換RAM單元107被介電填充層113包圍。在介電填充層113之上在與電阻切換RAM單元107橫向間隔開的區域中形成介電頂層112。在介電頂層112、介電填充層113及頂部電極111之上設置蝕刻停止層109。
頂部電極111通過頂部電極通孔105、151耦合到金屬內連層149中的金屬特徵101。金屬特徵101及頂部電極通孔105、151被層間介電層103包圍。在這些教示內容中的一些中，層間介電層103是低介電常數(κ)介電層。在這些教示內容中的一些中，層間介電層103是極低介電常數介電層。頂部電極通孔105、151在著落在頂部電極111上之前穿過介電層103及蝕 刻停止層109。底部電極125通過底部電極通孔127耦合到金屬內連層135中的金屬特徵141。底部電極通孔127被蝕刻停止層137及介面層139包圍。金屬特徵141被層間介電質143的矩陣包圍。
圖2是積體電路裝置100的另一部分的剖視圖200。剖視圖200著重於從金屬內連層135到金屬內連層149的區域，且包括包含電阻切換RAM單元107的第一儲存區129的一部分、包括電阻切換RAM單元153的第二儲存區131的一部分以及週邊區域133的一部分。所示電阻切換RAM單元107可為電阻切換RAM單元的第一陣列中的一者，且所示電阻切換RAM單元153可為電阻切換RAM單元的第二陣列中的一者。電阻切換RAM單元107的高度110大於電阻切換RAM單元153的高度114。
高度114與高度110之間的差異可歸因於電阻切換RAM單元107的頂部電極111與電阻切換RAM單元153的頂部電極111之間的厚度差異。這些電阻切換RAM單元107、153的其他層可具有相等的厚度。電阻切換RAM單元107、153在其底部對準，其中高度114與高度110之間的差等於電阻切換RAM單元107與電阻切換RAM單元153的頂部距基底202的距離的差。在這些教示內容中的一些中，高度114與高度110之間的差與蝕刻停止層109的厚度具有相同的數量級。在這些教示內容中的一些中，高度114與高度110之間的差是蝕刻停止層109的厚 度的四分之一或大於四分之一。在這些教示內容中的一些中，高度114與高度110之間的差是蝕刻停止層109的厚度的二分之一或大於二分之一。
介電填充層113的厚度142與介電頂層112的厚度144的組合略小於或等於電阻切換RAM單元153的高度114。因此，除了在較大電阻切換RAM單元(例如電阻切換RAM單元107)的緊鄰處外，介電頂層112的上表面142與電阻切換RAM單元153的上表面138大致對準。即使在電阻切換RAM單元107周圍，介電頂層112也下降到在其上表面142與較小電阻切換RAM單元153的頂部大致對準的高度處變平。
圖21A是裝置100中的記憶體單元107陣列的俯視圖。記憶體單元107被示出為方形，但邊緣可為圓形的。記憶體單元107、153同樣可為盤形的，或者具有根據本教示內容的另一種形狀。如圖21A所示，在一些實施例中，介電頂層112與記憶體單元107間隔開，且沿著記憶體單元107陣列中的單元之間的對角線形成島。圖21B提供其中記憶體單元107是圓形的情況的替代佈局2101。在替代佈局2101中，介電頂層112仍然與記憶體單元107間隔開且位於記憶體單元107之間的區域中，但由於尺寸的差異，介電頂層112不限於陣列中的記憶體單元之間的對角線。
再次參考圖1，金屬內連層135及金屬內連層149是設置在基底202之上的金屬內連結構218的一部分。金屬內連層 135可為基底202之上的第三金屬內連層，且金屬內連層149可為第四金屬內連層。金屬內連結構218還包括第一金屬內連層108、第二金屬內連層118，且可包括在所示內連層上方的附加內連層。在這些教示內容中的一些中，如圖所示，記憶體單元107、153位於第三金屬內連層135與第四金屬內連層149之間。在這些教示內容中的一些中，記憶體單元107、153位於第四金屬內連層149與第五金屬內連層之間。一般來說，記憶體單元107、153可位於任何相鄰的一對金屬內連層之間。
基底202可為例如塊狀基底(例如塊狀矽基底)或絕緣體上矽(silicon-on-insulator，SOI)基底、或類似物。可在基底202中或基底202上設置一個或多個淺溝槽隔離(shallow trench isolation，STI)區204或氧化物填充的溝槽。一對字線電晶體206可位於淺溝槽隔離區204之間。字線電晶體206可包括可用作字線的閘極210。閘極210通過字線介電層212與基底202分開。可在基底202中或基底202上形成字線電晶體206的源極/汲極區214、216。第二金屬內連層118中或金屬內連結構218中的其他地方中的金屬特徵217可耦合到源極/汲極區216，且用作源極線。底部電極125可通過通孔203耦合到源極/汲極區214。第四金屬內連層149或記憶體單元107上方的一些其他金屬內連層中的金屬特徵101可用作位元線。積體電路裝置100中的記憶體單元107、153的所示控制結構是可用於連接及操作記憶體單元107、153的許多可能的控制結構中的一者。根據本教示內容的積 體電路裝置在控制結構方面不受限制。
金屬內連結構218是後段製程(back-end-of-line，BEOL)處理的產物。金屬內連層108、118、135、149及通孔105、127、151、203的金屬特徵101、141、217可由例如銅、鋁、金、鎢、氮化鈦、或類似物等金屬形成。層間介電層103、143可為低介電常數介電質或極低介電常數介電質。低介電常數介電質是介電常數小於SiO2的材料。SiO2的介電常數為約3.9。低介電常數介電質的實例包括有機矽酸鹽玻璃(organosilicate glass，OSG)，例如碳摻雜二氧化矽、氟摻雜二氧化矽(另外被稱為氟化二氧化矽玻璃(fluorinated silica glass，FSG))、有機聚合物低介電常數介電質及多孔矽酸鹽玻璃。極低介電常數介電質是介電常數為約2.1或小於2.1的材料。極低介電常數介電質材料一般是形成為多孔結構的低介電常數介電質材料。孔隙度會降低有效介電常數。
記憶體單元107、153中的每一層可包括具有各種組成的多個層。底部電極通孔127可為氮化鈦或類似材料等或另一種合適的導電材料。在一些實例中，底部電極通孔127的厚度介於約250Å到約500Å範圍內。擴散障壁層可將底部電極通孔127與金屬特徵141分開。障壁層可為例如氮化鉭或類似物等。在一些實例中，障壁層的厚度介於約50Å到約100Å範圍內。
底部電極125是導電材料，例如鉭、鈦、鉑、金、銥、鎢、鎳、釕、銅、氮化鈦、氮化鉭、矽化鎢、其組合等。在這些 教示內容中的一些中，底部電極125的厚度介於約20Å到約200Å範圍內。在這些教示內容中的一些中，底部電極125的厚度介於約50Å到約150Å範圍內。這些示例性厚度以及本文給出的其他示例性尺寸是用於某一製作節點。對於其他製作節點，示例性尺寸可按比例縮放。
MTJ 140的第一鐵磁體123及第二鐵磁體119是具有鐵磁性的材料。具有鐵磁性的材料包括鈷-鐵-硼(CoxFeB)、鈷-鐵(CoFe)及鎳-鐵(NiFe)、鈷(Co)、鐵(Fe)、鎳(Ni)、鐵-硼(FeB)、鐵-鉑(FePt)或類似材料等。第一鐵磁體123與第二鐵磁體119可為不同的材料。在一些實施例中，第一鐵磁體123及第二鐵磁體119二者均為CoxFeyBz，但第一鐵磁體123與第二鐵磁體119之間的原子比(x，y，z)可不同。第一鐵磁體123及第二鐵磁體119可通過任何合適的製程形成。合適的製程的實例可包括電鍍、無電電鍍、濺鍍、化學氣相沉積(chemical vapor deposition，CVD)或另一可應用的製程等。
絕緣體121是介電層。可適用於絕緣體121的材料的實例包括氧化鎂(MgO)、氧化鋁(AlxOy)、氧化鈦(TiOx)、或類似材料等。在一些實施例中，絕緣體121是氧化鎂。絕緣體121可通過任何合適的製程形成。合適的製程可為化學氣相沉積(CVD)、物理氣相沉積(physical vapor deposition，PVD)、原子層沉積(atomic layer deposition，ALD)、旋塗、或類似製程等。
在MTJ 140之上設置頂部電極111。頂部電極111可包括由鎢等形成的襯墊。頂部電極111可包括一層或多層金屬或金屬化合物，例如鈦、氮化鈦、鉭、氮化鉭、或類似材料等。在這些教示內容中的一些中，較大電阻切換RAM單元107中的頂部電極111的厚度介於約100Å到約500Å範圍內。在這些教示內容中的一些中，較大電阻切換RAM單元107中的頂部電極111的厚度介於約200Å到約400Å範圍內。
在這些教示內容中的一些中，較小電阻切換RAM單元153中的頂部電極111的厚度為約40Å到約150Å，小於其在較大電阻切換RAM單元107中的厚度。在這些教示內容中的一些中，較小電阻切換RAM單元153中的頂部電極111的厚度為約60Å到約120Å，小於其在較大電阻切換RAM單元107中的厚度。在這些教示內容中的一些中，較小電阻切換RAM單元153中的頂部電極111的厚度為其在較大電阻切換RAM單元107中的厚度的90%或小於90%。在這些教示內容中的一些中，較小電阻切換RAM單元153中的頂部電極111的厚度為其在較大電阻切換RAM單元107中的厚度的80%或小於80%。
在記憶體單元107、153的操作期間，在頂部電極111與底部電極125之間施加電壓。依據所施加的電壓而定，所述電壓可用於評估記憶體單元107是處於低電阻狀態還是高電阻狀態，或者用於將記憶體單元107、153置於高電阻狀態或低電阻狀態。
MTJ 140是與一種電阻切換隨機存取記憶體相關聯的一種電阻切換結構。記憶體單元107、153可為任何類型的電阻切換隨機存取記憶體。電阻切換隨機存取記憶體的實例包括但不限於氧位移記憶體(氧隨機存取記憶體(oxygen random access memory，OxRAM))、導電橋式隨機存取記憶體(conductive bridging random access memory，CBRAM)、磁阻隨機存取記憶體(magnetoresistive random access memory，MRAM)、鐵電隨機存取記憶體(ferroelectric random access memory，FRAM)、相變記憶體(phase-change memory，PCM)、碳奈米管隨機存取記憶體(carbon nanotube random access memory，NRAM)、或類似物等。各種厚度及組成的各種層可代替記憶體單元107、153中的MTJ 140，以提供與這些各種類型的電阻切換隨機存取記憶體相關聯的電阻切換結構。例如，代替MTJ 140，記憶體單元107、153可包括可逆地形成導電橋的非晶氧化物層，且還可包括交替地從非晶氧化物層供給及接收離子的活性金屬層。
圖3到圖20提供是根據本教示內容的積體電路裝置在根據本教示內容的製程的製造的各種階段的一系列剖視圖300到2000。儘管圖3到圖20關於一系列動作來闡述，但將理解，在一些情況下，所述動作的次序可改變，且這一系列動作可應用於除所示結構之外的結構。在一些實施例中，這些動作中的一些可全部或部分省略。此外，將理解，圖3到圖20所示結構不限於製造方法，而是可作為與所述方法分離的結構獨立存在。
如圖3的剖視圖300所示，在第三金屬內連層135之上形成蝕刻停止層137及介面層139。第三金屬內連層135可通過任何合適的製程形成。合適製程的實例包括鑲嵌製程及雙鑲嵌製程。蝕刻停止層137可為例如碳化矽(SiC)、或類似物等。介面層139可為例如二氧化矽(SiO2)等。這些層也可為或包含其他介電質，例如氮化矽(Si3N4)、氮氧化矽(SiON)、碳氧化矽(SiOC)、或類似物等。蝕刻停止層137與介面層139的組合厚度可介於150Å到600Å範圍內。在一些實施例中，蝕刻停止層137與介面層139的組合厚度介於250Å到500Å範圍內。在一些實施例中，蝕刻停止層137與介面層139的組合厚度小於400Å，例如300Å。蝕刻停止層137及介面層139可通過任何合適的製程或製程的組合來形成。
如圖4的剖視圖400所示，可在蝕刻停止層137及介面層139之上形成罩幕403，且可使用罩幕403來形成穿過蝕刻停止層137及介面層139的開口401。開口401位於金屬內連層135的金屬特徵141之上。罩幕403可為使用光刻進行圖案化的光阻罩幕。開口401可使用任何合適的蝕刻製程(例如電漿蝕刻)形成。
如圖5的剖視圖500所示，可剝離罩幕403，且可沉積導電材料層501以填充開口401。如圖6的剖視圖600所示，可將導電材料層501平坦化以形成通孔127。如前所述，可在材料層501的塊體之前沉積擴散障壁層。導電材料層501可通過任何 合適的生長或沉積製程形成。平坦化製程可為化學機械拋光(CMP)或任何其他合適的平坦化製程。
如圖7的剖視圖700所示，可在由圖6的剖視圖600所示的結構的表面之上形成電阻切換RAM單元堆疊701。在此實例中，電阻切換RAM單元堆疊701包括底部電極層713、MTJ層705及頂部電極層703。MTJ層705包括第一鐵磁層711、絕緣層709及第二鐵磁層707。底部電極層713、MTJ層705的各個層及頂部電極111可通過任何合適的製程或製程的組合來形成。在這些教示內容中的一些中，電阻切換RAM單元堆疊701的厚度介於約300Å到約1000Å範圍內。在這些教示內容中的一些中，電阻切換RAM單元堆疊701的厚度介於約500Å到約800Å範圍內。
如圖8的剖視圖800所示，可在電阻切換RAM單元堆疊701之上形成罩幕801，且可使用罩幕801來圖案化頂部電極層703，以界定電阻切換RAM單元107、153的頂部電極111。圖案化可使用任何合適的蝕刻製程，例如電漿蝕刻、或類似蝕刻製程等。在一些實施例中，MTJ層705或另一電阻切換結構被用作這一製程的蝕刻停止件。
如圖9的剖視圖900所示，可鄰近頂部電極111形成第一側壁間隔件115。形成第一側壁間隔件115可包括沉積間隔件材料及蝕刻。間隔件材料可為一層或多層任何合適的一種或多種介電材料。可適用於第一側壁間隔件115的材料包括但不限於氧 化矽、氮化矽、氮氧化矽、或類似材料等。所述材料可通過任何合適的一種或多種製程沉積。合適的製程可為化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、或類似製程等。蝕刻製程可包括選擇性地移除相對於垂直面最薄的間隔件材料的電漿蝕刻或任何其他合適的蝕刻製程。
形成側壁間隔件115的蝕刻可薄化在電阻切換RAM單元107、153之上的硬罩幕801。如圖9的剖視圖900所示，在較小電阻切換RAM單元153之上的硬罩幕801相比於在較大電阻切換RAM單元107之上的硬罩幕801來說，薄化可更大。不同薄化程度的一個原因可為“蝕刻負載效應(etch loading effect)”。蝕刻負載效應可發生在處理階段，在所述階段期間，較大電阻切換RAM單元107周圍比較小電阻切換RAM單元153周圍有更多的材料與蝕刻劑反應。更大量的反應材料導致蝕刻劑的更快速消耗，從而導致電阻切換RAM單元107周圍的蝕刻劑濃度降低。
如圖10的剖視圖1000所示，可使用硬罩幕801及第一側壁間隔件115作為罩幕來實施蝕刻，以圖案化MTJ層705，從而為電阻切換RAM單元107、153界定MTJ 140。蝕刻製程可為電漿蝕刻。底部電極層713可為這一蝕刻製程提供蝕刻停止件。在這一蝕刻製程期間，硬罩幕801可被進一步薄化，且與電阻切換RAM單元107之上的硬罩幕801相比，蝕刻負載效應可使對電阻切換RAM單元153之上的硬罩幕801的這種薄化更大。
如圖11的剖視圖1100所示，可在圖10的剖視圖1000所示的結構之上沉積第二間隔件層1101。第二間隔件層1101可為一層或多層任何合適的一種或多種介電材料。可適用於第二間隔件層1101的材料包括但不限於氧化矽(SiO2)、氮化矽(SiN)、氮氧化矽(SiON)、或類似材料等。所述材料可通過任何合適的一種或多種製程沉積。合適的製程可為化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、或類似製程等。第二間隔件層1101可為與第一側壁間隔件115相同的材料或不同的材料。在一些實施例中，第二間隔件層1101是氮氧化矽(SiON)，且第一側壁間隔件115是氮化矽(SiN)。
如圖12的剖視圖1200所示，蝕刻第二間隔件層1101以形成第二側壁間隔件117。蝕刻製程可包括選擇性地移除在上下方向上最薄的間隔件材料的電漿蝕刻或任何其他合適的蝕刻製程。這一蝕刻製程也可將電阻切換RAM單元153之上的硬罩幕801薄化到比電阻切換RAM單元107之上的硬罩幕801更大的程度。
如圖13的剖視圖1300所示，可實施蝕刻來圖案化底部電極層713，以界定電阻切換RAM單元107、153的底部電極125。在這一製程開始時，硬罩幕801、第一側壁間隔件115及第二側壁間隔件117可用作罩幕。蝕刻製程可為電漿蝕刻。在這些教示內容中的一些中，在這一蝕刻製程的過程中，硬罩幕801被完全移除以暴露出頂部電極111。頂部電極111可為與底部電極 層713相同或相似的材料。因此，一旦移除硬罩幕801，即可開始進行蝕刻以薄化頂部電極111。就硬罩幕801在電阻切換RAM單元153之上比在電阻切換RAM單元107之上更薄的程度來說，電阻切換RAM單元153的頂部電極111的蝕刻將比電阻切換RAM單元107的頂部電極111的蝕刻更早開始且進行得更遠。這可導致電阻切換RAM單元107之上的硬罩幕801與電阻切換RAM單元153之上的硬罩幕801之間的厚度的小差異，從而導致電阻切換RAM單元107的頂部電極111與電阻切換RAM單元153的頂部電極111之間的厚度的相對較大差異。
如圖14的剖視圖1400所示，可在圖13的剖視圖1300所示的結構之上形成多層各種材料。這些層可包括介電填充層113、介電頂層112、氧化物層1401及底部抗反射塗層(bottom anti-reflective coating，BARC)1403。介電填充層113可為介電質，例如二氧化矽(SiO2)、或類似材料等。介電頂層112可為具有與介電頂層112不同的組成的介電質。介電頂層112可為例如氮氧化矽(SiON)、氮化矽(SiN)、氰化矽(SINC)、碳氧化矽(SiOC)等。在這些教示內容中的一些中，介電頂層112是氮氧化矽(SiON)。氧化物層1401是可選層，其例如可為二氧化矽(SiO2)、或類似材料等。
在這些教示內容中的一些中，介電填充層113及介電頂層112被沉積到一定厚度，其中較小電阻切換RAM單元153的頂部電極111的上表面138與週邊區域133中的介電頂層112對 準(處於其高度)。對準可與介電頂層112的中部或介電頂層112的頂部對準。另一方面，週邊區域133中的介電頂層112的頂表面142可低於較大電阻切換RAM單元107的頂表面136的高度。
在這些教示內容中的一些中，介電填充層113的厚度介於約200Å到約1000Å範圍內。在這些教示內容中的一些中，介電填充層113的厚度介於約300Å到約600Å範圍內。在這些教示內容中的一些中，介電頂層112的厚度介於約50Å到約400Å範圍內。在這些教示內容中的一些中，介電頂層112的厚度介於約60Å到約250Å範圍內。在這些教示內容中的一些中，介電頂層112的厚度介於約100Å到約200Å範圍內。
介電填充層113及介電頂層112可通過任何合適的製程或製程的組合來沉積。在這些教示內容中的一些中，介電填充層113及介電頂層112通過原子層沉積(ALD)製程(例如電漿增強原子層沉積(plasma-enhanced atomic layer deposition，PEALD))形成。ALD允許精確控制層厚度。氧化物層1401也可通過ALD形成。BARC 1403可為通過旋塗製程施加的有機材料以形成平坦上表面。
如圖15的剖視圖1500所示，可使用非選擇性回蝕製程來使由圖14的剖視圖1400所示的結構的表面凹進。這一回蝕製程可移除大部分或全部BARC 1403。氧化物層1401可有助於確定這一回蝕製程的終點。
如圖16的剖視圖1600所示，可使用化學機械拋光(CMP)可來暴露出較小電阻切換RAM單元153及較大電阻切換RAM單元107二者的頂部電極111。CMP製程可在遠離電阻切換RAM單元107、153的區域(例如週邊區域133)中的介電頂層112上停止。在這些教示內容中的一些中，CMP製程使用漿料(slurry)，所述漿料為介電頂層112及介電填充層113提供比頂部電極111高得多的蝕刻速率，其中CMP製程對頂部電極111的厚度幾乎沒有影響。
由於頂部電極111不會顯著凹進，因此第一側壁間隔件115及第二側壁間隔件117不受CMP製程顯著影響。較大電阻切換RAM單元107的頂部電極111保持比較小電阻切換RAM單元153的頂部電極111厚。CMP製程可使介電頂層112凹進，直到遠離較大電阻切換RAM單元107的區域中的介電頂層112的上表面142位於電阻切換RAM單元153的上表面138處或上表面138下方。在這些教示內容中的一些中，CMP使上表面142處於與上表面138大致相同的高度。在CMP製程之後剩餘的介電頂層112的部分與電阻切換RAM單元107、153間隔開。
在這些教示內容中的一些中，CMP製程對移除SiO2的選擇性是其對移除頂部電極111的金屬的選擇性的100倍或大於100倍。在這些教示內容中的一些中，CMP製程對移除SiON或形成介電頂層112的其他材料的選擇性是其對移除頂部電極111的金屬的選擇性的十倍或大於十倍。在這些教示內容中的一些 中，通過利用包含二氧化鈰的漿料實施CMP來提供期望的選擇性。在這些教示內容中的一些中，漿料不含二氧化矽。
如圖17的剖視圖1700所示，可在圖16的剖視圖1600所示的結構之上形成蝕刻停止層109。蝕刻停止層109可為任何合適的介電質。可適用於蝕刻停止層109的介電質的實例包括氮化矽(SiN)、氮氧化矽(SiON)、碳氧化矽(SiOC)、或類似材料等。在這些教示內容中的一些中，蝕刻停止層109是氮化矽(SiN)。蝕刻停止層109可通過任何合適的一種或多種製程形成。合適的製程可為化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、或類似製程等。
如剖視圖1700所示，蝕刻停止層109可直接接觸較小電阻切換RAM單元153及較大電阻切換RAM單元107二者的頂部電極111。蝕刻停止層109可在較小電阻切換RAM單元153及較大電阻切換RAM單元107之上具有相等的厚度。介電填充層113將蝕刻停止層109與第二側壁間隔件117分開，可能非常靠近電阻切換RAM單元107、153的頂部的小區域除外。介電填充層113使蝕刻停止層109從較小電阻切換RAM單元153及較大電阻切換RAM單元107二者向外延伸，且從第一側壁間隔件115及第二側壁間隔件117向外延伸，而不是與電阻切換RAM單元107、153以及其相關聯的第一側壁間隔件115及第二側壁間隔件117的形狀一致地向下彎曲。在這些教示內容中的一些中，蝕刻停止層109隨著其遠離較大電阻切換RAM單元107延 伸而逐漸向下傾斜，且在接近較小電阻切換RAM單元153的高度處變平。在這些教示內容中的一些中，蝕刻停止層109在MTJ 140上方的高度處變平。
如圖17的剖視圖1700進一步所示，可在第一儲存區129及第二儲存區131中的蝕刻停止層109之上形成光阻1701。如圖18的剖視圖1800所示，可使用光阻1701從週邊區域133移除蝕刻停止層109。隨後，使用光阻1701及/或蝕刻停止層109作為罩幕，也可從週邊區域133蝕刻介電頂層112及介電填充層113。可在這一蝕刻期間或之後剝離光阻1701。
如圖19的剖視圖1900所示，可在圖18的剖視圖1800所示的結構之上形成層間介電層103。層間介電層103可為通過任何合適的製程形成的低介電常數或極低介電常數介電質。在這些教示內容中的一些中，蝕刻停止層109是將頂部電極111與層間介電層103分開的唯一層。在這些教示內容中的一些中，緊接沉積之後，層間介電層103在第一儲存區129與週邊區域133之間的高度差介於約100Å到約900Å範圍內。在這些教示內容中的一些中，層間介電層103在第一儲存區129與週邊區域133之間的高度差介於約500Å到約750Å範圍內。
如圖20的剖視圖2000所示，可將層間介電層103的表面平坦化。平坦化可包括製程的組合。製程的組合可包括罩幕式蝕刻，以從第一儲存區129及第二儲存區131移除大部分多餘的層間介電層103，然後磨光以產生平整表面。在這些教示內容中 的一些中，平坦化僅通過磨光來實現。
圖22提供根據本教示內容的一些方面的製程2200的流程圖。根據本教示內容，製程2200可用於生產積體電路裝置。儘管製程2200在本文中是以一系列動作或事件進行說明及闡述，然而將理解，這些動作或事件的所說明的次序不應被解釋為具有限制性意義。例如，一些動作可以不同的次序發生和/或與除本文中所說明和/或闡述的動作或事件以外的其他動作或事件同步地發生。另外，可能並不要求使用所有所說明的動作來實作本文中的說明的一個或多個方面或實施例。此外，本文中所描繪的一個或多個動作可以一個或多個單獨的動作和/或階段來實施。
製程2200開始於前段製程(front-end-of-line，FEOL)處理及形成第一幾個金屬內連層108、118、135的動作2201以及沉積蝕刻停止層137及介面層139以生產例如圖3的剖視圖300所示結構等結構的動作2203。
製程2200繼續進行形成並圖案化罩幕403的動作2205以及進行蝕刻以在蝕刻停止層137及介面層139中形成開口401的動作2207，如圖4的剖視圖400所示。動作2209是沉積材料層501以填充開口401，如圖5的剖視圖500所示。動作2211是進行平坦化以移除開口401外部的材料層501，由此形成通孔127，如圖6的剖視圖600所示。材料501及其他金屬層可通過任何合適的製程形成。合適的製程可包括電鍍、無電電鍍、濺鍍、化學氣相沉積(CVD)、或類似製程等。
動作2213是形成電阻切換RAM單元堆疊701，如圖7的剖視圖700所示。電阻切換RAM單元堆疊701可包括底部電極層711、電阻切換層705及頂部電極層703。電阻切換層705可為金屬穿隧接面層。金屬穿隧接面層可包括第一鐵磁層713、絕緣體層711及第二鐵磁層709。
動作2215是形成電阻切換RAM單元硬罩幕801。動作2217是使用電阻切換RAM單元硬罩幕801從頂部電極層703圖案化頂部電極111，如圖8所示。
動作2219是鄰近頂部電極111形成第一側壁間隔件115，如圖9所示。這可包括沉積間隔件材料層，然後進行蝕刻以留下間隔件材料的剩餘部分，從而形成第一側壁間隔件115。
動作2221是蝕刻電阻切換層705，以形成電阻切換結構，例如圖10所示MTJ 140。電阻切換RAM單元硬罩幕801及第一側壁間隔件115可界定這一蝕刻的圖案。
動作2223是形成第二側壁間隔件117。這可包括沉積如圖11所示的間隔件材料層1101，然後進行間隔件蝕刻以形成如圖12所示的第二側壁間隔件117。
動作2225是進行蝕刻以從底部電極層713圖案化底部電極125，如圖13所示。在這些教示內容中的一些中，這一蝕刻還移除電阻切換RAM單元硬罩幕801的剩餘部分，並暴露出頂部電極111。動作2217、2219、2221及2223的一個或多個蝕刻可在較小電阻切換RAM單元153之上比在較大電阻切換RAM 單元107之上具有薄化到更大程度的硬罩幕801。結果，動作2225可使較小電阻切換RAM單元153比較大電阻切換RAM單元107短。
動作2229是在電阻切換RAM單元107、153之上沉積介電填充層112及介電頂層113，如圖14所示。動作2231是沉積BARC 1403以形成平坦表面，也如圖14所示。動作2233是使表面凹進的非選擇性回蝕製程，如圖15所示。動作2233的非選擇性回蝕製程可從裝置頂部移除各種材料，同時使表面幾乎平坦。
動作2235是對頂部電極111具有低選擇性的CMP製程。動作2235重新暴露出較大電阻切換RAM單元107及較小電阻切換RAM單元153二者的頂部電極111，如圖16所示。動作2235實質上不縮短較大電阻切換RAM單元107或較小電阻切換RAM單元153，且使這兩種大小的單元具有不同的高度。CMP製程可在週邊區域133中的介電頂層112上停止。在這些教示內容中的一些中，CMP製程使用二氧化鈰漿料。
動作2239是在由動作2235的CMP製程產生的表面之上形成蝕刻停止層109，如圖17所示。動作2241是形成如圖17所示的罩幕，並進行蝕刻以從週邊區域133移除蝕刻停止層109、介電填充層112及介電頂層113，如圖18所示。
動作2243是沉積層間介電層103，如圖19所示。動作2245是將層間介電層103平坦化，如圖20所示。
動作2247是形成穿過層間介電層103及蝕刻停止層113的開口，並用金屬回填以形成通孔105、151、145及金屬特徵101，如圖2所示。動作2249是完成BEOL處理及形成例如積體電路裝置100等裝置的附加處理。
本教示內容的一些方面涉及一種積體電路(IC)裝置，所述積體電路裝置包括：基底；金屬內連結構，形成在基底之上；多個電阻切換隨機存取記憶體(電阻切換RAM)單元，形成在金屬內連結構內。每一電阻切換RAM單元包括底部電極、頂部電極以及位於底部電極與頂部電極之間的電阻切換結構。通孔將頂部電極連接到金屬內連結構。通孔穿過低介電常數介電層。所述多個電阻切換隨機存取記憶體單元包括較小單元及較大單元。所述較小單元在高度上比所述較大單元短。將所述頂部電極與所述低介電常數介電層分開的任何介電層在所述較大單元及所述較小單元之上具有相等的厚度。
根據本發明的一些實施例，其中蝕刻停止層將所述頂部電極與所述低介電常數介電層分開。
根據本發明的一些實施例，其中所述較小單元在高度上比所述較大單元低的量與所述蝕刻停止層的厚度具有相同的數量級。
根據本發明的一些實施例，其中所述較小單元在高度上比所述較大單元低的量是所述蝕刻停止層的厚度的至少四分之一。
根據本發明的一些實施例，其中：所述電阻切換隨機存取記憶體單元在儲存區域中形成一個或多個陣列；所述蝕刻停止層上覆在所述儲存區域中的第二介電層之上；所述第二介電層位於所述陣列中的一個陣列中的所述電阻切換隨機存取記憶體單元之間，但與所述陣列中的所述電阻切換隨機存取記憶體單元中的每一者間隔開。
根據本發明的一些實施例，其中所述第二介電層形成島，所述島位於所述陣列中的所述電阻切換隨機存取記憶體單元之間的對角線上。
根據本發明的一些實施例，其中對於所述電阻切換隨機存取記憶體單元中的每一者，所述蝕刻停止層橫向延伸遠離所述電阻切換隨機存取記憶體單元，包括與所述電阻切換隨機存取記憶體單元相關聯的任何側壁間隔件。
本教示內容的一些方面涉及一種積體電路(IC)裝置，所述積體電路裝置包括：基底；金屬內連結構，形成在基底之上；以及多個電阻切換隨機存取記憶體(電阻切換RAM)單元，形成在金屬內連結構內。每一電阻切換RAM單元包括底部電極、頂部電極以及位於底部電極與頂部電極之間的電阻切換結構。穿過低介電常數介電層的通孔將頂部電極連接到金屬內連結構。所述多個電阻切換隨機存取記憶體單元包括較小單元及較大單元，其中所述較小單元的高度低於所述較大單元的高度。對於所述多個電阻切換隨機存取記憶體單元中的每一者，所述蝕刻停 止層橫向延伸遠離所述電阻切換隨機存取記憶體單元以及與所述電阻切換隨機存取記憶體單元相關聯的任何側壁間隔件。
根據本發明的一些實施例，其中所述蝕刻停止層在所述較大單元的陣列中的所述電阻切換隨機存取記憶體單元之間的所述較小單元的高度處變平。
根據本發明的一些實施例，其中：第一介電層填充所述陣列中的所述電阻切換隨機存取記憶體單元之間的空間；且第二介電層在所述陣列中的所述電阻切換隨機存取記憶體單元之間的區域中位於所述第一介電層的頂部上及所述蝕刻停止層的下方。
根據本發明的一些實施例，其中所述第二介電層存在於所述陣列中的對角相鄰的所述電阻切換隨機存取記憶體單元之間的中間。
根據本發明的一些實施例，其中所述蝕刻停止層在所述第二介電層之上變平。
本教示內容的一些方面涉及一種製造積體電路(IC)裝置的方法。所述方法包括：在包括儲存區域及週邊區域的半導體基底之上形成金屬內連層；以及在儲存區域中的金屬內連層之上形成電阻切換隨機存取記憶體(電阻切換RAM)單元。電阻切換RAM單元包括較大單元及較小單元。所述方法還包括：在所述電阻切換RAM單元之上沉積第一介電層；在所述第一介電層之上沉積第二介電層；及進行化學機械拋光以在電阻切換RAM單元之間的區域中留下包括所述較大單元的頂部電極、所述較小 單元的頂部電極及所述第二介電層的表面。所述化學機械拋光使所述較大單元高於所述較小單元。
根據本發明的一些實施例，其中所述化學機械拋光停止在所述週邊區域中的所述第二介電層上。
根據本發明的一些實施例，其中在所述化學機械拋光之前所述週邊區域中的所述第二介電層的頂部位於所述化學機械拋光之後的所述較大單元的頂部下方。
根據本發明的一些實施例，其中在所述化學機械拋光之後所述週邊區域中的所述第一介電層與所述第二介電層的組合厚度小於或等於所述化學機械拋光之後的所述較小單元的高度。
根據本發明的一些實施例，所述的方法，還包括在由所述化學機械拋光留下的所述表面之上沉積蝕刻停止層。
根據本發明的一些實施例，所述的方法，還包括：從所述週邊區域移除所述第一介電層、所述第二介電層及所述蝕刻停止層；在所述儲存區域及所述週邊區域中的所述蝕刻停止層之上沉積層間介電質，其中所述從所述週邊區域移除所述第一介電層、所述第二介電層及所述蝕刻停止層導致所述儲存區域與所述週邊區域之間的所述層間介電層的高度變化；及進行磨光以消除所述高度變化。
根據本發明的一些實施例，其中所述化學機械拋光包括用包含二氧化鈰的漿料拋光。
根據本發明的一些實施例，所述的方法，還包括：在所 述第二介電層之上沉積旋塗塗層；及在所述化學機械拋光之前，實施蝕刻製程，所述蝕刻製程使所述旋塗塗層凹進且從所述電阻切換隨機存取記憶體單元之上移除所述第二介電層。
以上概述了若干實施例的特徵，以使所屬領域中的技術人員可更好地理解本教示內容的各個方面。所屬領域中的技術人員應知，其可容易地使用本教示內容作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的和/或實現與本文中所介紹的實施例相同的優點。所屬領域中的技術人員還應認識到，這些等效構造並不背離本教示內容的精神及範圍，而且他們可在不背離本教示內容的精神及範圍的條件下對其作出各種改變、代替及變更。
100:積體電路裝置
101、141、217:金屬特徵
103:層間介電層
105:頂部電極通孔/通孔
107:記憶體單元/電阻切換RAM單元
108:第一金屬內連層/金屬內連層
109、137:蝕刻停止層
111:頂部電極
112:介電頂層
113:介電填充層
115:第一側壁間隔件
117:第二間隔件/第二側壁間隔件
118:第二金屬內連層/金屬內連層
119:第二鐵磁體
121:絕緣體
123:第一鐵磁體
125:底部電極
127:底部電極通孔/通孔
135:金屬內連層/第三金屬內連層
139:介面層
140:金屬穿隧接面
143:層間介電質/層間介電層
149:金屬內連層/第四金屬內連層
202:基底
203:通孔
204:淺溝槽隔離區
206:字線電晶體
210:閘極
212:字線介電層
214、216:源極/汲極區
218:金屬內連結構

Claims (10)

  1. 一種積體電路(IC)裝置，包括：基底；金屬內連結構，形成在所述基底之上；多個電阻切換隨機存取記憶體(電阻切換RAM)單元，形成在所述金屬內連結構內，所述多個電阻切換隨機存取記憶體單元中的每一電阻切換隨機存取記憶體單元包括底部電極、頂部電極以及位於所述底部電極與所述頂部電極之間的電阻切換結構；以及通孔，將所述頂部電極連接到所述金屬內連結構，其中所述通孔穿過低介電常數介電層；其中所述多個電阻切換隨機存取記憶體單元包括較小單元及較大單元；所述較小單元在高度上比所述較大單元短；且將所述頂部電極與所述低介電常數介電層分開的介電層在所述較大單元及所述較小單元之上具有相等的厚度。
  2. 如申請專利範圍第1項所述的積體電路，進一步包括一蝕刻停止層，其中所述蝕刻停止層將所述頂部電極與所述低介電常數介電層分開。
  3. 一種積體電路(IC)裝置，包括：基底；金屬內連結構，形成在所述基底之上； 多個電阻切換隨機存取記憶體(電阻切換RAM)單元，形成在所述金屬內連結構內，所述多個電阻切換隨機存取記憶體單元中的每一電阻切換隨機存取記憶體單元包括底部電極、頂部電極以及位於所述底部電極與所述頂部電極之間的電阻切換結構；以及通孔，將所述頂部電極連接到所述金屬內連結構，其中所述通孔穿過低介電常數介電層及蝕刻停止層；其中所述多個電阻切換隨機存取記憶體單元包括較小單元及較大單元；所述蝕刻停止層位於所述低介電常數介電層與所述電阻切換隨機存取記憶體單元之間；所述較小單元的高度低於所述較大單元；且對於所述多個電阻切換隨機存取記憶體單元中的每一者，所述蝕刻停止層橫向延伸遠離所述電阻切換隨機存取記憶體單元，且所述蝕刻停止層之橫向延伸範圍涵蓋所述電阻切換隨機存取記憶體單元相關聯的任何側壁間隔件。
  4. 如申請專利範圍第3項所述的積體電路，其中所述蝕刻停止層在所述較大單元的陣列中的所述電阻切換隨機存取記憶體單元之間的所述較小單元的高度處變平。
  5. 一種製造積體電路(IC)裝置的方法，包括：在包括儲存區域及週邊區域的半導體基底之上形成金屬內連層； 在所述儲存區域中的所述金屬內連層之上形成電阻切換隨機存取記憶體(電阻切換RAM)單元，其中所述電阻切換隨機存取記憶體單元包括較大單元及較小單元；在所述電阻切換隨機存取記憶體單元之上沉積第一介電層；在所述第一介電層之上沉積第二介電層；及進行化學機械拋光以在所述電阻切換隨機存取記憶體單元之間的區域中留下包括所述較大單元的頂部電極、所述較小單元的頂部電極及所述第二介電層的表面；其中所述化學機械拋光使所述較大單元高於所述較小單元。
  6. 如申請專利範圍第5項所述的方法，其中所述化學機械拋光停止在所述週邊區域中的所述第二介電層上。
  7. 如申請專利範圍第5項所述的方法，其中在所述化學機械拋光之前所述週邊區域中的所述第二介電層的頂部位於所述化學機械拋光之後的所述較大單元的頂部下方。
  8. 如申請專利範圍第5項所述的方法，其中在所述化學機械拋光之後所述週邊區域中的所述第一介電層與所述第二介電層的組合厚度小於或等於所述化學機械拋光之後的所述較小單元的高度。
  9. 如申請專利範圍第5項所述的方法，還包括在由所述化學機械拋光留下的所述表面之上沉積蝕刻停止層。
  10. 如申請專利範圍第5項所述的方法，還包括：在所述第二介電層之上沉積旋塗塗層；及 在所述化學機械拋光之前，實施蝕刻製程，所述蝕刻製程使所述旋塗塗層凹進且從所述電阻切換隨機存取記憶體單元之上移除所述第二介電層。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11937514B2 (en) * 2021-05-06 2024-03-19 International Business Machines Corporation High-density memory devices using oxide gap fill
DE102021118788A1 (de) 2021-07-15 2023-01-19 Taiwan Semiconductor Manufacturing Co., Ltd. VERFAHREN UND STRUKTUREN FÜR VERBESSERTEN FERROELEKTRISCHEN DIREKTZUGRIFFSSPEICHER (FeRAM)

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160365512A1 (en) * 2015-06-12 2016-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Rram devices and methods
US20170110533A1 (en) * 2014-06-27 2017-04-20 Taiwan Semiconductor Manufacturing Co., Ltd. Mim/rram structure with improved capacitance and reduced leakage current
US20170207387A1 (en) * 2016-01-14 2017-07-20 Taiwan Semiconductor Manufacturing Co., Ltd. Rram device with data storage layer having increased height
US20180040817A1 (en) * 2016-08-08 2018-02-08 Taiwan Semiconductor Manufacturing Co., Ltd. Embedded memory device between noncontigous interconnect metal layers
TW201906136A (zh) * 2017-06-26 2019-02-01 台灣積體電路製造股份有限公司 電阻性隨機存取記憶體裝置及其形成方法
TW201913960A (zh) * 2017-08-18 2019-04-01 台灣積體電路製造股份有限公司 積體電路及用於形成積體電路的方法
TW201916423A (zh) * 2017-09-25 2019-04-16 台灣積體電路製造股份有限公司 半導體裝置及其製造方法
TW201926751A (zh) * 2017-11-29 2019-07-01 台灣積體電路製造股份有限公司 記憶單元及記憶體裝置
TW201933558A (zh) * 2017-11-29 2019-08-16 台灣積體電路製造股份有限公司 半導體裝置
TW202002198A (zh) * 2018-06-29 2020-01-01 台灣積體電路製造股份有限公司 記憶體裝置及其製造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9893120B2 (en) * 2016-04-15 2018-02-13 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and method of forming the same
US10957850B2 (en) * 2018-10-04 2021-03-23 International Business Machines Corporation Multi-layer encapsulation to enable endpoint-based process control for embedded memory fabrication
US10727274B2 (en) * 2018-10-23 2020-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Techniques for MRAM top electrode via connection

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170110533A1 (en) * 2014-06-27 2017-04-20 Taiwan Semiconductor Manufacturing Co., Ltd. Mim/rram structure with improved capacitance and reduced leakage current
US20160365512A1 (en) * 2015-06-12 2016-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Rram devices and methods
US20170207387A1 (en) * 2016-01-14 2017-07-20 Taiwan Semiconductor Manufacturing Co., Ltd. Rram device with data storage layer having increased height
US20180040817A1 (en) * 2016-08-08 2018-02-08 Taiwan Semiconductor Manufacturing Co., Ltd. Embedded memory device between noncontigous interconnect metal layers
TW201906136A (zh) * 2017-06-26 2019-02-01 台灣積體電路製造股份有限公司 電阻性隨機存取記憶體裝置及其形成方法
TW201913960A (zh) * 2017-08-18 2019-04-01 台灣積體電路製造股份有限公司 積體電路及用於形成積體電路的方法
TW201916423A (zh) * 2017-09-25 2019-04-16 台灣積體電路製造股份有限公司 半導體裝置及其製造方法
TW201926751A (zh) * 2017-11-29 2019-07-01 台灣積體電路製造股份有限公司 記憶單元及記憶體裝置
TW201933558A (zh) * 2017-11-29 2019-08-16 台灣積體電路製造股份有限公司 半導體裝置
TW202002198A (zh) * 2018-06-29 2020-01-01 台灣積體電路製造股份有限公司 記憶體裝置及其製造方法

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