TW202002198A - 記憶體裝置及其製造方法 - Google Patents

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Abstract

一些實施例涉及一種記憶體裝置。所述記憶體裝置包括可程式化金屬化單元隨機存取記憶體（PMCRAM）單元。所述可程式化金屬化單元包括設置在底部電極之上的介電層，所述介電層包含中心區。導電橋能夠在介電層內形成以及被消除，且導電橋控制在介電層的中心區內。在介電層之上設置有金屬層。在底部電極與介電層之間設置有熱散逸層。

Description

可程式化金屬化單元中的熱散逸層
許多現代電子裝置包含電子記憶體。電子記憶體可為揮發性記憶體（volatile memory）或非揮發性記憶體（non-volatile memory）。非揮發性記憶體能夠在沒有電力的情況下保留其所存儲的資料，而揮發性記憶體在斷電時會丟失其所存儲的資料。可程式化金屬化單元（programmable metallization cell，PMC）隨機存取記憶體（random access memory，RAM）（其也可被稱為導電橋接RAM（conductive bridging RAM,CBRAM）、奈米橋（nanobridge）或電解記憶體（electrolytic memory））因優於當前電子記憶體的優點而作為下一代非揮發性電子記憶體的一個有希望的候選者。與當前非揮發性記憶體（例如，閃速隨機存取記憶體）相比，PMCRAM通常具有更好的性能及可靠性。與當前揮發性記憶體（例如，動態隨機存取記憶體（dynamic random-access memory，DRAM）及靜態隨機存取記憶體（static random-access memory，SRAM））相比，PMCRAM通常具有更好的性能及密度且具有更低的功耗。
本公開提供用於實施本公開的不同特徵的許多不同的實施例或實例。以下闡述元件及排列的具體實例以簡化本公開。當然，這些僅為實例而非旨在進行限制。舉例來說，在以下說明中，在第二特徵之上或第二特徵上形成第一特徵可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且也可包括其中第一特徵與第二特徵之間可形成附加特徵從而使得第一特徵與第二特徵可不直接接觸的實施例。另外，本公開在各種實例中可重複使用參考編號和/或字母。此種重複使用是為了簡明及清晰起見，且自身並不表示所討論的各個實施例和/或配置之間的關係。
此外，為易於說明，本文中可能使用例如“在...之下”、“在...下方”、“下部的”、“在...上方”、“上部的”等空間相對性用語來闡述圖中所示一個元件或特徵與另一（其他）元件或特徵的關係。除附圖中所繪示的取向以外，所述空間相對性用語旨在涵蓋裝置在使用或操作中的不同取向。設備可被另外取向（旋轉90度或處於其他取向），且本文所使用的空間相對性描述語可同樣相應地作出解釋。
可程式化金屬化單元一般包括排列在頂部電極與底部電極之間的電解質。當在頂部電極及底部電極兩端施加置位電壓（set voltage）時，在電解質內形成導電橋（conductive bridge）。當在頂部電極及底部電極兩端施加重定電壓（reset voltage）時，在電解質內消除導電橋。在理想條件下，導電橋形成在可程式化金屬化單元的中心附近。
在製作可程式化金屬化單元期間，高熱量可在施加置位電壓及重定電壓時因導電橋的形成及刪除而聚積在底部電極的頂表面附近。高熱量可導致各種問題，例如因導電橋在電解質內的不穩定形成而引起的置位/重定電壓的大變化。舉例來說，在一些實施例中導電橋將沿著電解質的右手邊緣或左手邊緣形成，而不是形成在電解質的中心處。另外，導電橋的大小及形狀可能改變，從而造成置位/重定電壓的大變化。
在本公開的一些實施例中，就形狀和/或位置來說，為了更一致地形成導電橋，可在電解質與底部電極之間設置熱散逸層。熱散逸層使原本將聚積在底部電極的頂表面處的熱量散逸。此會限制置位/重定電壓的大變化，且使導電橋在電解質中的固定中心區中以相對一致的形狀形成。性能的改善會增加裝置穩定性、耐久性及讀取/寫入次數。
參照圖1，提供根據一些實施例的PMCRAM裝置100的剖視圖。
PMCRAM裝置100包括可程式化金屬化單元119。可程式化金屬化單元119包括底部電極106及頂部電極114，其中在頂部電極114與底部電極106之間設置有介電層110（在一些實施例中，也被稱為電解質）。在介電層110之上設置有金屬層112（在一些實施例中，也被稱為金屬離子貯存庫）。在一些情形中，金屬層112可被視為頂部電極114的一部分。
可程式化金屬化單元119通常設置在具有介電層104設置在其上的層間介電質（inter-level dielectric，ILD）101之上。底部內連通孔102將底部電極106連接到所述裝置的下伏金屬層和/或主動裝置。頂部電極通孔120設置在頂部電極114之上，且將頂部電極114連接到上部金屬層（例如，上部導電配線124）。因此，可程式化金屬化單元119可駐留在層間介電質（ILD）層118內，且在ILD層118之上設置有第二ILD層126。在頂部電極通孔120之上設置有第一導電通孔122。第一導電配線124延伸超過第一導電通孔122的側壁並連接到位元線（圖中未示出）。
在一些實施例中，介電層110具有第一對外側壁110a，第一對外側壁110a與底部電極106的外側壁對齊。側壁間隔件116環繞頂部電極114的外側壁、金屬層112的外側壁及介電層110的第二對外側壁110b。第一對外側壁110a具有比第二對外側壁110b的寬度大的寬度。側壁間隔件116的底表面接觸介電層110的頂表面。頂部電極通孔120的外側壁位於頂部電極114的外側壁以內。在一些實施例中，第一導電通孔122及第一導電配線124可由例如銅或鋁構成。底部電極106的外側壁與介電層110的第一對外側壁110a對齊。頂部電極114的外側壁及金屬層112的外側壁與介電層110的第二對外側壁110b對齊。在一些實施例中，第一對外側壁110a及第二對外側壁110b是從剖視圖中來界定。舉例來說，如果當從上方觀察時，可程式化金屬化單元119是圓形/橢圓形，則當從上方觀察時第一對外側壁110a是單一連續的側壁，因此當在剖視圖中繪示時，第一“對”外側壁110a是指此單一連續的側壁的性質。另外，如果當從上方觀察時，可程式化金屬化單元119是圓形或橢圓形，則與包括可程式化金屬化單元119的層的剖視圖相關聯的任何長度分別與圓形的直徑或在橢圓的長軸（major axis）上的兩個頂點之間界定的長度對應。
在操作期間，可程式化金屬化單元119依賴於氧化還原反應（redox reaction）來在頂部電極114與底部電極106之間的區107中形成及溶解導電橋。在頂部電極114與底部電極106之間的區107中存在導電橋會產生低電阻狀態，而在區107中不存在導電橋會形成高電阻狀態。因此，通過對可程式化金屬化單元119施加適當的偏壓以在區107中產生或溶解導電橋，可程式化金屬化單元119可在高電阻狀態與低電阻狀態之間切換。
為了有利於此種切換，頂部電極或底部電極中的一者為電化學惰性的，而另一者為電化學活性的。舉例來說，在一些實施例中，底部電極106可為相對惰性的，且可由氮化鈦（TiN）、氮化鉭（TaN）、鉭、鈦、鉑、鎳、鉿、鋯或鎢等製成；和/或頂部電極114（和/或金屬層112）可為電化學活性的且可由銀、銅、鋁或碲等製成。在其他實施例中，頂部電極及底部電極的組成物可相對於以上所述的方式進行倒裝，以使底部電極為電化學活性的且頂部電極為惰性的。在一些實施例中，介電層110可表現為固態電解質薄膜，所述固態電解質是具有高度移動的離子的固態材料。舉例來說，在一些實施例中，介電層110可由氧化鉿（HfO2 ）、氧化鋯（ZrO2 ）、氧化鋁（Al2 O3 ）、非晶矽（a-Si）或氮化矽（Si3 N4 ）等製成。
為了通過使導電橋的位置及形狀更具可重複性來改善性能，在底部電極106之上設置熱散逸層108。熱散逸層108的外側壁可與介電層110的第一對外側壁110a對齊，並與底部電極106的外側壁對齊。熱散逸層108是由熱傳導率大於100 W/m- K的材料構成，且設置在介電層110與底部電極106之間的介面之間。在一些實施例中，熱散逸層108可由氮化鋁（AlN）、碳化矽（SiC）、氧化鈹（BeO）或氮化硼（BN）構成。在介電層110與底部電極106之間存在熱散逸層108會防止熱量在介面處積聚。通過防止此種熱量積聚，熱散逸層108限制置位/重定電壓的大變化，且使導電橋的位置和/或形狀在介電層110內更具可重複性和/或更均勻。因此，熱散逸層108會增大可程式化金屬化單元119的穩定性、耐久性及讀取/寫入次數。
圖2示出PMCRAM裝置200的一些額外實施例的剖視圖。
PMCRAM裝置200包括ILD 101以及設置在ILD 101之上的介電層104。在ILD 101內設置有底部內連通孔102。在底部內連通孔102之上設置有可程式化金屬化單元119。可程式化金屬化單元119包括：底部電極106，設置在介電層104內；熱散逸層108，設置在底部電極106之上；以及介電層110，設置在熱散逸層108之上。可程式化金屬化單元119還包括：金屬層112，設置在介電層110之上；頂部電極114，設置在金屬層112之上；以及側壁間隔件116，設置在頂部電極114、金屬層112及介電層110周圍。
在頂部電極114之上設置有頂部電極通孔120。在可程式化金屬化單元119周圍形成有ILD層118。在ILD層118之上設置有第二ILD層126。在頂部電極通孔120之上設置有第一導電通孔122。在第一導電通孔122之上設置有第一導電配線124。側壁間隔件116包括由頂部電極114的最外側壁及金屬層112的最外側壁界定的一對外側壁。可程式化金屬化單元119包含膜堆疊（film stack）202，膜堆疊202包括：底部電極106、熱散逸層108、介電層110、金屬層112及頂部電極114。膜堆疊202包括位於底部內連通孔102之上的中間區以及位於側壁間隔件116的所述一對外側壁之下的週邊區。膜堆疊202的中間區的底表面位於膜堆疊202的週邊區的底表面下方。熱散逸層108包括位於底部內連通孔102之上的中心區以及位於側壁間隔件116的所述一對外側壁之下的週邊區。在一些實施例中，熱散逸層108的中心區的頂表面位於熱散逸層108的週邊區的底表面下方。
在一些實施例中，熱散逸層108被形成為具有處於大約1埃（angstrom）與31埃之間的範圍內的厚度。在一些實施例中，底部電極106是由熱傳導率小於100 W/m-K的材料構成。在一些實施例中，底部電極106可由例如氮化鈦（TiN）、氮化鉭（TaN）、鉭（Ta）、鈦（Ti）、鉑（Pt）、鎳（Ni）、鉿（Hf）或鋯（Zr）構成。在一些實施例中，介電層110可由例如氧化鉿（HfO2 ）、二氧化鋯（ZrO2 ）、氧化鋁、非晶矽（a-Si）或氮化矽構成。在一些實施例中，金屬層112可由例如銀、銅、鋁或碲構成。
在一些實施例中，底部電極106被形成為具有處於大約100埃與300埃之間的範圍內的厚度且具有處於大約15 nm（奈米）與550 nm之間的範圍內的長度。在一些實施例中，熱散逸層108被形成為具有處於大約15埃與75埃之間的範圍內的厚度且具有處於大約15 nm與550 nm之間的範圍內的長度。在一些實施例中，熱散逸層108被形成為具有處於大約15埃與75埃之間的範圍內的厚度且具有處於大約15 nm與550 nm之間的範圍內的長度。在一些實施例中，介電層110被形成為具有處於大約5埃與75埃之間的範圍內的厚度且具有處於大約15 nm與550 nm之間的範圍內的長度。在一些實施例中，金屬層112被形成為具有處於大約250埃與450埃之間的範圍內的厚度且具有處於大約15 nm與550 nm之間的範圍內的長度。在一些實施例中，頂部電極114被形成為具有處於大約100埃與350埃之間的範圍內的厚度且具有處於大約15 nm與550 nm之間的範圍內的長度。
圖3A示出PMCRAM裝置300a的一些額外實施例的剖視圖。
PMCRAM裝置300a包括ILD 101以及設置在ILD 101之上的介電層104。在ILD 101內設置有底部內連通孔102。在底部內連通孔102之上設置有可程式化金屬化單元119。可程式化金屬化單元119包括：底部電極106，設置在介電層104內；熱散逸層108，設置在底部電極106之上；介電層110，設置在熱散逸層108之上。可程式化金屬化單元119還包括：金屬層112，設置在介電層110之上；頂部電極114，設置在金屬層112之上；側壁間隔件116，設置在頂部電極114、金屬層112及介電層110周圍。
圖3A示出可程式化金屬化單元119的第一狀態300a的一個實施例。可程式化金屬化單元119處於高電阻狀態，在介電層110及熱散逸層108內形成有導電基底302（在一些實施例中，被稱為導電柱）。在一些實施例中，高電阻狀態是在對可程式化金屬化單元119執行優化的重定模式之後實現。導電基底302的底表面接觸底部電極106的頂表面。在一些實施例中，導電基底302位於底部內連通孔102的最外側壁內。導電基底302的底表面包括第一寬度，導電基底302的頂表面包括第二寬度。第一寬度大於第二寬度。導電基底302的側壁相對於與熱散逸層108的頂表面垂直的線以非零角θ成角度。導電基底302的頂表面位於金屬層112的底表面下方。在此高電阻狀態下，底部電極106與金屬層112電隔離。
圖3B示出可程式化金屬化單元119的第二狀態300b的一個實施例。可程式化金屬化單元119處於低電阻狀態（在一些實施例中，也被稱為置位狀態），在介電層110及熱散逸層108內形成有導電橋304。導電橋304的底表面接觸底部電極106的頂表面。在一些實施例中，導電橋304位於底部內連通孔102的最外側壁內。導電橋304的底表面包括第一寬度，導電橋304的頂表面包括第二寬度。第一寬度大於第二寬度。導電橋304的側壁相對於與熱散逸層108的頂表面垂直的線以非零角成角度。導電橋304的頂表面接觸金屬層112的底表面。在此低電阻狀態下，底部電極106電耦合到金屬層112。
圖3C示出包括可程式化金屬化單元（例如之前在圖1中所示及所述）的記憶體裝置的實施例的一系列IV曲線。這些IV曲線反映了在可程式化金屬化單元上進行的各種數目的置位操作及復位操作。在置位操作及復位操作中，例如，在底部電極106及金屬層112兩端施加電壓，且金屬化單元上的電流量隨著所施加的電壓變化而變化，這決定了導電橋304存在的程度。因此，在置位操作中，所施加的（例如，正的）電壓會在介電層110中形成導電橋304，而在復位操作中，所施加的（例如，負的）電壓會從介電層110移除導電橋304的至少一部分（或反之）。因此，可程式化金屬化單元顯示出典型的雙穩態（bi-stable）I-V曲線，所述曲線展示所述單元的雙極切換（bipolar switching）。
更具體來說，在圖3C中，IV曲線310a、310b及310c涉及根據本公開的一些實施例，其中可程式化金屬化單元包括熱散逸層。這些曲線310a、310b、310c繪示當對所述單元施加更多置位操作及重定操作時，IV曲線如何及時地變化。因此，可例如直到100次置位及復位操作來實現第一IV曲線310a；一般在100次置位及復位操作之後且在10,000次置位及復位操作之前實現第二IV曲線310b；且一般在已對所述單元進行多於10,000次置位及復位操作之後實現第三IV曲線。
其他IV曲線312a、312b及312c表示對不包括熱散逸層的第二可程式化金屬化單元施加的不同數目的置位及重定操作。因此，可例如直到此第二可程式化金屬化單元的100次置位及復位操作來實現第四IV曲線312a；一般在100次置位及復位操作之後且在10,000次置位及復位操作之前實現第五IV曲線312b；且一般在已第二可程式化金屬化單元進行多於10,000次置位及復位操作之後實現第六IV曲線312c。在一些情況下，此第二金屬化單元可例如在100次置位/重定操作之後故障。
如可通過比較曲線310a到310c以及312a到312c看出，不存在熱散逸層的此第二可程式化金屬化單元（曲線312a、312b、312c）因導電橋在第二可程式化金屬化單元的介電層內移位和/或隨機形成而遭遇耐久性降低。在大量的置位及復位操作之後，耐久性降低需要例如對第二可程式化金屬化單元施加更大的絕對電壓來進行置位及復位操作。因此，在上述置位及復位運算元量之後，本公開的包括熱散逸層的可程式化金屬化單元具有比第二可程式化金屬化單元的置位及重定電壓變化更小的置位及重定電壓變化。因此，可程式化金屬化單元119的熱散逸層108在減小置位及重定電壓變化的同時增加PMCRAM裝置的耐久性。
在一些實施例中，導電橋304包括兩個區段。在一些實施例中，第一區段306包含與導電基底（圖3A所示302）的相同的物理形狀及特徵。第二區段308的底表面直接接觸第一區段306的頂表面。第二區段308的底表面具有與第一區段306的頂表面的寬度相同的寬度。第二區段308的頂表面的寬度小於第二區段308的底表面的寬度。第一區段306的側壁相對於與熱散逸層108的頂表面垂直的線以第一非零角θ成角度。第二區段308的側壁相對於與熱散逸層108的頂表面垂直的線以第二非零角φ成角度。第一非零角θ是與第二非零角φ不同的角。在一些實施例中，第一非零角θ大於第二非零角φ。在一些實施例中，第二非零角φ處於1度與60度的範圍內。在一些實施例中，第一非零角θ處於1度與60度的範圍內。
在一些實施例中，可程式化金屬化單元119在高電阻狀態（圖3A）與低電阻狀態（圖3B）之間轉換。切換過程包括施加置位電壓以實現低電阻狀態。參照圖3B，置位電壓將形成第二區段308。然後，對可程式化金屬化單元119施加重定電壓，移除第二區段308，只留下第一區段306，且將可程式化金屬化單元119切換到高電阻狀態（圖3A）。此過程可根據需要重複多次。與傳統PMCRAM裝置相比，由於第一區段306在高電阻狀態及低電阻狀態均存在，因此減少了切換時間。
參照圖4，提供根據一些實施例的記憶體裝置400的剖視圖。
記憶體裝置400包括嵌入式記憶體區401a及邏輯區401b。嵌入式記憶體區401a包括設置在ILD 101之上的介電層104。在ILD 101內設置有底部內連通孔102。記憶體裝置400包括兩個可程式化金屬化單元。可程式化金屬化單元119包括：底部電極106，設置在介電層104內；熱散逸層108，設置在底部電極106之上；介電層110，設置在熱散逸層108之上。可程式化金屬化單元119還包括：金屬層112，設置在介電層110之上；頂部電極114，設置在金屬層112之上；側壁間隔件116，設置在頂部電極114、金屬層112及介電層110周圍。在一些實施例中，可程式化金屬化單元119包括傾斜側壁（angled sidewall）408。傾斜側壁408包含相對於與底部內連通孔102的頂表面垂直的線的非零角。在頂部電極114之上設置有頂部電極通孔120。在可程式化金屬化單元119周圍形成有ILD層118。在ILD層118之上設置有第二ILD層126。在頂部電極通孔120之上設置有第一導電通孔122。在第一導電通孔122之上設置有第一導電配線124。
邏輯區401b包括設置在ILD 101內的底部內連通孔402。介電層104設置在ILD 101之上。ILD層118設置在介電層104之上。第二ILD層126設置在ILD層118之上。在底部內連通孔402之上設置有第二導電通孔404。在一些實施例中，第二導電通孔404是由例如銅或鋁構成。在第二導電通孔404之上設置有第二導電配線406。在一些實施例中，第二導電配線406是由例如銅或鋁構成。第二導電配線406的側壁延伸超過第二導電通孔404的側壁。
參照圖5A，提供根據一些實施例的記憶體裝置500a的剖視圖。
記憶體裝置500a包括設置在記憶體裝置500a的相鄰的金屬層之間的內連結構504中的可程式化金屬化單元119。記憶體裝置500a包括基底506。基底506可為例如塊狀基底（例如，矽基底）或絕緣體上矽（silicon-on-insulator，SOI）基底。所示實施例繪示一個或多個淺溝槽隔離（shallow trench isolation，STI）區508，淺溝槽隔離區508可包括位於基底506內的介電質填充的溝槽。切割線直接設置在兩個可程式化金屬化單元119的側壁間隔件116的頂表面正上方。切割線穿過兩個可程式化金屬化單元119的頂部電極通孔120。
在STI區508之間設置有兩個存取電晶體510、512。存取電晶體510、512分別包括存取閘極電極514、516；存取閘極介電質518、520；存取側壁間隔件522；以及源極/汲極區524。源極/汲極區524在基底506內設置在存取閘極電極514、516與STI區508之間，且被摻雜以具有第一導電類型，所述第一導電類型與分別位於閘極介電質518、520之下的溝道區的第二導電類型相反。字線閘極電極514、516可例如為摻雜多晶矽或金屬（例如，鋁、銅或其組合）。字線閘極介電質518、520可例如為氧化物（例如二氧化矽）或高介電常數（high-k）介電材料。字線側壁間隔件522可由例如氮化矽（例如，Si3 N4 ）製成。
內連結構504排列在基底506之上，且將裝置（例如，電晶體510、512）彼此耦合。內連結構504包括以交替方式分層堆放在彼此之上的多個金屬間介電（inter-metal dielectric，IMD）層526、528、530及多個金屬化層532、534、536。IMD層526、528、530可例如由低介電常數介電質（例如，未經摻雜的矽酸鹽玻璃）或氧化物（例如二氧化矽）或者極低介電常數介電層製成。金屬化層532、534、536包括金屬線538、540、542，金屬線538、540、542形成在溝槽內且可由例如銅或鋁等金屬製成。接觸件544從底部金屬化層532延伸到源極/汲極區524和/或閘極電極514、516；且通孔546在金屬化層532、534、536之間延伸。接觸件544及通孔546延伸穿過介電保護層550、552（其可由介電材料製成，且可在製造期間充當蝕刻終止層）。介電保護層550、552可由例如極低介電常數介電材料（例如SiC）製成。接觸件544及通孔546可例如由例如銅或鎢等金屬製成。
參照圖5B，提供根據一些實施例的圖5A所示記憶體裝置500a的俯視圖。
如圖5B所示，在一些實施例中，當從上方觀察時，可程式化金屬化單元119具有圓形/橢圓形狀或正方形/矩形狀。然而，在其他實施例中，例如由於許多蝕刻製程的偏好性，正方形或矩形狀的隅角可變為圓形的，從而使可程式化金屬化單元119具有帶有圓形隅角的正方形或矩形狀或者具有圓形或橢圓形狀。在一些實施例中，可程式化金屬化單元119排列在金屬線540之上，且具有與金屬線542直接電連接而在其之間無通孔或接觸件的上部部分。在其他實施例中，頂部電極通孔120將上部部分耦合到金屬線542。當從上方觀察時，頂部電極通孔120、頂部電極114及側壁間隔件116可具有與可程式化金屬化單元119相同的圓形/橢圓形狀或正方形/矩形狀。
圖6到圖10示出根據本公開的一種形成包括可程式化金屬化單元的記憶體裝置的方法的一些實施例的剖視圖600到1000。儘管參照一種方法來闡述圖6到圖10所示剖視圖600到1000，然而應理解圖6到圖10所示結構並非僅限於所述方法，而是確切來說可單獨地獨立於所述方法。儘管圖6到圖10被闡述為一系列動作，然而應理解這些動作不進行限制，這是因為所述動作的次序可在其他實施例中被改變，且所公開的方法也適用於其他結構。在其他實施例中，所示和/或所述的一些動作可全部或部分地被省略。
如圖6的剖視圖600所示，在ILD 101內形成底部內連通孔102。在ILD 101之上形成介電層104。在底部內連通孔102及介電層104之上形成底部電極膜602。在一些實施例中，底部電極膜602是由熱傳導率小於100 W/m-K的材料構成。在一些實施例中，底部電極膜602可由例如氮化鈦（TiN）、氮化鉭、鉭、鈦、鉑、鎳、鉿或鋯構成。在底部電極膜602之上形成熱散逸膜604。在一些實施例中，熱散逸膜604是由熱傳導率大於100 W/m-K的材料構成。在一些實施例中，熱散逸膜604可由氮化鋁、碳化矽、氧化鈹或氮化硼構成。
如圖7的剖視圖700所示，在熱散逸膜604之上形成介電膜702。在介電膜702之上形成金屬膜704。在金屬膜704之上形成頂部電極膜706。在電極膜706之上形成遮蔽層708。遮蔽層708覆蓋頂部電極膜706的中心區712。遮蔽層708不覆蓋並暴露出頂部電極膜706的上表面的犧牲部分710。在一些實施例中，遮蔽層708包括光阻罩幕（photoresist mask）。在其他實施例中，遮蔽層可包括硬掩模層（例如，包括氮化物層）。在一些實施例中，遮蔽層可包括多層硬掩模。
如圖8的剖視圖800所示，執行蝕刻製程以蝕刻分別界定底部電極106、熱散逸層108、介電層110、金屬層112及頂部電極114的底部電極膜（圖7所示602）、熱散逸膜（圖7所示604）、介電膜（圖7所示702）、金屬膜（圖7所示704）、頂部電極膜（圖7所示706）及遮蔽層（圖7所示708）。蝕刻製程涉及將犧牲部分（圖7所示710）暴露於蝕刻劑802。將底部電極106的最外側壁、熱散逸層108的最外側壁及介電層110的最外側壁對齊。介電層110的第二對側壁位於介電層110的最外側壁以內。介電層110的第二對側壁與金屬層112的最外側壁及頂部電極114的最外側壁對齊。
如圖9的剖視圖900所示，在介電層110、金屬層112及頂部電極114周圍形成側壁間隔件116。側壁間隔件116的底表面接觸介電層110的頂表面。側壁間隔件116的最外側壁與底部電極106的最外側壁及熱散逸層108的最外側壁對齊。
如圖10的剖視圖1000所示，在頂部電極114之上形成頂部電極通孔120。在側壁間隔件116、底部電極106及熱散逸層108周圍形成ILD層118。在ILD層118及頂部電極通孔120之上形成第二ILD層126。在頂部電極通孔120之上形成第一導電通孔122。在一些實施例中，第一導電通孔122可由銅或鋁構成。在第一導電通孔122之上形成第一導電配線124。在一些實施例中，第一導電配線124可由例如銅或鋁構成。第一導電配線124延伸超過第一導電通孔122的側壁並連接到位元線（圖中未示出）。第二ILD層126環繞第一導電通孔122及第一導電配線124。
圖11示出根據一些實施例的一種形成記憶體裝置的方法1100。儘管方法1100被示出和/或闡述為一系列動作或事件，然而應理解所述方法並非僅限於所示順序或動作。因此，在一些實施例中，這些動作可採用與所示不同的次序來進行，和/或可同時進行。此外，在一些實施例中，所示動作或事件可被細分為多個動作或事件，所述多個動作或事件可在單獨的時間進行或與其他動作或子動作同時進行。在一些實施例中，一些示出的動作或事件可被省略，且也可包括未示出的動作或事件。
在1102處，在基底之上形成內連配線。圖6示出與動作1102的一些實施例對應的剖視圖600。
在1104處，在內連配線之上形成底部電極膜。圖6示出與動作1104的一些實施例對應的剖視圖600。
在1106處，在底部電極膜之上形成熱散逸膜。圖6示出與動作1106的一些實施例對應的剖視圖600。
在1108處，在熱散逸膜之上形成介電膜。圖7示出與動作1108的一些實施例對應的剖視圖700。
在1110處，在介電膜之上形成金屬膜。圖7示出與動作1110的一些實施例對應的剖視圖700。
在1112處，在金屬膜之上形成頂部電極膜。圖7示出與動作1112的一些實施例對應的剖視圖700。
在1114處，在頂部電極膜之上形成遮蔽層，所述遮蔽層覆蓋頂部電極膜的中心區且暴露出頂部電極膜的犧牲部分。圖7示出與動作1114的一些實施例對應的剖視圖700。
在1116處，執行蝕刻製程以部分移除位於犧牲部分下方的底部電極膜、熱散逸膜、介電膜、金屬膜及頂部電極膜，進而分別界定底部電極、熱散逸層、介電質、金屬層及頂部電極。圖8示出與動作1116的一些實施例對應的剖視圖800。
在1118處，在頂部電極周圍、金屬層周圍及介電層的一部分周圍形成側壁間隔件。圖9示出與動作1118的一些實施例對應的剖視圖900。
因此，在一些實施例中，本公開涉及一種形成可程式化金屬化單元的方法，所述可程式化金屬化單元包括形成在底部電極與介電質之間的熱散逸層，所述熱散逸層是由熱傳導率大於100 W/m-K的材料構成。
在一些實施例中，本公開涉及一種PMCRAM裝置。PMCRAM裝置包括：介電層，設置在底部電極之上，所述介電層包含中心區，導電橋能夠在介電層內形成以及被消除，且導電橋控制在介電層的中心區內；金屬層，設置在介電層之上；熱散逸層，設置在底部電極與介電層之間。
在其他實施例中，本公開涉及一種記憶體裝置。所述記憶體裝置包括設置在內連配線之上的導電橋接隨機存取記憶體（conductive bridging random access memory，CBRAM）單元，可程式化金屬化單元包括設置在頂部電極與底部電極之間的金屬離子貯存庫，在金屬離子貯存庫與底部電極之間設置有電解質，在底部電極與電解質之間設置有熱散逸層；電解質包括位於內連配線之上的導電橋區，所述導電橋區是界定在熱散逸層的頂表面與金屬離子貯存庫的底表面之間，導電橋能夠在導電橋區內形成以及被消除。
在另一些實施例中，本公開涉及一種製造記憶體裝置的方法。所述方法包括：在內連配線之上形成底部電極，所述內連配線形成在基底之上；在底部電極之上形成熱散逸層；在熱散逸層之上形成介電層；在介電層之上形成金屬層；在金屬層之上形成頂部電極；在頂部電極之上形成遮蔽層，所述遮蔽層覆蓋頂部電極的中心區，所述遮蔽層暴露出頂部電極的犧牲部分；執行第一蝕刻製程以部分移除位於頂部電極的犧牲部分下方的底部電極、熱散逸層、介電層、金屬層及頂部電極；在頂部電極周圍、金屬層周圍及介電層的一部分周圍形成側壁間隔件。
以上內容概述了若干實施例的特徵以使所屬領域中的技術人員可更好地理解本公開的各個方面。所屬領域中的技術人員應理解，其可容易地使用本公開作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的和/或實現與本文中所介紹的實施例相同的優點。所屬領域中的技術人員還應認識到，這些等效構造並不背離本公開的精神及範圍，而且他們可在不背離本公開的精神及範圍的條件下對其作出各種改變、代替及變更。
100、200‧‧‧PMCRAM裝置101‧‧‧層間介電質102‧‧‧底部內連通孔104、110‧‧‧介電層106‧‧‧底部電極107‧‧‧區108‧‧‧熱散逸層110a‧‧‧第一對外側壁110b‧‧‧第二對外側壁112‧‧‧金屬層114‧‧‧頂部電極116‧‧‧側壁間隔件118‧‧‧層間介電質層119‧‧‧可程式化金屬化單元120‧‧‧頂部電極通孔122‧‧‧第一導電通孔124‧‧‧上部導電配線/第一導電配線126‧‧‧第二層間介電質層202‧‧‧膜堆疊300a‧‧‧PMCRAM裝置/第一狀態300b‧‧‧第二狀態302‧‧‧導電基底304‧‧‧導電橋306‧‧‧第一區段308‧‧‧第二區段310a‧‧‧IV曲線/第一IV曲線310b‧‧‧IV曲線/第二IV曲線310c‧‧‧IV曲線312a‧‧‧IV曲線/第四IV曲線312b‧‧‧IV曲線/第五IV曲線312c‧‧‧IV曲線/第六IV曲線400、500a‧‧‧記憶體裝置401a‧‧‧嵌入式記憶體區401b‧‧‧邏輯區402‧‧‧底部內連通孔404‧‧‧第二導電通孔406‧‧‧第二導電配線408‧‧‧傾斜側壁504‧‧‧內連結構506‧‧‧基底508‧‧‧淺溝槽隔離區510、512‧‧‧存取電晶體/電晶體514、516‧‧‧存取閘極電極/字線閘極電極518、520‧‧‧存取閘極介電質/字線閘極介電質522‧‧‧存取側壁間隔件/字線側壁間隔件524‧‧‧源極/汲極區526、528、530‧‧‧IMD層532‧‧‧底部金屬化層/金屬化層534、536‧‧‧金屬化層538、540、542‧‧‧金屬線544‧‧‧接觸件546‧‧‧通孔550、552‧‧‧介電保護層600、700、800、900、1000‧‧‧剖視圖602‧‧‧底部電極膜604‧‧‧熱散逸膜702‧‧‧介電膜704‧‧‧金屬膜706‧‧‧頂部電極膜708‧‧‧遮蔽層710‧‧‧犧牲部分712‧‧‧中心區802‧‧‧蝕刻劑1100‧‧‧方法1102、1104、1106、1108、1110、1112、1114、1116、1118‧‧‧動作θ‧‧‧非零角/第一非零角φ‧‧‧第二非零角
結合附圖閱讀以下詳細說明會最好地理解本公開的各個方面。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為論述清晰起見，可任意增大或減小各種特徵的尺寸。 圖1、圖2、圖3A及圖3B示出根據本公開的包括可程式化金屬化單元的記憶體裝置的一些實施例的剖視圖。 圖3C示出根據本公開的闡述許多不同裝置的電流-電壓（Current-Voltage，IV）特徵並突顯包括可程式化金屬化單元的記憶體裝置的一些性能實例的曲線圖。 圖4示出根據本公開的包括包含兩個可程式化金屬化單元的嵌入式記憶體區以及邏輯區的記憶體裝置的一些實施例的剖視圖。 圖5A示出包括兩個可程式化金屬化單元的記憶體裝置的一些實施例的剖視圖。 圖5B示出由圖5A中的切割線所指示的圖5A所示記憶體裝置的俯視圖。 圖6到圖10示出根據本公開的一種形成包括嵌入式記憶體區及邏輯區的記憶體裝置的方法的一些實施例的剖視圖和/或俯視圖。 圖11示出根據本公開的一種形成包括可程式化金屬化單元的記憶體裝置的方法的一些實施例的流程圖格式的方法。
100‧‧‧PMCRAM裝置
101‧‧‧層間介電質
102‧‧‧底部內連通孔
104、110‧‧‧介電層
106‧‧‧底部電極
107‧‧‧區
108‧‧‧熱散逸層
110a‧‧‧第一對外側壁
110b‧‧‧第二對外側壁
112‧‧‧金屬層
114‧‧‧頂部電極
116‧‧‧側壁間隔件
118‧‧‧層間介電質層
119‧‧‧可程式化金屬化單元
120‧‧‧頂部電極通孔
122‧‧‧第一導電通孔
124‧‧‧上部導電配線/第一導電配線
126‧‧‧第二層間介電質層

Claims (20)

  1. 一種記憶體裝置，包括： 底部電極； 介電層，設置在所述底部電極之上； 頂部電極，設置在所述介電層之上，其中導電橋能夠選擇性地形成在所述介電層內以將所述底部電極耦合到所述頂部電極；以及 熱散逸層，設置在所述底部電極與所述介電層之間。
  2. 如申請專利範圍第1項所述的記憶體裝置，其中所述熱散逸層是由熱傳導率大於100 W/m-K的材料構成。
  3. 如申請專利範圍第1項所述的記憶體裝置，其中所述熱散逸層是由氮化鋁、碳化矽、氧化鈹或氮化硼構成。
  4. 如申請專利範圍第1項所述的記憶體裝置，其中所述記憶體裝置被配置成在高電阻狀態與低電阻狀態之間切換； 其中當處於所述高電阻狀態時，導電柱設置在所述介電層的中心區內，所述導電柱具有與所述熱散逸層的上表面接觸的底表面且具有通過所述介電層的上部部分而與所述頂部電極間隔開的頂表面；且 其中當處於所述低電阻狀態時，所述導電柱保持設置在所述介電層的所述中心區內，且形成有導電橋，所述導電橋延伸穿過所述介電層的所述上部部分以將所述導電柱的所述頂表面與所述頂部電極連接。
  5. 如申請專利範圍第4項所述的記憶體裝置，其中當處於所述高電阻狀態及當處於所述低電阻狀態時，所述導電柱的所述底表面具有第一寬度，且所述導電柱的所述頂表面具有第二寬度，其中所述第一寬度大於所述第二寬度。
  6. 如申請專利範圍第5項所述的記憶體裝置，更包括： 內連配線，設置在所述底部電極下方； 金屬層，設置在所述頂部電極與所述介電層之間；以及 側壁間隔件，設置在所述頂部電極、所述金屬層及所述介電層周圍，其中所述側壁間隔件包括第一對外側壁，所述第一對外側壁是由所述頂部電極的最外側壁及所述金屬層的最外側壁界定；且 其中所述熱散逸層包括位於所述內連配線之上的中間區以及位於所述側壁間隔件的所述第一對外側壁之下的週邊區，其中所述中間區的底表面與所述週邊區的底表面實質上齊平。
  7. 如申請專利範圍第1項所述的記憶體裝置，更包括： 內連配線，設置在所述底部電極下方； 側壁間隔件，設置在所述頂部電極及所述介電層周圍，其中所述側壁間隔件包括第一對外側壁，所述第一對外側壁是由所述頂部電極的最外側壁界定；且 其中所述熱散逸層包括位於所述內連配線之上的中間區及位於所述側壁間隔件的所述第一對外側壁之下的週邊區，其中所述中間區的頂表面位於所述週邊區的底表面下方。
  8. 如申請專利範圍第1項所述的記憶體裝置，其中所述介電層包括第一對外側壁及第二對外側壁，其中所述第二對外側壁之間的寬度小於所述第一對外側壁之間的寬度。
  9. 如申請專利範圍第8項所述的記憶體裝置，其中所述第一對外側壁與所述熱散逸層的外側壁對齊。
  10. 一種記憶體裝置，包括： 可程式化金屬化單元，設置在內連配線之上，其中所述可程式化金屬化單元包括設置在頂部電極與底部電極之間的金屬離子貯存庫，其中在所述金屬離子貯存庫與所述底部電極之間設置有電解質，其中在所述底部電極與所述電解質之間設置有熱散逸層；且 其中所述電解質包括位於所述內連配線之上的導電橋區，其中所述導電橋區是界定在所述熱散逸層的頂表面與所述金屬離子貯存庫的底表面之間，其中導電橋能夠在所述導電橋區內形成及被消除。
  11. 如申請專利範圍第10項所述的記憶體裝置，其中所述熱散逸層是由熱傳導率大於100 W/m-K的材料構成。
  12. 如申請專利範圍第10項所述的記憶體裝置，更包括： 側壁間隔件，設置在所述頂部電極、所述金屬離子貯存庫及所述電解質周圍，其中所述側壁間隔件包括一對外側壁，所述一對外側壁是由所述頂部電極的最外側壁及所述金屬離子貯存庫的最外側壁界定；且 其中所述熱散逸層包括位於所述內連配線之上的中間區以及位於所述側壁間隔件的所述一對外側壁之下的週邊區，其中所述中間區的頂表面位於所述週邊區的底表面下方。
  13. 如申請專利範圍第10項所述的記憶體裝置，更包括： 側壁間隔件，設置在所述頂部電極、所述金屬離子貯存庫及所述電解質周圍，其中所述側壁間隔件包括一對外側壁，所述一對外側壁是由所述頂部電極的最外側壁及所述金屬離子貯存庫的最外側壁界定；且 其中所述熱散逸層的底表面是由實質上齊平的水平線界定。
  14. 如申請專利範圍第10項所述的記憶體裝置，其中所述可程式化金屬化單元被配置成在兩種狀態之間切換，所述兩種狀態包括： 高電阻狀態，在所述高電阻狀態中，導電結構形成在所述電解質的所述導電橋區內，其中所述導電結構的底表面以第一寬度接觸所述熱散逸層的頂表面，其中所述導電結構的頂表面以第二寬度在所述電解質的頂表面下方間隔開，其中所述第一寬度大於所述第二寬度，且其中所述底部電極與所述金屬離子貯存庫電隔離；以及 低電阻狀態，在所述低電阻狀態中，所述導電橋形成在所述電解質的所述導電橋區內，其中所述導電橋將所述底部電極與所述金屬離子貯存庫電耦合。
  15. 如申請專利範圍第10項所述的記憶體裝置，更包括： 基底，設置在所述可程式化金屬化單元之下，其中所述內連配線位於所述基底之上； 第一介電層，設置在所述基底之上，其中所述底部電極的一部分位於所述第一介電層內； 側壁間隔件，設置在所述頂部電極、所述金屬離子貯存庫及所述電解質周圍； 層間介電質層，設置在所述側壁間隔件之上；以及 頂部電極通孔，設置在所述頂部電極之上，其中所述頂部電極通孔的側壁位於所述頂部電極的側壁內。
  16. 如申請專利範圍第15項所述的記憶體裝置，更包括： 內連配線，位於邏輯區內，其中所述內連配線設置在所述基底之上； 第一導電通孔，設置在所述頂部電極通孔之上； 第一導電配線，設置在所述第一導電通孔之上，其中所述第一導電配線延伸超過所述第一導電通孔的側壁； 第二導電通孔，在所述邏輯區內設置在所述內連配線之上；以及 第二導電配線，設置在所述第二導電通孔之上，其中所述第二導電配線延伸超過所述第二導電通孔的側壁。
  17. 一種製造記憶體裝置的方法，包括： 在內連配線之上形成底部電極，其中所述內連配線形成在基底之上； 在所述底部電極之上形成熱散逸層； 在所述熱散逸層之上形成介電層； 在所述介電層之上形成金屬層； 在所述金屬層之上形成頂部電極； 在所述頂部電極之上形成遮蔽層，其中所述遮蔽層覆蓋所述頂部電極的中心區，其中所述遮蔽層暴露出所述頂部電極的犧牲部分； 執行第一蝕刻製程以部分移除位於所述頂部電極的所述犧牲部分下方的所述底部電極、所述熱散逸層、所述介電層、所述金屬層及所述頂部電極；以及 在所述頂部電極周圍、所述金屬層周圍及所述介電層的一部分周圍形成側壁間隔件。
  18. 如申請專利範圍第17項所述的方法，其中所述介電層包括與所述頂部電極的外側壁對齊的第一對外側壁，其中所述介電層包括與所述熱散逸層的外側壁對齊的第二對外側壁，其中所述第一對外側壁位於所述第二對外側壁以內，其中所述側壁間隔件的最底部表面接觸所述介電層的上表面。
  19. 如申請專利範圍第17項所述的方法，更包括： 在所述側壁間隔件之上形成第一層間介電質層； 在所述頂部電極之上形成頂部電極通孔； 在所述第一層間介電質層之上形成第二層間介電質層； 在所述頂部電極通孔之上形成第一導電通孔；以及 在所述第一導電通孔之上形成第一導電配線，其中所述第一導電配線延伸超過所述第一導電通孔的側壁。
  20. 如申請專利範圍第19項所述的方法，更包括： 在邏輯區內形成第二內連配線； 在所述第二內連配線之上形成第二導電通孔；以及 在所述第二導電通孔之上形成第二導電配線，其中所述第二導電配線延伸超過所述第二導電通孔的側壁。
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