KR20140026176A - 디스터번스를 방지할 수 있는 가변 저항 메모리 장치 및 그 제조방법 - Google Patents

디스터번스를 방지할 수 있는 가변 저항 메모리 장치 및 그 제조방법 Download PDF

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Abstract

디스터번스를 방지할 수 있는 가변 저항 메모리 장치는, 반도체 기판 상부에 형성되는 하부 전극, 상기 하부 전극 상부에 위치되는 가변 저항, 상기 가변 저항 상부에 위치되는 상부 전극, 및 상기 가변 저항 사이를 절연시키는 층간 절연막을 포함하며, 상기 층간 절연막은 적어도 일부분에 에어 갭 영역을 포함한다.

Description

디스터번스를 방지할 수 있는 가변 저항 메모리 장치 및 그 제조방법{Variable Memory Device Capable of Preventing Disturbance And Method of Manufacturing The Same}
본 발명은 반도체 집적 회로 장치 및 그 제조방법에 관한 것으로, 보다 구체적으로는 가변 저항 메모리 장치 및 그 제조방법에 관한 것이다.
비휘발성 메모리 소자는 전원이 차단될지라도 그들 내에 저장된 데이터들이 소멸되지 않는 특징을 갖는다. 이에 따라, 상기 비휘발성 기억소자들은 컴퓨터, 이동통신 단말기(mobile telecommunication system) 및 메모리 카드 등에 널리 채택되고 있다.
상기 비휘발성 기억소자들로서 대표적으로 플래쉬 메모리 소자가 널리 사용되고 있다. 플래쉬 메모리소자는 적층 게이트 구조(stacked gate structure)를 갖는 메모리 셀들을 주로 채택하고 있다. 이와 같은 플래쉬 메모리 소자는 플래쉬 메모리 셀의 신뢰성 및 프로그램 효율을 향상시키기 위해서 상기 터널 산화막의 막질(film quality)이 개선되어야 하고 셀의 커플링 비율(coupling ratio)이 증가되어야 한다.
현재에는 플래쉬 메모리 소자를 대신하여, 새로운 비휘발성 기억 소자들, 예컨대 상변화 메모리 장치가 제안된 바 있다. 상기 상변화 메모리 장치의 단위 셀은 교차 배열되는 워드 라인 및 비트 라인 사이의 교차점에 연결되는 스위칭 소자 및 상기 스위칭 소자에 직렬 연결된(serially connected) 데이터 저장요소(data storage element)를 포함한다. 데이터 저장 요소는 상기 스위칭 소자에 전기적으로 연결된 하부 전극, 상기 하부 전극 상의 상변화 물질 패턴 및 상기 상변화 물질 패턴 상의 상부 전극을 구비한다. 일반적으로, 하부전극은 히터로서 작용한다.
이와 같은 상변화 메모리 장치는 상변화 스위칭 소자 및 상기 하부전극을 통하여 라이트(write) 전류가 흐르는 경우에, 상기 상변화 물질 패턴 및 상기 하부 전극 사이의 계면에서 주울 열(joule heat)이 생성된다. 이러한 주울 열은 상기 상변화 물질 패턴을 비정질 상태(amorphous state) (저항이 높은 상태, "1" 또는 결정질 상태(crystalline state) (저항이 낮은 상태, "0" 로 변환시킨다.
상기 상변화 물질 패턴은 일반적으로 비트 라인과 오버랩되도록 패터닝되고 있다. 이로 인해, 동일 비트 라인 선상에 위치하는 인접하는 상변화 물질간에 열적 디스터번스(thermal disturbance) 현상 등이 발생할 수 있다.
특히, 반도체 소자가 고집적화 됨에 따라 셀들의 간격이 좁아지게 되면 열적 디스터번스 현상은 더욱 심각해진다.
예를 들어, 도 1에 도시된 A셀이 높은 저항 상태인 "1" 상태이고, 상기 A셀과 이웃하는 B셀에 높은 저항 상태인 "1"로 쓰기를 할 경우, 상기 B셀의 하부전극(10)과 상기 상변화 물질막(20)의 계면에서 주울(Joule) 열이 발생하여 상기 상변화 물질막을 녹이게 된다. 이때, 이웃하는 A셀의 상변화 물질막이 상기 B셀의 상변화 물질막과 연결되어 있으므로 열이 전도되어 전도된 영역의 온도가 따라 상승하게 된다. 그 결과, 높은 저항 상태인 "1" 상태에서 결정화가 진행되어 저항이 감소하는 결과를 가져오게 된다. 따라서, 상기 A셀의 "1" 상태는 고유의 데이터 값을 잃게 되고 기억 셀로서의 역할을 상실하게 된다.
이러한 열적 디스터번스 현상은 고집적 상변화 메모리 장치의 고질적인 문제점이며, 이를 해결하기 위하여, 상변화 물질 패턴을 콘파인드(confined) 구조등 다양한 방법이 제안되었다. 하지만, 동일 비트라인 상에 위치하는 메모리 셀 간의 디스터번스는 제거하기 어려운 상태이며, 특히 동일 비트라인상에 위치하며, 리셋 동작하는 메모리 셀과 인접하는 메모리 셀을 셋 상태로 만드는 것은 사실상 디스터번스의 영향으로 오동작을 유발하게 된다.
본 발명은 디스터번스로 인한 오동작을 방지할 수 있는 가변 저항 메모리 장치 및 그 제조방법을 제공하는 것이다.
본 발명의 일 실시예에 따른 가변 저항 메모리 장치는, 반도체 기판 상부에 형성되는 하부 전극, 상기 하부 전극 상부에 위치되는 가변 저항, 상기 가변 저항 상부에 위치되는 상부 전극, 및 상기 가변 저항 사이를 절연시키는 층간 절연막을 포함하며, 상기 층간 절연막은 적어도 일부분에 에어 갭 영역을 포함한다.
또한, 본 발명의 다른 실시예에 따른 가변 저항 메모리 장치는, 반도체 기판 상부에 형성되는 하부 전극, 상기 하부 전극 상부에 위치되는 가변 저항, 상기 가변 저항의 외주를 감싸는 스페이서, 상기 가변 저항 상부에 위치되는 상부 전극, 및 상기 가변 저항 사이를 절연시키는 에어 갭 영역을 포함한다.
또한, 본 발명의 다른 실시예에 따른 가변 저항 메모리 장치의 제조방법은, 반도체 기판 상부에 하부 전극을 형성하는 단계, 상기 하부 전극이 노출되도록 가변 저항 영역을 포함하는 층간 절연막을 형성하는 단계, 상기 가변 저항 영역의 측벽에 제 1 스페이서를 형성하는 단계, 상기 제 1 스페이서 측벽에 제 2 스페이서를 형성하는 단계, 상기 제 2 스페이서 내부에 가변 저항을 형성하는 단계, 상기 제 1 스페이서를 제거하여, 에어 갭 영역을 형성하는 단계, 및 상기 가변 저항 상부에 상부 전극을 형성하는 단계를 포함한다.
본 발명의 또 다른 실시예에 따른 가변 저항 메모리 장치의 제조방법은, 반도체 기판 상부에 하부 전극을 형성하는 단계, 상기 하부 전극이 노출되도록 가변 저항 영역을 포함하는 층간 절연막을 형성하는 단계, 상기 가변 저항 영역의 측벽에 제 1 스페이서를 형성하는 단계, 상기 제 1 스페이서 측벽에 제 2 스페이서를 형성하는 단계, 상기 제 2 스페이서 내부에 가변 저항을 형성하는 단계, 상기 가변 저항 상부에 상부 전극을 형성하는 단계, 상기 상부 전극을 마스크로 하여 노출된 층간 절연막을 소정 두께만큼 리세스하는 단계, 및 상기 제 1 스페이서 및 층간 절연막 중 적어도 하나를 제거하여 에어 갭 영역을 형성하는 단계를 포함한다.
본 발명에 따르면, 가변 저항 사이의 적어도 일 부분에 에어 갭 영역을 형성한다. 일반적인 절연막 물질 보다 열 전도도가 낮은 에어 물질이 층간 절연막내에 구비됨에 따라, 디스터번스의 발생을 줄일 수 있다.
다만, 본 발명의 효과는 상기 언급한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다
도 1은 일반적인 가변 저항 메모리 장치의 디스터번스 현상을 설명하기 위한 도면이다.
도 2a 내지 도 2e는 본 발명의 일 실시예에 따른 가변 저항 메모리 장치를 설명하기 위한 각 공정별 단면도이다.
도 3a 내지 도 3c는 본 발명의 다른 실시예에 따른 가변 저항 메모리 장치를 설명하기 위한 각 공정별 단면도이다.
도 4a 내지 도 4d는 본 발명의 또 다른 실시예에 따른 가변 저항 메모리 장치를 설명하기 위한 각 공정별 단면도이다.
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명할 것이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭한다.
도 2a 내지 도 2e는 본 발명의 일 실시예에 따른 가변 저항 메모리 장치의 제조방법을 설명하기 위한 각 공정별 단면도이다.
도 2a를 참조하면, 반도체 기판 상부에 베리어막(110), 다이오드 물질층(115) 및 하부 전극층을 순차적으로 증착한다. 다음, 제 2 베리어막(120), 다이오드 물질층(115) 및 제 1 베리어막(110)을 소정 부분 패터닝하여, 쇼트키 다이오드(SD) 및 상기 쇼트키 다이오드(SD) 상부의 하부 전극(120)을 형성한다. 다음, 쇼트키 다이오드(SD)의 측벽을 보호하기 위하여, 쇼트키 다이오드(SD) 및 하부 전극(120)의 측벽에 보호 스페이서(125)를 형성한다. 보호 스페이서(125)는 예를 들어, 실리콘 질화막으로 형성될 수 있다. 다음, 쇼트키 다이오드(SD)간을 절연시키기 위하여, 제 1 층간 절연막(130)을 형성한다. 제 1 층간 절연막(130)은 단일 층 혹은 복수의 층으로 구성될 수 있다. 제 1 층간 절연막(130)이 단일 층으로 형성되는 경우, 제 1 층간 절연막(130)은 쇼트키 다이오드(SD)의 높이보다 일정 높이 이상 두껍게 형성될 수 있다. 또한, 복수의 층으로 제 1 층간 절연막(130)이 형성되는 경우, 전체 제 1 층간 절연막(130)의 두께가 쇼트키 다이오드(SD) 이상의 두께(또는 높이)를 갖도록 절연막을 다수번 증착하여 형성된다. 다음, 하부 전극(120)이 노출되도록 제 1 층간 절연막(130)의 소정 부분을 식각하여, 가변 저항 영역(135)을 한정한다. 본 실시예에서 가변 저항 영역(135)의 폭은 예를 들어, 상기 쇼트키 다이오드(SD)의 폭과 실질적으로 동일할 수 있다.
도 2b를 참조하면, 가변 저항 영역(135)의 측벽에 제 1 스페이서(140) 및 제 2 스페이서(145)를 형성한다. 제 1 스페이서(140)는 가변 저항 영역(135)의 측벽에 형성되고, 제 2 스페이서(145)는 상기 제 1 스페이서(140)의 측벽에 형성될 수 있다. 제 1 스페이서(140)는 제 2 스페이서(145) 및 제 1 층간 절연막(130)과 식각 선택비가 다른 물질로 형성될 수 있으며, 상호 동일 또는 상이한 폭을 가질 수 있다. 바람직하게는, 제 1 스페이서(140)의 선폭은 제 2 스페이서(145)의 선폭보다 좁게 형성된다. 본 실시예에서는 제 1 층간 절연막(130)은 실리콘산화막이 이용되고, 제 1 스페이서(140)로 실리콘 질산화막이 이용되고, 제 2 스페이서(145)로 실리콘 산화막을 이용하여 ONO(oxide-nitride-oxide)막이 이용되었다.
도 2c를 참조하면, 상기 제 2 스페이서(145)로 둘러싸여진 공간이 충진되도록 가변 저항 물질을 증착하고, 상기 제 1 층간 절연막(130) 표면이 노출되도록 평탄화하여, 가변 저항(150)을 형성한다. 가변 저항(150)은 저항 메모리의 재료인 PCMO막, 상변화 메모리의 재료인 칼코게나이드막, 자기 메모리의 재료인 자성층, STTMRAM의 재료인 자화 반전 소자층 또는 폴리머 메모리의 재료인 폴리머층들이 다양하게 이용될 수 있다.
도 2d를 참조하면, 노출된 제 1 스페이서(140)를 선택적으로 제거하여, 에어 갭(air gap) 영역(155)을 구축한다. 알려진 바와 같이, 에어 갭, 즉, 공기는 알려진 바와 같이 0.0267W/m·K의 매우 낮은 열전도도를 가지고 있다. 이에 따라, 메모리 셀에 높은 저항 상태인 "1"을 쓰고자 할 때, 발생한 주울(Joule) 열이 이웃하는 메모리 셀의 상변화 물질막으로 전달되는 것을 극단적으로 줄일 수 있다. 이에, 결과적으로 디스터번스를 원천적으로 봉쇄할 수 있다.
도 2e를 참조하면, 에어 갭 영역(155)이 형성된 제 1 층간 절연막(130) 상부에 금속막을 증착하고, 상기 가변 저항(150) 상부에 상기 금속막이 존재하도록 패터닝하여, 상부 전극(160)을 형성한다. 이때, 에어 갭 영역(155)의 폭은 상기 상부 전극(160)을 형성하기 위한 금속막 증착시, 상기 금속막이 에어 갭 영역(155) 내부로 침투되지 않을 정도의 폭으로 형성될 수 있다. 제 1 층간 절연막(130) 및 상부 전극(160)의 표면에 인캡슐레이션 절연막(encapsulation dielectric layer:165)을 형성한다. 인캡슐레이션 절연막(165)은 제 1 층간 절연막(130) 및 상부 전극(160)의 표면을 따라 고르게 도포될 수 있다. 인캡슐레이션 절연막(165) 상부에 제 2 층간 절연막(170)을 증착하고, 평탄화한다.
이와 같은 본 실시예에 따르면, 가변 저항(150)의 측벽부에 열 전도도가 매우 낮은 에어 갭 영역(155)을 형성하여, 디스터번스를 줄일 수 있다.
도 3a 내지 도 3c는 본 발명의 다른 실시예에 따른 가변 저항 메모리 장치의 각 공정별 단면도이다. 본 실시예는 상술한 실시예에서 도 2c까지의 공정은 동일하므로, 중복 설명은 배제할 것이고, 그 이후의 공정에 대해 자세히 설명하도록 한다.
도 3a를 참조하면, 가변 저항(150)이 형성된 제 1 층간 절연막(130) 상부에 금속막을 증착하고, 상기 금속막이 상기 가변 저항(150) 및 제 2 스페이서(145)를 포함하도록 패터닝하여, 상부 전극(160a)을 형성한다. 이에 따라, 상부 전극(160a)에 의해 제 1 스페이서(140)가 노출된다. 다음, 상부 전극(160a)을 마스크로 이용하여 노출된 제 1 층간 절연막(130)을 소정 두께만큼 리세스(recess)한다. 도면 부호 130a는 리세스된 제 1 층간 절연막(130)을 지시한다.
도 3b를 참조하면, 노출된 제 1 스페이서(140)를 공지의 방식으로 제거하여, 에어 갭 영역(155a)를 형성한다. 예를 들어, 제 1 스페이서(140)는 제 1 스페이서 물질을 선택적으로 식각하는 식각 용액에 딥핑(dipping)하여 제거할 수 있다. 아울러, 제 1 스페이서(140) 제거 공정시, 과도 식각을 진행하여, 제 1 스페이서(140) 및 그것과 인접하는 제 1 층간 절연막(130a)의 일부를 제거하도록 하므로써, 에어 갭 영역(155a)의 폭을 확장시킬 수 있다. 이에 따라, 에어 갭 영역(155a)의 폭은 제 1 스페이서(140)의 폭 보다 클 수 있다.
도 3c를 참조하면, 결과물 표면에 인캡슐레이션 절연막(165)을 형성하고, 상기 인캡슐레이션 절연막(165) 상부에 제 2 층간 절연막(170)을 형성한다. 이때, 상기 에어 갭 영역(155a)의 폭은 상기 인캡슐레이션 절연막(165) 증착시, 인캡슐레이션 절연막(165)이 상기 에어 갭 영역(155a) 내부로 침투되지 않을 정도의 수준으로 결정될 수 있다.
상기 실시예와 같이, 상부 전극(160a) 형성 후에, 에어 갭 영역(155a)을 형성하여도 무방하다.
도 4a 내지 도 4d는 본 발명의 또 다른 실시예에 따른 가변 저항 메모리 장치의 각 공정별 단면도이다.
도 4a를 참조하면, 앞서 설명된 실시예에 기술된 것과 동일한 방식으로 반도체 기판(100) 상부에 쇼트키 다이오드(SD), 하부 전극(120) 및 보호 스페이서(125)를 형성한 후, 결과물 상부에 제 1 층간 절연막(130)을 형성한다. 다음, 쇼트키 다이오드(SD) 및 그 주변의 제 1 층간 절연막(130)이 노출되도록 상기 제 1 층간 절연막(130)을 식각하여, 가변 저항 영역(도시되지 않음)을 한정한다. 이때, 상기 가변 저항 영역은 쇼트키 다이오드(SD)의 폭보다 큰 폭을 가질 수 있다.
상기 가변 저항 영역의 측벽에 제 1 스페이서(140a) 및 제 2 스페이서(145)를 공지의 방식으로 순차적으로 형성한다. 본 실시예에서 제 1 스페이서(140a)는 상기 제 1 층간 절연막(130)과 동일한 물질로 형성되어야 한다. 다음, 제 2 스페이서(145)로 둘러싸여진 공간에 가변 저항(150)을 형성한다.
도 4b를 참조하면, 가변 저항(150), 제 2 스페이서(145) 및 제 1 스페이서(140a) 상부에 공지의 방식으로 상부 전극(160b)을 형성한다. 다음, 상부 전극(160b)을 마스크로 하여, 노출된 제 1 층간 절연막(130)을 소정 두께만큼 리세스한다. 도면 부호 130a는 리세스된 제 1 층간 절연막을 지시한다.
도 4c를 참조하면, 리세스된 제 1 층간 절연막(130a) 및 상기 제 1 층간 절연막(130a)과 동일한 식각 선택비를 갖는 제 1 스페이서(140a)를 제거하여, 에어 갭 영역(155b)을 형성한다. 이때, 제 1 층간 절연막(130a) 및 제 1 스페이서(140a)가 동일 물질로 형성됨에 따라, 이들을 선택적으로 제거할 수 있는 용액에 반도체 기판 결과물을 침지시켜, 상기 제 1 층간 절연막(130a) 및 제 1 스페이서(140a)를 제거한다.
도 4d를 참조하면, 결과물 표면에 인캡슐레이션 절연막(165)을 형성하고, 상기 인캡슐레이션 절연막(165) 상부에 제 2 층간 절연막(170)을 형성한다. 이때, 제 2 층간 절연막(170)이 상기 에어 갭 영역(155b)을 충진시키지 않도록, 제 2 층간 절연막(170)은 다층으로 구성될 수 있다. 즉, 첫 번째 제 2 층간 절연막(170)은 박막으로 형성되어, 상부 전극(160b) 사이의 공간에 의도적으로 오픈된 씨임(opened seam)을 형성하고, 상기 씨임내에 두 번째 제 2 층간 절연막(170)을 증착 및 매립하여, 제 2 층간 절연막을 완성한다.
본 실시예와 같이, 층간 절연막 자체를 제거하여, 층간 절연막을 에어 갭으로 형성할 수 있다. 낮은 열 전도도를 갖는 에어 갭을 층간 절연막으로 이용하므로써, 디스터번스를 완벽히 제거할 수 있다.
이상에서 자세히 설명한 바와 같이, 본 발명에 따르면, 가변 저항 사이의 적어도 일 부분에 에어 갭 영역을 형성한다. 일반적인 절연막 물질 보다 열 전도도 가 낮은 에어 물질이 층간 절연막내에 구비됨에 따라, 디스터번스의 발생을 줄일 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
SD : 쇼트키 다이오드 120 : 하부 전극
130,130a : 제 1 층간 절연막 140,140a : 제 1 스페이서
145 : 제 2 스페이서 150 : 가변 저항
160,160a,160b : 상부 전극 165 : 인캡슐레이션 절연막
170 : 제 2 층간 절연막

Claims (15)

  1. 반도체 기판 상부에 형성되는 하부 전극;
    상기 하부 전극 상부에 위치되는 가변 저항;
    상기 가변 저항 상부에 위치되는 상부 전극; 및
    상기 가변 저항 사이를 절연시키는 층간 절연막을 포함하며,
    상기 층간 절연막은 적어도 일부분에 에어 갭 영역을 포함하는 가변 저항 메모리 장치.
  2. 제 1 항에 있어서,
    상기 가변 저항 외곽을 둘러싸는 스페이서를 더 포함하는 가변 저항 메모리 장치.
  3. 제 2 항에 있어서,
    상기 에어 갭 영역은 상기 스페이서를 둘러싸도록 구성되는 가변 저항 메모리 장치.
  4. 제 2 항에 있어서,
    상기 에어 갭 영역의 폭은 상기 스페이서의 폭보다 좁게 형성되는 가변 저항 메모리 장치.
  5. 제 2 항에 있어서,
    상기 에어 갭 영역의 폭은 상기 스페이서의 폭보다 크게 형성되는 가변 저항 메모리 장치.
  6. 제 1 항에 있어서,
    상기 반도체 기판과 상기 하부 전극 사이에 스위칭 소자가 더 구비되는 가변 저항 메모리 장치.
  7. 제 6 항에 있어서,
    상기 스위칭 소자의 측벽에 보호 스페이서가 더 형성되는 가변 저항 메모리 장치.
  8. 반도체 기판 상부에 형성되는 하부 전극;
    상기 하부 전극 상부에 위치되는 가변 저항;
    상기 가변 저항의 외주를 감싸는 스페이서;
    상기 가변 저항 상부에 위치되는 상부 전극; 및
    상기 가변 저항 사이를 절연시키는 에어 갭 영역을 포함하는 가변 저항 메모리 장치.
  9. 반도체 기판 상부에 하부 전극을 형성하는 단계;
    상기 하부 전극이 노출되도록 가변 저항 영역을 포함하는 층간 절연막을 형성하는 단계;
    상기 가변 저항 영역의 측벽에 제 1 스페이서를 형성하는 단계;
    상기 제 1 스페이서 측벽에 제 2 스페이서를 형성하는 단계;
    상기 제 2 스페이서 내부에 가변 저항을 형성하는 단계;
    상기 제 1 스페이서를 제거하여, 에어 갭 영역을 형성하는 단계; 및
    상기 가변 저항 상부에 상부 전극을 형성하는 단계를 포함하는 가변 저항 메모리 장치의 제조방법.
  10. 제 9 항에 있어서,
    상기 상부 전극은 상기 가변 저항, 상기 제 2 스페이서, 상기 에어 갭 영역 및 상기 에어 갭 영역 외측의 상기 층간 절연막의 일부를 포함하도록 형성하는 가변 저항 메모리 장치의 제조방법.
  11. 제 9 항에 있어서,
    상기 제 1 스페이서는 상기 제 2 스페이서 및 상기 층간 절연막과 식각 선택비가 상이한 물질로 형성하는 가변 저항 메모리 장치의 제조방법.
  12. 반도체 기판 상부에 하부 전극을 형성하는 단계;
    상기 하부 전극이 노출되도록 가변 저항 영역을 포함하는 층간 절연막을 형성하는 단계;
    상기 가변 저항 영역의 측벽에 제 1 스페이서를 형성하는 단계;
    상기 제 1 스페이서 측벽에 제 2 스페이서를 형성하는 단계;
    상기 제 2 스페이서 내부에 가변 저항을 형성하는 단계;
    상기 가변 저항 상부에 상부 전극을 형성하는 단계;
    상기 상부 전극을 마스크로 하여 노출된 층간 절연막을 소정 두께만큼 리세스하는 단계; 및
    상기 제 1 스페이서 및 층간 절연막 중 적어도 하나를 제거하여 에어 갭 영역을 형성하는 단계를 포함하는 가변 저항 메모리 장치의 제조방법.
  13. 제 12 항에 있어서,
    상기 상부 전극은 상기 가변 저항, 상기 제 2 스페이서 및 상기 제 1 스페이서 상부에 형성하는 가변 저항 메모리 장치의 제조방법.
  14. 제 12 항에 있어서,
    상기 제 1 스페이서는 상기 제 2 스페이서 및 상기 층간 절연막과 식각 선택비가 상이한 물질로 형성하는 가변 저항 메모리 장치의 제조방법.
  15. 제 12 항에 있어서,
    상기 제 1 스페이서는 상기 층간 절연막과 식각 선택비가 동일한 물질로 형성하는 가변 저항 메모리 장치의 제조방법.
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