KR20090015728A - 상변화 기억 소자의 제조방법 - Google Patents

상변화 기억 소자의 제조방법 Download PDF

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Abstract

본 발명에 따른 상변화 기억 소자의 제조방법은, 반도체 기판의 표면 내의 라인 타입의 N+ 벌크 영역을 형성하는 단계; 상기 N+ 벌크 영역 상에 다수개의 PN 다이오드를 형성하는 단계; 상기 PN 다이오드 상에 히터와 상변화막 및 상부 전극을 차례로 형성하는 단계; 상기 N+ 벌크 영역 상에 제1콘택플러그를 형성하는 단계; 상기 상부 전극 상에 상부 전극 콘택을 형성함과 아울러 상기 제1콘택플러그 상에 제2콘택플러그를 형성하는 단계; 상기 상부 전극 콘택과 콘택하며 상기 N+ 벌크 영역과 수직하는 방향으로 연장하는 비트 라인을 형성하는 단계; 상기 제2콘택플러그 상에 제3콘택플러그를 형성하는 단계; 및 상기 비트 라인 상부에 상기 제1, 제2 및 제3콘택플러그를 통해 N+ 벌크 영역과 콘택하며 상기 N+ 벌크 영역과 평행하는 방향으로 연장하는 워드 라인을 형성하는 단계;를 포함하는 것을 특징으로 한다.

Description

상변화 기억 소자의 제조방법{METHOD OF MANUFACTURING PHASE CHANGE RAM DEVICE}
본 발명은 상변화 기억 소자의 제조방법에 관한 것으로, 보다 상세하게는, 콘택 저항을 개선하여 PN 다이오드의 특성을 향상시킬 수 있는 상변화 기억 소자의 제조방법에 관한 것이다.
기억 소자는 전원이 차단되면 입력된 정보를 잃어버리는 휘발성의 램(Random Access Memory : RAM) 소자와 전원이 차단되더라도 입력된 정보의 저장 상태를 계속해서 유지하는 롬(Read Only Memory : ROM) 소자로 크게 구분된다. 상기 휘발성의 램 소자로는 디램(DRAM) 및 에스램(SRAM)을 들 수 있으며, 상기 비휘발성의 롬 소자로는 EEPROM(Elecrtically Erasable and Programmable ROM)과 같은 플래쉬 기억(Flash Memory) 소자를 들 수 있다.
그런데, 상기 디램은 잘 알려진 바와 같이 매우 우수한 기억 소자임에도 불구하고 높은 전하 저장 능력이 요구되고, 이를 위해, 전극 표면적을 증가시켜야만 하므로 고집적화에 어려움이 있다. 또한, 상기 플래쉬 기억 소자는 두 개의 게이트가 적층된 구조를 갖는 것과 관련해서 전원 전압에 비해 높은 동작 전압이 요구되 고, 이에 따라, 쓰기 및 소거 동작에 필요한 전압을 형성하기 위해 별도의 승압 회로를 필요로 하므로 고집적화에 어려움이 있다.
이에, 상기 비휘발성 기억 소자의 특성을 가지면서 고집적화를 이룰 수 있고, 또한, 구조가 단순한 새로운 기억 소자를 개발하기 위한 많은 연구들이 진행되고 있으며, 그 한 예로 최근 상변화 기억 소자(Phase Change RAM)가 제안되었다.
상기 상변화 기억 소자는 하부 전극과 상부 전극 사이의 전류 흐름을 통해서 상기 전극들 사이에 개재된 상변화막이 결정(Crystal) 상태에서 비정질(Amorphous) 상태로 상변화가 일어나는 것으로부터 결정질과 비정질에 따른 저항 차이를 이용하여 셀에 저장된 정보를 판별하는 기억 소자이다.
자세하게, 상기 상변환 기억 소자는 상변화막으로 칼코제나이드(Chalcogenide)막을 이용한다. 이러한 칼코제나이드막은 게르마늄(Ge), 스티비움(Sb) 및 텔루리움(Te)으로 이루어진 화합물막으로서, 인가된 전류에 의해 발생하는 열, 즉, 주울 열(Joule Heat)에 의해 비정질(Amorphouse) 상태와 결정질(Crystalline) 상태 사이에서 상변화가 일어난다. 이때, 비정질 상태를 갖는 상변화막의 비저항이 결정질 상태를 갖는 상변화막의 비저항 보다 높다는 것으로부터, 읽기 모드에서 상변화막을 통하여 흐르는 전류를 감지하여 상변환 기억 셀에 저장된 정보가 논리 '1'인지 또는 논리 '0'인지를 판별하게 된다.
한편, 이러한 상변화 기억 소자의 셀 크기가 10F2 이하로 작아지면서, 셀 영역에 트랜지스터 구조가 아닌 수직형(Vertical Type) PN 다이오드 구조를 적용하는 방법이 제안되고 있다. 상기 PN 다이오드는 이온주입 공정을 통해 활성 영역의 표면에 형성된 N+ 벌크(Bulk) 영역 상에서, N영역과 P영역의 적층 구조로 형성된다.
그리고, 상기 PN 다이오드 상에 히터 역할을 하는 제1콘택플러그가 형성되고, 상기 히터 상에 상변화막과 상부 전극이 차례로 형성되며, 상기 수직형 PN 다이오드와 N+ 벌크 영역 상에 워드 라인과의 연결을 위한 제2콘택플러그가 형성된다.
그러나, 전술한 종래 기술의 경우에는 상기 제2콘택플러그의 형성시 공정 조건이 변경되어 오버레이(Overlay) 불량이 발생하게 되면, 그 하부의 N+ 벌크 영역에서 식각 손실이 발생한다. 즉, 상기 N+ 벌크 영역과 워드 라인을 연결시키는 제2콘택플러그의 높이가 증가함에 따라 제2콘택플러그의 형성시 오버레이 불량이 발생되며, 그 결과, 콘택 저항이 높아지고 PN 다이오드의 특성이 저하된다.
본 발명은 콘택 저항을 개선할 수 있는 상변화 기억 소자의 제조방법을 제공한다.
또한, 본 발명은 PN 다이오드의 특성을 향상시킬 수 있는 상변화 기억 소자의 제조방법을 제공한다.
본 발명의 실시예에 따른 상변화 기억 소자의 제조방법은, 반도체 기판의 표 면 내의 라인 타입의 N+ 벌크 영역을 형성하는 단계; 상기 N+ 벌크 영역 상에 다수개의 PN 다이오드를 형성하는 단계; 상기 PN 다이오드 상에 히터와 상변화막 및 상부 전극을 차례로 형성하는 단계; 상기 N+ 벌크 영역 상에 제1콘택플러그를 형성하는 단계; 상기 상부 전극 상에 상부 전극 콘택을 형성함과 아울러 상기 제1콘택플러그 상에 제2콘택플러그를 형성하는 단계; 상기 상부 전극 콘택과 콘택하며 상기 N+ 벌크 영역과 수직하는 방향으로 연장하는 비트 라인을 형성하는 단계; 상기 제2콘택플러그 상에 제3콘택플러그를 형성하는 단계; 및 상기 비트 라인 상부에 상기 제1, 제2 및 제3콘택플러그를 통해 N+ 벌크 영역과 콘택하며 상기 N+ 벌크 영역과 평행하는 방향으로 연장하는 워드 라인을 형성하는 단계;를 포함한다.
여기서, 상기 제2콘택플러그는 상기 제1콘택플러그 보다 작은 크기로 형성한다.
상기 비트 라인의 형성시, 상기 제2콘택플러그 상에 버퍼 패드를 형성한다.
상기 버퍼 패드는 정사각형, 직사각형 및 원형 중 어느 하나의 형상을 갖는 아일랜드 타입(Island Type)으로 형성한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1a 내지 도 1i는 본 발명의 일 실시예에 따른 상변화 기억 소자를 설명하 기 위한 공정별 평면도 및 A-A´선에 대응하는 단면도이다.
도 1a를 참조하면, 반도체 기판(100)에 라인 타입의 서로 이격되는 활성 영역(102)을 정의하는 소자분리막(도시안됨)을 형성한 후, 상기 활성 영역(102)에 대해 이온주입 공정을 수행하여 활성 영역(102)의 표면 내에 라인 타입의 N+ 벌크 영역(104)을 형성한다.
도 1b를 참조하면, 상기 N+ 벌크 영역(104) 상에 제1절연막(106)을 증착한 다음, 상기 제1절연막(106)을 식각하여 N+ 벌크 영역을 노출시키는 홀을 형성한다. 그리고 나서, 상기 홀 내의 N+ 벌크 영역(104) 상에 N영역(108)과 P영역(110)의 적층 구조로 이루어지는 다수개의 수직형 PN 다이오드(112)를 형성한다.
이때, 상기 PN 다이오드(112)의 N영역(108)은 상기 N+ 벌크 영역(104)보다 낮은 농도로 갖도록 형성되며, 이를 통해, 상기 P영역(110)과 N+ 벌크 영역(104) 사이의 항복 전압(Breakdown Voltage)을 높일 수 있으므로 전계(Electric Field)를 방출시켜 감소시킬 수 있다.
도 1c를 참조하면, 상기 PN 다이오드(112) 상에 제2절연막(114)을 증착하고, 그리고 나서, 상기 제2절연막(114)을 식각하여 PN 다이오드(112)의 P영역(110)을 노출시키는 홀을 형성한다. 이어서, 상기 홀 내에 도전막을 매립하여 상기 PN 다이오드(112)와 콘택하는 히터(116)를 형성한다.
상기 히터(116)는 후속으로 형성되는 상변화막과의 접촉 계면에서 전류 흐름에 의한 주울열이 발생하도록 형성해주는 것이며, 상기 주울열을 높이기 위해 상기 접촉 계면을 감소시켜야 한다. 이에, 상기 히터(116)는 100nm 이하의 크기로 형성함이 바람직하다. 또한, 상기 히터(116)는 PN 다이오드(112)와 50nm 이하의 크기로 오버랩(Overlap)되도록 형성하며, 상기 상변화막에 높은 주울열을 전달하기 위해 상변화막과의 반응성이 낮은 물질로 형성하는 것이 바람직하다.
도 1d를 참조하면, 상기 히터(116)를 포함한 제2절연막(114) 상에 히터(116)와 콘택하는 상변화막(118)과 상부 전극(120)을 차례로 형성한다. 상기 상변화막(118)과 상부 전극(120)은 상기 히터(116)와 100nm 이하의 크기로 오버랩되도록 형성하고, 활성 영역(102)의 크기와 동일하거나, 또는, 작은 크기로 형성한다.
이는, 상기 상변화막(118)과 상부 전극(120)이 활성 영역(102)보다 크게 형성되면, 서로 인접한 상변화막(118) 간의 거리가 가까워지면서 선택된 셀의 상변화시에 선택되지 않는 셀의 상변화가 일어날 수 있는 열적 누화(Thermal Cross-talk) 현상이 유발될 수도 있기 때문이다.
또한, 도시하지는 않았지만, 상기 상변화막(118)과 상부 전극(120)을 상기 N+ 벌크 영역(104)과 수직하는 방향으로 연장되는 라인 타입으로 패터닝하는 것도 가능하다. 이 경우에는, 상기 상변화막(118)과 상부 전극(120)을 패너팅하기 위한 식각 공정시 상변화막(118)의 손실을 감소시킬 수 있으며, 이를 통해, 프로그래밍 전류 분포를 감소시킬 수 있다.
도 1e를 참조하면, 상기 상부 전극(120)을 포함한 제2절연막(114) 상에 제3절연막(122)과 제4절연막(124)을 차례로 증착한다. 이어서, 상기 제4 내지 제1절연막(124, 122, 114, 106)을 차례로 식각하여 상기 N+ 벌크 영역(104)을 노출시키는 콘택홀을 형성한 다음, 상기 콘택홀 내에 도전막을 매립하여 상기 N+ 벌크 영역(104) 상에 N+ 벌크 영역(104)과 콘택하는 제1콘택플러그(126)를 형성한다.
이때, 상기 제1콘택플러그(126)는 제1콘택플러그(126)와 그에 인접한 PN 다이오드(112) 사이의 간격과 상기 PN 다이오드(112)들 사이의 간격과 동일하거나, 또는, 다르게 형성하며, 상기 상부 전극(120)보다 높은 레이어로 형성한다. 또한, 상기 제1콘택플러그(126)는 N+ 벌크 영역(104) 상에서 100nm 이하로 크기로 형성하며, 원형, 또는, 타원형으로 형성한다.
도 1f를 참조하면, 상기 제1콘택플러그(126)를 포함한 제4절연막(124) 상에 제5절연막(128)을 증착한다. 그런 다음, 상기 제5 및 제4절연막(128, 124) 내에 상부 전극(120)과 콘택하는 상부 전극 콘택(130)을 형성함과 아울러 상기 제5절연막(128) 내에 상기 제1콘택플러그(126)와 콘택하는 제2콘택플러그(132)를 형성한다.
상기 상부 전극 콘택(130)은 상부 전극(120)과 후속으로 형성되는 비트 라인을 연결시키기 위해 형성해 주는 것으로, 상기 상부 전극(120)과 100nm 이하의 크기로 오버랩되며, 원형, 또는, 혹은 타원형으로 형성한다. 상기 상부 전극 콘 택(130)과 제2콘택플러그(132)는 동일한 크기, 또는, 서로 다른 크기로 형성한다.
상기 제2콘택플러그(132)는 N+ 벌크 영역(104) 상에 형성된 제1콘택플러그(126) 상에 형성되며, 후속으로 형성되는 버퍼 패드와 상기 제1콘택플러그(126)를 연결시키기 위해 형성해 주는 것이다. 이때, 상기 제2콘택플러그(132)는 제1콘택플러그(126)와 동일하거나, 또는, 다른 크기로 형성하며, 바람직하게는, 상기 제1콘택플러그(126)의 상부보다 작은 크기로 형성한다.
또한, 상기 상부 전극 콘택(130)과 제2콘택플러그(132)는 동시에 형성하는 것이 바람직하나, 각기 다른 공정을 통해 따로 형성하는 것도 가능하다. 하지만, 상기 상부 전극 콘택(130)과 제2콘택플러그(132)를 따로 형성하는 경우에는, 공정의 추가로 인해 제조 단가가 증가된다.
도 1g를 참조하면, 상기 제5절연막(128) 상에 상기 상부 전극 콘택(130)과 콘택하며 N+ 벌크 영역(104)과 수직하는 방향으로 연장하는 비트 라인(BL)을 형성함과 아울러 상기 제2콘택플러그(132)와 콘택하는 버퍼 패드(134)를 형성한다. 상기 비트 라인은 상기 상부 전극과 동일하거나, 또는, 다른 크기를 갖도록 형성하며, 상부 전극 콘택을 공유하는 라인 타입으로 형성한다.
상기 버퍼 패드(134)는 새로운 공정의 추가 없이 상기 비트 라인(BL)과 동일 레이어로 형성하며, 정사각형, 직사각형 및 원형 중 어느 하나의 형상을 갖는 아일랜드 타입으로 형성한다. 또한, 상기 버퍼 패드(134)는 버퍼 패드(134)와 그에 인접한 비트 라인(BL) 사이의 간격과 상기 비트 라인(BL)들 사이의 간격이 동일하거 나, 또는, 다르게 형성한다.
여기서, 상기 버퍼 패드(134)는 후속으로 형성되는 제3콘택플러그의 콘택 마진을 높이면서 공정을 안정화시키는 역할을 하며, 이에 따라, 상기 제3콘택플러그의 크기를 크게 형성할 수 있으므로 워드 라인과 N+ 벌크 영역(104) 사이의 콘택 저항을 개선할 수 있다.
도 1h를 참조하면, 상기 비트 라인(BL) 및 버퍼 패드(134)를 덮도록 제5절연막(128) 상에 제6절연막(136)을 증착한다. 그런 다음, 상기 제6절연막(136)을 식각하여 상기 버퍼 패드(134)를 노출시키는 홀을 형성한 후, 상기 홀 내에 도전막을 매립하여 상기 버퍼 패드(134)와 콘택하는 제3콘택플러그(138)를 형성한다.
그 결과, 상기 N+ 벌크 영역(104) 상에 차례로 형성된 제1 내지 제3콘택플러그(126, 132, 138)로 구성되며, 제2콘택플러그(132)와 제3콘택플러그(138)의 사이에 버퍼 패드(134)가 삽입된 구조의 콘택플러그(140)를 형성한다. 상기 콘택플러그(140)는 N+ 벌크 영역(104)과 후속으로 형성되는 워드 라인을 연결하는 역할을 한다.
여기서, 상기 제3콘택플러그(138)는 버퍼 패드(134) 상에 형성되므로 상기 N+ 벌크 영역(104) 상에 직접 형성되는 종래의 경우보다 큰 크기로 형성할 수 있으며, 이를 통해, 콘택 마진을 증가시킬 수 있다. 이때, 상기 제3콘택플러그(138)는 상기 버퍼 패드(134)와 100nm 이하의 크기로 오버랩되도록 형성함이 바람직하다.
도 1i를 참조하면, 상기 제3콘택플러그(138)를 포함한 제6절연막(136) 상에 상기 N+ 벌크 영역(104)과 평행하는 방향으로 연장하는 워드 라인(WL)을 형성한다. 상기 워드 라인(WL)은 상기 콘택플러그(140)를 통해 N+ 벌크 영역(104)과 콘택하도록 형성한다.
여기서, 비트 라인(BL)은 PN 다이오드(112)의 양극(Anode)이 되고, 상기 워드 라인(WL)은 PN 다이오드(112)의 음극(Cathode)이 되며, 상기 PN 다이오드(112)와 연결되도록 형성된 상변화막(118)의 저항 정도에 따라 상기 비트 라인(BL)으로부터 상기 워드 라인(WL)으로의 전류의 흐름이 발생된다.
이후, 도시하지는 않았지만 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 실시예에 따른 상변화 기억 소자를 완성한다.
본 발명은, N+ 벌크 영역과 워드 라인을 콘택시키는 콘택플러그를 제1 내지 제3콘택플러그로 구성되는 다층 구조로 형성함으로써, 상기 콘택플러그를 하나의 콘택홀 내에 형성하는 종래의 경우보다 콘택 마진을 확보할 수 있으며, N+ 벌크 영역과 워드 라인 사이의 콘택 저항을 개선할 수 있다.
또한, 본 발명은 상기 콘택플러그의 형성시 제2콘택플러그와 제3콘택플러그의 사이에 버퍼 패드를 삽입함으로써, 상기 제3콘택플러그를 종래보다 큰 크기로 형성할 수 있으므로 콘택 마진을 높일 수 있을 뿐 아니라, 그 결과, 상기 콘택 저항을 효과적으로 개선하여 PN 다이오드의 특성을 향상시킬 수 있다.
한편, 전술한 본 발명의 일 실시예의 경우에는 제2콘택플러그와 제3콘택플러그의 사이에 버퍼 패드가 삽입된 구조의 콘택플러그를 형성하였지만, 본 발명의 다른 실시예로서 상기 버퍼 패드 없이 제2콘택플러그 상에 제3콘택플러그를 직접 형성함으로써 N+ 벌크 영역과 워드 라인 사이의 콘택 저항을 개선하고 PN 다이오드의 특성을 향상시킬 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1a 내지 도 1i는 본 발명의 일 실시예에 따른 상변화 기억 소자를 설명하기 위한 공정별 평면도 및 A-A´선에 대응하는 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
100 : 반도체 기판 102 : 활성 영역
104 : N+ 벌크 영역 106 : 제1절연막
108 : N영역 110 : P영역
112 : PN 다이오드 114 : 제2절연막
116 : 히터 118 : 상변화막
120 : 상부 전극 122 : 제3절연막
124 : 제4절연막 126 : 제1콘택플러그
128 : 제5절연막 130 : 상부 전극 콘택
132 : 제2콘택플러그 134 : 버퍼 패드
136 : 제6절연막 138 : 제3콘택플러그
140 : 콘택플러그

Claims (4)

  1. 반도체 기판의 표면 내의 라인 타입의 N+ 벌크 영역을 형성하는 단계;
    상기 N+ 벌크 영역 상에 다수개의 PN 다이오드를 형성하는 단계;
    상기 PN 다이오드 상에 히터와 상변화막 및 상부 전극을 차례로 형성하는 단계;
    상기 N+ 벌크 영역 상에 제1콘택플러그를 형성하는 단계;
    상기 상부 전극 상에 상부 전극 콘택을 형성함과 아울러 상기 제1콘택플러그 상에 제2콘택플러그를 형성하는 단계;
    상기 상부 전극 콘택과 콘택하며 상기 N+ 벌크 영역과 수직하는 방향으로 연장하는 비트 라인을 형성하는 단계;
    상기 제2콘택플러그 상에 제3콘택플러그를 형성하는 단계; 및
    상기 비트 라인 상부에 상기 제1, 제2 및 제3콘택플러그를 통해 N+ 벌크 영역과 콘택하며 상기 N+ 벌크 영역과 평행하는 방향으로 연장하는 워드 라인을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 제2콘택플러그는 상기 제1콘택플러그 보다 작은 크기로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 비트 라인의 형성시, 상기 제2콘택플러그 상에 버퍼 패드를 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  4. 제 3 항에 있어서,
    상기 버퍼 패드는 정사각형, 직사각형 및 원형 중 어느 하나의 형상을 갖는 아일랜드 타입(Island Type)으로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
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