KR20090015727A - 상변화 기억 소자의 제조방법 - Google Patents

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Abstract

본 발명에 따른 상변화 기억 소자의 제조방법은, 반도체 기판의 활성 영역 표면 내에 라인 타입의 N+ 벌크 영역을 형성하는 단계; 상기 N+ 벌크 영역 상에 수직형 PN 다이오드를 형성하는 단계; 상기 수직형 PN 다이오드를 덮도록 반도체 기판 상에 절연막을 형성하는 단계; 상기 절연막을 식각하여 상기 수직형 PN 다이오드를 노출시키는 제1콘택홀과 상기 N+ 벌크 영역을 노출시키는 제2콘택홀을 형성하는 단계; 상기 제1콘택홀을 제1도전막으로 매립함과 아울러 상기 제2콘택홀의 표면에 접착층을 형성하는 단계; 상기 접착층이 형성된 제2콘택홀 내에 제2도전막을 매립하는 단계; 상기 제1 및 제2도전막과 접착층을 상기 절연막이 노출될 때까지 CMP(Chemical Mechanical Polishing)하여 상기 제1콘택홀 내에 제1콘택플러그를 형성함과 아울러 상기 제2콘택홀 내에 제2콘택플러그를 형성하는 단계; 및 상기 제1콘택플러그 상에 상변화막과 상부 전극을 차례로 형성하는 단계;를 포함한다.

Description

상변화 기억 소자의 제조방법{METHOD FOR MANUFACTURING OF PHASE CHANGE RAM DEVICE}
도 1a 내지 도 1h는 본 발명의 실시예에 따른 상변화 기억 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
100 : 반도체 기판 102 : N+ 벌크 영역
104 : 제1절연막 106 : N영역
108 : P영역 110 : 수직형 PN 다이오드
112 : 질화막 H1 : 제1콘택홀
H2 : 제2콘택홀 114 : 접착층
116 : 제1콘택플러그 118 : 제2콘택플러그
120 : 상변화막 122 : 상부 전극
124 : 제2절연막 126 : 상부 전극 콘택
128 : 제3절연막 130 : 제3콘택플러그
본 발명은 상변화 기억 소자의 제조방법에 관한 것으로, 보다 상세하게는, 공정을 단순화하여 제조 단가를 절감할 수 있는 상변화 기억 소자의 제조방법에 관한 것이다.
기억 소자는 전원이 차단되면 입력된 정보를 잃어버리는 휘발성의 램(Random Access Memory : RAM) 소자와 전원이 차단되더라도 입력된 정보의 저장 상태를 계속해서 유지하는 롬(Read Only Memory : ROM) 소자로 크게 구분된다. 상기 휘발성의 램 소자로는 디램(DRAM) 및 에스램(SRAM)을 들 수 있으며, 상기 비휘발성의 롬 소자로는 EEPROM(Elecrtically Erasable and Programmable ROM)과 같은 플래쉬 기억(Flash Memory) 소자를 들 수 있다.
그런데, 상기 디램은 잘 알려진 바와 같이 매우 우수한 기억 소자임에도 불구하고 높은 전하 저장 능력이 요구되고, 이를 위해, 전극 표면적을 증가시켜야만 하므로 고집적화에 어려움이 있다. 또한, 상기 플래쉬 기억 소자는 두 개의 게이트가 적층된 구조를 갖는 것과 관련해서 전원 전압에 비해 높은 동작 전압이 요구되고, 이에 따라, 쓰기 및 소거 동작에 필요한 전압을 형성하기 위해 별도의 승압 회로를 필요로 하므로 고집적화에 어려움이 있다.
이에, 상기 비휘발성 기억 소자의 특성을 가지면서 고집적화를 이룰 수 있고, 또한, 구조가 단순한 새로운 기억 소자를 개발하기 위한 많은 연구들이 진행되고 있으며, 그 한 예로 최근 상변화 기억 소자(Phase Change RAM)가 제안되었다.
상기 상변화 기억 소자는 하부 전극과 상부 전극 사이의 전류 흐름을 통해서 상기 전극들 사이에 개재된 상변화막이 결정(Crystal) 상태에서 비정질(Amorphous) 상태로 상변화가 일어나는 것으로부터 결정질과 비정질에 따른 저항 차이를 이용하여 셀에 저장된 정보를 판별하는 기억 소자이다.
자세하게, 상기 상변환 기억 소자는 상변화막으로 칼코제나이드(Chalcogenide)막을 이용한다. 이러한 칼코제나이드막은 게르마늄(Ge), 스티비움(Sb) 및 텔루리움(Te)으로 이루어진 화합물막으로서, 인가된 전류에 의해 발생하는 열, 즉, 주울 열(Joule Heat)에 의해 비정질(Amorphouse) 상태와 결정질(Crystalline) 상태 사이에서 상변화가 일어난다. 이때, 비정질 상태를 갖는 상변화막의 비저항이 결정질 상태를 갖는 상변화막의 비저항 보다 높다는 것으로부터, 읽기 모드에서 상변화막을 통하여 흐르는 전류를 감지하여 상변환 기억 셀에 저장된 정보가 논리 '1'인지 또는 논리 '0'인지를 판별하게 된다.
한편, 이러한 상변화 기억 소자의 셀 크기가 10F2 이하로 작아지면서, 셀 영역에 트랜지스터 구조가 아닌 수직형(Vertical Type) PN 다이오드 구조를 적용하는 방법이 제안되고 있다. 상기 PN 다이오드는 이온주입 공정을 통해 활성 영역의 표면에 형성된 N+ 벌크(Bulk) 영역 상에서, N영역과 P영역의 적층 구조로 형성된다.
그리고, 상기 PN 다이오드 상에 히터 역할을 하는 제1콘택플러그가 형성되고, 상기 히터 상에 상변화막과 상부 전극이 차례로 형성되며, 상기 수직형 PN 다이오드와 N+ 벌크 영역 상에 워드 라인과의 연결을 위한 제2콘택플러그가 형성된다.
그러나, 전술한 종래 기술의 경우에는, 상기 수직형 PN 다이오드 상에 형성 되는 제1콘택플러그와 상기 N+ 벌크 영역 상에 형성되는 제2콘택플러그를 서로 다른 과정을 통해 따로 형성하기 때문에 공정이 복잡하다는 한계를 갖는다. 또한, 상기 수직형 PN 다이오드 상에 형성되는 제1콘택플러그의 형성시 추가로 CMP(Chemical Mechanical Polishing) 공정을 수행해야하는 번거로움이 있다.
본 발명은 제조 공정을 단순화할 수 있는 상변화 기억 소자의 제조방법을 제공한다.
또한, 본 발명은 제조 단가를 절감할 수 있는 상변화 기억 소자의 제조방법을 제공한다.
본 발명에 따른 상변화 기억 소자의 제조방법은, 반도체 기판의 활성 영역 표면 내에 라인 타입의 N+ 벌크 영역을 형성하는 단계; 상기 N+ 벌크 영역 상에 수직형 PN 다이오드를 형성하는 단계; 상기 수직형 PN 다이오드를 덮도록 반도체 기판 상에 절연막을 형성하는 단계; 상기 절연막을 식각하여 상기 수직형 PN 다이오드를 노출시키는 제1콘택홀과 상기 N+ 벌크 영역을 노출시키는 제2콘택홀을 형성하는 단계; 상기 제1콘택홀을 제1도전막으로 매립함과 아울러 상기 제2콘택홀의 표면에 접착층을 형성하는 단계; 상기 접착층이 형성된 제2콘택홀 내에 제2도전막을 매립하는 단계; 상기 제1 및 제2도전막과 접착층을 상기 절연막이 노출될 때까지 CMP(Chemical Mechanical Polishing)하여 상기 제1콘택홀 내에 제1콘택플러그를 형 성함과 아울러 상기 제2콘택홀 내에 제2콘택플러그를 형성하는 단계; 및 상기 제1콘택플러그 상에 상변화막과 상부 전극을 차례로 형성하는 단계;를 포함한다.
여기서, 상기 N+ 벌크 영역 상에 형성된 수직형 PN 다이오드는 N영역과 P영역의 적층 구조로 이루어진다.
상기 수직형 PN 다이오드의 N영역은 상기 N+ 벌크 영역보다 낮은 농도를 갖는다.
상기 절연막을 식각하여 상기 수직형 PN 다이오드를 노출시키는 제1콘택홀과 상기 N+ 벌크 영역을 노출시키는 제2콘택홀을 형성하는 단계는, 상기 절연막을 1차 식각하여 상기 수직형 PN 다이오드를 노출시키는 제1콘택홀을 형성하는 단계; 및 상기 절연막을 2차 식각하여 상기 N+ 벌크 영역을 노출시키는 제2콘택홀을 형성하는 단계;를 포함한다.
상기 절연막을 식각하여 상기 수직형 PN 다이오드를 노출시키는 제1콘택홀과 상기 N+ 벌크 영역을 노출시키는 제2콘택홀을 형성하는 단계는, 상기 절연막을 1차 식각하여 상기 N+ 벌크 영역을 노출시키는 제2콘택홀을 형성하는 단계; 및 상기 절연막을 2차 식각하여 상기 수직형 PN 다이오드를 노출시키는 제1콘택홀을 형성하는 단계;를 포함한다.
상기 수직형 PN 다이오드를 노출시키는 제1콘택홀과 상기 N+ 벌크 영역을 노 출시키는 제2콘택홀은 동시에 형성한다.
상기 제1콘택플러그는 상기 접착층과 동일한 물질로 형성한다.
상기 제1콘택플러그는 티타늄알루미늄질화막, 티타늄텅스텐막 및 티타늄질화막 중 어느 하나의 막으로 형성한다.
상기 제1콘택플러그 상에 상변화막과 상부 전극을 차례로 형성하는 단계 후, 상기 상부 전극 상부에 상기 상부 전극과 전기적인 콘택을 이루는 비트 라인을 형성하는 단계; 및 상기 비트 라인 상부에 상기 제2콘택플러그와 전기적인 콘택을 이루는 워드 라인을 형성하는 단계;를 더 포함한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
본 발명은, 라인 타입의 N+ 벌크 영역 상에 형성되며 N영역과 P영역의 적층 구조로 이루어지는 수직형 PN 다이오드를 적용하는 상변화 기억 소자의 제조시 상기 수직형 PN 다이오드 상에 형성되는 제1콘택플러그와 상기 N+ 벌크 영역 상에 형성되는 제2콘택플러그를 동시에 형성한다.
이렇게 하면, 추가적인 공정을 수행하지 않고도 상기 수직형 PN 다이오드와 상기 N+ 벌크 영역 상에 제1 및 제2콘택플러그를 각각 형성할 수 있으므로, 상변화 기억 소자의 제조 공정을 단순화할 수 있을 뿐 아니라, 이를 통해, 제조 비용을 절감할 수 있다.
도 1a 내지 도 1h는 본 발명의 실시예에 따른 상변화 기억 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 1a를 참조하면, 반도체 기판(100)의 셀 영역에 활성 영역을 정의하는 소자분리막(도시안됨)을 형성한다. 그런 다음, 상기 소자분리막이 형성된 반도체 기판(100)에 대해 N형 불순물 이온주입 공정을 수행하여 상기 활성 영역의 표면에 라인 타입의 N+ 벌크 영역(102)을 형성한다.
상기 N+ 벌크 영역(102)은 후속으로 형성되는 수직형 PN 다이오드와 워드 라인을 연결해주는 역할을 한다. 그리고, 상기 N형 불순물 이온주입 공정은 P, 또는, As와 같은 불순물을 사용하고 도핑 농도를 높여서 수행하여, 상기 N+ 벌크 영역(102)의 저항을 낮추는 것이 바람직하다.
도 1b를 참조하면, 상기 N+ 벌크 영역(102)이 형성된 반도체 기판(100) 상에 제1절연막(104)을 형성한 후, 상기 제1절연막(104)을 식각하여 상기 N+ 벌크 영역(102)을 노출시키는 홀을 형성한다.
이때, 상기 홀은 후속으로 수직형 PN 다이오드가 형성되는 곳으로서, 후속으로 상기 수직형 PN 다이오드와 N+ 벌크 영역(102)으로 구성되는 트랜지스터 구조가 형성되므로, 상기 홀은 상기 N+ 벌크 영역(102) 상에서 일정 간격을 유지하면서 형성하는 것이 바람직하다.
계속해서, 상기 홀 N영역(106)과 P영역(108)의 적층 구조로 이루어진 수직형 PN 다이오드(110)를 형성한다. 상기 수직형 PN 다이오드(110)의 N영역(106)은 상기 N+ 벌크 영역(102)과 접촉하도록 형성하며, 상기 P영역(108)과 N영역(106)의 높이는 서로 동일하거나, 또는, 다르게 형성한다.
또한, 상기 수직형 PN 다이오드(110)의 N영역(106)은 상기 N+ 벌크 영역(102)보다 낮은 농도를 갖도록 형성함으로써, 상기 P영역(108)과 N영역(106) 사이에 전계(Electric Field)를 감소시켜 방전 전압(Breakdown Voltage)을 높일 수 있다.
도 1c를 참조하면, 상기 수직형 PN 다이오드(110)를 포함한 제1절연막(104) 상에 질화막(112)을 형성한다. 이어서, 상기 질화막(112)을 1차 식각하여 상기 수직형 PN 다이오드(110)의 P영역(108)을 노출시키는 제1콘택홀(H1)을 형성한다. 상기 제1콘택홀(H1)은 히터 역할을 하는 콘택플러그가 형성되는 곳으로서 상변화막과 접촉 계면을 이루기 때문에 그 크기가 100nm이하로 균일하게 형성하는 것이 바람직하다.
다음으로, 상기 질화막(112) 및 제1절연막(104)을 2차 식각하여 상기 N+ 벌크 영역(102)을 노출시키는 제2콘택홀(H2)을 형성한다. 상기 제2콘택홀(H2)은 다수개의 수직형 PN 다이오드(110)마다 하나씩 일정하게 형성한다.
이때, 상기 제1콘택홀(H1)은 100nm 크기를 가지면서 균일하게 형성해야 하므로 먼저 형성하고, 상대적으로 균일도가 낮은 제2콘택홀(H2)을 나중에 형성하는 것 이 바람직하나, 상기 제2콘택홀(H2)을 먼저 형성한 다음에 제1콘택홀(H1)을 나중에 형성하는 것도 가능하며, 제1콘택홀(H1)과 제2콘택홀(H2)을 동시에 형성하는 것도 가능하다.
도 1d를 참조하면, 상기 제1콘택홀(H1)을 제1도전막으로 매립함과 아울러 상기 제2콘택홀(H2)의 표면에 접착층(114)을 형성한다. 그리고 나서, 상기 접착층(114)이 형성된 제2콘택홀(H2) 내에 제2도전막을 매립한 후, 상기 제1 및 제2도전막과 접착층(114)을 CMP(Chemical Mechanical Polishing)하여 상기 수직형 PN 다이오드(110) 상에 제1콘택플러그(116)를 형성함과 아울러 상기 N+ 벌크 영역(102) 상에 제2콘택플러그(118)를 형성한다.
이때, 상기 제1콘택플러그(116)는 상변화막과의 반응성이 낮으면서 열전도도가 낮은 물질, 예컨대, 티타늄텅스텐막, 티타늄알루미늄질화막 및 티타늄질화막 중 어느 하나의 막으로 형성하며, 상기 접착층(114)은 제1콘택플러그(116)와 동일한 물질로 형성한다.
또한, 상기 제2콘택플러그(118)는 N+ 벌크 영역(102)과 후속으로 형성되는 워드 라인을 1차적으로 콘택시키는 역할을 한다. 즉, 상기 N+ 벌크 영역(102)과 워드 라인 간의 전기적인 콘택을 직접 워드 라인의 높이에서 형성할 경우에는 N+ 벌크 영역(102)의 식각 손실 등이 발생할 수 있기 때문에 상기 식각 손실을 방지함과 아울러 콘택 마진을 높이기 위해 위한 것이다.
도 1e를 참조하면, 상기 제1콘택플러그(116) 상에 상변화막(120)과 상부 전극(122)을 차례로 형성한다. 이때, 셀 크기의 감소에 따라 상변화막(120)의 크기도 작게 패터닝되면서 상기 상변화막(120)의 가장자리 영역에서 식각 손실 등이 발생할 수도 있으므로, 이를 방지하기 위해, 본 발명은 상기 상변화막(120)을 후속으로 형성되는 비트 라인의 방향으로 연장되는 라인 타입(Line Type)으로 패터닝하는 것도 가능하다.
상기 상변화막(120)은 캘코제 나이드 물질인 저머늄, 안티몬, 텔루륨중에서 적어도 하나 이상의 물질로 형성하며, 또한, 캘코제 나이드 물질에 산소, 질소 및 실리콘 중 적어도 하나 이상의 성분이 도핑된 물질로 형성해도 무방하다. 상기 상부 전극(122)은 상변화막(120)과의 반응성이 낮으면서 열전도도가 낮은 물질을 이용하는 것이 바람직하며, 상기 제1콘택플러그(116)와 동일 물질, 또는, 다른 종류의 물질로 형성한다.
그리고, 상기 제1콘택플러그(116)와 상변화막(120) 사이의 계면에서 유발되는 침투(Penetration) 및 산화 현상 등에 의해 계면 특성이 열화되는 것을 방지하기 위해 보호막(도시안됨)을 형성할 수도 있다.
도 1f를 참조하면, 상기 상부 전극(122)을 덮도록 제2절연막(124)을 증착한 다음, 상기 제2절연막(124)을 식각하여 상기 상부 전극(122)을 노출시키는 홀을 형성한다. 이어서, 상기 홀 내에 상기 상부 전극(122)과 콘택되는 상부 전극 콘택(126)을 형성한다. 상기 상부 전극 콘택(126)은 상기 상부 전극(122)과 후속으로 형성되는 비트 라인을 전기적으로 연결해주는 역할을 한다.
도 1g를 참조하면, 상기 상부 전극 콘택(126) 상에 상부 전극 콘택(126)을 통해 상부 전극(122)과 전기적인 콘택을 이루는 비트 라인(BL)을 형성한다. 상기 비트 라인(BL)은 반도체 기판(100)의 활성 영역과 수직 방향으로 연장하도록 형성하며, 수직형 PN 다이오드(110)의 양극(Anode)이 된다.
도 1h를 참조하면, 상기 비트 라인을 덮도록 제3절연막(128)을 증착한 후, 상기 제3절연막(128) 및 제2절연막(124) 내에 상기 제2콘택플러그(118)와 접촉하는 제3콘택플러그(130)를 형성한다. 이때, 상기 제3콘택플러그(130)는 상기 제2콘택플러그(118) 상에 형성되므로 제3콘택플러그(130) 하부의 크기가 제2콘택플러그(118) 상부의 크기보다 작도록 형성하여 상기 제2절연막(124)의 과도 식각을 방지함이 바람직하다.
계속해서, 상기 제3절연막(128) 상에 상기 제3콘택플러그(130)과 접촉하며, 반도체 기판(100)의 활성 영역과 평행하는 방향으로 연장하는 워드 라인(WL)을 형성한다. 상기 워드 라인(WL)은 상기 제2 및 제3콘택플러그(118, 130)를 통해 N+ 벌크 영역(102)과 전기적인 콘택을 이루도록 형성한다.
상기 워드 라인(WL)은 수직형 PN 다이오드(110)의 음극(Cathode)이 되며, 상기 수직형 PN 다이오드(110)의 양극인 비트 라인(BL)으로부터 워드 라인(WL)으로의 전류 흐름이 형성된다. 이때, 상기 비트 라인(BL)으로부터 워드 라인(WL)으로의 전류 흐름이 형성되면, 상변화막(120)의 저항 정도에 따라서 비트 라인(BL)의 전압 레벨이 달라지기 때문에 이러한 전압 차이를 이용하여 센싱을 하게 되는 것이다.
이후, 도시하지는 않았지만 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 실시예에 따른 상변화 기억 소자를 완성한다.
전술한 본 발명은, 수직형 PN 다이오드 상에 형성되는 제1콘택플러그와 N+ 벌크 영역 상에 형성되는 제2콘택플러그를 동시에 형성함으로써, 상변화 기억 소자의 제조 공정을 단순화할 수 있으며, 이를 통해, 제조 단가를 절감할 수 있다.
또한, 본 발명은 상기 제2콘택플러그 상에 형성되는 제3콘택플러그를 형성하기 위한 식각 공정시 식각 베리어로서 질화막을 사용함으로써, 형성 공정을 안정화시킬 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 수직형 PN 다이오드 상에 형성되는 제1콘택플러그와 N+ 벌크 영역 상에 형성되는 제2콘택플러그를 동시에 형성함으로써, 상변화 기억 소자의 제조 공정을 단순화할 수 있으며, 이를 통해, 제조 단가를 절감할 수 있다.

Claims (9)

  1. 반도체 기판의 활성 영역 표면 내에 라인 타입의 N+ 벌크 영역을 형성하는 단계;
    상기 N+ 벌크 영역 상에 수직형 PN 다이오드를 형성하는 단계;
    상기 수직형 PN 다이오드를 덮도록 반도체 기판 상에 절연막을 형성하는 단계;
    상기 절연막을 식각하여 상기 수직형 PN 다이오드를 노출시키는 제1콘택홀과 상기 N+ 벌크 영역을 노출시키는 제2콘택홀을 형성하는 단계;
    상기 제1콘택홀을 제1도전막으로 매립함과 아울러 상기 제2콘택홀의 표면에 접착층을 형성하는 단계;
    상기 접착층이 형성된 제2콘택홀 내에 제2도전막을 매립하는 단계;
    상기 제1 및 제2도전막과 접착층을 상기 절연막이 노출될 때까지 CMP(Chemical Mechanical Polishing)하여 상기 제1콘택홀 내에 제1콘택플러그를 형성함과 아울러 상기 제2콘택홀 내에 제2콘택플러그를 형성하는 단계; 및
    상기 제1콘택플러그 상에 상변화막과 상부 전극을 차례로 형성하는 단계;
    를 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 N+ 벌크 영역 상에 형성된 수직형 PN 다이오드는 N영역과 P영역의 적층 구조로 이루어진 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  3. 제 2 항에 있어서,
    상기 수직형 PN 다이오드의 N영역은 상기 N+ 벌크 영역보다 낮은 농도를 갖는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 절연막을 식각하여 상기 수직형 PN 다이오드를 노출시키는 제1콘택홀과 상기 N+ 벌크 영역을 노출시키는 제2콘택홀을 형성하는 단계는,
    상기 절연막을 1차 식각하여 상기 수직형 PN 다이오드를 노출시키는 제1콘택홀을 형성하는 단계; 및
    상기 절연막을 2차 식각하여 상기 N+ 벌크 영역을 노출시키는 제2콘택홀을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 절연막을 식각하여 상기 수직형 PN 다이오드를 노출시키는 제1콘택홀과 상기 N+ 벌크 영역을 노출시키는 제2콘택홀을 형성하는 단계는,
    상기 절연막을 1차 식각하여 상기 N+ 벌크 영역을 노출시키는 제2콘택홀을 형성하는 단계; 및
    상기 절연막을 2차 식각하여 상기 수직형 PN 다이오드를 노출시키는 제1콘택홀을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  6. 제 1 항에 있어서,
    상기 수직형 PN 다이오드를 노출시키는 제1콘택홀과 상기 N+ 벌크 영역을 노출시키는 제2콘택홀은 동시에 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  7. 제 1 항에 있어서,
    상기 제1콘택플러그는 상기 접착층과 동일한 물질로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  8. 제 1 항에 있어서,
    상기 제1콘택플러그는 티타늄알루미늄질화막, 티타늄텅스텐막 및 티타늄질화막 중 어느 하나의 막으로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조 방법.
  9. 제 1 항에 있어서,
    상기 제1콘택플러그 상에 상변화막과 상부 전극을 차례로 형성하는 단계 후,
    상기 상부 전극 상부에 상기 상부 전극과 전기적인 콘택을 이루는 비트 라인을 형성하는 단계; 및
    상기 비트 라인 상부에 상기 제2콘택플러그와 전기적인 콘택을 이루는 워드 라인을 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
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* Cited by examiner, † Cited by third party
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