KR101000471B1 - 상변화 기억 소자 및 그의 제조방법 - Google Patents

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Abstract

본 발명은 상변화막과 상부전극 적층 패턴의 무너짐(collapse)을 방지할 수 있는 상변화 기억 소자 및 그의 제조방법을 개시한다. 개시된 본 발명에 상변화 기억 소자는, 실리콘기판 상부에 형성된 상변화막과 상부전극의 적층 패턴; 및 상기 적층 패턴과 연결되도록 상기 적층 패턴 상부에 형성된 비트라인;을 포함하며, 상기 상변화막과 상부전극의 적층 패턴은 상기 비트라인 방향으로 두 개의 셀에만 배치되는 길이를 갖는 것을 특징으로 한다.

Description

상변화 기억 소자 및 그의 제조방법{Phase change memory device and method for manufacturing the same}
본 발명은 상변화 기억 소자 및 그의 제조방법에 관한 것으로, 보다 상세하게는, 상변화막과 상부전극 적층 패턴의 무너짐(Collapse)을 방지할 수 있는 상변화 기억 소자 및 그의 제조방법에 관한 것이다.
기억 소자는 전원이 차단되면 입력된 정보를 잃어버리는 휘발성의 램 소자와, 전원이 차단되더라도 입력된 정보의 저장 상태를 유지하는 비휘발성의 롬 소자로 크게 구분된다. 상기 휘발성의 램 소자로는 디램 및 에스램을 들 수 있으며, 상기 비휘발성의 롬 소자로는 이이피롬과 같은 플래쉬 메모리를 들 수 있다.
그런데, 상기 디램은 잘 알려진 바와 같이 매우 우수한 기억 소자임에도 불구하고 높은 전하저장 능력이 요구되고, 이에 따라, 전극 표면적을 증가시켜야만 하므로 고집적화에 어려움이 있다. 그리고, 상기 플래쉬 메모리는 두 개의 게이트가 적층된 구조를 갖는 것과 관련해서 전원전압에 비해 높은 동작전압이 요구되고, 이에 따라, 쓰기 및 소거 동작에 필요한 전압을 형성하기 위해 별도의 승압 회로를 필요로 하므로 고집적화에 어려움이 있다.
이에, 상기 비휘발성 기억 소자의 특성을 가지면서 고집적화를 이룰 수 있고, 그리고, 구조가 단순한 새로운 기억 소자를 개발하기 위한 많은 연구들이 진행되어 왔으며, 그 한 예로서, 상변화 기억 소자가 제안되었다.
상기 상변화 기억 소자는 하부전극과 상부전극 사이의 전류 흐름을 통해 상기 전극들 사이에 개재된 상변화막이 결정 상태에서 비정질 상태로 상변화가 일어나는 것으로부터 결정질과 비정질에 따른 저항 차이를 이용하여 셀에 저장된 정보를 판별한다.
자세하게, 상변화 기억 소자는 게르마늄(Ge), 스티비움(Sb) 및 텔루리움(Te)으로 이루어진 화합물막인 칼코제나이드(Chalcogenide)막을 상변화막으로 이용하며, 이러한 상변화막은 전류가 인가됨에 따라 열, 즉, 주울 열에 의해 비정질 상태와 결정질 상태로 상변화를 일으키게 된다.
따라서, 상변화 기억 소자는 비정질 상태를 갖는 상변화막의 비저항이 결정질 상태를 갖는 상변화막의 비저항 보다 높다는 것으로부터 읽기 모드에서 상변화막을 통하여 흐르는 전류를 감지해서 상변화 셀에 저장된 정보가 논리 '1'인지 또는 논리 '0'인지를 판별하게 된다.
한편, 이와 같은 기제안된 종래의 상변화 기억 소자는, 하부전극 상에 상변화 물질막과 상부전극 물질막을 차례로 증착한 후, 상부전극 및 상변화막이 형성되도록 상기 상부전극 물질막과 상변화 물질막을 식각하는 것에 의해 구현되며, 상기 상변화막과 상부전극의 적층 패턴을 라인 형태로 설계(layout)하고 있다.
그런데, 종래의 상변화 기억 소자에 있어서, 라인 형태를 갖는 상변화막과 상부전극의 적층 패턴은 센스엠프(Sense Amplifier) 단으로부터 1000개 셀 정도에 걸쳐 배치될 만큼의 길이로 형성되므로, 150㎚ 이하의 라인 폭을 갖도록 패터닝 할 경우, 무너짐(Collapse)의 문제가 발생한다.
또한, 이러한 적층 패턴의 무너짐의 문제를 피하기 위해서는 각각의 셀 상에 필라(pillar) 형태로 상부전극과 상변화막을 패터닝하면 되는데, 이 경우는 상변화막의 가장자리인 네 개의 영역이 개방되는 것으로 인해 상기 개방된 영역에서 상변화막의 조성이 변하는 문제가 발생되며, 이에 따라, 프로그래밍 전류 분포가 넓어지므로, 센싱 마진이 저하되는 문제가 야기된다.
그러므로, 제조 완료된 상변화 기억 소자의 신뢰성 및 제조 수율을 높이기 위해서는 상변화막의 식각 손실이 발생하지 않으면서 무너짐이 일어나지 않도록 하는 것이 반드시 필요하다.
본 발명의 실시예들은 상변화막과 상부전극의 적층 패턴이 무너지는 현상을 방지할 수 있는 상변화 기억 소자 및 그의 제조방법을 제공한다.
또한, 본 발명의 실시예들은 상변화막의 식각 손실을 줄임으로써 센싱 마진을 확보할 수 있는 상변화 기억 소자 및 그의 제조방법을 제공한다.
게다가, 본 발명의 실시예들은 상변화막의 식각 손실을 줄임과 아울러 상변화막과 상부전극 적층 패턴의 무너짐을 방지함으로써 신뢰성 및 제조 수율을 향상시킬 수 있는 상변화 기억 소자 및 그의 제조방법을 제공한다.
일 견지에서, 상변화 기억 소자는, 실리콘기판 상부에 형성된 상변화막과 상부전극의 적층 패턴; 및 상기 적층 패턴과 연결되도록 상기 적층 패턴 상부에 형성된 비트라인;을 포함하며, 상기 상변화막과 상부전극의 적층 패턴은 상기 비트라인 방향으로 두 개의 셀에만 배치되는 길이를 갖는 것을 특징으로 한다.
상기 적층 패턴은 상기 비트라인 방향과 수직하는 방향으로 지그재그로 배치된다.
상기 적층 패턴과 비트라인 사이에 적층되게 개재된 제1 상부전극 콘택, 배선 패턴 및 제2 상부전극 콘택을 더 포함함다.
상기 제1 상부전극 콘택은 상기 비트라인 방향으로 상기 적층 패턴의 중앙부에 배치된다.
상기 배선 패턴은 상기 제1 상부전극 콘택을 통해 상기 적층 패턴과 체인 구조로 연결된다.
상기 제2 상부전극 콘택은 상기 비트라인 방향으로 상기 배선 패턴의 중앙부에 배치된다.
상기 제1 상부전극 콘택은 각 셀마다 배치되도록 상기 비트라인 방향으로 상기 적층 패턴의 양측 가장자리 각각에 배치된다.
상기 배선 패턴은 상기 적층 패턴 상부에 배치된다.
또한, 일 견지에서, 상변화 기억 소자는, 제1방향으로 연장하고 상기 제1방향과 수직한 제2방향을 따라 등간격으로 배열된 다수의 활성영역을 갖는 실리콘기 판; 상기 실리콘기판의 각 활성영역 상에 형성된 다수의 스위칭 소자; 상기 각 스위칭 소자 상에 형성된 히터; 상기 제2방향으로 두 개의 셀에 배치되어 해당 셀의 히터들과 콘택되는 길이로 형성된 상변화막과 상부전극의 적층 패턴; 상기 적층 패턴 상에 형성된 제1 상부전극 콘택; 상기 제2방향으로 두 개의 제1 상부전극 콘택과 연결되게 형성된 배선 패턴; 상기 배선 패턴 상에 형성된 제2 상부전극 콘택; 상기 제2방향으로 배열된 제2상부전극 콘택들과 연결되도록 형성된 비트라인; 및 상기 비트라인의 상부에 상기 비트라인과 수직하는 제1방향으로 연장하고 상기 실리콘기판과 연결되게 형성된 워드라인;을 포함한다.
상기 스위칭 소자는 수직형 PN 다이오드이다.
본 발명의 상변화 기억 소자는, 상기 실리콘기판의 활성영역 표면 내에 형성된 N+ 베이스층을 더 포함한다.
상기 적층 패턴은 상기 제1방향으로 지그재그로 배치된다.
상기 적층 패턴은 상기 제1방향으로 10∼200㎚의 폭을, 그리고, 상기 제2방향으로 50∼500㎚의 길이를 갖는다.
상기 적층 패턴은 상기 제1방향으로 20∼200㎚의 간격을, 그리고, 상기 제2방향으로 20∼200㎚의 간격을 갖는다.
상기 제1 상부전극 콘택은 상기 제2방향으로 상기 적층 패턴의 중앙부에 배치된다.
상기 제1 상부전극 콘택은 제1방향 및 제2방향으로 각각 20∼200㎚의 크기를 갖는다.
상기 제1 상부전극 콘택은 상기 제1방향과 제2방향간 서로 상이한 크기를 갖는다.
상기 제1 상부전극 콘택은 제2방향으로 상기 상부전극과 오버랩되지 않는 폭이 0.1∼100㎚이다.
상기 배선 패턴은 상기 제1 상부전극 콘택을 통해 상기 적층 패턴과 체인 구조로 연결된다.
상기 배선 패턴은 상기 제1방향으로 20∼200㎚의 폭을, 그리고, 상기 제2방향으로 50∼1000㎚의 길이를 갖는다.
상기 배선 패턴은 상기 제1방향으로 10∼100㎚의 간격을 갖는다.
상기 제2 상부전극 콘택은 상기 제2방향으로 상기 배선 패턴의 중앙부에 배치된다.
상기 제2 상부전극 콘택은 상기 제1 및 제2 방향으로 각각 20∼200㎚의 크기를 갖는다.
상기 제2 상부전극 콘택은 상기 제1방향과 제2방향간 서로 상이한 크기를 갖는다.
상기 비트라인은 20∼200㎚의 폭을 갖는다.
다른 견지에서, 상변화 기억 소자의 제조방법은, 실리콘기판 상부에 상변화막과 상부전극의 적층 패턴을 형성하는 단계; 및 상기 적층 패턴과 연결되도록 상기 적층 패턴 상부에 비트라인을 형성하는 단계;를 포함하며, 상기 상변화막과 상부전극의 적층 패턴은 상기 비트라인 방향으로 두 개의 셀에만 배치되는 길이로 형 성하는 것을 특징으로 한다.
상기 적층 패턴은 상기 비트라인 방향과 수직하는 방향으로 지그재그로 배치되도록 형성한다.
상기 적층 패턴과 비트라인 사이에 제1 상부전극 콘택, 배선 패턴 및 제2 상부전극 콘택의 적층 구조물을 형성하는 단계를 더 포함한다.
상기 제1 상부전극 콘택은 상기 비트라인 방향으로 상기 적층 패턴의 중앙부에 배치되도록 형성한다.
상기 배선 패턴은 상기 제1 상부전극 콘택을 통해 상기 적층 패턴과 체인 구조로 연결되도록 형성한다.
상기 제2 상부전극 콘택은 상기 비트라인 방향으로 상기 배선 패턴의 중앙부에 배치되도록 형성한다.
상기 제1 상부전극 콘택은 각 셀마다 배치되게 상기 비트라인 방향으로 상기 적층 패턴의 양측 가장자리 각각에 배치되도록 형성한다.
상기 배선 패턴은 상기 적층 패턴 상부에 배치되도록 형성한다.
또한, 다른 견지에서, 상변화 기억 소자의 제조방법은, 제1방향으로 연장하고 상기 제1방향과 수직한 제2방향을 따라 등간격으로 배열된 다수의 활성영역을 갖는 실리콘기판의 각 활성영역 상에 다수의 스위칭 소자를 형성하는 단계; 상기 각 스위칭 소자 상에 히터를 형성하는 단계; 상기 제2방향으로 두 개의 셀에 배치되어 해당 셀의 히터들과 콘택되는 길이로 상변화막과 상부전극의 적층 패턴을 형성하는 단계; 상기 적층 패턴 상에 제1 상부전극 콘택을 형성하는 단계; 상기 제2 방향으로 두 개의 제1 상부전극 콘택과 연결되게 배선 패턴을 형성하는 단계; 상기 배선 패턴 상에 제2 상부전극 콘택을 형성하는 단계; 상기 제2방향으로 배열된 제2상부전극 콘택들과 연결되도록 비트라인을 형성하는 단계; 및 상기 비트라인의 상부에 상기 비트라인과 수직하는 제1방향으로 연장하고 상기 실리콘기판과 연결되게 워드라인을 형성하는 단계;을 포함한다.
상기 스위칭 소자는 수직형 PN 다이오드로 형성한다.
본 발명의 상변화 기억 소자의 제조방법은, 상기 수직형 PN 다이오드를 형성하는 단계 전, 상기 실리콘기판의 활성영역 표면 내에 N+ 베이스층을 형성하는 단계를 더 포함한다.
상기 적층 패턴은 상기 제1방향으로 지그재그로 배치되도록 형성한다.
상기 적층 패턴은 상기 제1방향으로 10∼200㎚의 폭을, 그리고, 상기 제2방향으로 50∼500㎚의 길이를 갖도록 형성한다.
상기 적층 패턴은 상기 제1방향으로 20∼200㎚의 간격을, 그리고, 상기 제2방향으로 20∼200㎚의 간격을 갖도록 형성한다.
상기 제1 상부전극 콘택은 상기 제2방향으로 상기 적층 패턴의 중앙부에 배치되도록 형성한다.
상기 제1 상부전극 콘택은 제1방향 및 제2방향으로 각각 20∼200㎚의 크기를 갖도록 형성한다.
상기 제1 상부전극 콘택은 상기 제1방향과 제2방향간 서로 상이한 크기를 갖도록 형성한다.
상기 제1 상부전극 콘택은 제2방향으로 상기 상부전극과 오버랩되지 않는 폭이 0.1∼100㎚가 되도록 형성한다.
상기 배선 패턴은 상기 제1 상부전극 콘택을 통해 상기 적층 패턴과 체인 구조로 연결되도록 형성한다.
상기 배선 패턴은 상기 제1방향으로 20∼200㎚의 폭을, 그리고, 상기 제2방향으로 50∼1000㎚의 길이를 갖도록 형성한다.
상기 배선 패턴은 상기 제1방향으로 10∼100㎚의 간격을 갖도록 형성한다.
상기 제2 상부전극 콘택은 상기 제2방향으로 상기 배선 패턴의 중앙부에 배치되도록 형성한다.
상기 제2 상부전극 콘택은 상기 제1 및 제2 방향으로 각각 20∼200㎚의 크기를 갖도록 형성한다.
상기 제2 상부전극 콘택은 상기 제1방향과 제2방향간 서로 상이한 크기를 갖도록 형성한다.
상기 비트라인은 20∼200㎚의 폭을 갖도록 형성한다.
본 발명은 상변화막과 상부전극의 적층 패턴을 라인 형태로 형성하되 그 길이를 짧게 함으로써 상기 적층 패턴의 무너짐을 방지할 수 있으며, 또한, 상변화막의 식각 손실을 줄일 수 있다.
게다가, 본 발명은 상변화막과 상부전극의 적층 패턴 길이를 짧게 함으로써 후속하는 콘택 공정의 마진을 확보할 수 있음은 물론 상부전극과 비트라인간 콘택 깊이를 줄임으로써 안정적인 콘택 공정이 이루어지도록 할 수 있다.
따라서, 본 발명은 상변화 기억 소자의 신뢰성 및 제조 수율을 향상시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1은 본 발명의 일 실시예에 따른 상변화 기억 소자를 도시한 평면도이고, 도 2a 및 도 2b는 도 1의 A-A'선 및 B-B'선을 따라 절단한 단면도들이다.
도시된 바와 같이, 실리콘기판(100)에 제1방향(X)으로 연장하고 상기 제1방향(X)과 수직한 제2방향(Y)에 따라 등간격으로 배열되게 다수의 활성영역(A/R)이 한정되어 있으며, 상기 활성영역(A/R)의 표면에는 N+ 베이스층(102)이 형성되어 있다. 상기 N+ 베이스층(102) 상에는 스위칭 소자로서 수직형 PN 다이오드(110)가 일정 수가 하나의 스트링(string)을 이루도록 다수 개 형성되어 있으며, 아울러, 상기 스트링과 스트링 사이의 N+ 베이스층(102) 부분 상에는 워드라인(150)과의 연결을 위한 제1콘택플러그(106)가 형성되어 있다. 상기 하나의 스트링은 상기 수직형 PN 다이오드(110)가 2의 배수로 형성되도록 하여 구성하는 것이 바람직하다.
각 수직형 PN 다이오드(110) 상에는 하부전극의 역할을 겸하는 히터(114)가 형성되어 있으며, 상기 히터(114) 상에는 상기 제2방향(Y), 즉, 비트라인 방향으로 상변화막(116)과 상부전극(118)의 적층 패턴(120)이 형성되어 있다. 여기서, 본 발명에 따른 상변화막(116)과 상부전극(118)의 적층 패턴(120)은 라인 형태를 갖되, 종래 1000개 셀 정도에 걸쳐 배치되는 긴 길이가 아닌, 인접한 두 개의 셀에만 배치되는 짧은 길이로 형성된다. 또한, 상기 적층 패턴(120)은 제1방향(X), 즉, 워드라인 형성 방향으로 지그재그 형태로 배열되게 형성된다.
제2방향(Y)으로 각 적층 패턴(120)의 중앙부 상에는 제1 상부전극 콘택(124)이 형성되어 있으며, 제2방향(Y)으로 인접하는 두 개의 제1 상부전극 콘택들(124)과 연결되도록 배선 패턴(130)이 형성되어 있고, 상기 제2방향(Y)으로 각 배선 패턴(130)의 중앙부 상에는 제2 상부전극 콘택(136)이 형성되어 있으며, 그리고, 상기 제2방향(Y)을 따라 배열된 제2 상부전극 콘택들(136) 모두와 연결되도록 비트라인(140)이 형성되어 있다. 따라서, 본 발명의 상변화 기억 소자는 상기 상변화막(116) 및 상부전극(118)의 적층 패턴(120)과 비트라인(140)이 체인 구조(chain structure)로 연결된 형태를 갖는다.
계속해서, 상기 비트라인(140) 상부에는 상기 스트링들 사이의 N+ 베이스층(102) 부분 상에 형성된 제1콘택플러그(106)와 연결되게 제2콘택플러그(126), 버퍼 패턴(132) 및 제3콘택플러그(144)의 개재하에 워드라인(150)이 형성되어 있다. 상기 워드라인(150)은 상기 비트라인(140)과 수직하는 제1방향(X)을 따라 연장하면서 제2방향(Y)을 따라 등간격으로 배열되게 형성된다. 상기 제2콘택플러그(126)는 상기 제1 상부전극 콘택(124)의 형성시 함께 형성되며, 상기 버퍼 패턴(132)는 상기 배선 패턴(130)과 함께 형성된다.
전술한 바와 같이, 본 발명의 상변화 기억 소자는 상기 상변화막과 상부전극의 적층 패턴이 인접하는 두 개의 셀에만 배치되는 짧은 길이를 갖도록 형성된 구 조를 갖는다. 따라서, 상기 적층 패턴의 무너짐 현상은 거의 일어나지 않는다.
또한, 상기 상변화막과 상부전극의 적층 패턴은 종래의 그것에 비해 비교적 짧은 길이로 형성되므로, 식각 과정에서 상변화막의 가장자리 부분이 손상되는 현상 및 그로 인한 상변화막의 조성 변화가 최대한 방지되므로, 본 발명의 상변화 기억 소자는 센싱 마진을 확보할 수 있게 된다.
그러므로, 본 발명의 상변화 기억 소자는 상기 적층 패턴의 무너짐 및 상변화막의 조성 변화를 방지할 수 있으므로, 개선된 신뢰성 및 제조 수율을 갖게 된다.
도 2a 및 도 2b에서, 미설명된 도면부호 104는 제1절연막, 112는 제2절연막, 122는 제3절연막, 134는 제4절연막, 그리고, 142는 제5절연막을 각각 나타낸다.
도 3a 내지 도 3h와 도 4a 내지 도 4h 및 도 5a 내지 5h는 본 발명의 일 실시예에 따른 상변화 기억 소자의 제조방법을 설명하기 위한 도면들로서, 이들을 설명하면 다음과 같다. 여기서, 도 3a 내지 도 3h는 공정별 평면도이고, 도 4a 내지 도 4h 및 도 5a 내지 도 5h는 각각 도 3a 내지 도 3h의 A-A'선 및 B-B'선에 따라 절단한 단면도이다.
도 3a, 도 4a 및 도 5a를 참조하면, 제1방향(X)으로 연장하고 상기 제1방향(X)과 수직한 제2방향(Y)을 따라 등간격으로 배열된 다수의 활성영역(A/R)을 포함하는 실리콘기판(100)의 상기 활성영역(A/R) 표면 내에 N+ 베이스층(102)을 형성한다. 상기 N+ 베이스층(102)을 포함한 실리콘기판(100) 상에 제1절연막(104)을 형성한 후, 상기 제절연막(104)을 식각하여 스위칭 소자 형성 영역을 한정하는 제1 홀(H1) 및 워드라인과 연결될 제1콘택플러그 형성 영역을 한정하는 제1콘택홀(C1)을 형성한다.
상기 제1홀(H1) 및 제1콘택홀(C1) 내에 도전막, 예를 들어, 실리콘막을 매립하여 우선적으로 상기 제1콘택홀(C1) 내에 제1콘택플러그(106)를 형성한다. 상기 제1홀(H1) 저부의 실리콘막 부분에 N형 불순물을 저농도로 이온주입하고, 연이어, 상기 제1홀(H1) 상부의 실리콘막 부분에 P형 불순물을 고농도로 이온주입하여 상기 제1홀(H1) 내에 스위칭 소자인 수직형 PN 다이오드(110)를 형성한다. 여기서, 상기 수직형 PN 다이오드(110)는 일정 수가 하나의 스트링(string)을 이루도록 형성하며, 상기 제1콘택플러그(106)는 스트링과 스트링 사이의 N+ 베이스층(102) 부분 상에 형성한다. 예를 들어, 하나의 스트링은 상기 수직형 PN 다이오드(110)가 2의 배수로 형성되도록 하여 구성한다.
상기 제1콘택플러그(106) 및 수직형 PN 다이오드(110)를 포함한 제1절연막(104) 상에 제2절연막(112)을 형성한다. 상기 제2절연막(112)을 식각하여 각 수직형 PN 다이오드(110)를 노출시키는 제2홀(H2)를 형성한 후, 상기 각 제2홀(H2) 내에 도전막을 매립시켜 하부전극의 역할을 겸하는 히터(114)를 형성한다.
도시하지는 않았으나, 상기 제2절연막(112)의 형성 전, 상기 수직형 PN 다이오드(110)가 형성된 실리콘기판(100)에 대해 실리사이드 공정을 수행하여 상기 수직형 PN 다이오드(110)의 상부 표면에 금속 실리사이드막을 형성할 수 있다.
도 3b, 도 4b 도 5b를 참조하면, 상기 히터(114)를 포함한 제2절연막(112) 상에 상변화 물질막과 상부전극용 도전막을 차례로 증착한 후, 이들을 패터닝하여 상기 히터(114)와 콘택되는 상변화막(116)과 상부전극(118)의 적층 패턴(120)을 형성한다. 상기 상변화막(116)과 상부전극(118)의 적층 패턴(120)은 비트라인 방향, 즉, 제2방향(Y)으로 배열된 셀들 중 두 개의 셀에만 걸쳐 배치되는 길이를 가지면서 걸쳐진 두 개 셀의 히터들(114)과만 콘택되는 형태로 형성한다. 예를 들어, 상기 상변화막(116)과 상부전극(118)의 적층 패턴(120)은 워드라인 방향, 즉, 제1방향(X)으로 10∼200㎚의 폭(W1)을, 그리고, 제2방향(Y)으로 50∼500㎚의 길이(L1)을 갖도록 형성한다. 또한, 상기 적층 패턴(120)은 그들 간에 제1방향(X)으로 20∼200㎚의 간격(D1)을, 그리고, 제2방향(Y)으로 20∼200㎚의 간격(D2)을 갖도록 형성한다. 상기 적층 패턴들(120)간 간격은 제1방향(X)과 제2방향(Y)의 간격을 서로 상이하게 하는 것도 가능하다.
여기서, 상기 상변화막(116)과 상부전극(118)의 적층 패턴(120)은 그 길이가 1000개 셀 정도에 걸쳐 배치되도록 하는 종래의 그것보다 현저하게 짧기 때문에 상기 적층 패턴(120)을 형성하기 위한 패터닝 과정에서 무너짐 등의 불량 발생은 일어나지 않으며, 또한, 상변화막(116) 가장자리의 식각 손실을 최대한 줄일 수 있어서 상기 식각 손상에 기인하는 조성 변화를 방지할 수 있다.
도 3c, 도 4c 및 도 5c를 참조하면, 상기 상변화막(116)과 상부전극(118)의 적층 패턴(120)을 포함한 제2절연막(112) 상에 제3절연막(122)을 형성한다. 그런다음, 상기 제3절연막(122) 및 제2절연막(112)을 식각하여 제2방향(Y)으로 적층 패턴(120)의 중앙부를 노출시키는 제3홀(H3) 및 상기 제1콘택플러그(106)를 노출시키는 제2콘택홀(C2)을 형성한 후, 상기 제3홀(H3) 및 제2콘택홀(C2) 내에 도전막을 매립시켜 각각 제1 상부전극 콘택(124) 및 제2콘택플러그(126)를 형성한다. 예를 들어, 상기 제1 상부전극 콘택(124)은 제1 및 제2 방향(X, Y)으로 각각 20∼200㎚의 크기(S1)를 갖도록 형성하며, 또한, 상기 적층 패턴(120)에서의 상부전극(118)과 오버랩되지 않는 폭(W2)이 0∼100㎚가 되도록 형성한다. 상기 제1 상부전극 콘택(124)은 제1방향(X)과 제2방향(Y)의 크기가 서로 상이하도록 형성하는 것도 가능하다.
여기서, 본 발명은 상기 제1 상부전극 콘택(124)을 상기 상변화막(116)과 상부전극(118)의 적층 패턴(120) 상에서 제1방향(X)으로 지그재그 형태로 형성하므로, 콘택 공정의 마진을 높일 수 있다.
도 3d, 도 4d 및 도 5d를 참조하면, 상기 제1 상부전극 콘택(124) 및 제2콘택플러그(126)를 포함한 제3절연막(122) 상에 금속 재질의 도전막을 형성한다. 그런다음, 상기 도전막을 패터닝하여 제2방향(Y)으로 인접한 두 개의 제1 상부전극 콘택(124)들과 콘택되는 배선 패턴(130)을 형성함과 아울러 상기 제2콘택플러그(126) 상에 버퍼 패턴(132)을 형성한다. 상기 배선 패턴(130)은 제1방향(X)으로 20∼200㎚의 폭(W3)을 갖도록, 그리고, 제2방향(Y)으로 50∼1000㎚의 길이(L3)를 갖도록 형성하며, 또한, 상기 배선 패턴(130)은 제1방향(X)으로 이웃하는 다른 배선 패턴(130)과 10∼100㎚의 간격(D3)을 갖도록 형성한다. 이러한 배선 패턴(130)은 상기 상변화막(116)과 상부전극(118)의 적층 패턴(120)에 대하여 체인 구조로 상기 적층 패턴들(120)간을 연결하게 된다. 상기 버퍼 패턴(132)은, 바람직하게, 필라(pillar) 형태를 가지면서 평면 상으로 직사각(rectangle) 또는 정사 각(square) 모양을 갖도록 형성한다.
도 3e, 도 4e 및 도 5e를 참조하면, 상기 배선 패턴(130) 및 버퍼 패턴(132)이 형성된 제3절연막(122) 상에 제4절연막(134)을 형성한다. 그런다음, 상기 제4절연막(134)을 식각하여 제2방향(Y)으로 상기 배선 패턴(130)의 중앙부를 노출시키는 제4홀(H4)을 형성한 후, 상기 제4홀(H4) 내에 도전막을 매립시켜 제2 상부전극 콘택(136)을 형성한다. 상기 제2 상부전극 콘택(136)은 제1방향(X) 및 제2방향(Y)으로 각각 20∼200㎚의 크기(S2)를 갖도록 형성한다. 상기 제2 상부전극 콘택(136)의 크기는 제1방향(X)과 제2방향(Y)간 서로 상이하게 형성하는 것도 가능하다.
도 3f, 도 4f 및 도 5f를 참조하면, 제2 상부전극 콘택(136)을 포함한 제4절연막(134) 상에 비트라인용 도전막, 예를 들어, 금속막을 증착한 후, 이를 패터닝하여 제2방향(Y)으로 연장하고 상기 제2방향(Y)을 따라 배열된 제2 상부전극 콘택들(136) 모두와 콘택되는 비트라인(140)을 형성한다. 상기 비트라인(140)은, 예를 들어, 20∼200㎚의 폭(W4)을 갖도록 형성한다.
여기서, 본 발명은 상기 비트라인(140)과 상부전극(118)의 연결을 배선 패턴(130)의 개재하에 이루어지도록 하기 때문에, 종래와 비교해서, 상기 비트라인(140)과 상부전극(118)간 콘택 깊이가 낮아지는 결과를 얻게 되며, 따라서, 안정적인 콘택 공정이 이루어지도록 할 수 있다.
도 3g, 도 4g 및 도 5g를 참조하면, 상기 비트라인(140)을 포함하여 제4절연막(134) 상에 제5절연막(142)을 형성한다. 그런다음, 상기 제5절연막(142)과 제4절연막(134)을 식각하여 상기 버퍼 패턴(132)을 노출시키는 제3콘택홀(C3)을 형성한 후, 상기 제3콘택홀(C3) 내에 도전막을 매립시켜 상기 버퍼 패턴(132)과 콘택되는 제3콘택플러그(144)를 형성한다.
도 3h, 도 4h 및 도 5h를 참조하면, 상기 제3콘택플러그(144)를 포함한 제5절연막(142) 상에 워드라인용 도전막을 증착한다. 그런다음, 상기 도전막을 패터닝하여 제2방향(Y), 즉, 상기 비트라인(140)이 형성된 방향과 수직하게 연장하면서 제2방향(Y)을 따라 등간격으로 배열되고, 그리고, 상기 제1방향(X)을 따라 배열된 제3콘택플러그들(144) 모두와 콘택되는 워드라인(150)을 형성한다. 따라서, 상기 워드라인(150)은 제1콘택플러그(106), 제2콘택플러그(126), 버퍼 패턴(132) 및 제3콘택플러그(144)를 통해 실리콘기판(100)의 N+ 베이층(102)과 연결된다.
이후, 도시하지는 않았으나, 공지된 일련의 후속 공정들을 차례로 진행하여 본 발명의 실시예에 따른 상변화 기억 소자를 제조한다.
전술한 바와 같이, 본 발명은 상변화막과 상부전극의 적층 패턴은 두 개의 셀에만 배치되는 비교적 짧은 길이로 형성하기 때문에, 상기 적층 패턴의 무너짐은 방지되며, 아울러, 상변화막의 식각 손상에 의한 조성 변화를 방지할 수 있다. 또한, 본 발명은 상부전극과 비트라인간 콘택 깊이를 줄였기 때문에 콘택 공정의 안정성을 높일 수 있다. 따라서, 본 발명은 상변화 기억 소자의 신뢰성을 향상시킬 수 있음은 물론 제조 수율을 향상시킬 수 있다.
도 6a 내지 도 6d는 본 발명의 다른 실시예에 따른 상변화 기억 소자의 제조방법을 설명하기 위한 공정별 평면도이다. 여기서, 본 발명의 다른 실시예에 따른 방법은 전술한 일 실시예에 따른 방법과 비교해서 상변화막과 상부전극의 적층 패 턴 형성 단계까지는 동일하며, 따라서, 여기서는 상기 적층 패턴 형성 단계 이후 단계들에 대해서 도시하고 설명하도록 한다. 아울러, 도 3a 내지 도 3h와 동일한 부분은 동일한 도면부호로 나타낸다.
도 6a를 참조하면, 상변화막과 상부전극의 적층 패턴(120)이 형성된 결과물 상에 제3절연막을 형성한다. 그런다음, 상기 제3절연막을 식각하여 상기 적층 패턴(120)을 노출시키는 제3홀 및 제1콘택플러그을 노출시키는 제2콘택홀을 형성한 후, 상기 제3홀 내에 도전막을 매립시켜 상기 적층 패턴(120)의 상부전극과 콘택되는 제1 상부전극 콘택(124a)를 형성함과 아울러 상기 제2콘택홀 내에 도전막을 매립시켜 제1콘택플러그와 콘택되는 제2콘택플러그(126)를 형성한다.
상기 제1 상부전극 콘택(124a)은, 제2방향(Y)으로 적층 패턴(120)의 중앙부 상에 형성되는 이전 실시예의 그것과는 달리, 각 히터 상부에, 즉, 각 셀 마다 배치되도록 형성한다. 상기 제1 상부전극 콘택(124a)의 크기 및 상부전극과의 오버랩 정도는 이전 실시예와 동일하도록 형성한다.
도 6b를 참조하면, 상기 제1 상부전극 콘택(124a) 및 제2콘택플러그(126)를 포함한 제3절연막 상에 금속 재질의 도전막을 형성한다. 그런다음, 상기 도전막을 패터닝하여 상기 적층 패턴(120)의 상부에 제2방향(Y)으로 두 개의 제1 상부전극 콘택(124a)과 콘택되는 배선 패턴(130a)을 형성함과 아울러 상기 제2콘택플러그(126) 상어 버퍼 패턴(132)을 형성한다.
상기 배선 패턴(130a)은, 상기 적층 패턴(120)과 체인 연결 구조를 갖는 이전 실시예의 그것과는 달리, 상기 적층 패턴(120)의 상부에 배치되도록 형성된다. 상기 배선 패턴(130a)의 제1방향(X)으로의 폭과 제2방향(Y)으로의 길이 및 상기 제1방향(X)으로 이웃하는 다른 배선 패턴(130a)과의 간격 모두는 이전 실시예의 그것들과 동일하도록 형성한다.
도 6c를 참조하면, 상기 배선 패턴(130a) 및 버퍼 패턴(132)이 형성된 제3절연막 상에 제4절연막을 형성한다. 그런다음, 상기 제4절연막을 식각하여 제2방향(Y)으로 상기 배선 패턴(130a)의 중앙부를 노출시키는 제4홀을 형성한 후, 상기 제4홀 내에 도전막을 매립시켜 제2 상부전극 콘택(136a)을 형성한다.
상기 제2 상부전극 콘택(136a)은, 제2방향(Y)으로 상기 배선 패턴(130a)의 양측 각각에 형성되는 이전 실시예의 그것과는 달리, 상기 제2방향(Y)으로 배선 패턴(130a)의 중앙부 상에 위치하도록 하나만 형성한다. 상기 제2 상부전극 콘택(136a)은 이전 실시예의 그것과 동일한 크기로 형성한다.
도 6d를 참조하면, 제2 상부전극 콘택(136a)을 포함한 제4절연막 상에 비트라인용 도전막을 증착한 후, 이를 패터닝하여 제2방향(Y)으로 연장하면서 상기 제2방향(Y)을 따라 배열된 제2 상부전극 콘택들(136a) 모두와 콘택되는 비트라인(140)을 형성한다. 상기 비트라인(140)은 20∼200㎚ 정도의 폭을 갖도록 형성한다.
이후, 도시하지는 않았으나, 제3콘택플러그 및 워드라인 형성 공정을 포함하는 일련의 후속 공정들을 차례로 진행하여 상변화 기억 소자의 제조를 완성한다.
이 실시예의 상변화 기억 소자 또한 상변화막과 상부전극의 적층 패턴은 두 개의 셀에 배치되는 길이를 갖도록 형성함으로써 상기 적층 패턴의 무너짐을 방지할 수 있으며, 또한, 적층 패턴의 길이를 감소시키는 것을 통해 상변화막의 식각 손실에 의한 조성 변화를 최대한 방지할 수 있다. 그러므로, 상변화 기억 소자의 신뢰성 및 제조 수율을 향상시킬 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 본 발명의 일 실시예에 따른 상변화 기억 소자를 도시한 평면도이다.
도 2a 및 도 2b는 도 1의 A-A'선 및 B-B'선을 따라 절단한 단면도이다.
도 3a 내지 도 3h는 본 발명의 일 실시예에 따른 상변화 기억 소자의 제조방법을 설명하기 위한 공정별 평면도이다.
도 4a 내지 도 4h는 도 1의 A-A'선을 따른 공정별 단면도이다.
도 5a 내지 도 5h는 도 1의 B-B'선에 따른 공정별 단면도이다.
도 6a 내지 도 6d는 본 발명의 다른 실시예에 따른 상변화 기억 소자의 제조방법을 설명하기 위한 공정별 평면도이다.

Claims (50)

  1. 실리콘기판 상부에 형성된 상변화막과 상부전극의 적층 패턴; 및
    상기 적층 패턴과 연결되도록 상기 적층 패턴 상부에 형성된 비트라인;
    을 포함하며,
    상기 상변화막과 상부전극의 적층 패턴은 상기 비트라인 방향으로 두 개의 셀에만 배치되는 길이를 갖고,
    상기 적층 패턴은 상기 비트라인 방향과 수직하는 방향으로 지그재그로 배치된 것을 특징으로 하는 상변화 기억 소자.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 적층 패턴과 비트라인 사이에 적층되게 개재된 제1 상부전극 콘택, 배선 패턴 및 제2 상부전극 콘택을 더 포함하는 것을 특징으로 하는 상변화 기억 소자.
  4. 제 3 항에 있어서,
    상기 제1 상부전극 콘택은 상기 비트라인 방향으로 상기 적층 패턴의 중앙부에 배치된 것을 특징으로 하는 상변화 기억 소자.
  5. 제 3 항에 있어서,
    상기 배선 패턴은 상기 제1 상부전극 콘택을 통해 상기 적층 패턴과 체인 구조로 연결된 것을 특징으로 하는 상변화 기억 소자.
  6. 제 3 항에 있어서,
    상기 제2 상부전극 콘택은 상기 비트라인 방향으로 상기 배선 패턴의 중앙부에 배치된 것을 특징으로 하는 상변화 기억 소자.
  7. 제 3 항에 있어서,
    상기 제1 상부전극 콘택은 각 셀마다 배치되도록 상기 비트라인 방향으로 상기 적층 패턴의 양측 가장자리 각각에 배치된 것을 특징으로 하는 상변화 기억 소자.
  8. 제 3 항에 있어서,
    상기 배선 패턴은 상기 적층 패턴 상부에 배치된 것을 특징으로 하는 상변화 기억 소자.
  9. 제1방향으로 연장하고 상기 제1방향과 수직한 제2방향을 따라 등간격으로 배열된 다수의 활성영역을 갖는 실리콘기판;
    상기 실리콘기판의 각 활성영역 상에 형성된 다수의 스위칭 소자;
    상기 각 스위칭 소자 상에 형성된 히터;
    상기 제2방향으로 두 개의 셀에 배치되어 해당 셀의 히터들과 콘택되는 길이로 형성된 상변화막과 상부전극의 적층 패턴;
    상기 적층 패턴 상에 형성된 제1 상부전극 콘택;
    상기 제2방향으로 두 개의 제1 상부전극 콘택과 연결되게 형성된 배선 패턴;
    상기 배선 패턴 상에 형성된 제2 상부전극 콘택;
    상기 제2방향으로 배열된 제2상부전극 콘택들과 연결되도록 형성된 비트라인; 및
    상기 비트라인의 상부에 상기 비트라인과 수직하는 제1방향으로 연장하고 상기 실리콘기판과 연결되게 형성된 워드라인;
    을 포함하는 것을 특징으로 하는 상변화 기억 소자.
  10. 제 9 항에 있어서,
    상기 스위칭 소자는 수직형 PN 다이오드인 것을 특징으로 하는 상변화 기억 소자.
  11. 제 10 항에 있어서,
    상기 실리콘기판의 활성영역 표면 내에 형성된 N+ 베이스층을 더 포함하는 것을 특징으로 하는 상변화 기억 소자.
  12. 제 9 항에 있어서,
    상기 적층 패턴은 상기 제1방향으로 지그재그로 배치된 것을 특징으로 하는 상변화 기억 소자.
  13. 제 9 항에 있어서,
    상기 적층 패턴은 상기 제1방향으로 10∼200㎚의 폭을, 그리고, 상기 제2방향으로 50∼500㎚의 길이를 갖는 것을 특징으로 하는 상변화 기억 소자.
  14. 제 9 항에 있어서,
    상기 적층 패턴은 상기 제1방향으로 20∼200㎚의 간격을, 그리고, 상기 제2방향으로 20∼200㎚의 간격을 갖는 것을 특징으로 하는 상변화 기억 소자.
  15. 제 9 항에 있어서,
    상기 제1 상부전극 콘택은 상기 제2방향으로 상기 적층 패턴의 중앙부에 배치된 것을 특징으로 하는 상변화 기억 소자.
  16. 제 9 항에 있어서,
    상기 제1 상부전극 콘택은 제1방향 및 제2방향으로 각각 20∼200㎚의 크기를 갖는 것을 특징으로 하는 상변화 기억 소자.
  17. 제 9 항에 있어서,
    상기 제1 상부전극 콘택은 상기 제1방향과 제2방향간 서로 상이한 크기를 갖는 것을 특징으로 하는 상변화 기억 소자.
  18. 제 9 항에 있어서,
    상기 제1 상부전극 콘택은 제2방향으로 상기 상부전극과 오버랩되지 않는 폭이 0.1∼100㎚인 것을 특징으로 하는 상변화 기억 소자.
  19. 제 9 항에 있어서,
    상기 배선 패턴은 상기 제1 상부전극 콘택을 통해 상기 적층 패턴과 체인 구조로 연결된 것을 특징으로 하는 상변화 기억 소자.
  20. 제 9 항에 있어서,
    상기 배선 패턴은 상기 제1방향으로 20∼200㎚의 폭을, 그리고, 상기 제2방향으로 50∼1000㎚의 길이를 갖는 것을 특징으로 하는 상변화 기억 소자.
  21. 제 9 항에 있어서,
    상기 배선 패턴은 상기 제1방향으로 10∼100㎚의 간격을 갖는 것을 특징으로 하는 상변화 기억 소자.
  22. 제 9 항에 있어서,
    상기 제2 상부전극 콘택은 상기 제2방향으로 상기 배선 패턴의 중앙부에 배치된 것을 특징으로 하는 상변화 기억 소자.
  23. 제 9 항에 있어서,
    상기 제2 상부전극 콘택은 상기 제1 및 제2 방향으로 각각 20∼200㎚의 크기를 갖는 것을 특징으로 하는 상변화 기억 소자.
  24. 제 9 항에 있어서,
    상기 제2 상부전극 콘택은 상기 제1방향과 제2방향간 서로 상이한 크기를 갖는 것을 특징으로 하는 상변화 기억 소자.
  25. 제 9 항에 있어서,
    상기 비트라인은 20∼200㎚의 폭을 갖는 것을 특징으로 하는 상변화 기억 소자.
  26. 실리콘기판 상부에 상변화막과 상부전극의 적층 패턴을 형성하는 단계; 및
    상기 적층 패턴과 연결되도록 상기 적층 패턴 상부에 비트라인을 형성하는 단계;
    를 포함하며,
    상기 상변화막과 상부전극의 적층 패턴은 상기 비트라인 방향으로 두 개의 셀에만 배치되는 길이로 형성하고,
    상기 적층 패턴은 상기 비트라인 방향과 수직하는 방향으로 지그재그로 배치되도록 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  27. 삭제
  28. 제 26 항에 있어서,
    상기 적층 패턴과 비트라인 사이에 제1 상부전극 콘택, 배선 패턴 및 제2 상부전극 콘택의 적층 구조물을 형성하는 단계를 더 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  29. 제 28 항에 있어서,
    상기 제1 상부전극 콘택은 상기 비트라인 방향으로 상기 적층 패턴의 중앙부에 배치되도록 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  30. 제 28 항에 있어서,
    상기 배선 패턴은 상기 제1 상부전극 콘택을 통해 상기 적층 패턴과 체인 구 조로 연결되도록 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  31. 제 28 항에 있어서,
    상기 제2 상부전극 콘택은 상기 비트라인 방향으로 상기 배선 패턴의 중앙부에 배치되도록 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  32. 제 28 항에 있어서,
    상기 제1 상부전극 콘택은 각 셀마다 배치되게 상기 비트라인 방향으로 상기 적층 패턴의 양측 가장자리 각각에 배치되도록 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  33. 제 28 항에 있어서,
    상기 배선 패턴은 상기 적층 패턴 상부에 배치되도록 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  34. 제1방향으로 연장하고 상기 제1방향과 수직한 제2방향을 따라 등간격으로 배열된 다수의 활성영역을 갖는 실리콘기판의 각 활성영역 상에 다수의 스위칭 소자를 형성하는 단계;
    상기 각 스위칭 소자 상에 히터를 형성하는 단계;
    상기 제2방향으로 두 개의 셀에 배치되어 해당 셀의 히터들과 콘택되는 길이 로 상변화막과 상부전극의 적층 패턴을 형성하는 단계;
    상기 적층 패턴 상에 제1 상부전극 콘택을 형성하는 단계;
    상기 제2방향으로 두 개의 제1 상부전극 콘택과 연결되게 배선 패턴을 형성하는 단계;
    상기 배선 패턴 상에 제2 상부전극 콘택을 형성하는 단계;
    상기 제2방향으로 배열된 제2상부전극 콘택들과 연결되도록 비트라인을 형성하는 단계; 및
    상기 비트라인의 상부에 상기 비트라인과 수직하는 제1방향으로 연장하고 상기 실리콘기판과 연결되게 워드라인을 형성하는 단계;
    을 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  35. 제 34 항에 있어서,
    상기 스위칭 소자는 수직형 PN 다이오드로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  36. 제 35 항에 있어서,
    상기 수직형 PN 다이오드를 형성하는 단계 전, 상기 실리콘기판의 활성영역 표면 내에 N+ 베이스층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  37. 제 34 항에 있어서,
    상기 적층 패턴은 상기 제1방향으로 지그재그로 배치되도록 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  38. 제 34 항에 있어서,
    상기 적층 패턴은 상기 제1방향으로 10∼200㎚의 폭을, 그리고, 상기 제2방향으로 50∼500㎚의 길이를 갖도록 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  39. 제 34 항에 있어서,
    상기 적층 패턴은 상기 제1방향으로 20∼200㎚의 간격을, 그리고, 상기 제2방향으로 20∼200㎚의 간격을 갖도록 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  40. 제 34 항에 있어서,
    상기 제1 상부전극 콘택은 상기 제2방향으로 상기 적층 패턴의 중앙부에 배치되도록 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  41. 제 34 항에 있어서,
    상기 제1 상부전극 콘택은 제1방향 및 제2방향으로 각각 20∼200㎚의 크기를 갖도록 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  42. 제 34 항에 있어서,
    상기 제1 상부전극 콘택은 상기 제1방향과 제2방향간 서로 상이한 크기를 갖도록 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  43. 제 34 항에 있어서,
    상기 제1 상부전극 콘택은 제2방향으로 상기 상부전극과 오버랩되지 않는 폭이 0.1∼100㎚가 되도록 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  44. 제 34 항에 있어서,
    상기 배선 패턴은 상기 제1 상부전극 콘택을 통해 상기 적층 패턴과 체인 구조로 연결되도록 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  45. 제 34 항에 있어서,
    상기 배선 패턴은 상기 제1방향으로 20∼200㎚의 폭을, 그리고, 상기 제2방향으로 50∼1000㎚의 길이를 갖도록 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  46. 제 34 항에 있어서,
    상기 배선 패턴은 상기 제1방향으로 10∼100㎚의 간격을 갖도록 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  47. 제 34 항에 있어서,
    상기 제2 상부전극 콘택은 상기 제2방향으로 상기 배선 패턴의 중앙부에 배치되도록 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  48. 제 34 항에 있어서,
    상기 제2 상부전극 콘택은 상기 제1 및 제2 방향으로 각각 20∼200㎚의 크기를 갖도록 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  49. 제 34 항에 있어서,
    상기 제2 상부전극 콘택은 상기 제1방향과 제2방향간 서로 상이한 크기를 갖도록 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  50. 제 34 항에 있어서,
    상기 비트라인은 20∼200㎚의 폭을 갖도록 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
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