KR20090088003A - 상변화 기억 소자 및 그의 제조방법 - Google Patents

상변화 기억 소자 및 그의 제조방법 Download PDF

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KR20090088003A
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Abstract

본 발명은 하부 전극과 상변화막 간의 오버랩(Overlap) 마진(Margin)을 확보할 수 있는 상변화 기억 소자 및 그의 제조방법을 개시한다. 개시된 본 발명에 따른 상변화 기억 소자는, 반도체 기판 상부에 형성된 PN 다이오드, 상기 PN 다이오드 상에 형성된 하부 전극, 상기 하부 전극 상에 배치되며, 상기 하부 전극 부분을 노출시키는 콘택홀을 구비한 절연막 및 상기 콘택홀을 포함한 절연막 상에 형성된 상변화막 패턴을 포함한다.

Description

상변화 기억 소자 및 그의 제조방법{PHASE CHANGE RAM DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 상변화 기억 소자 및 그의 제조방법에 관한 것으로, 보다 상세하게는, 하부 전극과 상변화막 간의 오버랩(Overlap) 마진(Margin)을 확보할 수 있는 상변화 기억 소자 및 그의 제조방법에 관한 것이다.
기억 소자는 전원이 차단되면 입력된 정보를 잃어버리는 휘발성의 램(Random Access Memory : RAM) 소자와 전원이 차단되더라도 입력된 정보의 저장 상태를 계속해서 유지하는 롬(Read Only Memory : ROM) 소자로 크게 구분된다. 상기 휘발성의 램 소자로는 디램(DRAM) 및 에스램(SRAM)을 들 수 있으며, 상기 비휘발성의 롬 소자로는 EEPROM(Elecrtically Erasable and Programmable ROM)과 같은 플래쉬 기억(Flash Memory) 소자를 들 수 있다.
그런데, 상기 디램은 잘 알려진 바와 같이 매우 우수한 기억 소자임에도 불구하고 높은 전하 저장 능력이 요구되고, 이를 위해, 전극 표면적을 증가시켜야만 하므로 고집적화에 어려움이 있다. 또한, 상기 플래쉬 기억 소자는 두 개의 게이트가 적층된 구조를 갖는 것과 관련해서 전원 전압에 비해 높은 동작 전압이 요구되 고, 이에 따라, 쓰기 및 소거 동작에 필요한 전압을 형성하기 위해 별도의 승압 회로를 필요로 하므로 고집적화에 어려움이 있다.
이에, 상기 비휘발성 기억 소자의 특성을 가지면서 고집적화를 이룰 수 있고, 또한, 구조가 단순한 새로운 기억 소자를 개발하기 위한 많은 연구들이 진행되고 있으며, 그 한 예로 최근 상변화 기억 소자(Phase Change RAM)가 제안되었다.
상기 상변화 기억 소자는 하부 전극과 상부 전극 사이의 전류 흐름을 통해서 상기 전극들 사이에 개재된 상변화막이 결정(Crystal) 상태에서 비정질(Amorphous) 상태로 상변화가 일어나는 것으로부터 결정질과 비정질에 따른 저항 차이를 이용하여 셀에 저장된 정보를 판별하는 기억 소자이다. 이때, 비정질 상태를 갖는 상변화막의 비저항이 결정질 상태를 갖는 상변화막의 비저항 보다 높다는 것으로부터, 읽기 모드에서 상변화막을 통하여 흐르는 전류를 감지하여 상변환 기억 셀에 저장된 정보가 논리 '1'인지 또는 논리 '0'인지를 판별하게 된다.
하지만, 상기 상변화 기억 소자의 집적화에 걸림돌이 되고 있는 부분은 리셋(Reset) 상태로 전이시키기 위해 요구되는 전류(이하, 리셋 전류)가 1㎃ 정도로 매우 크다는 것이다. 이에, 상기 리셋 전류를 감소시키기 위해 하부 전극의 사이즈를 줄여야 한다.
그러나, 전술한 종래 기술의 경우에는 리셋 전류의 감소를 위해 상기 하부 전극을 작은 사이즈로 형성하기 때문에, 하부 전극과 상변화막 간의 오버랩 마진을 확보하기 어려우며, 이로 인해, 상기 하부 전극과 상변화막 간의 오정렬(Miss-Align)이 유발되어 상변화 페일이 발생된다.
본 발명은 하부 전극과 상변화막 간의 오버랩 마진을 확보할 수 있는 상변화 기억 소자 및 그의 제조방법을 제공한다.
본 발명의 실시예에 따른 상변화 기억 소자는, 반도체 기판 상부에 형성된 PN 다이오드, 상기 PN 다이오드 상에 형성된 하부 전극, 상기 하부 전극 상에 배치되며, 상기 하부 전극 부분을 노출시키는 콘택홀을 구비한 절연막 및 상기 콘택홀을 포함한 절연막 상에 형성된 상변화막 패턴을 포함한다.
상기 반도체 기판의 표면 내에 상기 PN 다이오드와 콘택하도록 형성된 도전형 불순물 영역을 더 포함한다.
상기 도전형은 N형이다.
상기 하부 전극은 SiGe막을 포함한다.
상기 콘택홀은 측벽에서 경사면을 갖도록 형성된다.
상기 반도체 기판 상에 상기 PN 다이오드와 상기 하부 전극 및 상기 상변화막 패턴의 사이의 공간을 매립하도록 형성된 층간절연막을 더 포함한다.
본 발명의 실시예에 따른 상변화 기억 소자의 제조방법은, 반도체 기판 상부에 제1도전형 실리콘층, 제2도전형 실리콘층 및 하부 전극용 도전막을 포함하는 다층 구조물을 형성하는 단계, 상기 다층 구조물 상에 상기 하부 전극용 도전막 부분을 노출시키는 적어도 하나 이상의 콘택홀을 구비한 절연막을 형성하는 단계, 상기 콘택홀을 포함한 절연막 상에 상변화막을 형성하는 단계 및 상기 상변화막과 절연막 및 상기 다층 구조물을 식각하여 상기 반도체 기판 상부에 적층되는 PN 다이오드와 하부 전극을 형성함과 아울러 상기 하부 전극과 콘택하도록 상기 콘택홀 내에 상변화막 패턴을 형성하는 단계를 포함한다.
상기 다층 구조물을 형성하는 단계 전, 상기 반도체 기판의 표면 내에 제1도전형 불순물 영역을 형성하는 단계를 더 포함한다.
상기 제1도전형은 N형이고, 상기 제2도전형은 P형이다.
상기 제1 및 제2도전형 실리콘층은 폴리실리콘막을 증착하는 방식, 또는, 에피 실리콘층을 성장시키는 방식으로 형성한다.
상기 에피 실리콘층은 SEG(Selective Epitaxial Growth) 방식, 또는, SPE(Solid Phase Epitaxy) 방식으로 성장시킨다.
상기 하부 전극용 도전막은 SiGe막을 포함한다.
상기 제1 및 제2도전형 실리콘층과 상기 하부 전극용 도전막은 인-시튜(In-Situ)로 형성한다.
상기 콘택홀은 경사면을 갖도록 형성한다.
상기 상변화막과 절연막 및 상기 다층 구조물의 식각은 상기 다층 구조물의 제1도전형 실리콘층의 일부 두께가 식각되도록 수행한다.
상기 PN 다이오드와 하부 전극을 형성함과 아울러 상기 상변화막 패턴을 형성하는 단계 후, 상기 PN 다이오드와 하부 전극을 및 상변화막 패턴 사이의 공간을 매립하도록 층간절연막을 형성하는 단계를 더 포함한다.
본 발명은 하부 전극용 도전막과 상변화막을 함께 식각하여 하부 전극 및 상기 하부 전극과 콘택하는 상변화막 패턴을 형성함으로써, 상기 하부 전극과 상변화막 패턴 간의 오버랩 마진을 확보할 수 있다.
또한, 본 발명은 상기 상변화막을 경사면을 갖는 콘택홀 내에 형성함으로써, 상기 상변화막과 하부 전극 간의 접촉 면적을 감소시킬 수 있으며, 이를 통해, 리셋 전류를 감소시킬 수 있다. 게다가, 본 발명은 상기 하부 전극용 도전막을 SiGe막으로 형성함으로써, 상기 리셋 전류를 더욱 효과적으로 감소시킬 수 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1은 본 발명의 실시예에 따른 상변화 기억 소자를 설명하기 위한 단면도이다.
도시된 바와 같이, 반도체 기판(100)의 표면 내에 도전형, 예컨대, N형 불순물 영역(102)이 형성되어 있으며, 상기 N형 불순물 영역(102) 상에 PN 다이오드(PND)가 형성되어 있다. 상기 PN 다이오드(PND)는 상기 N형 불순물 영역(102) 상에 형성된 N 영역(106)과 P 영역(108)의 적층 구조를 포함한다. 상기 PN 다이오드(PND) 상에 하부 전극(110)이 형성되어 있으며, 상기 하부 전극(110)은 SiGe막을 포함한다. 상기 하부 전극(110) 상에 상기 하부 전극(110) 부분을 노출시키는 콘택홀(CH)을 구비한 제2절연막(112)이 형성되어 있으며, 상기 콘택홀(CH)은 측벽에서 경사면을 갖는다. 상기 콘택홀(CH)을 포함한 제2절연막(112) 상에 상변화막 패턴(114)이 형성되어 있다.
도 2a 내지 도 2g는 본 발명의 실시예에 따른 상변화 기억 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 2a를 참조하면, 반도체 기판(100)의 표면 내에 제1도전형, 예컨대, N형 불순물 영역(102)을 형성한다. 상기 N형 불순물 영역(102)은 후속으로 형성되는 상변화막에 인가된 전류가 빠져나가는 배선 역할을 하며, 바람직하게, 상기 반도체 기판(100)의 표면 내에 라인형(Line Type)으로 형성한다. 상기 N형 불순물 영역(102)이 형성된 반도체 기판(100) 상에 제1절연막(104)을 형성한 다음, 상기 N형 불순물 영역(102)이 노출되도록 상기 제1절연막(104) 부분을 식각한다.
도 2b를 참조하면, 상기 노출된 N형 불순물 영역(102) 상에 제1도전형, 예컨대, N형 실리콘층(106a)과 제2도전형, 예컨대, P형 실리콘층(108a)을 차례로 형성한다. 상기 N형 실리콘층(106a) 및 P형 실리콘층(108a)은 폴리실리콘막을 증착하는 방식, 또는, 에피 실리콘층을 성장시키는 방식으로 형성한다. 이때, 상기 에피 실리콘층은 SEG(Selective Epitaxial Growth) 방식, 또는, SPE(Solid Phase Epitaxy) 방식으로 성장시킨다. 상기 P형 실리콘층(108a)의 표면을 평탄화한다. 상기 평탄화는, 바람직하게, CMP(Chemical Mechanical Polishing) 방식으로 수행한다.
도 2c를 참조하면, 상기 P형 실리콘층(108a) 상에 하부 전극용 도전막(110a)을 형성한다. 상기 하부 전극용 도전막(110a)은, 바람직하게, SiGe막을 포함하며, 이를 통해, 본 발명은 리셋 전류를 효과적으로 감소시킬 수 있다. 또한, 상기 N형 실리콘층(106a) 및 P형 실리콘층(108a)을 에피 실리콘층을 성장시키는 방식으로 형성한 경우, 상기 하부 전극용 도전막(110a)은 상기 N형 실리콘층(106a) 및 P형 실리콘층(108a)과 인-시튜(In-Situ)로 형성한다.
계속해서, 상기 제1절연막(104)이 노출되도록 상기 하부 전극용 도전막(110a)의 표면을 CMP하여 상기 반도체 기판(100)의 N형 불순물 영역(102) 상에 N형 실리콘층(106a)과 P형 실리콘(108a)층 및 하부 전극용 도전막(110a)을 포함하는 다층 구조물을 형성한다.
도 2d를 참조하면, 상기 하부 전극용 도전막(110a) 및 제1절연막(104) 상에 제2절연막(112)을 형성한 후, 상기 제2절연막(112)을 식각하여 상기 하부 전극용 도전막(110a) 부분을 노출시키는 콘택홀(CH)을 형성한다. 상기 콘택홀(CH)은, 바람직하게, 적어도 하나 이상의 개수로 형성한다.
여기서, 상기 콘택홀(CH)은 측벽에서 경사면을 갖도록 형성하며, 이를 통해, 본 발명은 후속으로 형성하는 상변화막의 단차피복성(Step Coverage)을 개선할 수 있고, 상기 상변화막과 하부 전극용 도전막(110a) 간의 접촉 면적을 감소시켜 리셋 전류를 감소시킬 수 있다.
도 2e를 참조하면, 상기 콘택홀(CH)을 포함한 제2절연막(112) 상에 상변화막(114a)을 형성한다. 상기 상변화막(114a)은 칼코겐 원소(Chalcogen Element)를 포함하는 물질, 예컨대, 게르마늄(Ge), 스티비움(Sb) 및 텔루리움(Te) 중 선택된 적어도 하나 이상의 혼합물 또는 이들의 합금으로 형성하며, 상기 물질들 내에 산소, 질소 및 실리콘 중 적어도 하나 이상의 원소를 주입하는 것도 가능하다.
도 2f를 참조하면, 상기 상변화막(114a)과 제1, 제2절연막(104, 112) 및 상기 N형 실리콘층(106a)과 P형 실리콘(108a)층 및 하부 전극용 도전막(110a)을 포함하는 다층 구조물을 식각해서, 상기 반도체 기판(100)의 N형 불순물 영역(102) 상에 N 영역(106)과 P 영역(108)의 적층 구조를 포함하는 PN 다이오드(PND) 및 하부 전극(110)을 형성함과 아울러 상기 콘택홀(CH) 내에 상기 하부 전극(110)과 콘택하는 상변화막 패턴(114)을 형성한다. 이때, 상기 식각시 N형 실리콘층(106a)은, 바람직하게, 일부 두께만 식각한다.
여기서, 본 발명은 상기 상변화막(114a)과 하부 전극용 도전막(110a)을 함께 식각하여 하부 전극(110) 및 상기 하부 전극(110)과 콘택하는 상변화막 패턴(114)을 형성함으로써, 상기 하부 전극(110)과 상변화막 패턴(114) 간의 오버랩 마진을 확보할 수 있다.
따라서, 본 발명은 상기 하부 전극(110)과 상변화막 패턴(114) 간의 오정렬(Miss-Align)을 방지할 수 있으며, 이를 통해, 상기 상변화막 패턴(114)이 제대로 상변화되지 않는 상변화 페일을 방지할 수 있다.
도 2g를 참조하면, 상기 PN 다이오드(PND)와 하부 전극(110) 및 상변화막 패턴(114)이 형성된 반도체 기판(100) 상에 상기 PN 다이오드(PND)와 하부 전극(110)을 및 상변화막 패턴(114) 사이의 공간을 매립하도록 층간절연막(116)을 형성한다.그리고 나서, 상기 층간절연막(116)의 표면을 평탄화함이 바람직하다.
이후, 도시하지는 않았으나 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 실시예에 따른 상변화 기억 소자의 제조를 완성한다.
전술한 바와 같이, 본 발명의 실시예에서는 상변화막과 하부 전극용 도전막을 함께 식각함으로써, 상변화막 패턴과 하부 전극 간의 오버랩 마진을 확보할 수 있으며, 이를 통해, 상변화막 패턴과 하부 전극 간의 오정렬을 방지할 수 있다.
또한, 본 발명은 상기 하부 전극용 도전막을 SiGe막으로 형성함으로써, 리셋 전류를 감소시킬 수 있다. 게다가, 본 발명은 상기 상변화막을 경사면을 갖도록 형성된 콘택홀 내에 형성함으로써, 상기 상면화막 패턴과 하부 전극 간의 접촉 면적을 감소시킬 수 있으며, 이에 따라, 리셋 전류를 보다 감소시킬 수 있다.
아울러, 본 발명은 상기 하부 전극을 SiGe막으로 형성함으로써, PN 다이오드용 에피 실리콘층과 상기 SiGe막을 인-시튜로 형성할 수 이으며, 이를 통해, 공정의 단순화를 이룰 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 본 발명의 실시예에 따른 상변화 기억 소자를 설명하기 위한 단면도.
도 2a 내지 도 2g는 본 발명의 실시예에 따른 상변화 기억 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
100 : 반도체 기판 102 : N형 불순물 영역
104 : 제1절연막 106a : N형 실리콘층
108a : P형 실리콘층 110a : 하부 전극용 도전막
112 : 제2절연막 CH : 콘택홀
114a : 상변화막 106 : N 영역
108 : P 영역 PND : PN 다이오드
110 : 하부 전극 114 : 상변화막 패턴
116 : 층간절연막

Claims (16)

  1. 반도체 기판 상부에 형성된 PN 다이오드;
    상기 PN 다이오드 상에 형성된 하부 전극;
    상기 하부 전극 상에 배치되며, 상기 하부 전극 부분을 노출시키는 콘택홀을 구비한 절연막; 및
    상기 콘택홀을 포함한 절연막 상에 형성된 상변화막 패턴;
    을 포함하는 것을 특징으로 하는 상변화 기억 소자.
  2. 제 1 항에 있어서,
    상기 반도체 기판의 표면 내에 상기 PN 다이오드와 콘택하도록 형성된 도전형 불순물 영역;
    을 더 포함하는 것을 특징으로 하는 상변화 기억 소자.
  3. 제 2 항에 있어서,
    상기 도전형은 N형인 것을 특징으로 하는 상변화 기억 소자.
  4. 제 1 항에 있어서,
    상기 하부 전극은 SiGe막을 포함하는 것을 특징으로 하는 상변화 기억 소자.
  5. 제 1 항에 있어서,
    상기 콘택홀은 측벽에서 경사면을 갖도록 형성된 것을 특징으로 하는 상변화 기억 소자.
  6. 제 1 항에 있어서,
    상기 반도체 기판 상에 상기 PN 다이오드와 상기 하부 전극 및 상기 상변화막 패턴의 사이의 공간을 매립하도록 형성된 층간절연막;
    을 더 포함하는 것을 특징으로 하는 상변화 기억 소자.
  7. 반도체 기판 상부에 제1도전형 실리콘층, 제2도전형 실리콘층 및 하부 전극용 도전막을 포함하는 다층 구조물을 형성하는 단계;
    상기 다층 구조물 상에 상기 하부 전극용 도전막 부분을 노출시키는 적어도 하나 이상의 콘택홀을 구비한 절연막을 형성하는 단계;
    상기 콘택홀을 포함한 절연막 상에 상변화막을 형성하는 단계; 및
    상기 상변화막과 절연막 및 상기 다층 구조물을 식각하여 상기 반도체 기판 상부에 적층되는 PN 다이오드와 하부 전극을 형성함과 아울러 상기 하부 전극과 콘택하도록 상기 콘택홀 내에 상변화막 패턴을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  8. 제 7 항에 있어서,
    상기 다층 구조물을 형성하는 단계 전,
    상기 반도체 기판의 표면 내에 제1도전형 불순물 영역을 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  9. 제 7 항 또는 제 8 항에 있어서,
    상기 제1도전형은 N형이고, 상기 제2도전형은 P형인 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  10. 제 7 항에 있어서,
    상기 제1 및 제2도전형 실리콘층은 폴리실리콘막을 증착하는 방식, 또는, 에피 실리콘층을 성장시키는 방식으로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  11. 제 10 항에 있어서,
    상기 에피 실리콘층은 SEG(Selective Epitaxial Growth) 방식, 또는, SPE(Solid Phase Epitaxy) 방식으로 성장시키는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  12. 제 7 항에 있어서,
    상기 하부 전극용 도전막은 SiGe막을 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  13. 제 7 항에 있어서,
    상기 제1 및 제2도전형 실리콘층과 상기 하부 전극용 도전막은 인-시튜(In-Situ)로 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  14. 제 7 항에 있어서,
    상기 콘택홀은 측벽에서 경사면을 갖도록 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  15. 제 7 항에 있어서,
    상기 상변화막과 절연막 및 상기 다층 구조물의 식각은 상기 다층 구조물의 제1도전형 실리콘층의 일부 두께가 식각되도록 수행하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  16. 제 7 항에 있어서,
    상기 PN 다이오드와 하부 전극을 형성함과 아울러 상기 상변화막 패턴을 형 성하는 단계 후,
    상기 PN 다이오드와 하부 전극 및 상변화막 패턴 사이의 공간을 매립하도록 반도체 기판 상에 층간절연막을 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
KR1020080013283A 2008-02-14 2008-02-14 상변화 기억 소자 및 그의 제조방법 KR20090088003A (ko)

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