KR20090067798A - 반도체 소자 및 그의 제조방법 - Google Patents

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Abstract

본 발명은 활성 영역과 워드 라인 간의 워드 라인 콘택 저항을 개선하여 센싱 마진을 증가시킬 수 있는 반도체 소자 및 그의 제조방법을 개시한다. 개시된 본 발명에 따른 반도체 소자는, 다수의 라인 타입 활성 영역이 정의된 반도체 기판; 및 상기 각 활성 영역 상에 다수 개가 형성되며, 인접한 활성 영역들 간에 서로 엇갈리게 배치되는 워드 라인 콘택;을 포함한다.

Description

반도체 소자 및 그의 제조방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 소자 및 그의 제조방법에 관한 것으로, 보다 상세하게는, 활성 영역과 워드 라인 간의 워드 라인 콘택 저항을 개선하여 센싱 마진을 증가시킬 수 있는 반도체 소자 및 그의 제조방법에 관한 것이다.
기억 소자는 전원이 차단되면 입력된 정보를 잃어버리는 휘발성의 램(Random Access Memory : RAM) 소자와 전원이 차단되더라도 입력된 정보의 저장 상태를 계속해서 유지하는 비휘발성의 롬(Read Only Memory : ROM) 소자로 크게 구분된다. 상기 휘발성의 램 소자로는 디램(DRAM) 및 에스램(SRAM)을 들 수 있으며, 상기 비휘발성의 롬 소자로는 플래쉬 기억(Flash Memory) 소자를 들 수 있다.
그런데, 상기 디램은 잘 알려진 바와 같이 매우 우수한 기억 소자임에도 불구하고 높은 전하 저장 능력이 요구되고, 이를 위해, 전극 표면적을 증가시켜야만 하므로 고집적화에 어려움이 있다. 또한, 상기 플래쉬 기억 소자는 두 개의 게이트가 적층된 구조를 갖는 것과 관련해서 전원 전압에 비해 높은 동작 전압이 요구되고, 이에 따라, 쓰기 및 소거 동작에 필요한 전압을 형성하기 위해 별도의 승압 회 로를 필요로 하므로 고집적화에 어려움이 있다.
이에, 상기 비휘발성을 가지면서 고집적화를 이룰 수 있고, 또한, 구조가 단순한 새로운 기억 소자를 개발하기 위한 많은 연구들이 진행되고 있으며, 그 한 예로 최근 상변화 기억 소자(Phase Change RAM)가 제안되었다.
상기 상변화 기억 소자는 하부 전극과 상부 전극 사이의 전류 흐름을 통해서 상기 전극들 사이에 개재된 상변화막이 결정(Crystal) 상태에서 비정질(Amorphous) 상태로 상변화가 일어나는 것으로부터 결정질과 비정질에 따른 저항 차이를 이용하여 셀에 저장된 정보를 판별하는 기억 소자이다.
이하에서는 상변화 기억 소자에 대해 간략하게 설명하도록 한다.
반도체 기판 내에 다수개의 라인 타입 활성 영역이 정의되고, 상기 활성 영역 상에 다수의 수직형 PN 다이오드가 형성된다. 상기 수직형 PN 다이오드 상에 상변화 셀이 형성되며, 상기 상변화 셀 상에 상기 활성 영역과 수직하는 방향으로 연장되는 비트 라인이 형성된다. 상기 비트 라인 상부에 상기 활성 영역과 평행하는 방향으로 연장되는 워드 라인이 형성된다. 상기 워드 라인은 상기 활성 영역 상에 형성되는 워드 라인 콘택을 통해 상기 활성 영역과 전기적으로 연결되며, 상기 워드 라인 콘택은 일정 수의 수직형 PN 다이오드마다 하나씩 형성된다.
그러나, 전술한 종래 기술은 상기 활성 영역으로부터 상기 워드 라인까지의 높은 높이 때문에 상기 워드 라인 콘택이 슬로프(Slope)를 가지고 형성되며, 이러한 슬로프로 인해 상기 워드 라인 콘택 하단부의 폭이 좁아져 워드 라인 콘택 저항이 저하된다. 또한, 전술한 종래 기술은 상변화 기억 소자의 프로그래밍시 상기 워 드 라인에 안정적인 그라운드 전압이 인가되지 못하며, 이에 따라, 상기 비트 라인으로부터 워드 라인으로의 전류 흐름이 낮아져 센싱 마진이 감소한다.
본 발명은 활성 영역과 워드 라인 간의 워드 라인 콘택 저항을 개선할 수 있는 반도체 소자 및 그의 제조방법을 제공한다.
또한, 본 발명은 센싱 마진을 증가시킬 수 있는 반도체 소자 및 그의 제조방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 소자는, 다수의 라인 타입 활성 영역이 정의된 반도체 기판; 및 상기 각 활성 영역 상에 다수 개가 형성되며, 인접한 활성 영역들 간에 서로 엇갈리게 배치되는 워드 라인 콘택;을 포함한다.
상기 워드 라인 콘택은 상기 활성 영역의 폭보다 큰 폭을 갖는다.
상기 워드 라인 콘택은, 상기 활성 영역 상에 형성된 제1콘택; 및 상기 제1콘택 상에 활성 영역의 폭보다 큰 폭을 갖도록 형성된 제2콘택;을 포함한다.
상기 워드 라인 콘택 상에 형성된 워드 라인;을 더 포함한다.
본 발명의 다른 실시예에 따른 반도체 소자는, 다수의 라인 타입 활성 영역이 정의된 반도체 기판; 상기 활성 영역 상에 형성된 다수의 수직형 PN 다이오드; 상기 수직형 PN 다이오드 상에 형성된 상변화 셀; 상기 상변화 셀 상에 상기 활성 영역과 수직하는 방향으로 연장되어 형성된 비트 라인; 상기 각 활성 영역 상에 다 수 개가 형성되며, 인접한 활성 영역들 간에 서로 엇갈리게 배치되는 워드 라인 콘택;을 포함한다.
상기 워드 라인 콘택은 상기 활성 영역의 폭보다 큰 폭을 갖는다.
상기 워드 라인 콘택은, 상기 활성 영역 상에 형성된 제1콘택; 및 상기 제1콘택 상에 활성 영역의 폭보다 큰 폭을 갖도록 형성된 제2콘택;을 포함한다.
상기 워드 라인 콘택 상에 상기 활성 영역과 평행하는 방향으로 연장되어 형성된 워드 라인;을 더 포함한다.
본 발명의 일 실시예에 따른 반도체 소자의 제조방법은, 반도체 기판 내에 다수의 라인 타입 활성 영역을 정의하는 단계; 및 상기 각 활성 영역 상에 인접한 활성 영역들 간에 서로 엇갈리게 배치되는 다수 개의 워드 라인 콘택을 형성하는 단계;를 포함한다.
상기 워드 라인 콘택은 상기 활성 영역의 폭보다 큰 폭을 갖도록 형성한다.
상기 워드 라인 콘택은, 단일층, 또는, 적층 구조를 갖도록 형성한다.
상기 워드 라인 콘택을 형성하는 단계 후, 상기 워드 라인 콘택 상에 상기 활성 영역과 평행하는 방향으로 연장되는 워드 라인을 형성하는 단계;를 더 포함한다.
본 발명의 다른 실시예에 따른 반도체 소자의 제조방법은, 반도체 기판 내에 다수의 라인 타입 활성 영역을 정의하는 단계; 상기 활성 영역 상에 다수의 수직형 PN 다이오드를 형성하는 단계; 상기 수직형 PN 다이오드 상에 상변화 셀을 형성하는 단계; 상기 상변화 셀 상에 상기 활성 영역과 수직하는 방향을 연장되는 비트 라인을 형성하는 단계; 및 상기 비트 라인이 형성된 각 활성 영역 상에 인접한 활성 영역들 간에 서로 엇갈리게 배치되는 다수 개의 워드 라인 콘택을 형성하는 단계;를 포함한다.
상기 워드 라인 콘택은 상기 활성 영역의 폭보다 큰 폭을 갖도록 형성한다.
상기 워드 라인 콘택은, 단일층, 또는, 적층 구조를 갖도록 형성한다.
상기 워드 라인 콘택을 형성하는 단계 후, 상기 워드 라인 콘택 상에 상기 활성 영역과 평행하는 방향으로 연장되는 워드 라인을 형성하는 단계;를 더 포함한다.
본 발명의 또 다른 실시예에 따른 반도체 소자의 제조방법은, 반도체 기판 내에 다수의 라인 타입 활성 영역을 정의하는 단계; 상기 활성 영역 상에 다수의 수직형 PN 다이오드를 형성하는 단계; 상기 수직형 PN 다이오드가 형성된 각 활성 영역 상에 인접한 활성 영역들 간에 서로 엇갈리게 배치되는 다수 개의 제1콘택을 형성하는 단계; 상기 수직형 PN 다이오드 상에 상변화 셀을 형성하는 단계; 상기 상변화 셀 상에 상기 활성 영역과 수직하는 방향을 연장되는 비트 라인을 형성하는 단계; 및 상기 제1콘택 상에 상기 활성 영역보다 큰 폭을 갖는 제2콘택을 형성하여 상기 제1콘택과 상기 제2콘택을 포함하는 워드 라인 콘택을 형성하는 단계;를 포함한다.
상기 워드 라인 콘택을 형성하는 단계 후, 상기 워드 라인 콘택 상에 상기 활성 영역과 평행하는 방향으로 연장되는 워드 라인을 형성하는 단계;를 더 포함한다.
본 발명은 각 활성 영역 상에 인접한 활성 영역들 간에 서로 엇갈리게 배치되는 다수의 워드 라인 콘택을 형성함으로써, 상기 활성 영역과 워드 라인 콘택의 접촉 부분이 활성 영역의 폭보다 큰 폭을 갖는 워드 라인 콘택을 형성할 수 있으며, 이를 통해, 워드 라인 콘택 저항을 개선할 수 있다.
또한, 본 발명은 상기 활성 영역과 워드 라인 콘택의 접촉 부분의 크기를 확보함으로써 상변화 기억 소자의 프로그래밍시 워드 라인에 안정적인 그라운드 전압을 공급할 수 있으며, 이에 따라, 센싱 마진을 증가시킬 수 있다.
이하에서는, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1은 본 발명의 실시예에 따른 반도체 소자를 설명하기 위해 도시한 평면도로서, 이를 자세하게 설명하면 다음과 같다.
도시된 바와 같이, 반도체 기판(100)에 다수의 라인 타입 활성 영역(102)이 정의되어 있으며, 상기 활성 영역(102) 상에 각 활성 영역(102)마다 서로 엇갈리게 배치되는 워드 라인 콘택(116)이 형성되어 있다. 예컨대, 상기 워드 라인 콘택(116)은 소정 활성 영역(102) 상에서 양측의 간격이 각각 e, 그리고, f가 되도록 배치되어 형성되어 있다면(e＞f), 상기 활성 영역(102)과 인접한 다른 활성 영역(102) 상에서 워드 라인 콘택(116)은 상기 워드 라인 콘택(116) 양측의 간격이 각각 f, 그리고, e가 되도록 배치되어 형성되어 있다.
여기서, 상기 워드 라인 콘택(116)은 상기 활성 영역(102)의 폭보다 큰 폭을 갖도록 형성되어 있다. 바람직하게, 상기 워드 라인 콘택(116)은 상기 활성 영역(102) 상에 형성된 제1콘택 및 상기 제1콘택 상에 활성 영역(102)의 폭보다 큰 폭을 갖도록 형성된 제2콘택을 포함하는 적층 구조로 형성되어 있다. 이때, 상기 제2콘택은 상기 제1콘택보다 큰 폭을 갖도록 형성되어 있다.
또한, 본 발명의 실시예에 따른 반도체 소자는 상기 활성 영역(102) 상에 형성된 수직형 PN 다이오드(도시안됨)와 상기 수직형 PN 다이오드 상에 형성된 상부 전극(110) 및 상부 전극 콘택(112)을 포함하는 상변화 셀 및 상기 상변화 셀 상에 형성된 비트 라인(114)을 더 포함하며, 상기 워드 라인 콘택(116) 상에 형성된 워드 라인(118)을 더 포함한다.
이와 같이, 본 발명의 반도체 소자는 활성 영역마다 서로 엇갈리게 배치되는 워드 라인 콘택을 구비함으로써, 상기 활성 영역과 워드 라인 콘택의 접촉 부분이 활성 영역의 폭보다 큰 폭을 갖는 워드 라인 콘택을 형성할 수 있으며, 이를 통해, 워드 라인 콘택 저항을 효과적으로 개선할 수 있다.
이에 따라, 본 발명은 상기 활성 영역과 워드 라인 콘택의 접촉 부분의 크기를 확보함으로써 상변화 기억 소자의 프로그래밍시 워드 라인에 안정적인 그라운드 전압을 공급할 수 있으며, 그러므로, 본 발명은 센싱 마진을 증가시킬 수 있다.
도 2a 내지 도 2i는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 평면도이다.
도 2a를 참조하면, 반도체 기판 내에 다수의 라인 타입 활성 영역(102)을 정 의한다. 상기 활성 영역(102)은 후속으로 형성되는 수직형 PN 다이오드와의 저항이 개선되도록 상기 활성 영역(102) 사이의 폭보다 넓은 폭을 갖도록 정의한다. 상기 활성 영역(102)이 정의된 반도체 기판 내에 불순물을 이온주입하여 웰(도시안됨)과 필드 스탑 이온주입층(도시안됨) 및 N+ 이온주입층(도시안됨)을 형성한다.
도 2b를 참조하면, 상기 활성 영역(102) 상에 다수의 수직형 PN 다이오드(104)를 형성한다. 상기 다수의 수직형 PN 다이오드(104) 중 일정수의 수직형 PN 다이오드(104)가 상기 활성 영역(102) 상에서 하나의 그룹(G)으로 배치되며, 각 그룹(G) 사이의 간격(a)은 하나의 그룹(G) 내에서의 수직형 PN 다이오드(104)들 사이의 간격(b)보다 넓다. (a＞b)
도 2c를 참조하면, 상기 활성 영역(102) 상에 상기 수직형 PN 다이오드(104) 그룹(G) 사이의 공간에 배치되도록 제1콘택(106)을 형성한다. 상기 제1콘택(106)은 직사각형, 또는, 정사각형 형태로 형성함이 바람직하며, 또한, 상기 제1콘택(106)은 상기 활성 영역(102) 상에서 서로 엇갈리게 배치되도록 형성한다. 즉, 상기 제1콘택(106)은 상기 활성 영역(102) 상에서 제1콘택(106)과 상기 제1콘택(106) 양측의 그룹(G) 사이의 간격(c, d)이 서로 다르도록(c＞d), 그리고, 서로 인접한 활성 영역(102)에서의 상기 간격(c＞d)이 반대가 되도록 형성한다.
자세하게, 소정 활성 영역(102) 상에서 제1콘택(106)이 상기 제1콘택(106) 양측의 그룹(G)과의 간격이 각각 c, 그리고, d가 되도록 형성되었다면(c＞d), 상기 활성 영역(102)과 인접한 다른 활성 영역(102) 상에서 제1콘택(106)은 상기 제1콘 택(106) 양측의 그룹(G)과의 간격이 각각 d, 그리고, c가 되도록 형성된다. 상기 간격 c는, 예컨대, 50∼100㎚이고, 상기 간격 d는 150∼300㎚이다.
도 2d를 참조하면, 상기 수직형 PN 다이오드(104) 상에 하부 전극 콘택(도시안됨)과 하부 전극(108)을 차례로 형성한다. 상기 하부 전극(108)은 후속으로 형성되는 상변화막과의 접촉 계면이 작도록, 예컨대, 20∼100㎚의 크기로 형성한다.
도 2e를 참조하면, 상기 하부 전극(108)이 형성된 반도체 기판 상에 상변화막과 도전막을 증착한다. 상기 도전막과 상변화막을 상기 활성 영역(102)과 수직하는 방향으로 연장되는 라인 타입으로 식각하여 상기 하부 전극(108)과 콘택하는 상변화막(도시안됨)과 상부 전극(110)을 형성한다.
도 2f를 참조하면, 상기 상부 전극(110) 상에 상부 전극 콘택(112)을 형성한다. 상기 상부 전극 콘택(112)은 상기 활성 영역(102) 상부에만 아일랜드 타입으로 형성한다.
도 2g를 참조하면, 상기 상부 전극 콘택(112) 상에 비트 라인(114))을 형성한다. 상기 비트 라인(114)은 상기 상부 전극(110)과 평행하는 방향으로 연장되는 라인 타입으로 형성하며, 상기 상부 전극(110)과 동일한 폭, 또는, 다른 폭을 갖도록 형성한다. 상기 비트 라인(114)은 수직형 PN 다이오드(104)의 음극이 된다.
도 2h를 참조하면, 상기 제1콘택(106) 상에 제2콘택(도시안됨)을 형성하여 상기 제1콘택콘(106)과 제2콘택을 포함하는 워드 라인 콘택(116)을 형성한다. 상기 제2콘택은 상기 제1콘택(106)보다 큰 크기를 갖도록, 바람직하게는, 상기 활성 영역(102)의 폭보다 큰 폭을 갖도록 형성한다. 이를 통해, 본 발명은 상기 제2콘택을 상기 활성 영역(102) 상에서 엇갈리게 배치하며, 즉, 상기 제2콘택 양측의 간격(e, f)이 각각 다르도록 배치하며, 그 결과, 상기 간격(e, f)이 인접한 활성 영역(102)에서 반대가 되는 워드 라인 콘택(116)을 형성할 수 있다. (e＜f)
도 2i를 참조하면, 상기 워드 라인 콘택(116)이 형성된 반도체 기판 상에 상기 워드 라인 콘택(116)과 콘택하며, 상기 활성 영역(102)과 평행하는 방향으로 연장되는 라인 타입의 워드 라인(118)을 형성한다. 상기 워드 라인(118)은 상기 제1 및 제2콘택을 포함하는 워드 라인 콘택(116)을 통해 활성 영역(102)과 콘택하며, 수직형 PN 다이오드(104)의 양극이 된다.
이후, 도시하지는 않았으나 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 실시예에 따른 반도체 소자의 제조를 완성한다.
이와 같이, 본 발명은 활성 영역과 워드 라인을 전기적으로 연결해주는 워드 라인 콘택을 각 활성 영역 상에서 서로 엇갈리게 배치되도록 형성함으로써, 상기 워드 라인 콘택을 종래보다 큰 크기로 형성할 수 있으며, 이를 통해, 상기 활성 영역과 워드 라인 콘택 간의 접촉 면적을 증가시킬 수 있다.
이에 따라, 본 발명은 상기 활성 영역과 워드 라인 간의 워드 라인 콘택 저항을 개선할 수 있으며, 아울러, 본 발명은 상변화 기억 소자의 프로그래밍시 상기 워드 라인에 안정적인 그라운드 전압이 인가함으로써 비트 라인으로부터 워드 라인으로의 전류 흐름을 개선하여 센싱 마진을 증가시킬 수 있다.
한편, 전술한 본 발명의 실시예에서는 상기 활성 영역과 워드 라인을 전기적으로 연결해주는 워드 라인 콘택을 제1 및 제2콘택을 포함하는 적층 구조로 형성하 였지만, 본 발명의 다른 실시예로서, 상기 워드 라인 콘택을 단일 구조로 형성하는 것도 가능하다. 이 경우에, 상기 워드 라인 콘택은 상기 비트 라인을 형성한 후에 상기 활성 영역 상에 형성하는 것이 바람직하며, 상기 활성 영역의 폭보다 큰 폭으로 형성한다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 소자를 설명하기 위한 평면도.
도 2a 내지 도 2i는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 평면도.
* 도면의 주요 부분에 대한 부호의 설명 *
100 : 반도체 기판 102 : 활성 영역
104 : 수직형 PN 다이오드 106 : 제1콘택
108 : 하부 전극 110 : 상부 전극
112 : 상부 전극 콘택 114 : 비트 라인
116 : 제2콘택 118 : 워드 라인

Claims (18)

  1. 다수의 라인 타입 활성 영역이 정의된 반도체 기판; 및
    상기 각 활성 영역 상에 다수 개가 형성되며, 인접한 활성 영역들 간에 서로 엇갈리게 배치되는 워드 라인 콘택;
    을 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 워드 라인 콘택은 상기 활성 영역의 폭보다 큰 폭을 갖는 것을 특징으로 하는 반도체 소자.
  3. 제 1 항에 있어서,
    상기 워드 라인 콘택은,
    상기 활성 영역 상에 형성된 제1콘택; 및
    상기 제1콘택 상에 활성 영역의 폭보다 큰 폭을 갖도록 형성된 제2콘택;
    을 포함하는 것을 특징으로 하는 반도체 소자.
  4. 제 1 항에 있어서,
    상기 워드 라인 콘택 상에 형성된 워드 라인;
    을 더 포함하는 것을 특징으로 하는 반도체 소자.
  5. 다수의 라인 타입 활성 영역이 정의된 반도체 기판;
    상기 활성 영역 상에 형성된 다수의 수직형 PN 다이오드;
    상기 수직형 PN 다이오드 상에 형성된 상변화 셀;
    상기 상변화 셀 상에 상기 활성 영역과 수직하는 방향으로 연장되어 형성된 비트 라인;
    상기 각 활성 영역 상에 다수 개가 형성되며, 인접한 활성 영역들 간에 서로 엇갈리게 배치되는 워드 라인 콘택;
    을 포함하는 것을 특징으로 하는 반도체 소자.
  6. 제 5 항에 있어서,
    상기 워드 라인 콘택은 상기 활성 영역의 폭보다 큰 폭을 갖는 것을 특징으로 하는 반도체 소자.
  7. 제 5 항에 있어서,
    상기 워드 라인 콘택은,
    상기 활성 영역 상에 형성된 제1콘택; 및
    상기 제1콘택 상에 활성 영역의 폭보다 큰 폭을 갖도록 형성된 제2콘택;
    을 포함하는 것을 특징으로 하는 반도체 소자.
  8. 제 5 항에 있어서,
    상기 워드 라인 콘택 상에 상기 활성 영역과 평행하는 방향으로 연장되어 형성된 워드 라인;
    을 더 포함하는 것을 특징으로 하는 반도체 소자.
  9. 반도체 기판 내에 다수의 라인 타입 활성 영역을 정의하는 단계; 및
    상기 각 활성 영역 상에 인접한 활성 영역들 간에 서로 엇갈리게 배치되는 다수 개의 워드 라인 콘택을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제 9 항에 있어서,
    상기 워드 라인 콘택은 상기 활성 영역의 폭보다 큰 폭을 갖도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제 9 항에 있어서,
    상기 워드 라인 콘택은, 단일층, 또는, 적층 구조를 갖도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  12. 제 9 항에 있어서,
    상기 워드 라인 콘택을 형성하는 단계 후,
    상기 워드 라인 콘택 상에 상기 활성 영역과 평행하는 방향으로 연장되는 워드 라인을 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  13. 반도체 기판 내에 다수의 라인 타입 활성 영역을 정의하는 단계;
    상기 활성 영역 상에 다수의 수직형 PN 다이오드를 형성하는 단계;
    상기 수직형 PN 다이오드 상에 상변화 셀을 형성하는 단계;
    상기 상변화 셀 상에 상기 활성 영역과 수직하는 방향을 연장되는 비트 라인을 형성하는 단계; 및
    상기 비트 라인이 형성된 각 활성 영역 상에 인접한 활성 영역들 간에 서로 엇갈리게 배치되는 다수 개의 워드 라인 콘택을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  14. 제 13 항에 있어서,
    상기 워드 라인 콘택은 상기 활성 영역의 폭보다 큰 폭을 갖도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  15. 제 13 항에 있어서,
    상기 워드 라인 콘택은, 단일층, 또는, 적층 구조를 갖도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  16. 제 13 항에 있어서,
    상기 워드 라인 콘택을 형성하는 단계 후,
    상기 워드 라인 콘택 상에 상기 활성 영역과 평행하는 방향으로 연장되는 워드 라인을 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  17. 반도체 기판 내에 다수의 라인 타입 활성 영역을 정의하는 단계;
    상기 활성 영역 상에 다수의 수직형 PN 다이오드를 형성하는 단계;
    상기 수직형 PN 다이오드가 형성된 각 활성 영역 상에 인접한 활성 영역들 간에 서로 엇갈리게 배치되는 다수 개의 제1콘택을 형성하는 단계;
    상기 수직형 PN 다이오드 상에 상변화 셀을 형성하는 단계;
    상기 상변화 셀 상에 상기 활성 영역과 수직하는 방향을 연장되는 비트 라인을 형성하는 단계; 및
    상기 제1콘택 상에 상기 활성 영역보다 큰 폭을 갖는 제2콘택을 형성하여 상기 제1콘택과 상기 제2콘택을 포함하는 워드 라인 콘택을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  18. 제 17 항에 있어서,
    상기 워드 라인 콘택을 형성하는 단계 후,
    상기 워드 라인 콘택 상에 상기 활성 영역과 평행하는 방향으로 연장되는 워드 라인을 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
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