KR20050084343A - 측면 부동 스페이서를 가진 다중레벨 메모리 셀 - Google Patents

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Abstract

다중레벨 비휘발성 메모리 트랜지스터(33)는 반도체 기판(57)에 형성된다. 대향하는 측면들을 가지는 도전성 폴리실리콘 제어 게이트(51; 62)는 바로 기판 위에서 절연되어 이격(56)되어 있다. 도전성 폴리실리콘 스페이서(53, 55;91, 93)는 박막형 장벽 산화물(59; 74)에 의해 대향하는 측벽들로부터 분리되어 있다. 소스 및 드레인 주입부(61, 63; 101, 103)는 스페이서의 아래 또는 약간의 외측에 위치된다. 절연성 재료(104, 109)는 도전성 워드 라인에 또는 부분적으로 접속되어 있는 게이트 전극(127)에 의한 접촉을 위하여 상기 게이트 전극 상에서 커팅되어진 홀(125)을 가진 구조체 상에 위치된다. 메모리 트랜지스터의 형성과 동시에 제조되는 보조 저전압 트랜지스터(23 내지 26)는 상대 위상 클록 펄스(~1, p2)를 소스 전극과 드레인 전극에 인가하여 메모리 트랜지스터의 일측에 기록을 수행하고 타측에 대하여 판독을 수행한다.

Description

측면 부동 스페이서를 가진 다중레벨 메모리 셀{MULTI-LEVEL MEMORY CELL WITH LATERAL FLOATING SPACERS}
본 발명은 반도체 집적회로 메모리 셀들에 관한 것으로, 더욱 자세하게는, 다중비트 전하 축적 트랜지스터에 관한 것이다.
과거, 비휘발성 메모리 트랜지스터는 하나의 2진 비트만을 저장하였다. EEPROM(전기적 소거가능 및 프로그래밍가능 판독전용 메모리)트랜지스터는 전하 축적이 부동 게이트에서 발생하기 때문에 이러한 트랜지스터를 부동 게이트 메모리 셀 트랜지스터라 한다. EEPROM 트랜지스터에 2 개의 2진 비트를 저장하기 위해서는, 트랜지스터의 설계에 어떤 변경이 필요하게 된다. 당해 기술분야에는, 비휘발성 다중비트 트랜지스터를 포함한 다중비트 전하 축적 트랜지스터가 알려져 있다.
Gonzalez 등의 미국특허 제6,323,088호에는, 다중레벨 메모리 셀을 형성하기 위해 제어 게이트 아래에 나란히 위치시킨 2 개의 부동 게이트의 이용기술이 교시되어 있다. 표면하부 활성 소스와 드레인 영역이 각각의 디지트 라인(digit line)에 접속되어 있는 상태에서, 제어 게이트는 양측 부동 게이트 상의 워드 라인에 접속되어 있다. 워드 라인과 디지트 라인에 인가되는 전압과 타이밍을 적절하게 제어하여, 단일 트랜지스터의 2 개의 부동 게이트 각각에 별도의 전하들을 축적시킬 수도 있고 부동 게이트 각각으로부터 판독될 수도 있다. 2 개의 부동 게이트를 이용함으로써, 2 개의 게이트 각각에 축적된 전하의 개별적인 제어에 의해 2 개의 독립적인 정보 비트들을 저장할 수 있게 된다.
Gonzalez 등의 미국특허 제6,178,113호에는, 또 다른 형태의 다중레벨 메모리 셀이 교시되어 있다. 이는 상술한 특허에서와 같은 전극 접속과 함께 제어 게이트 바로 아래에 부동 게이트 쌍이 추가로 제공된다. 그러나, 여기에서는, 하나 또는 각각의 부동 게이트가 측면 절연체 및 이 측면 절연체 다음에 오는 관련 도핑 영역과 연관되어, 측면 절연체를 따라 부동 게이트와 함께 캐패시터를 형성한다. 이러한 구조는 다중레벨 저장부가 아닌 단일 EEPROM 트랜지스터로서 제조되는 사이드 바이 사이드(side-by-side) 용량성 구조의 특성을 지닌다.
상술한 구조는 당해 기술분야에 상당한 기여를 하고 있지만, 내장형 메모리 애플리케이션에 대해서는, 보다 소형의 구성이 요구된다. 내장형 메모리에서는, 회로기판이 프로세서 기능 또는 전달 기능과 같은 주요 기능을 가질 수 있었다. 흔히, 이러한 기판은 동작을 제어하거나 데이터를 저장하는 마이크로프로그램을 포함한다. 이때, 복수의 별도 메모리 칩에 의존하는 것 보다는 고밀도 메모리를 가진 단일 칩을 제공하는 것이 바람직하다. 다중레벨 메모리 칩의 이용을 솔루션으로 제공하는 경우, 이러한 칩들은 통상의 트랜지스터들보다 대면적을 가지기 때문에, 이러한 솔루션의 이점의 일부가 손실되어 버린다. 본 발명의 목적은 비휘발성 다중레벨 메모리 트랜지스터, 더욱 자세하게는, 그 크기가 단일비트 비휘발성 메모리 칩의 크기에 상당하는 EEPROM을 제공하는 것이다.
도 1 은 본 발명의 다중레벨 비휘발성 메모리 셀들을 채택하는 집적회로 칩 상의 메모리 어레이의 일부분을 나타내는 개략도.
도 2 는 도 1 에 도시된 다중레벨 비휘발성 메모리 셀의 전기적 개략도.
도 3 은 도 5 의 선 3-3 을 따라 절취한 셀의 실리콘 프로세스 제조시 구성으로서, 도 2 에 도시된 다중레벨 비휘발성 메모리 셀의 측단면도.
도 4 는 도 5 의 선 4-4 를 따라 절취한 셀의 실리콘 프로세스 제조시 구성으로서, 도 2 에 도시된 다중레벨 비휘발성 메모리 셀의 측단면도.
도 5 는 메모리 셀의 실리콘 프로세스 제조시 구성으로서, 도 2 에 도시된 다중레벨 비휘발성 메모리 셀의 평면도.
도 6 내지 도 22 는 도 1 에 도시된 2 개의 보조 트랜지스터와 메모리 셀의 실리콘 프로세스 제조시 단계들을 나타내는 측단면도.
상술한 목적은 2 개의 데이터 비트를 저장하기 위한 폴리실리콘 부동 스페이서 구조체 쌍을 이용하는 비휘발성 메모리 트랜지스터에 의해 실현된다. 단일 중앙 도전성 게이트의 양측 대향면에는 2 개의 스페이서가 위치하며 이 스페이서들은 10 내지 50 옹스트롱 범위의 두께를 갖는 장벽 산화물에 의해 도전성 게이트와 분리되어 있다. 또한, 이 장벽 산화물은 부동 스페이서 구조체를 표면하부 소스 및 드레인 전극 영역들과 분리시킨다. 이러한 배치구성에서, 스페이서들 자체는 제어 게이트로 되도록 배선되어지는 단일 중앙 게이트의 어느 한 면에서 주요 도전성 전하 축적 부동 부재로 기능한다. 이러한 방식으로, 본 발명의 2 개의 2진 비트 측면 전하 축적 부동 부재들은 질화물 또는 산화물 스페이서를 이용하여 통상의 EEPROM 셀과 대략 동일하지만 그 종방향 크기는 증가하지 않는 스페이서를 이용할 수 있다. 기판과 중앙 게이트 양측에 대한 장벽 작용에 의해 부동 스페이서 내에 전하를 축적시키고 절연시킬 수 있다. 제어 게이트은 워드선으로서 배선되며, 표면하부 소스와 드레인 영역은 메모리 셀의 각각의 측을 독립적으로 어드레스시키는 보조 트랜지스터 제어 페이스(phase)에 각각 접속되어 있는 디지트 라인으로 된다.
도 1 을 참조하면, 비휘발성 메모리 어레이(11)는 단일 비트 라인을 공동으로 형성하는, 어레이 컬럼(10)에 대한 각각의 컬럼 라인(13 및 14)을 가진 메모리 어레이 컬럼(10 및 12)을 갖는다. 이와 유사하게, 컬럼 라인(15 및 16)은 어레이 컬럼(12)에 대한 제 2 비트 라인을 형성한다. 컬럼 라인(13)과 컬럼 라인(14)간에는, 제 1 비휘발성 메모리 트랜지스터(33)와 제 2 비휘발성 메모리 트랜지스터(43)가 위치되어 있다. 제 2 비트 라인에는, 컬럼 라인(15)과 컬럼 라인(16)간에 제 3 비휘발성 메모리 트랜지스터(35) 및 제 4 비휘발성 메모리 트랜지스터(45)가 위치되어 있다. 또한, 제 1 비트 라인과 관련하여, 타이밍 라인(29) 상에는, 보조 저전압 트랜지스터(23)가 있으며, 타이밍 라인(27) 상에는, 보조 트랜지스터(24)가 있다. 이와 유사하게, 제 2 비트 라인과 관련하여, 보조 저전압 트랜지스터(25)가 타이밍 라인(29)과 연결되어 있고, 보조 저전압 트랜지스터(26)가 타이밍 라인(27)과 연결되어 있다. 이하, 보조 트랜지스터들의 기능을 설명한다.
도 2 를 참조하면, 비휘발성 메모리 트랜지스터 디바이스(33)는 제어 게이트(51), 기판(57), 좌측 및 우측 저장 사이트(53 및 55)를 갖는다. 또한, 이 트랜지스터 디바이스는 소스 전극(61)과 드레인 전극(63)을 갖는다.
도 3 에서, 디바이스(33)는 소스 주입부(61)와 드레인 주입부(63)를 각각 갖는 표면하부 활성 영역을 가진 실리콘 기판(57) 상에 구성되어 있다. 산화층(56)에 의해 기판(57)과 제어 게이트(51)가 분리되어 있다. 제어 게이트(51)의 양측 측면 에지 근처에는, 도전성 폴리실리콘 스페이서(53 및 55)가 대략 25 내지 70 옹스트롱 두께의 장벽 산화물 박막층에 의해 제어 게이트(51)로부터 그리고 기판으로부터 분리되어 있도록 구성되어 있다. 이들 스페이서는 직립형 구조로서, 상부로 갈수록 좁아지고 하부로 갈수록 넓어지는 직각삼각형의 단면형상을 가지며, 각각의 스페이서의 상단은 제어 게이트 상단 근처의 레벨에 있다. 장벽 산화물의 두께는 제어 게이트(51) 상의 적절한 전위에 의해 표면하부 전극(61 및 63)으로부터 부동 폴리실리콘 스페이서(53 및 55)로 전자를 터널링시킬 수 있도록 선택된다.
제어 게이트가 부동 게이트 최상단에서 기판 각각과 수직정렬되어 있는 종래기술의 부동 게이트 트랜지스터와 달리, 본 발명은 부동 영역이 제어 게이트의 측면에 그리고 기판의 활성 영역 상부에 위치하는 측면 구성의 특성을 가진다. 이러한 측면 구성에 의해, 본 발명의 메모리 디바이스는 질화물 스페이서를 채택하는 보조 트랜지스터와 대략 동일한 높이로 될 수 있다. 이는 제조시 그리고 최종 디바이스의 신뢰성에 유리한 이점을 제공한다.
각각의 스페이서들은 스페이서 서로에 대하여 독립적으로 전하를 축적시킬 수 있다. 이에 의해, 2 개의 2진 비트들을 독립적으로 저장시킬 수 있어, 4 개의 상태를 발생시킬 수 있다. 스페이서들이 QL 및 QR로 지정된 경우, 아래 표에 표시한 바와 같이, 4 개의 데이터 상태가 가능할 수 있다.
데이터 QL QR
0 0
1 0 -Q
0 1 -Q
1 1 -Q -Q
데이터 상태(0,0)를 지정하기 위해서는, 양측 대향면 스페이서들은 전하를 가지지 않는다. 상태(1,0)를 지정하기 위해서는, 좌측 스페이서는 "-Q"로 지정된 전하량을 가지며, 우측 스페이서는 전하를 갖지 않는다. 상태(0,1)를 지정하기 위해서는, 좌측 스페이서(QL)는 전하를 갖지 않으며 우측 스페이서(QR)는 "-Q"로 지정된 전하량을 가진다. 데이터 상태(1,1)를 지정하기 위해서는, 우측 및 좌측 스페이서들이 "-Q"인 데이터 전하량을 가진다.
도 4 는 기판(57) 상부에서 산화물(56)에 의해 이격되어 있는 게이트(51)를 가진 도 3 의 트랜지스터 단면을 나타낸 단면도이다. 도 5 와 관련하여, 활성 영역과 기판(69)은 스트라이프(71 및 73)에 의해 표시된 표면하부 도핑으로 형성된다. 후속 공정 단계에서, 활성 영역 스트라이프(71 및 73)내에 소스 영역과 드레인 영역이 추가 도핑으로 형성된다. 장벽 산화물 스트라이프(81 및 83)의 에지부에는, 그 위에 폴리실리콘 스페이서 스트라이프(75 및 77)가 성막되어 있다. 이 공정에서의 최종 단계들 중 한 단계는 각각의 셀(91, 93, 95 및 97) 상에 폴리실리콘 캡(85)을 성막시키는 것이다. 도 5 로부터, 본 발명에서의 셀들의 구성을 스트라이프 선형 기하구조로 실현할 수 있다. 활성 영역에서의 활성을 한정하는 스트라이프(71 및 73)는 그 외의 모든 스트라이프와 직교한다. 셀들 간의 폴리실리콘 스페이서 스트라이프 부분들은 개개의 디바이스들을 마무리하는 단계에서 제거되며, 이러한 제거는 도 5 에 도시하지 않고 아래 설명되어 있다. 다음의 도면들은 주요 단계들을 나타낸 것으로서 단계별 자체형성 프로세스를 나타낸다. 중간 마스크 공정은 도시하지 않았지만, 도면에 도시된 내용으로부터 파악할 수 있다. 또한, 도면에는, 각 도면의 좌측 상에 메모리 셀 형성부가 도시됨과 함께, 각 도면의 우측 상에 보조 저전압 게이트 형성부가 도시되어 있다.
도 6 을 참조하면, 디바이더 라인(D)은 좌측의 메모리 셀 형성부와 우측의 보조 저전압 트랜지스터 형성부를 분리한다. 도 6 에는, 좌측에서 게이트 산화층(56)을 갖는 기판(57)이 도시되어 있다. 라인(D)의 우측으로 공통 기판(57) 상에, 상이한 산화물(58) 두께를 가지는 트랜지스터를 위치시킨다. 이 산화물은 디바이스의 형태에 따라서 보다 얇을 수도 보다 두꺼울 수도 있다.
도 7 에는, 폴리실리콘 층(60)이 산화물 영역(56 및 58) 상에 성막되어 있다. 폴리실리콘 층(60)은 여러 형태의 트랜지스터들에 대한 폴리 게이트를 형성한다.
도 8 에는, 도 7 의 폴리실리콘 층이 메사(mesa)들을 형성하도록 에칭되어진다. 메모리 셀 영역에서의 메사는 상술한 산화층(56)의 일부분의 최대 높이부 상에 있는 폴리실리콘 제어 게이트(62)로 된다. 이와 동시에, 저전압 트랜지스터에 대한 게이트(64 및 66)가 형성된다. 도 7 에 도시된 폴리실리콘은 메사를 형성하도록 에칭제거된다. 메사에 인접한 산화물은 에칭에 의해 제거된다. 폴리실리콘 게이트(62)에 인접하여 영역(68)에는 일부 잔여 산화물만이 남겨진다.
도 9 에서, 절연층(72)에 의해 저전압 트랜지스터들을 보호한다. 보호층은 테트라에틸 오소실리케이트의 분해에 의해 형성된 TEOS 마스크일 수 있다.
도 10 에서, 잔여 산화물이 제거되고 신규의 장벽 산화물 박막층(74)만이 폴리실리콘 게이트(62) 상에 성막된다. 장벽 산화층은 통상적으로 25 내지 70 옹스트롱 범위에 있는 두께를 가진다. 박막 산화층은 TEOS 마스크(72) 상부에 성막될 수 있지만, 저전압 영역에 성막되는 것은 적절하지 못하다.
도 11 에서, 폴리실리콘 층(82)이 장벽 산화층(74)뿐만 아니라 TEOS 층(72) 상에 성막된다. 이러한 폴리실리콘 층(82)으로 비소를 주입하여, 폴리실리콘 에칭제거에 의해 도 12 에 형성된 스페이서에 대한 도전률을 조정한다.
도 12 에서, 도 11 의 폴리실리콘 층을 에칭하여, 폴리실리콘 게이트(62) 양측에서, 장벽 산화층(74)에 의해 게이트로부터 이격되어 있는 스페이서(91 및 93)를 형성한다. 폴리실리콘 스페이서(91 및 93)는 종래의 절연성 스페이서들의 형상과 크기를 가진다. 그러나, 폴리실리콘 스페이서(91 및 93)는 도전성이며, 박막 산화물을 통하여 기판으로부터 스페이서로 터널링하는 전하를 축적하도록 구성된다. 상방향으로 연장되어 있는 박막 산화물에 의해, 기판 전극에 인가되는 타이밍 신호들에 기초하여 후술하는 방식으로 폴리실리콘 스페이서(91 및 93)에 제어 신호들을 개별적으로 전달할 수 있다.
웨이퍼로부터 대부분의 폴리실리콘을 제거함으로써, 상이한 산화물 두께를 가진 트랜지스터 상의 절연성 TEOS 층(72)을 노출시킨다. 도 13 에 도시된 바와 같이, 이 TEOS 층이 에칭제거된 상태에서, 메모리 셀 상으로 연장되는 질화층(95)에 의해, 폴리 스페이서(91 및 93)뿐만 아니라 제어 게이트(62)를 포함한 메모리 셀이 보호된다.
도 14 에서, 절연성 질화층(95)이 제거된 다음 후막의 산화층(97)으로 대체된다. 이 산화층은 대략 1,500 옹스트롱의 두께를 가지며 저전압 트랜지스터의 폴리 게이트 상으로 연장된다.
도 15 에서, 폴리 스페이서(91 및 93)을 포함한 메사 영역을 제외하고 이 산화물이 제거된다. 스페이서의 각각의 측 상에, 이온 주입이 이루어짐으로써, 각각의 폴리 스페이서(91 및 93)의 외측(outboard) 약간을 또는 폴리 스페이서(91 및 93) 바로 아래 약간을 N-형 재료로 경미하게 도핑시킨 표면하부 소스 및 드레인 영역(101 및 103)을 형성한다. 이와 동일한 영역을 메사(64) 양측의 외측 약간에 형성한다. 메사(64)의 어느 한 쪽의 표면하부 영역의 도전형과 반대인 P-형 이온들을 메사(66)의 어느 한 쪽에 주입한다. 이에 의해, 저전압의 P-형 및 N-형 트랜지스터를 형성할 수 있다. 도 16 에서, 모든 트랜지스터 상부에 신규 질화층(109)이 성막된다.
도 17 에서, 메사(64)인 폴리 게이트의 양측에 있는 질화물 스페이서(111 및 115)를 남겨놓고 저전압 트랜지스터 영역에서 질화물이 에칭되어 있다. 이와 유사하게, 질화물 스페이서(117 및 119)가 메사(66)인 또 다른 폴리 게이트의 어느 한 쪽에 형성된다. 이후, 소스 전극과 드레인 전극을 갖는 저전압 트랜지스터들을 완전히 형성한다. 소스와 드레인들은 기판에서의 주입 영역이며, 트랜지스터 마다의 게이트는 기판 상에 있는 폴리실리콘 메사 구조체이다. 질화물(109)은 폴리 스페이서(91 및 93)와 폴리 게이트(62) 상부에서 남겨진다.
도 18 에서, 폴리실리콘 스페이서(91)는 수직으로 연장되어 있는 장벽 산화물에 의해 폴리 게이트(62)로부터 절연되어 있고 수평으로 연장되어 있는 장벽 산화물에 의해 기판(57)으로부터 절연되어 있는 부동 스페이서로 되어짐을 볼 수 있다. 분리 산화층(104)은 질화층(109)으로부터 폴리 스페이서(91)를 분리시킨다. 표면하부 도핑 영역(101)인 소스 영역은 게이트(62) 상에 설정된 적절한 전압전위에 의해 장벽 산화물을 통하여 부동 스페이서(91)로 전자들을 전달하여 부동 스페이서 상으로의 전하를 조정할 수 있는데, 여기서, 전하의 개수는 보존된다. 부동 스페이서를 방전시키기 위하여, 폴리 게이트(62)는 반대 전압을 취하는데, 이에 의해, 전자들이 소스(101)를 향해 되돌아 터널링한다. 소스 영역(101)과 드레인 영역(103)에 인가되는 타이밍 신호들은 어느 스페이서(91 및 93)를 판독하거나 기록해야 될지를 결정한다.
도 19 에서, 절연성 TEOS 층(121)이 웨이퍼 상에 성막되지만 메모리 영역으로부터 에칭되어져, 저전압 트랜지스터들 상에 TEOS 층이 남겨지게 된다.
도 20 에서, 후막 질화층(123)이 TEOS 층(121)과 메모리 셀 영역의 질화층(109)을 포함한 웨이퍼 전면에 성막된다. 개구부(125)가 게이트(62) 상에 집중된 질화층 내에 커팅(cut)된다.
도 21 에서, 질화층(123)을 제거한 다음 개구부(125)를 충전시키는 폴리실리콘 층(127)으로 대체시켜 폴리실리콘 게이트(62)와 접촉하는 게이트 전극을 형성하는 것이 도시되어 있다. 소스(101)또는 드레인(103)에 인가된 전압에 따라서 폴리 스페이서(91 및 93) 상에 전하를 도달시키거나 기록시키기 위하여, 층(127)으로 그리고 개구부(125)로 전달되는 공급전압을 게이트(62)로 전달시킨다. 또한, 폴리실리콘 층은 저전압 영역에서의 TEOS 층(121) 상으로 연장되어 있다. 이후, 폴리실리콘은 메모리 셀 영역 내에 트리밍되어, 폴리실리콘이 메모리 셀 상에만 존재하게 된다. 폴리실리콘 및 TEOS는 저전압 영역으로부터 완전히 제거됨으로써, 기판 상에는 질화물 스페이서(160)를 각각 가진 게이트(64 및 66)만이 남겨진다. 이후, 저전압 트랜지스터들을 완전히 형성한다. 이와 유사하게, 장벽 산화물에 의해 폴리 스페이서(91 및 93)로부터 분리되어 있는 폴리실리콘 게이트(62)로 메모리 셀 트랜지스터를 완전히 형성한다. 산화층이 폴리 스페이서(91 및 93) 상으로 연장되어 있으며, 질화층(131 및 133)의 일부분이 각각 폴리 스페이서(91 및 93) 상으로 연장되어 있다. 부분적인 폴리층(127)은 영역(125)에서의 제어 게이트와 접촉하여, 워드 라인 전압을 제어 게이트에 인가할 수 있다. 상술한 바와 같이, 디지트 라인 신호는 폴리실리콘 스페이서(91 및 93)에 인가된다.
도 1 을 참조하면, 동작시, 저전압 트랜지스터(23 및 24)는 라인(27 및 27) 상으로의 상대 위상 클록 펄스(opposite phase clock pulses)에 의해 활성화되어, 바이어스 전압(Vss 및 Vss)이 라인(13 및 14)을 따라서 메모리 셀들의 소스 전극 및 드레인 전극에 교대로 인가되어질 수 있다. 이와 동시에, 워드 라인(31)이 라인(31)을 따라서 프로그래밍 또는 판독전압(Vpp)을 선택되어진 트랜지스터(33)에 인가한다. 전체 어레이(11)가 이와 유사하게 동작하여 2비트가 각각의 어레이 트랜지스터(33, 35, 43 및 45) 상에 저장되어질 수 있다.

Claims (7)

  1. 측면 전하 축적 영역을 가진 다중레벨 비휘발성 메모리 트랜지스터로서,
    활성 영역을 가지며, 상기 활성 영역에서의 소스 영역과 드레인 영역이 이격되어 있는 반도체 기판과;
    상기 소스 영역과 상기 드레인 영역 간의 상기 기판 상에 배치된 제 1 절연층과;
    상기 제 1 절연층 상에 배치되어, 대향하는 측벽들을 갖는 폴리실리콘 게이트와;
    상기 측벽에 인접하는 상기 폴리실리콘 게이트의 대향하는 측면들에 위치되어 있으며, 장벽 산화물에 의해 상기 폴리실리콘 게이트의 대향하는 측면들과 상기 기판으로부터 이격되어 있는 폴리실리콘 직립형 스페이서 쌍으로서, 상기 기판의 상기 소스 영역과 상기 드레인 영역 각각은 상기 제어 게이트의 제어 하에서 장벽 산화물을 통하여 각각의 상기 스페이스들과 전하 터널링 전달이 이루어지는 것인 상기 폴리실리콘 직립형 스페이서 쌍과;
    상기 스페이서들이 전하 축적 영역으로 기능하는 전기적 부동 구조체로 되도록 상기 제어 게이트와 상기 스페이서를 피복하는 제 2 절연층과;
    상기 제 2 절연층 상에 배치되어 있으며 상기 제 2 절연층에서의 개구부를 통하여 상기 제어 게이트와 접촉하며, 상기 스페이서 상에서의 전하의 기록 및 판독을 효과적으로 제어하기 위해 상기 제어 게이트에 전압 레벨을 인가하는 전압 공급부와 연결되어 있는 도전성 게이트 전극층을 포함하는 다중레벨 비휘발성 메모리 트랜지스터.
  2. 제 1 항에 있어서, 상기 스페이서 영역과 상기 드레인 영역은 제 1 및 제 2 저전압 MOS 트랜지스터 각각을 통하여 전원에 연결되어 있고, 상기 제 1 및 제 2 트랜지스터가 서로 반대하는 위상으로 통전하도록 상기 제 1 및 제 2 트랜지스터는 반대 위상의 타이밍 신호를 수신하도록 접속된 게이트를 가지며, 전원 전압들이 상기 소스 영역과 상기 드레인 영역 중 어느 하나에 먼저 인가되고, 이후 다른 하나에 인가됨으로써, 각각의 스페이서가 독립적으로 기록되거나 판독되는 것인 다중레벨 비휘발성 메모리 트랜지스터.
  3. 제 1 항에 있어서, 상기 다중레벨 비휘발성 메모리 트랜지스터는 동일한 메모리 트랜지스터들의 어레이에 위치되어 있으며, 상기 도전성 게이트 전극층은 상기 어레이의 워드라인을 형성하며, 상기 소스 영역 및 드레인 영역은 상기 어레이의 비트라인에 접속되어 있는 것인 다중레벨 비휘발성 메모리 트랜지스터.
  4. 측면 전하 축적 영역을 가진 다중레벨 비휘발성 메모리 트랜지스터의 형성방법으로서,
    대향하는 측벽들을 가지며 제 1 절연층에 의해 반도체 기판으로부터 분리되어 있는 도전성 제어 게이트를 형성하는 단계와;
    상기 폴리실리콘 게이트의 대향하는 측벽들에 인접하고 장벽 산화물에 의해 상기 폴리실리콘 게이트의 대향하는 측벽들과 상기 기판으로부터 분리되어 있는 폴리실리콘 직립형 스페이서 쌍을 형성하는 단계와;
    상기 기판에 위치하며 상기 스페이서 각각의 쌍에 인접하여 상기 스페이서 쌍과 전하 터널링 전달이 이루어지는 소스 영역과 드레인 영역을 형성하는 단계와;
    상기 스페이서들이 전하 축적 영역으로 기능하는 전기적 부동 구조체를 형성하도록 제 2 절연층으로 상기 제어 게이트와 상기 스페이서를 피복하는 단계와;
    상기 제 2 절연층 상에 있으며 상기 제 2 절연층에서의 개구부를 통하여 상기 제어 게이트와 접촉하는 도전성 게이트 전극층을 형성하는 단계를 포함하는 다중레벨 비휘발성 메모리 트랜지스터의 형성방법.
  5. 제 4 항에 있어서, 상기 제어 게이트와 상기 스페이서는 폴리실리콘으로 구성되는 것인 다중레벨 비휘발성 메모리 트랜지스터의 형성방법.
  6. 제 4 항에 있어서, 상기 메모리 트랜지스터의 도전성 게이트 전극층을 형성할 때 동시에 저전압 MOS 트랜지스터의 게이트를 형성하는 단계를 더 포함하는 다중레벨 비휘발성 메모리 트랜지스터의 형성방법.
  7. 제 4 항에 있어서, 상기 다중레벨 비휘발성 메모리 트랜지스터의 형성방법은 스트라이프 기하형상으로 상기 메모리 트랜지스터들의 어레이를 형성하는 단계를 더 포함하며,
    상기 메모리 트랜지스터들의 활성 영역은 제 1 방향으로 연장되어 있는 평행 스트라이프 쌍들로 형성되며, 상기 메모리 트랜지스터들의 모든 절연성 구조체 및 도전성 구조체는 상기 제 1 방향과 직교하는 제 2 방향으로 연장되어 있는 평행 스트라이프들로 형성되는 것인 다중레벨 비휘발성 메모리 트랜지스터의 형성방법.
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