CN111540739B - 一种基于双隧穿晶体管的半浮栅存储器及其制备方法 - Google Patents

Abstract

本发明属于集成电路存储器技术领域，具体为一种基于双隧穿晶体管的半浮栅存储器。本发明的半浮栅存储器包括：有U型槽的半导体衬底；第一栅介质层覆盖U型槽的表面；浮栅覆盖第一栅介质层，并形成中间高、两边低的凸起形状；隧穿晶体管沟道层覆盖浮栅的中间凸起上表面；第二栅介质层形成在隧穿晶体管沟道层两侧并延伸覆盖浮栅表面，控制栅覆盖第二栅介质层和所述隧穿晶体管沟道层上表面；栅极侧墙位于第一栅极叠层和第二栅极叠层两侧；源区和漏区形成于半导体衬底中、位于第一栅极叠层和第二栅极叠层两侧，源区具有第一掺杂类型，漏区具有第二掺杂类型。本发明能够有效降低半浮栅存储器的工作电压和功耗。

Description

一种基于双隧穿晶体管的半浮栅存储器及其制备方法

技术领域

本发明属于集成电路存储器技术领域，具体涉及一种基于双隧穿晶体管的半浮栅存储器。

背景技术

目前，集成电路芯片中使用的DRAM器件主要为1T1C结构，即一个晶体管串联一个电容器，通过晶体管的开关实现对电容器的充电和放电，从而实现DRAM器件0和1之间的转换。随着器件尺寸越来越小，集成电路芯片中使用的DRAM器件正面临越来越多的问题，比如DRAM器件要求64 ms刷新一次，因此电容器的电容值必须保持在一定数值以上以保证有足够长的电荷保持时间，但是随着集成电路特征尺寸的缩小，大电容的制造已经越来越困难，而且已经占了制造成本的30%以上。

半浮栅存储器是DRAM器件的替代概念，不同于通常的1T1C结构，半浮栅器件由一个浮栅MOS晶体管和嵌入式隧穿晶体管组成，通过嵌入式隧穿晶体管的沟道对浮栅晶体管的浮栅进行写入和擦除操作。随着集成电路的不断发展，器件集成度也不断增加，这就要求器件的功耗不断减小，也就是说器件工作电压要不断减小。然后传统的浮栅MOS晶体管，载流子通过扩散和漂移方式进行传输，从而无法突破60 mV/dec亚阈值摆幅的限制，也就是说工作电压无法进一步缩小。

发明内容

为了解决上述问题，本发明的目的在于提供一种工作电压和功耗低的基于双隧穿晶体管的半浮栅存储器及其制备方法。

本发明提供的基于双隧穿晶体管的半浮栅存储器，包括：

半导体衬底，其具有第一掺杂类型，设有U型槽；

第一栅极叠层，包括第一栅介质层、浮栅和隧穿晶体管沟道层，其中，所述第一栅介质层覆盖所述U型槽的表面；所述浮栅覆盖所述第一栅介质层，并形成中间高、两边低的凸起形状；所述隧穿晶体管沟道层覆盖所述浮栅的中间凸起上表面；

第二栅极叠层，包括第二栅介质层和控制栅，所述第二栅介质层形成在所述隧穿晶体管沟道层两侧并延伸覆盖所述浮栅表面，所述控制栅覆盖所述第二栅介质层和所述隧穿晶体管沟道层上表面；

栅极侧墙，位于所述第一栅极叠层和第二栅极叠层两侧；

源区和漏区，形成于所述半导体衬底中，位于所述第一栅极叠层和第二栅极叠层两侧，其中源区具有第一掺杂类型，漏区具有第二掺杂类型。

本发明的基于双隧穿晶体管的半浮栅存储器中，优选为，所述第一栅介质层、所述第二栅介质层材料选自SiO₂、Al₂O₃、ZrO₂、HfZrO、HfO₂、HfAlO、HfSiO及其任意组合的一种。

本发明的基于双隧穿晶体管的半浮栅存储器中，优选为，所述浮栅是第一掺杂类型的重掺杂的多晶硅层。

本发明的基于双隧穿晶体管的半浮栅存储器中，优选为，所述隧穿晶体管沟道层是第二掺杂类型的轻掺杂多晶硅。

本发明的基于双隧穿晶体管的半浮栅存储器中，优选为，所述控制栅为第二掺杂类型的重掺杂多晶硅层。

本发明的基于双隧穿晶体管的半浮栅存储器中，优选为，所述控制栅为TiN、TaN、MoN或者WN。

本发明提供的基于双隧穿晶体管的半浮栅存储器的制备方法，包括以下步骤：

提供具有第一掺杂类型的半导体衬底；

在所述半导体衬底中刻蚀形成U型槽；

形成第一栅极叠层，依次形成第一栅介质层、浮栅和隧穿晶体管沟道层，使所述第一栅介质层覆盖所述U型槽的表面，所述浮栅覆盖第一栅介质层并在形成中间高、两边低的凸起形状，所述隧穿晶体管沟道层覆盖所述浮栅的中间凸起上表面；

形成第二栅极叠层，依次形成第二栅介质层和控制栅，使所述第二栅介质层形成在所述隧穿晶体管沟道层两侧并延伸覆盖所述浮栅表面，所述控制栅覆盖所述第二栅介质层和所述隧穿晶体管沟道层上表面；

在所述第一栅极叠层和第二栅极叠层两侧形成栅极侧墙；

在所述半导体衬底中，所述第一栅极叠层和第二栅极叠层两侧形成源区和漏区，源区具有第一掺杂类型，漏区具有第二掺杂类型。

本发明的基于双隧穿晶体管的半浮栅存储器制备方法中，优选为，所述浮栅是第一掺杂类型的重掺杂的多晶硅层。

本发明的基于双隧穿晶体管的半浮栅存储器制备方法中，优选为，所述隧穿晶体管沟道层是第二掺杂类型的轻掺杂多晶硅。

本发明的基于双隧穿晶体管的半浮栅存储器制备方法中，优选为，所述控制栅为第二掺杂类型的重掺杂多晶硅层，或所述控制栅为TiN、TaN、MoN或者WN。

本发明能够有效降低半浮栅存储器的工作电压和功耗。

附图说明

图1是本发明的基于双隧穿晶体管的半浮栅存储器制备方法的流程图。

图2是形成氧化物后的器件结构示意图。

图3是形成U型槽后的器件结构示意图。

图4是去除氧化物后的器件结构示意图。

图5~8是形成第一栅极叠层的各步骤器件结构示意图。

图9~12是形成第二栅极叠层的各步骤器件结构示意图。

图13是形成栅极侧墙后的器件结构示意图。

图14是本发明的基于双隧穿晶体管的半浮栅存储器的器件结构示意图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。

在本发明的描述中，需要说明的是，术语“上”、“下”、“垂直”“水平”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性。

此外，在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。除非在下文中特别指出，器件中的各个部分可以由本领域的技术人员公知的材料构成，或者可以采用将来开发的具有类似功能的材料。

图1是本发明的基于双隧穿晶体管的半浮栅存储器的制备方法的流程图，图2~14示出了基于双隧穿晶体管的半浮栅存储器的制备方法各步骤的结构示意图。如图1所示，具体制备步骤为：

步骤S1，提供具有第一掺杂类型的半导体衬底201。半导体衬底201 可以是各种形式的合适衬底，例如体半导体衬底如Si、Ge 等及化合物半导体衬底如SiGe、GaAs、GaSb、AlAs、InAs、InP、GaN、SiC、InGaAs、InSb、InGaSb 等，绝缘体上半导体衬底(SOI) 等。本实施例中第一掺杂类型为n型，第二掺杂类型为p型。为方便说明，以下以n型掺杂的Si衬底为例进行描述。然后在半导体衬底201表面生长一层氧化物202，该氧化物通常是是SiO₂，主要是为了避免半导体衬底本身直接遭受离子轰击而产生缺陷，所得结构如图2所示。

步骤S2，形成U型槽。旋涂光刻胶，并通过曝光和显影等光刻工艺定义U型槽的位置。通过干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀，或者通过使用蚀刻剂溶液的湿法蚀刻进行图案化，从而在半导体衬底201中形成U型槽，使U型槽的底部高于半导体衬底201的底部，所得结构如图3所示。接着，采用前述相同的光刻和刻蚀的方法去除氧化物202，所得结构如图4所示。

步骤S3，形成第一栅极叠层，自下而上依次形成第一栅介质层、浮栅和隧穿晶体管沟道层。具体而言，包括以下步骤，结合图5~图8进行说明。在上述器件结构上采用原子层沉积方法淀积HfO₂层作为第一栅介质层203，所得结构如图5所示。在本实施方式中选用HfO₂作为第一栅介质层材料，但是本发明不限定于此，第一栅介质层可以是选自SiO₂、Al₂O₃、ZrO₂、HfZrO、HfO₂、HfAlO、HfSiO及其任意组合的一种。沉积方法也可以是物理气相沉积、化学气相沉积或者脉冲激光沉积。

然后，利用物理气相沉积方法生长多晶硅，并通过离子注入形成p型重掺杂的多晶硅层作为浮栅204，所得结构如图6所示。紧接着在p型重掺杂的多晶硅层上旋涂光刻胶，并通过其中包括曝光和显影的光刻工艺将光刻胶形成用于限定第一栅极叠层的形状的图案。通过干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀，或者通过使用蚀刻剂溶液的湿法蚀刻，去除两端部分多晶硅层，从而形成中间高、两端低的凸起形状，并通过在溶剂中溶解或灰化去除光刻胶，所得结构如图7所示。

最后，在凸起形状的p型重掺杂多晶硅层表面上旋涂光刻胶，并通过其中包括曝光和显影的光刻工艺形成图案；通过离子注入方式在P型重掺杂多晶硅层的中间凸起区域形成n型轻掺杂多晶硅205；去除剩余的光刻胶，所得结构如图8所示。其中n型轻掺杂多晶硅的底部要高于p型重掺杂的多晶硅的两端，而且该n型轻掺杂多晶硅作为隧穿晶体管的沟道层205。

步骤S4，形成第二栅极叠层，依次形成第二栅介质层206和控制栅207。具体而言，包括以下步骤，结合图9~图12进行说明。在上述器件结构上采用原子层沉积方法淀积HfO₂层作为第二栅介质层206，所得结构如图9所示。但是本发明不限定于此，第二栅介质层可以是选自SiO₂、Al₂O₃、ZrO₂、HfZrO、HfO₂、HfAlO、HfSiO及其任意组合的一种。然后，在第二栅介质层206上旋涂光刻胶，并通过其中包括曝光和显影的光刻工艺将光刻胶形成用于限定浮栅开口的图案。通过干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀，或者通过使用蚀刻剂溶液的湿法蚀刻去除隧穿晶体管的沟道层205上方的第二栅介质层206；并通过在溶剂中溶解或灰化去除光刻胶，所得结构如图10所示。

紧接着，利用物理气相沉积方法生长多晶硅，并通过离子注入方式形成n型重掺杂多晶硅层作为控制栅207，所得结构如图11所示。但是本发明不限定于此，控制栅也可以是金属材料，例如可以是选自TiN、TaN、MoN或者WN的一种。最后，在控制栅207上旋涂光刻胶，并通过其中包括曝光和显影的光刻工艺将光刻胶形成用于限定侧墙形状的图案。通过干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀，或者通过使用蚀刻剂溶液的湿法蚀刻，去除两端一部分第一栅介质层203、浮栅204、第二栅介质层206和控制栅207，所得结构如图12所示。

步骤S5，形成栅极侧墙。采用化学气相沉积的方法在上述器件表面生长Si₃N₄层，然后通过光刻和干法刻蚀的方法去除部分Si₃N₄层，从而在第一栅极叠层和第二栅极叠层两侧形成侧墙208，所得结构如图13所示。当然本发明也可以通过其它淀积工艺形成栅极侧墙，如电子束蒸发、原子层沉积、溅射等，栅极侧墙材料例如也可以是SiO₂等绝缘材料。

步骤S6，形成源区和漏区。旋涂光刻胶，进行光刻工艺限定源、漏电极形状。采用离子注入方法在栅极侧墙一侧的半导体衬底201中形成n型重掺杂，在栅极侧墙另一侧形成p型重掺杂；然后去除光刻胶，最后采用激光退火的方法进行离子激活，从而形成源区209和漏区210，所得结构如图14所示。

本发明的基于双隧穿晶体管的半浮栅存储器，如图14所示，包括：半导体衬底201，其具有第一掺杂类型，设有U型槽；第一栅极叠层，包括第一栅介质层203、浮栅204和隧穿晶体管沟道层205，其中，第一栅介质层203覆盖U型槽的表面；浮栅204覆盖第一栅介质层203，并形成中间高、两边低的凸起形状；隧穿晶体管沟道层205覆盖浮栅204的中间凸起上表面；第二栅极叠层，包括第二栅介质层206和控制栅207，第二栅介质层206形成在隧穿晶体管沟道层205两侧并延伸覆盖浮栅204表面，控制栅207覆盖第二栅介质层206和隧穿晶体管沟道层205上表面；栅极侧墙208，位于第一栅极叠层和第二栅极叠层两侧；源区209和漏区210，形成于所述半导体衬底中，位于所述第一栅极叠层和第二栅极叠层两侧，其中源区具有第一掺杂类型，漏区具有第二掺杂类型。

其中，第一栅介质层203优选为SiO₂、Al₂O₃、ZrO₂、HfZrO、HfO₂、HfAlO、HfSiO等，或其任意组合。浮栅204优选是第一掺杂类型的重掺杂的多晶硅层。隧穿晶体管沟道层205是第二掺杂类型的轻掺杂多晶硅。第二栅介质层206为SiO₂、Al₂O₃、ZrO₂、HfZrO、HfO₂、HfAlO、HfSiO等或其任意组合。控制栅207为第二掺杂类型的重掺杂多晶硅层，或者控制栅207为TiN、TaN、MoN或者WN。源区和漏区可以是NiSi、CoSi、TiSi、PtSi、NiPtSi等。

上述结构中，浮栅204、n型轻掺杂多晶硅层205、第二栅介质层206和控制栅207构成隧穿晶体管。当控制栅207加负电压时，p型浮栅204和n型轻掺杂多晶硅层205之间构成的二极管处于导通状态，电子从控制栅207通过二极管流入浮栅204内，导致半浮栅存储器的阈值电压发生变化，也就是完成写入操作。当控制栅加正电压时，p型浮栅204和n型轻掺杂多晶硅层205之间构成的二极管处于反偏状态，但是控制栅207同时在纵向通过第二栅介质206对n型轻掺杂多晶硅进行能带调控，导致n型轻掺杂多晶硅的导带底向下移动并低于p型浮栅的价带顶，这时位于浮栅价带内的电子会隧穿到n型轻掺杂多晶硅的导带中，从而导致电子又从浮栅流回控制栅内，也就是完成擦除操作。当进行读操作时，栅极只需施加正向电压。

本发明的基于双隧穿晶体管的半浮栅存储器在浮栅隧穿晶体管的基础上再嵌入另外一个隧穿晶体管，也就是说在浮栅和控制栅之间存在着隧穿晶体管，通过该隧穿晶体管对浮栅隧穿晶体管的浮栅进行写入和擦除操作。本发明通过采用浮栅隧穿晶体管取代浮栅MOS晶体管，从而可以利用其量子力学带带隧穿效应的导通机制进行工作而不受限于载流子的漂移扩散，故可突破浮栅MOS晶体管60 mV/dec亚阈值摆幅的限制，从而可以降低工作电压和功耗。另外，在浮栅和控制栅之间嵌入隧穿晶体管，只需通过对控制栅施加极性相反的电压来实现电荷的擦写；当进行读操作时，控制栅可以只需施加一种极性的电压，从而浮栅隧穿晶体管不会出现双极性工作的情况。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。

Claims (8)

1.一种基于双隧穿晶体管的半浮栅存储器，其特征在于，包括：

半导体衬底（201），其具有第一掺杂类型，设有U型槽；

第一栅极叠层，包括第一栅介质层（203）、浮栅（204）和隧穿晶体管沟道层（205），其中，所述第一栅介质层（203）覆盖所述U型槽的表面；所述浮栅（204）覆盖所述第一栅介质层（203），并形成中间高、两边低的凸起形状；所述隧穿晶体管沟道层（205）覆盖所述浮栅（204）的中间凸起上表面；

第二栅极叠层，包括第二栅介质层（206）和控制栅（207），所述第二栅介质层（206）形成在所述隧穿晶体管沟道层（205）两侧并延伸覆盖所述浮栅（204）表面，所述控制栅（207）覆盖所述第二栅介质层（206）和所述隧穿晶体管沟道层（205）上表面；

栅极侧墙（208），位于所述第一栅极叠层和第二栅极叠层两侧；

源区（209）和漏区（210），形成于所述半导体衬底（201）中，位于所述第一栅极叠层和第二栅极叠层两侧，其中，源区（209）具有第一掺杂类型，漏区（210）具有第二掺杂类型；

所述浮栅（204）是第一掺杂类型的重掺杂的多晶硅层。

2.根据权利要求1所述的基于双隧穿晶体管的半浮栅存储器，其特征在于，所述第一栅介质层（203）、所述第二栅介质层（206）材料选自SiO₂、Al₂O₃、ZrO₂、HfZrO、HfO₂、HfAlO、HfSiO及其任意组合的一种。

3.根据权利要求1所述的基于双隧穿晶体管的半浮栅存储器，其特征在于，所述隧穿晶体管沟道层（205）是第二掺杂类型的轻掺杂多晶硅。

4.根据权利要求1所述的基于双隧穿晶体管的半浮栅存储器，其特征在于，所述控制栅（207）为第二掺杂类型的重掺杂多晶硅层。

5.根据权利要求1所述的基于双隧穿晶体管的半浮栅存储器，其特征在于，所述控制栅（207）材料为TiN、TaN、MoN或者WN。

6.一种基于双隧穿晶体管的半浮栅存储器制备方法，其特征在于，具体步骤为：

提供具有第一掺杂类型的半导体衬底（201 ）；

在所述半导体衬底（201）中刻蚀形成U型槽；

形成第一栅极叠层，依次形成第一栅介质层（203）、浮栅（204）和隧穿晶体管沟道层（205），使所述第一栅介质层（203）覆盖所述U型槽的表面，所述浮栅（204）覆盖第一栅介质层（203）并形成中间高、两边低的凸起形状，所述隧穿晶体管沟道层（205）覆盖所述浮栅（204）的中间凸起上表面；

形成第二栅极叠层，依次形成第二栅介质层（206）和控制栅（207），使所述第二栅介质层（206）形成在所述隧穿晶体管沟道层（205）两侧并延伸覆盖所述浮栅（204）表面，所述控制栅（207）覆盖所述第二栅介质层（206）和所述隧穿晶体管沟道层（205）上表面；

在所述第一栅极叠层和第二栅极叠层两侧形成栅极侧墙（208）；

在所述半导体衬底中，所述第一栅极叠层和第二栅极叠层两侧形成源区（209）和漏区（210），其中，源区（209）具有第一掺杂类型，漏区（210）具有第二掺杂类型；

所述浮栅（204）是第一掺杂类型的重掺杂的多晶硅层。

7.根据权利要求6所述的基于双隧穿晶体管的半浮栅存储器制备方法，其特征在于，所述隧穿晶体管沟道层（205）是第二掺杂类型的轻掺杂多晶硅。

8.根据权利要求6所述的基于双隧穿晶体管的半浮栅存储器制备方法，其特征在于，所述控制栅（207）为第二掺杂类型的重掺杂多晶硅层，或所述控制栅为TiN、TaN、MoN或者WN。

Images