CN111477627B - 一种基于双浮栅材料的半浮栅存储器及其制备方法 - Google Patents

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Abstract

本发明属于集成电路存储器技术领域，具体为一种基于双浮栅材料的半浮栅存储器及其制备方法。本发明的半浮栅存储器包括：半导体衬底，具有第一掺杂类型；半浮栅阱区，具有第二掺杂类型，位于半导体衬底的上层区域；U型槽，贯穿所述半浮栅阱区，底部处于所述半浮栅阱区的下边界；第一栅极叠层，包括第一栅介质、第一金属栅、富含缺陷的绝缘材料层和金属纳米晶；第二栅极叠层，包括第二栅介质层和第二金属栅；栅极侧墙，位于所述第一栅极叠层和第二栅极叠层两侧；源极和漏极，具有第二掺杂类型，位于第一、第二栅极叠层两侧。本发明利用拥有大量缺陷的绝缘材料和彼此相互分离的金属纳米晶作为双浮栅，有利于数字信号的分辨，增加存储器刷新时间。

Description

一种基于双浮栅材料的半浮栅存储器及其制备方法
技术领域
本发明属于集成电路存储器技术领域，具体涉及一种基于双浮栅材料的半浮栅存储器及其制备方法。
背景技术
目前，集成电路芯片中使用的DRAM器件主要为1T1C结构，即一个晶体管串联一个电容器，通过晶体管的开关实现对电容器的充电和放电，从而实现DRAM器件0和1之间的转换。随着器件尺寸越来越小，集成电路芯片中使用的DRAM器件正面临越来越多的问题，比如DRAM器件要求64ms刷新一次，因此电容器的电容值必须保持在一定数值以上以保证有足够长的电荷保持时间，但是随着集成电路特征尺寸的缩小，大电容的制造已经越来越困难，而且已经占了制造成本的30％以上。半浮栅存储器是DRAM器件的替代概念，不同于通常的1T1C结构，半浮栅器件由一个浮栅晶体管和嵌入式隧穿晶体管组成，通过嵌入式隧穿晶体管的沟道对浮栅晶体管的浮栅进行写入和擦除操作。从半浮栅存储器的工作原理我们可以看出，半浮栅存储器的电荷保持能力由半浮栅的材料决定。因此，如何进一步改进半浮栅的材料成为进一步提高半浮栅存储器的电荷保持能力，增加电荷保持时间的关键。此外，伴随着多晶硅浮栅尺寸的缩小，通过栅间介质的冲击电流过大，会给存储器带来可靠性问题。而且，多晶硅浮栅存在多晶硅耗尽效应，要生长光滑、足够薄的多晶硅薄膜的工艺相对复杂。此外，半浮栅晶体管的擦写速度由嵌入式隧穿晶体管的驱动电流决定。因此，如何进一步提高隧穿晶体管的驱动电流成为进一步提高半浮栅晶体管速度或者降低隧穿晶体管漏极电压，降低功耗的关键。
发明内容
本发明的目的在于提供一种提高数字信号分辨、增加存储器刷新时间的基于双浮栅材料的半浮栅存储器及其制备方法。
本发明提供的基于双浮栅材料的半浮栅存储器，包括：
半导体衬底，其具有第一掺杂类型；
半浮栅阱区，其具有第二掺杂类型，位于所述半导体衬底的上层区域；
U型槽，贯穿所述半浮栅阱区，其底部处于所述半浮栅阱区的下边界；
第一栅极叠层，包括第一栅介质层、第一金属栅、富含缺陷的绝缘材料层和金属纳米晶，其中第一栅介质层覆盖所述U型槽的表面，并在所述半浮栅阱区形成开口；所述第一金属栅覆盖第一栅介质层，在所述开口处向下深入所述半浮栅阱区并水平延伸形成L型；所述富含缺陷的绝缘材料层形成在所述第一金属栅上；所述金属纳米晶位于所述富含缺陷的绝缘材料层上表面，所述富含缺陷的绝缘材料层和所述金属纳米晶构成双浮栅；
第二栅极叠层，包括第二栅介质层和第二金属栅，所述第二栅介质层包覆所述金属纳米晶，并覆盖所述富含缺陷的绝缘材料层表面，且在所述开口处与所述第一金属栅的L型表面相接触，并延伸覆盖所述半浮栅阱区的表面；所述第二金属栅覆盖所述第二栅介质层；栅极侧墙，位于所述第一栅极叠层和第二栅极叠层两侧；
源极和漏极，具有第二掺杂类型，形成于所述半浮栅阱区中，位于所述第一、第二栅极叠层两侧。
本发明的基于双浮栅材料的半浮栅存储器中，优选为，所述富含缺陷的绝缘材料层是HfAlO、ZrAlO、HfSiO、ZrSiO、TiAlO、TiSiO中的一种，或其中几种的任意组合。
本发明的基于双浮栅材料的半浮栅存储器中，优选为，所述金属纳米晶是Ni、Au、Pt、Pd、Ag、Co中的一种，或其中几种的任意组合。
本发明的基于双浮栅材料的半浮栅存储器中，优选为，所述金属纳米晶彼此分离。
本发明的基于双浮栅材料的半浮栅存储器中，优选为，所述第二栅介质层与所述第一金属栅在所述开口处的水平方向的接触尺寸不小于所述第二栅介质层的厚度。
本发明提供的基于双浮栅材料的半浮栅存储器制备方法，具体步骤为：
(1)提供具有第一掺杂类型的半导体衬底；
在所述半导体衬底的上层区域形成具有第二掺杂类型的半浮栅阱区；
(2)在所述半浮栅阱区中刻蚀形成U型槽，使所述U型槽贯穿所述半浮栅阱区，且底部处于所述半浮栅阱区的下边界；
(3)形成第一栅极叠层，依次形成第一栅介质层、第一金属栅、富含缺陷的绝缘材料层和金属纳米晶，使第一栅介质层覆盖所述U型槽的表面，并在所述半浮栅阱区形成开口；所述第一金属栅覆盖第一栅介质层，在所述开口处向下深入所述半浮栅阱区并水平延伸形成L型；所述富含缺陷的绝缘材料层形成在所述第一金属栅上；所述金属纳米晶位于所述富含缺陷的绝缘材料层上表面，所述富含缺陷的绝缘材料层和所述金属纳米晶构成双浮栅；
(4)形成第二栅极叠层，依次形成第二栅介质层和第二金属栅，使所述第二栅介质层包覆所述金属纳米晶，并覆盖所述富含缺陷的绝缘材料层表面，且在所述开口处与所述第一金属栅的L型表面相接触，并延伸覆盖所述半浮栅阱区的表面；所述第二金属栅覆盖所述第二栅介质层；
(5)在所述第一栅极叠层和第二栅极叠层两侧形成栅极侧墙；
(6)在所述半浮栅阱区中，所述第一栅极叠层和第二栅极叠层两侧形成源极和漏极。
本发明的基于双浮栅材料的半浮栅存储器制备方法中，优选为，所述富含缺陷的绝缘材料层是HfAlO、ZrAlO、HfSiO、ZrSiO、TiAlO、TiSiO中的一种，或其中几种的任意组合。
本发明的基于双浮栅材料的半浮栅存储器制备方法中，优选为，所述金属纳米晶是Ni、Au、Pt、Pd、Ag、Co中的一种，或其中几种的任意组合。
本发明的基于双浮栅材料的半浮栅存储器制备方法中，优选为，采用原子层沉积方法形成彼此分离的所述金属纳米晶。
本发明的基于双浮栅材料的半浮栅存储器制备方法中，优选为，所述第二栅介质层与所述第一金属栅在所述开口处的水平方向的接触尺寸不小于所述第二栅介质层的厚度。
本发明利用拥有大量缺陷的绝缘材料和彼此相互分离的金属纳米晶作为双浮栅有利于数字信号的分辨，增加存储器刷新时间，有利于减小栅压。
附图说明
图1是本发明的基于双浮栅材料的半浮栅存储器制备方法流程图。
图2是形成氧化物后的器件结构示意图。
图3是形成半浮栅阱区后的器件结构示意图。
图4是形成U型槽后的器件结构示意图。
图5是去除氧化物后的器件结构示意图。
图6～11是形成第一栅极叠层的各步骤器件结构示意图。
图12～14是形成第二栅极叠层的各步骤器件结构示意图。
图15是形成栅极侧墙后的器件结构示意图。
图16是本发明的基于双浮栅材料的半浮栅存储器结构示意图。
具体实施方式
下面结合实施例和附图，对本发明作进一步介绍。应当理解，所述实施例仅用以解释本发明，并不用于限定本发明。本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
以下结合附图1～16对本发明的技术方案做进一步的说明。图1是基于双浮栅材料的半浮栅存储器的制备方法的流程图，图2-16示出了基于双浮栅材料的半浮栅存储器的制备方法各步骤的结构示意图。如图1所示，具体制备步骤为：
步骤S1，提供具有第一掺杂类型的半导体衬底200。半导体衬底200可以是各种形式的合适衬底，例如体半导体衬底如Si、Ge等及化合物半导体衬底如SiGe、GaAs、GaSb、AlAs、InAs、InP、GaN、SiC、InGaAs、InSb、InGaSb等，绝缘体上半导体衬底(SOI)等。为方便说明，以下以Si衬底为例进行描述。然后在半导体衬底200表面生长一层氧化物202，该氧化物通常是是SiO2，主要是为了避免半导体衬底本身直接遭受离子轰击而产生缺陷，所得结构如图2所示。
步骤S2，形成具有第二掺杂类型的半浮栅阱区201。通过离子注入方式在半导体衬底200表层区域形成具有第二掺杂类型的阱区201，所得结构如图3所示。在本实施方式中，第一掺杂类型为p型，第二掺杂类型为n型，也即半导体衬底200为p型掺杂的衬底，在其表面区域形成n型轻掺杂阱区201。
步骤S3，形成U型槽。旋涂光刻胶，并通过曝光和显影等光刻工艺定义U型槽的位置。通过干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀，或者通过使用蚀刻剂溶液的湿法蚀刻进行图案化，从而在半浮栅阱区201中形成U型槽。U型槽贯穿半浮栅阱区201，其底部处于半浮栅阱区201的下边界，所得结构如图4所示。接着采用前述相同的光刻和刻蚀的方法去除氧化物202，所得结构如图5所示。
步骤S4，形成第一栅极叠层，依次形成第一栅介质层、第一金属栅、富含缺陷的绝缘材料层和金属纳米晶。具体而言，包括以下步骤，结合图6～图11进行说明。在上述器件结构上采用原子层沉积方法淀积HfO2层203作为第一栅介质层，所得结构如图6所示。之后旋涂光刻胶，并通过曝光和显影等光刻工艺定义隧穿晶体管的源端位置。通过干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀，或者通过使用蚀刻剂溶液的湿法蚀刻进行图案化，刻蚀去除右侧部分HfO2层203，并过刻去除半浮栅阱区201，从而在半浮栅阱区201形成开口，所得结构如图7所示。然后，利用原子层沉积方法形成TiN层204作为第一金属栅，所得结构如图8所示。紧接着采用原子层沉积方法形成富含缺陷的绝缘材料HfAlO层205，所得结构如图9所示。进一步，采用原子层沉积方法形成彼此相互分离的金属Ni纳米晶206，所得结构如图10所示。最后，旋涂光刻胶，并通过其中包括曝光和显影的光刻工艺将光刻胶形成用于限定第一栅极叠层的形状的图案。通过干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀，或者通过使用蚀刻剂溶液的湿法蚀刻，去除右侧部分金属纳米晶层206、HfAlO层205、TiN层204和HfO2层203，所得结构如图11所示。刻蚀后，如图11所示，第一金属栅204在所述开口处的部分形成L型形状。然后，通过在溶剂中溶解或灰化去除光刻胶。富含缺陷的绝缘材料层205和金属纳米晶206构成双浮栅。
在本实施方式中选用HfO2作为第一栅介质层材料，选用TiN作为第一金属栅材料，选用HfAlO作为富含缺陷的绝缘材料、选用Ni作为金属纳米晶材料。但是本发明不限定于此，第一栅介质层可以是选自SiO2、Al2O3、ZrO2、HfO2等或上述材料的任意组合。第一金属栅层例如可以是选自TiN、TaN、MoN、WN等。第一金属栅的厚度优选介于3～5nm之间。富含缺陷的绝缘材料可以选自HfAlO、ZrAlO、HfSiO、ZrSiO、TiAlO、TiSiO等或上述材料的任意组合。金属纳米晶材料可以是选自Ni、Au、Pt、Pd、Ag、Co等或上述材料的任意组合。此外，上述第一栅极叠层的形成方法也可以是化学气相沉积、物理气相沉积、电子束蒸发或者脉冲激光沉积。
步骤S5，形成第二栅极叠层，如图12～图14所示，依次形成第二栅介质层和第二金属栅。具体而言，包括以下步骤：在上述器件结构上采用原子层沉积方法淀积HfO2层207作为第二栅介质层，所得结构如图12所示。如图12所示，第二栅介质层207包覆金属纳米晶206，在第一栅极叠层一侧形成侧墙且在开口处与第一金属栅204的L型表面相接触，并延伸覆盖半浮栅阱区201的表面。第一金属栅204在该侧墙正下方的宽度不小于第二栅介质207的厚度，也即第二栅介质层207与第一金属栅204在开口处的水平方向的接触尺寸不小于第二栅介质层207的厚度。然后利用原子层沉积方法形成TiN层208作为第二金属栅，所得结构如图13所示。最后在第二金属栅TiN层208上旋涂光刻胶，并通过其中包括曝光和显影的光刻工艺将光刻胶形成用于限定第二栅极叠层的形状的图案。通过干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀，或者通过使用蚀刻剂溶液的湿法蚀刻，去除右侧部分TiN层208和HfO2层207，以及去除左侧部分TiN层208、HfO2层207、金属纳米晶层206、HfAlO层205、TiN层204、HfO2层203，所得结构如图14所示。然后，通过在溶剂中溶解或灰化去除光刻胶。
在本实施方式中选用HfO2作为第二栅介质层材料，选用TiN作为第二金属栅材料。但是本发明不限定于此，第二栅介质层可以是选自SiO2、Al2O3、ZrO2、HfO2等或上述材料的任意组合。第二金属栅层由可以用于形成金属栅的合适材料构成，例如可以是选自TiN、TaN、MoN、WN等。
步骤S6，形成栅极侧墙。采用化学气相沉积的方法在半浮栅阱区、第一栅极叠层和第二栅极叠层表面生长SiO2层209，然后通过光刻和干法刻蚀的方法去除部分SiO2层209，从而在第一栅极叠层和第二栅极叠层两侧形成侧墙，所得结构如图15所示。当然本发明也可以通过其它淀积工艺形成栅极侧墙，如电子束蒸发、原子层沉积、溅射等，栅极侧墙材料例如也可以是SiN等绝缘材料。
步骤S7，形成源极和漏极。旋涂光刻胶，进行光刻工艺限定源极、漏极形状。采用离子注入方法在半浮栅阱区两侧形成n型重掺杂，然后去除光刻胶，最后采用激光退火的方法进行离子激活，从而形成源极210和漏极211，所得结构如图16所示。
如图16所示，本发明的基于双浮栅材料的半浮栅存储器包括：半导体衬底200，其具有第一掺杂类型；半浮栅阱区201，其具有第二掺杂类型，位于半导体衬底200的上层区域；U型槽，贯穿半浮栅阱区201，其底部处于半浮栅阱区201的下边界；第一栅极叠层，包括第一栅介质层203、第一金属栅204、富含缺陷的绝缘材料层205和金属纳米晶206，其中第一栅介质层203覆盖U型槽的表面，并在半浮栅阱区201形成开口；第一金属栅204覆盖第一栅介质层203，在开口处向下深入半浮栅阱区201并水平延伸形成L型；富含缺陷的绝缘材料层205形成在第一金属栅204上，且第一金属栅204和富含缺陷的绝缘材料层205在U型槽内均有覆盖；金属纳米晶206位于富含缺陷的绝缘材料层205上表面，富含缺陷的绝缘材料层205和金属纳米晶206构成双浮栅；第二栅极叠层，包括第二栅介质层207和第二金属栅208，第二栅介质层207包覆金属纳米晶206，并覆盖富含缺陷的绝缘材料层205表面，且在开口处与第一金属栅204的L型表面相接触，并延伸覆盖半浮栅阱区201的表面；第二金属栅208覆盖第二栅介质层207；栅极侧墙209，位于第一栅极叠层和第二栅极叠层两侧；源极210和漏极211，具有第二掺杂类型，形成于半浮栅阱区中，位于第一、第二栅极叠层两侧。
其中，富含缺陷的绝缘材料层205是HfAlO、ZrAlO、HfSiO、ZrSiO、TiAlO、TiSiO及其任意组合的一种。金属纳米晶206是Ni、Au、Pt、Pd、Ag、Co及其任意组合的一种。优选地，金属纳米晶206彼此分离。第二栅介质层207与第一金属栅204在开口处的水平方向的接触尺寸不小于第二栅介质层207的厚度。
本发明的基于双浮栅材料的半浮栅存储器，利用拥有大量缺陷的绝缘材料和彼此相互分离的金属纳米晶取代多晶硅作为双浮栅材料。由于富含缺陷的绝缘材料层和金属纳米晶均可以俘获电荷，这样可以大大增加电荷俘获量，从而增大阈值电压窗口，利于数字信号“0”和“1”的分辨。而且，富含缺陷的绝缘材料中缺陷能级是不连续的以及金属纳米晶是彼此相互分离的，这些都可以有效地增强电荷保持能力，从而增加存储器的刷新时间。此外，相比于多晶硅，金属纳米晶和富含缺陷的绝缘材料都没有耗尽效应，有利于栅压的减小。
此外，利用第一金属栅作为隧穿晶体管的源极，而且第一金属栅深入半浮栅阱区，并水平延伸到第二栅介质的侧墙下方区域，这意味着隧穿晶体管沟道上方的第二栅介质厚度是均匀分布的，这有利于隧穿晶体管在沟道中形成近似均匀的电荷积累或者反型层，从而隧穿晶体管的源极和沟道之间更容易发生隧穿，也就是说可以增大隧穿效率。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。

Claims (10)

1.一种基于双浮栅材料的半浮栅存储器，其特征在于，包括：
半导体衬底(200)，其具有第一掺杂类型；
半浮栅阱区(201)，其具有第二掺杂类型，位于所述半导体衬底(200)的上层区域；
U型槽，贯穿所述半浮栅阱区(201)，其底部处于所述半浮栅阱区(201)的下边界；
第一栅极叠层，包括第一栅介质层(203)、第一金属栅(204)、富含缺陷的绝缘材料层(205)和金属纳米晶(206)，其中第一栅介质层(203)覆盖所述U型槽的表面，并在所述半浮栅阱区(201)形成开口；所述第一金属栅(204)覆盖第一栅介质层(203)，在所述开口处向下深入所述半浮栅阱区(201)并水平延伸形成L型；所述富含缺陷的绝缘材料层(205)形成在所述第一金属栅(204)上；所述金属纳米晶(206)位于所述富含缺陷的绝缘材料层(205)上表面，所述富含缺陷的绝缘材料层(205)和所述金属纳米晶(206)构成双浮栅；
第二栅极叠层，包括第二栅介质层(207)和第二金属栅(208)，所述第二栅介质层(207)包覆所述金属纳米晶(206)，并覆盖所述富含缺陷的绝缘材料层(205)表面，且在所述开口处与所述第一金属栅(204)的L型表面相接触，并延伸覆盖所述半浮栅阱区(201)的表面；所述第二金属栅(208)覆盖所述第二栅介质层(207)；
栅极侧墙(209)，位于所述第一栅极叠层和第二栅极叠层两侧；
源极(210)和漏极(211)，具有第二掺杂类型，形成于所述半浮栅阱区(201)中，位于所述第一、第二栅极叠层两侧。
2.根据权利要求1所述的基于双浮栅材料的半浮栅存储器，其特征在于，所述富含缺陷的绝缘材料层(205)是HfAlO、ZrAlO、HfSiO、ZrSiO、TiAlO、TiSiO中的一种，或其中几种的任意组合。
3.根据权利要求1所述的基于双浮栅材料的半浮栅存储器，其特征在于，所述金属纳米晶(206)是Ni、Au、Pt、Pd、Ag、Co中的一种，或其中几种的任意组合。
4.根据权利要求1所述的基于双浮栅材料的半浮栅存储器，其特征在于，所述金属纳米晶(206)彼此分离。
5.根据权利要求1所述的基于双浮栅材料的半浮栅存储器，其特征在于，所述第二栅介质层(207)与所述第一金属栅(204)在所述开口处的水平方向的接触尺寸不小于所述第二栅介质层(207)的厚度。
6.一种基于双浮栅材料的半浮栅存储器制备方法，其特征在于，具体步骤为：
提供具有第一掺杂类型的半导体衬底(200)；
在所述半导体衬底(200)的上层区域形成具有第二掺杂类型的半浮栅阱区(201)，
在所述半浮栅阱区(201)中刻蚀形成U型槽，使所述U型槽贯穿所述半浮栅阱区(201)，且底部处于所述半浮栅阱区(201)的下边界；
形成第一栅极叠层，依次形成第一栅介质层(203)、第一金属栅(204)、富含缺陷的绝缘材料层(205)和金属纳米晶(206)，使第一栅介质层(203)覆盖所述U型槽的表面，并在所述半浮栅阱区(201)形成开口；所述第一金属栅(204)覆盖第一栅介质层(203)，在所述开口处向下深入所述半浮栅阱区(201)并水平延伸形成L型；所述富含缺陷的绝缘材料层(205)形成在所述第一金属栅(204)上；所述金属纳米晶(206)位于所述富含缺陷的绝缘材料层(205)上表面，所述富含缺陷的绝缘材料层(205)和所述金属纳米晶(206)构成双浮栅；
形成第二栅极叠层，依次形成第二栅介质层(207)和第二金属栅(208)，使所述第二栅介质层(207)包覆所述金属纳米晶(206)，并覆盖所述富含缺陷的绝缘材料层(205)表面，且在所述开口处与所述第一金属栅(204)的L型表面相接触，并延伸覆盖所述半浮栅阱区(201)的表面；所述第二金属栅(208)覆盖所述第二栅介质层(207)；
在所述第一栅极叠层和第二栅极叠层两侧形成栅极侧墙(209)；
在所述半浮栅阱区(201)中，所述第一栅极叠层和第二栅极叠层两侧形成源极(210)和漏极(211)。
7.根据权利要求6所述的基于双浮栅材料的半浮栅存储器制备方法，其特征在于，所述富含缺陷的绝缘材料层(205)是HfAlO、ZrAlO、HfSiO、ZrSiO、TiAlO、TiSiO中的一种，或其中几种的任意组合。
8.根据权利要求6所述的基于双浮栅材料的半浮栅存储器制备方法，其特征在于，所述金属纳米晶(206)是Ni、Au、Pt、Pd、Ag、Co中的一种，或其中几种的任意组合。
9.根据权利要求6所述的基于双浮栅材料的半浮栅存储器制备方法，其特征在于，采用原子层沉积方法形成彼此分离的所述金属纳米晶(206)。
10.根据权利要求6所述的基于双浮栅材料的半浮栅存储器制备方法，其特征在于，所述第二栅介质层(207)与所述第一金属栅(204)在所述开口处的水平方向的接触尺寸不小于所述第二栅介质层(207)的厚度。
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* Cited by examiner, † Cited by third party
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100745400B1 (ko) * 2006-03-08 2007-08-02 삼성전자주식회사 게이트 구조 및 이를 형성하는 방법, 비휘발성 메모리 장치및 이의 제조 방법
KR100740613B1 (ko) * 2006-07-03 2007-07-18 삼성전자주식회사 비휘발성 기억 소자의 형성 방법
KR100855993B1 (ko) * 2007-04-03 2008-09-02 삼성전자주식회사 전하 트랩 플래시 메모리 소자 및 그 제조방법
EP2068351A1 (en) * 2007-12-03 2009-06-10 INTERUNIVERSITAIR MICROELEKTRONICA CENTRUM vzw (IMEC) Floating gate non-volatile memory device and method for manufacturing same
US8068370B2 (en) * 2008-04-18 2011-11-29 Macronix International Co., Ltd. Floating gate memory device with interpoly charge trapping structure
CN104916639B (zh) * 2014-03-13 2018-09-25 中芯国际集成电路制造(上海)有限公司 一种半浮栅存储器结构及其制作方法
CN105097919B (zh) * 2014-05-14 2018-08-03 中芯国际集成电路制造(上海)有限公司 半浮栅晶体管结构及其制作方法
CN104167450B (zh) * 2014-08-17 2017-01-11 复旦大学 一种半浮栅功率器件
US10388650B2 (en) * 2014-08-17 2019-08-20 Fudan University Semi-floating-gate power device and manufacturing method therefor
CN104701316B (zh) * 2015-03-31 2017-09-29 上海集成电路研发中心有限公司 一种双槽形结构的半浮栅器件及其制造方法
CN104882447B (zh) * 2015-05-27 2018-10-16 上海集成电路研发中心有限公司 一种漏区嵌入反型层的半浮栅器件及制造方法
US9761597B2 (en) * 2015-09-09 2017-09-12 Toshiba Memory Corporation Nonvolatile semiconductor storage device, and method of manufacturing the same nonvolatile semiconductor storage device
CN110416084A (zh) * 2019-07-10 2019-11-05 复旦大学 一种高k/金属栅结构的半浮栅晶体管及其制备方法

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