CN113161360B - 一种半浮栅存储器的制造工艺及半浮栅存储器 - Google Patents

一种半浮栅存储器的制造工艺及半浮栅存储器 Download PDF

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Abstract

本发明提供了一种半浮栅存储器的制造工艺，包括：提供衬底；在衬底的上表面生成具有第一U型槽结构的半浮栅阱区，第一U型槽结构的底部与衬底接触设置；在半浮栅阱区上生成第一栅介质层；在第一栅介质层处向衬底方向开设第二U型槽结构延伸至半浮栅阱区，第二U型槽结构与第一U型槽结构间隔设置；在第一栅介质层和第二U型槽结构表面生成浮栅，浮栅覆盖第一栅介质层，且填充第一U形槽结构和第二U型槽结构，浮栅与半浮栅阱区在第二U型槽处连接构成二极管结构，本发明通过构筑U型槽结构形成半浮栅晶体管的沟道区域和二极管区域，来增大集成密度，提高电荷写入速度，同时可以大面积生产与现有制造工艺兼容。另外，本发明还提供了半浮栅存储器。

Description

一种半浮栅存储器的制造工艺及半浮栅存储器
技术领域
本发明涉及半导体存储技术领域，尤其涉及一种半浮栅存储器的制造工艺及半浮栅存储器。
背景技术
现今主流的存储技术分为两类：挥发性存储技术和非挥发性存储技术。
其中，挥发性存储技术主要是静态存储器(Static Random-Access Memory，SRAM)和动态随机存储器(dynamic random access memory，DRAM)。挥发性存储器有着纳米级的写入速度，但其数据保持能力只有毫秒级，使得其只能用在缓存等有限的存储领域。
对于非挥发性存储技术，比如闪存技术，其数据保持能力可以达到10年，然而相对缓慢的写入操作，极大地限制了其在高速缓存领域的应用。所以，在此背景下，一种基于二维半导体材料的半浮栅存储器应运而生，这种半浮栅存储器采用范德瓦尔斯异质结作为电荷存储的电子开关，极大地改善了电荷写入速度以及数据刷新时间。然而，在这种半浮栅存储器中，其主要组成材料均为二维半导体，而且均是通过机械剥离这种低产量方法形成的，也就是说很难制备出大面积的半浮栅存储器，同时这种机械剥离工艺也无法与集成电路工艺兼容。
公开号为CN104465381B的中国专利公开了一种平面沟道的半浮栅器件的制造工艺，通过采用后栅工艺来制备平面沟道的半浮栅器件，在形成源接触区和漏接触区后，先刻蚀掉多晶硅控制栅牺牲材料，然后使金属控制栅材料占据原来的多晶硅控制栅牺牲材料的位置，形成金属控制栅，可以避免金属控制栅在源接触区和漏接触区的高温退火过程中被损伤，提高了平面沟道的半浮栅器件的性能，还利用自对准工艺来制造半浮栅器件的源接触区和漏接触区，工艺过程简单且稳定，降低了生产成本。但是，并没有提及到一种半浮栅存储器能够增大集成密度，提高电荷写入速度，同时可以大面积生产并与现有制造工艺兼容。
因此，有必要提供一种半浮栅存储器及其制造工艺，用于解决现有技术中存在的上述问题。
发明内容
本发明的目的在于提供一种半浮栅存储器的制造工艺及半浮栅存储器，增大集成密度，提高电荷写入速度，同时可以大面积生产并与现有制造工艺兼容。
为实现上述目的，本发明提供的技术方案如下：
一种半浮栅存储器的制造工艺，包括以下步骤：
S01：提供衬底；
S02：在所述衬底的上表面生成具有第一U型槽结构的半浮栅阱区，所述第一U型槽结构的底部与所述衬底接触设置；
S03：在所述半浮栅阱区上生成第一栅介质层；
S04：在所述第一栅介质层处向所述衬底方向开设第二U型槽结构延伸至所述半浮栅阱区，所述第二U型槽结构与所述第一U型槽结构间隔设置；
S05：在所述第一栅介质层和所述第二U型槽结构表面生成浮栅，所述浮栅覆盖所述第一栅介质层和所述第二U型槽结构，所述浮栅与所述半浮栅阱区接触设置构成二极管结构。
本发明提供的半浮栅存储器的制造工艺有益效果：通过构筑所述第一U型槽结构和所述第二U型槽结构分别形成半浮栅晶体管的沟道区域和二极管区域，可以削弱半浮栅晶体管的短沟道效应，从而有利于存储器尺寸的不断缩小，进一步可以增大集成密度，同时显著增大二极管的注入电流，进一步提高电荷写入速度，此外构成存储器的各种材料均可以传统的半导体工艺制备得到，可以大面积生产，与现有集成电路制造工艺兼容。
优选地，所述步骤S02中，在所述衬底的上表面生成具有第一U型槽结构的半浮栅阱区的步骤包括：
S021：在所述衬底表面生长氧化物层；
S022：在所述氧化物层表面通过离子注入方式在所述衬底表层区域形成所述半浮栅阱区；
S023：刻蚀所述半浮栅阱区形成所述第一U型槽结构；
S024：去除所述氧化物层。
其有益效果在于：所述氧化物层避免了所述衬底在离子注入时直接遭受离子轰击而产生缺陷。
优选地，还包括步骤S06：在所述浮栅上依次设置第二栅介质层和控制栅，所述第一栅介质层、所述浮栅、所述第二栅介质层和所述控制栅构成栅极叠层。
优选地，还包括步骤S07：去除所述栅极叠层的两侧部分，使所述栅极叠层与所述衬底和所述半浮栅阱区结合形成凸型结构。
优选地，还包括步骤S08：在所述栅极叠层的两侧分别设置侧墙，所述侧墙分别与所述栅极叠层的两侧连接，所述侧墙的一端设于所述半浮栅阱区。
优选地，还包括步骤S09：在所述半浮栅阱区的两侧边注入离子形成源区和漏区，所述源区和所述漏区分别与两侧的所述侧墙的下端抵接。其有益效果在于：所述源区和所述漏区通过在衬底的两侧边且位于所述侧墙的下端注入离子形成，减少了所述源区和所述漏区占用的空间，使结构更加的紧凑。
一种半浮栅存储器，采用所述的半浮栅存储器制造工艺制备，所述半浮栅储存器包括：
衬底；
具有第一U型槽结构的半浮栅阱区，设于所述衬底的上表面，所述第一U型槽结构的底部与所述衬底接触；
第二U型槽结构，间隔设于所述第一U型槽结构；
第一栅介质层，部分覆盖所述半浮栅阱区的表面，在所述第二U型槽结构的侧壁形成开口；
浮栅，覆盖所述第一栅介质层和所述第二U型槽结构，并在所述开口处与所述半浮栅阱区接触。
本发明提供的半浮栅存储器有益效果：通过构筑所述第一U型槽结构和所述第二U型槽结构分别形成半浮栅晶体管的沟道区域和二极管区域，可以削弱半浮栅晶体管的短沟道效应，从而有利于存储器尺寸的不断缩小，进一步可以增大集成密度，同时显著增大二极管的注入电流，进一步提高电荷写入速度，此外构成存储器的各种材料均可以传统的半导体工艺制备得到，可以大面积生产，与现有集成电路制造工艺兼容。
优选地，还包括第二栅介质层和控制栅，所述第二栅介质层和所述控制栅依次设置覆盖于所述浮栅，所述第一栅介质层、所述浮栅、所述第二栅介质层和所述控制栅构成栅极叠层，所述栅极叠层与所述衬底和所述半浮栅阱区结合形成凸型结构。
优选地，还包括侧墙、源区和漏区，所述侧墙设置于所述栅极叠层的两侧，分别与所述栅极叠层的两侧连接，所述侧墙的一端设于所述半浮栅阱区，所述源区和所述漏区分别设置于所述半浮栅阱区的两侧边且位于所述侧墙的下端，所述源区和所述漏区分别与两侧的所述侧墙抵接。其有益效果在于：所述侧墙结构简单，易于微缩，进一步提高了集成密度，所述源区和所述漏区设于所述半浮栅阱区且抵接侧墙，减少了源区和漏区占用的空间，使结构更加的简单紧凑。
优选地，所述衬底和所述浮栅的组成材料具有第一导电类型，所述半浮栅阱区、所述源区和所述漏区的组成材料具有第二导电类型，所述第一导电类型和所述第二导电类型相反。
附图说明
图1为本发明实施例的半浮栅存储器的制造工艺流程图；
图2为本发明实施例的半浮栅存储器的制造工艺中在衬底上设生成具有第一U型槽结构的半浮栅阱区后形成的结构示意图；
图3为本发明实施例的半浮栅存储器的制造工艺中设置第一栅介质层后形成的结构示意图；
图4为本发明实施例的半浮栅存储器的制造工艺中设置第二U型槽结构后形成的结构示意图；
图5为本发明实施例的半浮栅存储器的制造工艺中制备浮栅后形成的结构示意图；
图6为本发明实施例的半浮栅存储器的制造工艺中在衬底表面生长氧化物层后形成的结构示意图；
图7为本发明实施例的半浮栅存储器的制造工艺中在衬底表面形成半浮栅阱区后形成的结构示意图；
图8为本发明实施例的半浮栅存储器的制造工艺中刻蚀部分氧化物层和部分半浮栅阱区形成第一U型槽结构后的结构示意图；
图9为本发明实施例的半浮栅存储器的制造工艺中设置第二栅介质层和控制栅后形成的结构示意图；
图10为本发明实施例的半浮栅存储器的制造工艺中去除栅极叠层的两侧部分后形成的结构示意图；
图11为本发明实施例的半浮栅存储器的制造工艺中设置侧墙后形成的结构示意图；
图12为本发明实施例的半浮栅存储器的结构示意图。
附图标号说明：
100-衬底；
200-半浮栅阱区；201-第一U型槽结构；202-第二U型槽结构；203-源区；204-漏区；
300-第一栅介质层；
400-浮栅；
500-第二栅介质层；
600-控制栅；
700-侧墙；
800-氧化物层。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。除非另外定义，此处使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本文中使用的“包括”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。
针对现有技术存在的问题，本发明的实施例提供了一种半浮栅存储器的制造工艺，图1为本发明实施例的半浮栅存储器的制造工艺流程示意图，参考图1所示，包括以下步骤：
S01：提供衬底；
S02：在所述衬底的上表面生成具有第一U型槽结构的半浮栅阱区，所述第一U型槽结构的底部与所述衬底接触设置；
S03：在所述半浮栅阱区上生成第一栅介质层；
S04：在所述第一栅介质层处向所述衬底方向开设第二U型槽结构延伸至所述半浮栅阱区，所述第二U型槽结构与所述第一U型槽结构间隔设置；
S05：在所述第一栅介质层和所述第二U型槽结构表面生成浮栅，所述浮栅覆盖所述第一栅介质层和所述第二U型槽结构，所述浮栅与所述半浮栅阱区接触设置构成二极管结构。
在一种具体的实施例中，图2为本发明实施例的半浮栅存储器的制造工艺中在衬底上设生成具有第一U型槽结构的半浮栅阱区后形成的结构示意图，图3为本发明实施例的半浮栅存储器的制造工艺中设置第一栅介质层后形成的结构示意图，结合图2和图3所示，首先在所述衬底100的上表面生成具有第一U型槽结构201的半浮栅阱区200，所述第一U型槽结构201的底部与所述衬底100接触设置，然后采用原子层沉积方法在所述具有第一U型槽结构201的半浮栅阱区200表面淀积所述第一栅介质层300，所述第一栅介质层300的组成材料可选用HfO2、SiO2、Al2O3、ZrO2及其任意组合的一种。
在此需要说明的是，在实际应用中，所述衬底100可选用由SiGe、GaAs、GaSb、AlAs、InAs、InP、GaN、SiC、InGaAs、InSb、InGaSb等化合物的任意一种形成的半导体衬底。
在另一种应用场景中，所述衬底100还可选用绝缘体上半导体衬底(SOI)。
图4为本发明实施例的半浮栅存储器的制造工艺中设置第二U型槽结构后形成的结构示意图，参图4，通过干法蚀刻手段蚀刻部分所述第一栅介质层300及所述部分第一栅介质层300下方的部分所述半浮栅阱区200，从而在半浮栅阱区200中形成第二U型槽结构202。所述干法蚀刻手段包括离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀，或者通过使用蚀刻剂溶液的湿法蚀刻，所述第二U型槽结构202的底部与所述衬底100不接触，所述第二U型槽结构202与所述第一U型槽结构201间隔设置。
图5为本发明实施例的半浮栅存储器的制造工艺中制备浮栅后形成的结构示意图，参考图5所示，采用物理气相沉积方法在所述第一栅介质层300和所述第二U型槽结构202表面生长多晶硅，并通过离子注入形成具有第一导电类型，即p型重掺杂的多晶硅层作为所述浮栅400。
在一种优选的实施例中，所述步骤S02中，在所述衬底的上表面生成具有第一U型槽结构的半浮栅阱区的步骤包括：
S021：在所述衬底表面生长氧化物层；
S022：在所述氧化物层表面通过离子注入方式在所述衬底表层区域形成所述半浮栅阱区；
S023：刻蚀所述半浮栅阱区形成所述第一U型槽结构；
S024：去除所述氧化物层。
具体的，图6为本发明实施例的半浮栅存储器的制造工艺中在衬底表面生长氧化物层后形成的结构示意图，参考图6所示，先在所述衬底100表面生长氧化物层800，在本实施例中所述氧化物层为SiO2，主要是为了避免所述衬底100直接遭受离子轰击而产生缺陷。
图7为本发明实施例的半浮栅存储器的制造工艺中在衬底表面形成半浮栅阱区后形成的结构示意图，参图7，通过离子注入的方式在所述衬底100表层区域形成具有第二导电类型的所述半浮栅阱区200，在本实施方式中，第一导电类型为p型半导体，第二导电类型为n型半导体，即所述衬底100为p型掺杂，在其表面区域形成n型轻掺杂的所述半浮栅阱区200。
图8为本发明实施例的半浮栅存储器的制造工艺中刻蚀氧化物层和半浮栅阱区形成第一U型槽结构后的结构示意图，结合图8和图2，首先在所述氧化物层800表面旋涂光刻胶，并通过曝光和显影等光刻工艺确定所述第一U型槽结构201的位置。然后通过干法蚀刻，在所述半浮栅阱区200中形成所述第一U型槽结构201，所述第一U型槽结构201的底部与所述衬底100接触，所述干法蚀刻包括离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀，或者通过使用蚀刻剂溶液的湿法蚀刻进行图案化，最后采用光刻和刻蚀的方法去除氧化物层800。
图9为本发明实施例的半浮栅存储器的制造工艺中设置第二栅介质层和控制栅后形成的结构示意图，参图9，本发明的一些实施例中，浮栅存储器的制造工艺还包括步骤S06：在所述浮栅400上依次设置第二栅介质层500和控制栅600，所述第一栅介质层300、所述浮栅400、所述第二栅介质层500和所述控制栅600构成栅极叠层。
具体的，在所述浮栅400表面采用淀积手段沉积所述第二栅介质层500，所述第二栅介质层的组成材料可选用SiO2、Al2O3、ZrO2、HfO2任意一种及其任意组合的一种，所述沉积手段可以选自原子层沉积、化学气相沉积、物理气相沉积、电子束蒸发或者脉冲激光沉积中的任意一种，然后利用所述沉积方法在所述第二栅介质层500的表面沉积控制栅600，所述控制栅600的组成材料可选用TiN、TaN、MoN、WN任意一种及其任意组合，所得结构如图10所示。所述第一栅介质层300、所述浮栅400、所述第二栅介质层500和所述控制栅600构成栅极叠层。
图10为本发明实施例的半浮栅存储器的制造工艺中去除栅极叠层的两侧部分后形成的结构示意图，参图10，本发明的一些实施例中，浮栅存储器的制造工艺还包括步骤S07：去除所述栅极叠层的两侧部分，使所述栅极叠层与所述衬底100和所述半浮栅阱区200结合形成凸型结构。
具体的，在所述控制栅600的表面旋涂光刻胶，并通过曝光和显影的光刻工艺将光刻胶形成用于限定栅极叠层形状的图案，在通过所述干法蚀刻手段去除左右两侧部分。
图11为本发明实施例的半浮栅存储器的制造工艺中设置侧墙后形成的结构示意图，参图11，本发明的一些实施例中，浮栅存储器的制造工艺还包括步骤S08：在所述栅极叠层的两侧分别设置侧墙700，所述侧墙700分别与所述栅极叠层的两侧连接，所述侧墙的一端设于所述半浮栅阱区200。
具体的，首先采用沉积手段在所述栅极叠层的表面生长所述栅极侧墙700材料，然后通过光刻和干法刻蚀的方法去除部分所述栅极侧墙700材料，从而在所述栅极叠层的两侧形成栅极侧墙700。
在此需要说明的是，所述沉积手段包括化学气相沉积、电子束蒸发、原子层沉积、溅射，所述栅极侧墙700材料包括SiO2、Si3N4和SiON的任意一种或多种。
图12为本发明实施例的半浮栅存储器的结构示意图，参图12，本发明的一些实施例中，浮栅存储器的制造工艺还包括步骤S09：在所述半浮栅阱区200的两侧边注入离子形成源区203和漏区204，所述源区203和所述漏区204分别与两侧的所述侧墙700的下端抵接，减少了所述源区203和所述漏区204占用的空间，使结构更加的紧凑。
具体的，在所述半浮栅阱区200的两侧边旋涂光刻胶，进行光刻工艺限定所述源区203和所述漏区204的形状，随后采用离子注入方法在所述半浮栅阱区200的两侧形成具有第二导电类型的重掺杂区域，即n型重掺杂区域。最后采用激光退火的方法进行离子激活，形成所述源区203和所述漏区204，所得结构如图12所示。
本发明还提供了一种半浮栅存储器，参图12，采用所述的半浮栅存储器制造工艺制备，所述半浮栅储存器包括：
衬底100；
具有第一U型槽结构的半浮栅阱区200，设于所述衬底100的上表面，所述第一U型槽结构201的底部与所述衬底100接触；
第二U型槽结构202，间隔设于所述第一U型槽结构201；
第一栅介质层300，部分覆盖所述半浮栅阱区200的表面，在所述第二U型槽结构202的侧壁形成开口；
浮栅400，覆盖所述第一栅介质层300和所述第二U型槽结构202，并在所述开口处与所述半浮栅阱区200接触。
本发明的一些实施例中，参图12，所述半浮栅存储器还包括第二栅介质层500和控制栅600，所述第二栅介质层500和所述控制栅600依次设置覆盖于所述浮栅400，所述第一栅介质层300、所述浮栅400、所述第二栅介质层500和所述控制栅600构成栅极叠层，所述栅极叠层与所述衬底100和所述半浮栅阱区200结合形成凸型结构。
本发明的一些实施例中，参图12，所述半浮栅存储器还包括侧墙700、源区203和漏区204，所述侧墙700设置于所述栅极叠层的两侧，分别与所述栅极叠层的两侧连接，所述侧墙700的一端设于所述半浮栅阱区200，所述源区203和所述漏区204分别设置于所述半浮栅阱区200的两侧边且位于所述侧墙700的下端，所述源区203和所述漏区204分别与两侧的所述侧墙抵接，所述侧墙700结构简单，易于微缩，进一步提高了集成密度，所述源区203和所述漏区204设于所述半浮栅阱区200且抵接侧墙700，减少了所述源区203和所述漏区204占用的空间，使结构更加的简单紧凑。
本发明的一些实施例中，参图12，所述衬底100和所述浮栅400的组成材料具有第一导电类型，所述半浮栅阱区200、所述源区203和所述漏区204的组成材料具有第二导电类型，所述第一导电类型和所述第二导电类型相反。
虽然在上文中详细说明了本发明的实施方式，但是对于本领域的技术人员来说显而易见的是，能够对这些实施方式进行各种修改和变化。但是，应理解，这种修改和变化都属于权利要求书中所述的本发明的范围和精神之内。而且，在此说明的本发明可有其它的实施方式，并且可通过多种方式实施或实现。

Claims (10)

1.一种半浮栅存储器的制造工艺，其特征在于，包括：
S01：提供衬底；
S02：在所述衬底的上表面生成具有第一U型槽结构的半浮栅阱区，所述第一U型槽结构的底部与所述衬底接触设置；
S03：在所述半浮栅阱区上生成第一栅介质层；
S04：在所述第一栅介质层处向所述衬底方向开设第二U型槽结构延伸至所述半浮栅阱区，所述第二U型槽结构与所述第一U型槽结构间隔设置；
S05：在所述第一栅介质层和所述第二U型槽结构表面生成浮栅，所述浮栅覆盖所述第一栅介质层，且填充所述第一U形槽结构和所述第二U型槽结构，所述浮栅与所述半浮栅阱区的导电类型相反，所述浮栅与所述半浮栅阱区在所述第二U型槽处连接构成二极管结构。
2.根据权利要求1所述的半浮栅存储器的制造工艺，其特征在于：
所述S02中，在所述衬底的上表面生成具有第一U型槽结构的半浮栅阱区的步骤包括：
S021：在所述衬底表面生长氧化物层；
S022：在所述氧化物层表面通过离子注入方式在所述衬底表层区域形成所述半浮栅阱区；
S023：刻蚀所述半浮栅阱区形成所述第一U型槽结构；
S024：去除所述氧化物层。
3.根据权利要求1所述的半浮栅存储器的制造工艺，其特征在于：
还包括步骤S06，所述步骤S06包括：在所述浮栅上依次设置第二栅介质层和控制栅，所述第一栅介质层、所述浮栅、所述第二栅介质层和所述控制栅构成栅极叠层。
4.根据权利要求3所述的半浮栅存储器的制造工艺，其特征在于：
还包括步骤S07，所述步骤S07包括：去除所述栅极叠层的两侧部分，使所述栅极叠层与所述衬底和所述半浮栅阱区结合形成凸形结构。
5.根据权利要求4所述的半浮栅存储器的制造工艺，其特征在于：
还包括步骤S08，所述步骤S08包括：在所述栅极叠层的两侧分别设置侧墙，所述侧墙分别与所述栅极叠层的两侧连接，所述侧墙的一端设于所述半浮栅阱区。
6.根据权利要求5所述的半浮栅存储器的制造工艺，其特征在于：
还包括步骤S09，所述步骤S09包括：在所述半浮栅阱区的两侧边注入离子形成源区和漏区，所述源区和所述漏区分别与两侧的所述侧墙的下端抵接。
7.一种半浮栅存储器，其特征在于，采用权利要求1-6中任一项所述的半浮栅存储器制造工艺制备，所述半浮栅储存器包括：
衬底；
具有第一U型槽结构的半浮栅阱区，设于所述衬底的上表面，所述第一U型槽结构的底部与所述衬底接触；
第二U型槽结构，间隔设于所述第一U型槽结构；
第一栅介质层，部分覆盖所述半浮栅阱区的表面，在所述第二U型槽结构的侧壁形成开口；
浮栅，覆盖所述第一栅介质层和所述第二U型槽结构，并在所述开口处与所述半浮栅阱区接触。
8.根据权利要求7所述的半浮栅存储器，其特征在于：
还包括第二栅介质层和控制栅，所述第二栅介质层和所述控制栅依次设置覆盖于所述浮栅，所述第一栅介质层、所述浮栅、所述第二栅介质层和所述控制栅构成栅极叠层，所述栅极叠层与所述衬底和所述半浮栅阱区结合形成凸型结构。
9.根据权利要求8所述的半浮栅存储器，其特征在于：
还包括侧墙、源区和漏区，所述侧墙设置于所述栅极叠层的两侧，分别与所述栅极叠层的两侧连接，所述侧墙的一端设于所述半浮栅阱区，所述源区和所述漏区分别设置于所述半浮栅阱区的两侧边且位于所述侧墙的下端，所述源区和所述漏区分别与两侧的所述侧墙抵接。
10.根据权利要求9所述的半浮栅存储器，其特征在于：
所述衬底和所述浮栅的组成材料具有第一导电类型，所述半浮栅阱区、所述源区和所述漏区的组成材料具有第二导电类型，所述第一导电类型和所述第二导电类型相反。
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