KR20200066576A - 반도체 디바이스 및 제조 방법 - Google Patents

반도체 디바이스 및 제조 방법 Download PDF

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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

반도체 디바이스 및 반도체 디바이스를 형성하기 위한 방법이 제공된다. 제1 층은 반도체 층 위에 형성되고, 제1 패턴화된 마스크는 제1 층 위에 형성된다. 그 다음, 순환 에칭 프로세스가 수행되어 제1 층에 제2 패턴화된 마스크를 정의한다. 순환 에칭 프로세스는, 제1 패턴화된 마스크 위에 폴리머 층을 형성하기 위한 제1 페이즈 및 폴리머 층을 제거하기 위한 그리고 제1 층의 일부분을 제거하기 위한 제2 페이즈를 포함한다. 반도체 층으로부터 핀을 정의하도록 반도체 층의 일부분이 제2 패턴화된 마스크를 사용하여 제거된다.

Description

반도체 디바이스 및 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURE}
[관련된 출원]
본 출원은 2018년 11월 30일자로 출원된 발명의 명칭이 "SEMICONDUCTOR ARRANGEMENT AND METHOD OF MANUFACTURE"인 미국 가출원 제62/773,356호에 대한 우선권을 주장하는데, 상기 가출원은 참조에 의해 본원에 통합된다.
반도체 산업이, 더 높은 디바이스 밀도, 더 높은 성능, 및 더 낮은 비용을 추구하여 나노미터 기술 프로세스 노드로 진행함에 따라, 제조 및 설계 둘 모두로부터의 도전 과제는 핀형 전계 효과 트랜지스터(fin-like field effect transistor; FinFET) 및 게이트 올 어라운드(gate all around; GAA) 트랜지스터와 같은 삼차원 설계의 개발로 나타나게 되었다. FinFET는 기판의 상부 표면의 평면에 실질적으로 수직인 방향으로 기판 위로 상승되는 연장된 반도체 핀(fin)을 포함한다. 이 핀에는 FinFET의 채널이 형성된다. 핀 위에 게이트가 제공되어 핀을 부분적으로 랩핑한다. GAA 트랜지스터는 나노 시트 주위에 게이트가 랩핑된 하나 이상의 나노 시트 채널 영역을 포함한다. FinFET 및 GAA 트랜지스터는 단채널 효과(short channel effect)를 감소시킬 수 있다.
본 개시의 양태는, 첨부의 도면과 함께 판독될 때 하기의 상세한 설명으로부터 가장 잘 이해된다. 업계에서의 표준 관행에 따라, 다양한 피쳐는 일정한 축척으로 묘사되지 않는다는 것을 유의한다. 실제, 다양한 피쳐의 치수는 논의의 명확화를 위해 임의적으로 증가 또는 감소될 수도 있다.
도 1 내지 도 17은, 몇몇 실시형태에 따른, 다양한 제조 단계에서의 반도체 디바이스의 예시이다.
도 18은, 몇몇 실시형태에 따른, 제1 패턴화된 마스크가 형성된 이후의 반도체 디바이스의 예시이다.
도 19는, 몇몇 실시형태에 따른, 제1 패턴화된 마스크가 형성된 이후의 반도체 디바이스의 예시이다.
하기의 개시는, 제공되는 주제의 상이한 피쳐를 구현하기 위한 많은 상이한 실시형태, 또는 예를 제공한다. 본 개시를 단순화하기 위해, 컴포넌트 및 배열(arrangement)의 특정한 예가 하기에서 설명된다. 이들은, 물론, 예에 불과하며 제한하는 것으로 의도되는 것은 아니다. 예를 들면, 후속하는 설명에서 제2 피쳐 위에 또는 상에 제1 피쳐를 형성하는 것은, 제1 및 제2 피쳐가 직접 접촉하여 형성되는 실시형태를 포함할 수도 있고, 또한 제1 피쳐와 제2 피쳐 사이에 추가 피쳐가 형성될 수도 있어서, 결과적으로 제1 및 제2 피쳐가 직접 접촉하지 않을 수도 있는 실시형태를 포함할 수도 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수도 있다. 이 반복은 간략화 및 명확화를 위한 것이며, 그 자체로는, 논의되는 다양한 실시형태 및/또는 구성 사이의 관계를 지시하는 것은 아니다.
게다가, 도면에서 예시되는 바와 같은 다른 엘리먼트(들) 또는 피쳐(들)에 대한 하나의 엘리먼트 또는 피쳐의 관계를 설명하는 설명의 용이성을 위해, "밑에(beneath)", "아래에(below)", "하부의(lower)", "위에(above)", "상부의(upper)" 및 등등과 같은 공간적으로 상대적인 용어가 본원에서 사용될 수도 있다. 공간적으로 상대적인 용어는, 도면에서 묘사되는 방위(orientation) 외에, 사용 또는 동작에서 디바이스의 상이한 방위를 포괄하도록 의도된다. 장치는 다르게 배향될 수도 있고(90도 회전되거나 또는 다른 방향에 있을 수도 있고), 본원에서 사용되는 공간적으로 상대적인 서술어(descriptor)는 마찬가지로 그에 따라 해석될 수도 있다.
반도체 디바이스를 제조하기 위한 하나 이상의 기술이 본원에서 제공된다. 몇몇 실시형태에서, 복수의 층이 패턴화될 층 위에 제공된다. 몇몇 실시형태에서, 패턴화될 층은 핀이 형성될 반도체 층을 포함한다. 몇몇 실시형태에서, 제1 층은 반도체 층 위에 형성된다. 몇몇 실시형태에서, 제1 패턴화된 마스크는 제1 층 위에 형성된다. 몇몇 실시형태에서, 제1 패턴화된 마스크는 반도체 층에 형성될 핀에 대응하는 엘리먼트를 포함한다. 몇몇 실시형태에서, 제1 층에 제2 패턴화된 마스크를 정의하도록 순환 에칭 프로세스(cyclic etch process)가 수행된다. 몇몇 실시형태에서, 순환 에칭 프로세스는 제1 패턴화된 마스크 위에 폴리머 층을 형성하기 위한 제1 페이즈(phase) 및 폴리머 층을 제거하기 위한 그리고 제1 층의 일부분을 제거하기 위한 제2 페이즈를 포함한다. 몇몇 실시형태에서, 반도체 층에 핀을 정의하도록 반도체 층의 일부분이 제2 패턴화된 마스크를 사용하여 제거된다. 몇몇 실시형태에 따르면, 순환 에칭 프로세스는 핀 임계 치수(critical dimension; CD) 변동, 핀 테이퍼링(tapering), 및 라인 폭 조도(line width roughness)를 감소시키고, 핀의 깊이를 더욱 균일하게 만든다.
도 1 내지 도 17은, 몇몇 실시형태에 따른, 제조의 다양한 단계에서의 반도체 디바이스(100)의 예시이다. 도 1 내지 도 16은 다양한 단면도가 취해지는 곳을 도시하는 상면도를 포함한다. 도 1을 참조하면, 뷰 X-X는 핀 구조체를 통한 게이트 길이 방향에 대응하는 방향으로 반도체 디바이스(100)를 통해 취해지는 단면도이고, 뷰 Y1-Y1 및 Y2-Y2는 게이트 구조체를 통한 게이트 폭 방향에 대응하는 방향으로 반도체 디바이스(100)를 통해 취해지는 단면도이다. 단면도에서 도시되는 프로세싱의 모든 양태가 상면도에 묘사되지는 않을 것이다. 몇몇 실시형태에서, 뷰 Y1-Y1에서 도시되는 디바이스는 반도체 디바이스(100)의 제1 영역(102A)에 형성되고, 뷰 Y2-Y2에서 도시되는 디바이스는 제2 영역(102B)에 형성된다.
몇몇 실시형태에 따르면, 영역(102A, 102B)은 상이한 디바이스 밀도를 갖는다. 몇몇 실시형태에서, 상이한 밀도는 상이한 피치(pitch), 상이한 핀 임계 치수(CD), 또는 상이한 핀 어레이 사이즈로부터 유래한다. 도 1에서 예시되는 바와 같은 몇몇 실시형태에서, 영역(102A)은 조밀한 영역을 포함하고, 영역(102B)은, 때때로 분리된 영역으로 지칭되는 덜 조밀한 영역을 포함한다. 몇몇 실시형태에서, 영역(102A)은 메모리 디바이스를 포함한다. 몇몇 실시형태에서, 영역(102B)은 로직 디바이스를 포함한다.
도 1을 참조하면, 몇몇 실시형태에 따른, 반도체 디바이스(100)의 형성에서 사용되는 복수의 층이 예시되어 있다. 몇몇 실시형태에서, 반도체 디바이스(100)는, FinFET 트랜지스터와 같은 핀 기반의 트랜지스터를 포함한다. 몇몇 실시형태에서, 반도체 디바이스는 나노 시트 기반의 트랜지스터 또는 게이트 올 어라운드(GAA) 트랜지스터를 포함한다. 복수의 층은 반도체 층(105) 위에 형성된다. 몇몇 실시형태에서, 반도체 층(105)은, 에피택셜 층(epitaxial layer), Si, Ge, SiGe, InGaAs, GaAs, InSb, GaP, GaSb, InAlAs, GaSbP, GaAsSb, 및 InP와 같은, 그러나 이들로 제한되지는 않는 단결정 반도체 재료, 실리콘 온 인슐레이터(silicon-on-insulator; SOI) 구조체, 웨이퍼, 또는 웨이퍼로 형성되는 다이 중 적어도 하나를 포함하는 기판의 일부이다. 몇몇 실시형태에서, 반도체 층(105)은 결정질 실리콘을 포함한다.
몇몇 실시형태에서, 제1 층(110)은 반도체 층(105) 위에 형성된다. 몇몇 실시형태에서, 제1 층(110)은 핀 탑 하드 마스크(fin-top hard mask)를 포함한다. 몇몇 실시형태에서, 제1 층(110)은 실리콘 탄소 질화물(SiCN) 또는 다른 적절한 하드 마스크 재료를 포함한다. 몇몇 실시형태에서, 제1 층(110)은, 예를 들면, 화학적 증착(chemical vapor deposition; CVD), 플라즈마 강화 CVD(plasma-enhanced CVD; PECVD), 저압 CVD(low pressure CVD; LPCVD), 초고진공 CVD(ultrahigh vacuum CVD; UHVCVD), 원자 층 CVD(원자 층 CVD; ALCVD), 물리적 증착(physical vapor deposition; PVD), 펄스 레이저 퇴적(pulsed laser deposition; PLD), 스퍼터링, 증발 퇴적, 증기 상 에피택시(vapor phase epitaxy; VPE), 분자 빔 에피택시(molecular beam epitaxy; MBE), 액상 에피택시(liquid phase epitaxy; LPE), 스핀 온 기술(spin-on technology), 또는 다른 적용 가능한 기술 중 적어도 하나를 사용하는 것에 의해 형성된다.
몇몇 실시형태에서, 제2 층(115)이 제1 층(110) 위에 형성된다. 몇몇 실시형태에서, 제2 층(115)은 실리콘 또는 다른 적절한 재료와 같은 반 전도성 층(semi-conductive layer)을 포함한다. 몇몇 실시형태에서, 제2 층(115)은, 예를 들면, CVD, PECVD, LPCVD, UHCVD, ALCVD, PVD, PLD, 스퍼터링, 증발 퇴적, VPE, MBE, LPE, 스핀 온 기술, 또는 다른 적용 가능한 기술 중 적어도 하나를 사용하는 것에 의해 형성된다.
몇몇 실시형태에서, 제2 층 위에 제3 층(120)이 형성된다. 몇몇 실시형태에서, 제3 층(120)은 실리콘 질화물 또는 다른 적절한 재료와 같은 하드 마스크 재료를 포함한다. 몇몇 실시형태에서, 제3 층(120)은, 예를 들면, CVD, PECVD, LPCVD, UHCVD, ALCVD, PVD, PLD, 스퍼터링, 증발 퇴적, VPE, MBE, LPE, 스핀 온 기술, 또는 다른 적용 가능한 기술 중 적어도 하나를 사용하는 것에 의해 형성된다.
몇몇 실시형태에서, 제4 층(125)이 제3 층(120) 위에 형성된다. 몇몇 실시형태에서, 제4 층(125)은 실리콘 이산화물 또는 다른 적절한 산화물과 같은 산화물을 포함한다. 몇몇 실시형태에서, 제4 층(125)은, 예를 들면, CVD, PECVD, LPCVD, UHCVD, ALCVD, PVD, PLD, 스퍼터링, 증발 퇴적, VPE, MBE, LPE, 스핀 온 기술, 또는 다른 적용 가능한 기술 중 적어도 하나를 사용하는 것에 의해 형성된다.
몇몇 실시형태에서, 제1 패턴화된 마스크(130)가 제4 층(125) 위에 형성된다. 몇몇 실시형태에서, 제1 패턴화된 마스크(130)는, 실리콘 질화물 또는 다른 적절한 하드 마스크 재료와 같은 하드 마스크 재료를 포함한다. 몇몇 실시형태에 따르면, 제1 패턴화된 마스크(130)는, 마스크 스택을 함께 정의하는 복수의 개별적으로 형성되는 층을 형성하는 것에 의해 형성된다. 몇몇 실시형태에서, 마스크 스택은, CVD, PECVD, LPCVD, UHCVD, ALCVD, PVD, PLD, 스퍼터링, 증발 퇴적, VPE, MBE, LPE, 스핀 온 기술, 또는 다른 적용 가능한 기술 중 적어도 하나에 의해 제4 층(125) 위에 형성되는 하드 마스크 층을 포함한다. 몇몇 실시형태에서, 하드 마스크 층은, 실리콘 질화물 또는 다른 적절한 하드 마스크 재료와 같은 하드 마스크 재료를 포함한다. 몇몇 실시형태에서, 마스크 스택은 하드 마스크 층 위에 형성되는 저부 반사 방지 코팅BARC(bottom antireflective coating; BARC) 층을 포함한다. 몇몇 실시형태에서, BARC 층은 스핀 코팅 프로세스를 사용하여 도포되는 폴리머 층이다. 몇몇 실시형태에서, 유기 평탄화 층(organic planarization layer; OPL)이 BARC 층 위에 형성된다. 몇몇 실시형태에서, OPL은 스핀 코팅 프로세스를 사용하여 도포되는 감광성 유기 폴리머를 포함한다. 몇몇 실시형태에서, OPL은 유전체 층을 포함한다. 몇몇 실시형태에 따르면, 마스크 스택은 OPL 위에 형성되는 포토레지스트 층을 포함한다. 몇몇 실시형태에서, 포토레지스트 층은 방사, 스프레이 코팅, 또는 다른 적용 가능한 기술 중 적어도 하나에 의해 형성된다. 포토레지스트 층은 전자기 방사선 감응성 재료를 포함하고, 포토레지스트 층의 속성(property), 예컨대 용해성(solubility)은 전자기 방사선에 의해 영향을 받는다. 포토레지스트 층은 네거티브 포토레지스트 또는 포지티브 포토레지스트 중 어느 하나이다. 몇몇 실시형태에서, 포토레지스트 층을 패턴화하는 전자기 방사선에 의해 조사되는 OPL의 일부분은, 조사되지 않은 일부분에 대한 OPL의 조사된 일부분의 에칭 선택도를 변경하도록 영향을 받는다. 몇몇 실시형태에서, 포토레지스트 층이 패턴화되고, 하나 이상의 에칭 프로세스가 수행되어 패턴을 하드 마스크 층으로 전사하고 하드 마스크 층 이외의 마스크 스택의 일부분을 제거하여, 하드 마스크 층의 나머지 부분에 의해 정의되는 제1 패턴화된 마스크(130)로 나타나게 된다.
몇몇 실시형태에서, 제1 패턴화된 마스크(130)는, 반도체 층(105)에 핀을 형성하기 위한 패턴을 정의하는 엘리먼트(130A, 130B)를 포함한다. 몇몇 실시형태에서, 제2 영역(102B)에서 면적의 단위당 엘리먼트(130B)의 수와 비교하여, 제1 영역(102A)에서 면적의 단위당 엘리먼트(130A)의 상이한 수에 기인하여, 영역(102A)에서의 엘리먼트(130A)의 밀도는 영역(102B)에서의 엘리먼트(130B)의 밀도보다 더 크다. 몇몇 실시형태에서, 영역(102B)에서의 엘리먼트(130B)의 밀도는 영역(102A)에서의 엘리먼트(130A)의 밀도의 대략 13 %와 대략 82 % 사이에 있다.
몇몇 실시형태에서, 제1 영역(102A)에서의 엘리먼트(130A) 사이의 거리(128)는 제2 영역(102B)에서의 엘리먼트(130B) 사이의 거리(129)와는 상이하다. 몇몇 실시형태에서, 제1 영역(102A)에서의 엘리먼트(130A)의 거리(128)는 제2 영역(102B)에서의 엘리먼트(130B)의 거리(129)의 대략 8 %와 대략 77 % 사이에 있다. 몇몇 실시형태에서, 제1 영역(102A)에서의 엘리먼트(130A) 사이의 거리(128)는 대략 16 nm와 대략 20 nm 사이에 있다. 몇몇 실시형태에서, 제2 영역(102B)에서의 엘리먼트(130B) 사이의 거리(129)는 대략 26 nm와 대략 200 nm 사이에 있다. 몇몇 실시형태에서, 제1 영역(102A)에서의 엘리먼트(130A) 사이의 거리(128)는 제2 영역(102B)에서의 엘리먼트(130B) 사이의 거리(129)와 동일하다.
몇몇 실시형태에서, 제1 영역(102A)에서의 엘리먼트(130A)의 피치(133)는 제2 영역(102B)에서의 엘리먼트(130B)의 피치(134)와는 상이하다. 몇몇 실시형태에서, 제1 영역(102A)에서의 엘리먼트(130A)의 피치(133)는 제2 영역(102B)에서의 엘리먼트(130B)의 피치(134)의 대략 12 %와 대략 84 % 사이에 있다. 몇몇 실시형태에서, 제1 영역(102A)에서의 엘리먼트(130A)의 피치(133)는 대략 26 nm와 대략 30 nm 사이에 있다. 몇몇 실시형태에서, 제2 영역(102B)에서의 엘리먼트(130B)의 피치(134)는 대략 36 nm와 대략 210 nm 사이에 있다. 몇몇 실시형태에서, 제1 영역(102A)에서의 엘리먼트(130A)의 피치(133)는 제2 영역(102B)에서의 엘리먼트(130B) 사이의 피치(134)와 동일하다.
도 2 내지 도 5를 참조하면, 순환 에칭 프로세스가 수행되어 제1 패턴화된 마스크(130)에 의해 정의되는 패턴을 제4 층(125)으로 전사한다. 몇몇 실시형태에서, 순환 에칭 프로세스는 도 2 및 도 4에서 예시되는 폴리머 퇴적 페이즈, 및 도 3 및 도 5에서 예시되는 재료 제거 페이즈를 포함한다. 몇몇 실시형태에서, 프로세스 가스는 폴리머 퇴적 페이즈와 재료 제거 페이즈 사이의 순환 에칭 프로세스에서 변경된다. 몇몇 실시형태에서, 다른 파라미터도 또한 폴리머 퇴적 페이즈와 재료 제거 페이즈 사이에서 변경될 수도 있다. 예를 들면, 퇴적 또는 에칭의 정도를 제어하기 위해 폴리머 퇴적 페이즈와 재료 제거 페이즈 사이에서 플라즈마 전력 또는 바이어스 전압이 변경될 수도 있다.
도 2를 참조하면, 폴리머 퇴적 페이즈 동안 제1 패턴화된 마스크(130) 및 제4 층(125) 위에 폴리머 층(135)이 형성된다. 몇몇 실시형태에서, 폴리머 퇴적 페이즈 동안, 프로세스 가스로서 산소(O2), 이산화황(SO2), 플루오로카본(fluorocarbon), 또는 메탄(CH4) 중 적어도 하나가 사용되어 프로세스 가스 혼합물을 형성한다. 몇몇 실시형태에서, 플루오로카본은 C4F6, C2F4, CF4, 또는 C5F 중 적어도 하나이다. 몇몇 실시형태에서, 산소 및 플루오로카본이 프로세스 가스 혼합물로서 사용된다. 몇몇 실시형태에서, 플루오로카본 또는 메탄의 유량(flow rate)은 폴리머 퇴적 페이즈 동안 대략 40과 60 sccm 사이에 있다. 몇몇 실시형태에서, 산소 또는 이산화황의 유량은 폴리머 퇴적 페이즈 동안 대략 50과 80 sccm 사이에 있다. 몇몇 실시형태에서, 프로세스 가스 혼합물 중의 산소 및 플루오로카본 또는 메탄은 주변 플라즈마(ambient plasma)에서 반응하여 폴리머 층(135)을 형성한다. 몇몇 실시형태에서, 폴리머 층은 CH2 또는 CFx를 포함하는데, 여기서 x는 1 이상의 정수이다. 몇몇 실시형태에서, 폴리머 퇴적 페이즈는 원자 층 퇴적(atomic layer deposition; ALD) 프로세스를 포함한다. 몇몇 실시형태에서, 폴리머 층(135)의 두께는, 다른 것들 중에서도, 폴리머 퇴적 페이즈의 시간 간격, 플라즈마 전력, 및 바이어스 전압에 기초한다. 몇몇 실시형태에서, 폴리머 퇴적 페이즈의 시간 간격, 폴리머 퇴적 페이즈 동안의 플라즈마 전력, 및 폴리머 퇴적 페이즈 동안의 바이어스 전압은, 폴리머 층(135)의 두께가 1과 10 옹스트롬 사이에 있도록, 또는 2와 4 옹스트롬 사이에 있도록 설정된다. 몇몇 실시형태에서, 폴리머 퇴적 페이즈의 시간 간격은 대략 5 초와 대략 10 초 사이에 있다. 몇몇 실시형태에서, 폴리머 퇴적 페이즈 동안의 플라즈마 전력은 대략 0 W이다. 몇몇 실시형태에서, 폴리머 퇴적 페이즈 동안의 바이어스 전압은 대략 70 V 내지 대략 90 V이다.
도 3을 참조하면, 몇몇 실시형태에 따라, 폴리머 층(135) 및 제4 층(125)의 일부분이 재료 제거 페이즈 동안 제거된다. 몇몇 실시형태에서, 재료 제거 페이즈 동안, 불활성 가스가 프로세스 가스로서 활용된다. 몇몇 실시형태에서, 불활성 가스는 아르곤(Ar), 질소(N2), 또는 다른 적절한 가스이다. 몇몇 실시형태에서, 불활성 기체의 유량은 대략 550 내지 600 sccm 사이에 있다. 몇몇 실시형태에서, 재료 제거 페이즈 동안 제거되는 제4 층(125)의 양은, 다른 것들 중에서도, 재료 제거 페이즈의 시간 간격, 플라즈마 전력, 및 바이어스 전압에 기초한다. 몇몇 실시형태에서, 재료 제거 페이즈의 시간 간격, 재료 제거 페이즈 동안의 플라즈마 전력, 및 재료 제거 페이즈 동안의 바이어스 전압은, 제1 패턴화된 마스크(130)의 아래에 있지 않은 제4 층(125)의 일부분 또는 일부분들의 두께(131)가 재료 제거 페이즈 동안 대략 10 재지 20 옹스트롬만큼 감소되도록 설정된다. 몇몇 실시형태에서, 재료 제거 페이즈의 시간 간격은 대략 5 초와 대략 10 초 사이에 있다. 몇몇 실시형태에서, 재료 제거 페이즈 동안의 플라즈마 전력은 폴리머 퇴적 페이즈 동안의 플라즈마 전력보다 더 크다. 몇몇 실시형태에서, 재료 제거 페이즈 동안의 플라즈마 전력은 대략 70 W 내지 대략 90 W이다. 몇몇 실시형태에서, 재료 제거 페이즈 동안의 바이어스 전압은 폴리머 퇴적 페이즈 동안의 바이어스 전압보다 더 크다. 몇몇 실시형태에서, 재료 제거 페이즈 동안의 바이어스 전압은 대략 100 V 내지 대략 120 V이다.
몇몇 실시형태에서, 재료 제거 페이즈 동안, 제1 패턴화된 마스크(130)의 일부분이 또한 제거된다. 예를 들면, 제1 패턴화된 마스크 또는 그 엘리먼트의 두께(132)는 재료 제거 페이즈 동안 대략 1 내지 20 옹스트롬만큼 감소될 수도 있다.
몇몇 실시형태에서, 프로세스 가스(들) 외에, 프로세스의 다른 파라미터가 폴리머 퇴적 페이즈와 재료 제거 페이즈 사이에서 변경된다. 예를 들면, 몇몇 실시형태에서, 플라즈마 파라미터도 또한 폴리머 퇴적 페이즈와 재료 제거 페이즈 사이에서 변경된다. 몇몇 실시형태에서, 폴리머 퇴적 페이즈 동안 플라즈마 전력은 높고 바이어스 전압은 낮다. 몇몇 실시형태에서, 재료 제거 페이즈 동안 플라즈마 전력은 낮고 바이어스 전압은 높다. 몇몇 실시형태에서, 높은 플라즈마 전력은 대략 1000과 3000 W 사이에 있고, 낮은 플라즈마 전력은 대략 300과 500 W 사이에 있다. 몇몇 실시형태에서, 높은 바이어스 전압은 대략 500과 1500 V 사이에 있고, 낮은 바이어스 전압은 대략 0과 100 V 사이에 있다.
몇몇 실시형태에서, 폴리머 퇴적 페이즈와 재료 제거 페이즈 사이에서 프로세스 가스(들)가 변경되는 것을 허용하기 위해, 순환 에칭 프로세스에서 폴리머 퇴적 페이즈와 재료 제거 페이즈 사이에 퍼지 페이즈(purge phase)가 포함된다. 몇몇 실시형태에서, 퍼지 페이즈 동안, 아르곤, 질소 또는 다른 적절한 가스와 같은 불활성 가스가, 폴리머 퇴적 페이즈 및 재료 제거 페이즈 동안 반도체 디바이스(100)가 배치되는 챔버에 인가되어 챔버의 프로세스 가스(들)를 제거한다. 몇몇 실시형태에서, 퍼지 페이즈 동안, 어떠한 플라즈마 전력도 제공되지 않으며 인가되는 바이어스 전압도 없다.
도 4 및 도 5를 참조하면, 상기 언급된 순환 에칭 프로세스가 반복된다. 예를 들면, 몇몇 실시형태에서, 도 4에서 예시되는 바와 같이, 폴리머 층(135)이 폴리머 퇴적 페이즈 동안 나머지 제1 패턴화된 마스크(130) 및 나머지 제4 층(125) 위에 다시 형성된다. 몇몇 실시형태에서, 도 5에서 예시되는 바와 같이, 폴리머 층(135) 및 제4 층(125)의 다른 일부분은, 제1 패턴화된 마스크(130)의 아래에 있지 않은 제4 층(125)의 일부분 또는 일부분들의 두께(131)를 추가로 감소시키도록 재료 제거 페이즈 동안 제거된다. 몇몇 실시형태에서, 제1 패턴화된 마스크(130)의 두께(132)를 추가로 감소시키기 위해, 제1 패턴화된 마스크(130)의 다른 일부분이 또한 재료 제거 페이즈 동안 제거된다.
몇몇 실시형태에서, 프로세스 파라미터는 각각의 폴리머 퇴적 페이즈 동안 일정하게 유지되고 각각의 폴리머 퇴적 페이즈 동안 일정하게 유지된다. 예를 들면, 각각의 폴리머 퇴적 페이즈 동안 인가되는 프로세스 가스(들)의 유량(들), 각각의 폴리머 퇴적 페이즈의 시간 간격, 각각의 폴리머 퇴적 페이즈 동안의 플라즈마 전력, 및 각각의 폴리머 퇴적 페이즈 동안의 바이어스 전압은 동일할 수도 있다. 유사하게, 각각의 재료 제거 페이즈 동안 인가되는 프로세스 가스(들)의 유량(들), 각각의 재료 제거 페이즈의 시간 간격, 각각의 재료 제거 페이즈 동안의 플라즈마 전력, 및 각각의 재료 제거 페이즈 동안의 바이어스 전압은 동일할 수도 있다. 몇몇 실시형태에서, 하나 이상의 프로세스 파라미터는, 폴리머 퇴적 페이즈 사이에서 변경될 수도 있거나 또는 재료 제거 페이즈 사이에서 변경될 수도 있다. 예를 들면, 몇몇 실시형태에서, 제4 층(125)이 상대적으로 두껍지만, 재료 제거 페이즈 동안 인가되는 프로세스 가스(들)의 유량, 재료 제거 페이즈의 시간 간격, 재료 제거 페이즈 동안의 플라즈마 전력, 및 재료 제거 페이즈 동안의 바이어스 전압은, 재료 제거 페이즈의 각각의 사이클 동안 제4 층의 제1 양 또는 두께를 제거하도록 선택될 수도 있다. 몇몇 실시형태에서, 제4 층(125)이 더 얇은 경우(즉, 수 회 또는 많은 사이클 이후), 재료 제거 페이즈 동안 인가되는 프로세스 가스(들)의 유량, 재료 제거 페이즈의 시간 간격, 재료 제거 페이즈 동안의 플라즈마 전력, 및 재료 제거 페이즈 동안의 바이어스 전압은, 재료 제거 페이즈의 각각의 사이클 동안 제4 층(125)의 제2 양 또는 두께를 제거하도록 선택될 수도 있다. 몇몇 실시형태에서, 제2 양 또는 두께는 제1 양 또는 두께보다 더 적다.
도 6을 참조하면, 도 2 및 도 4의 폴리머 퇴적 페이즈 및 도 3 및 도 5의 재료 제거 페이즈는, 몇몇 실시형태에 따라, 엘리먼트(140A, 140B)를 포함하는 제2 패턴화된 마스크(140)를 정의하도록 제4 층(125)이 패턴화될 때까지 순환 방식으로 반복된다. 몇몇 실시형태에서, 순환 에칭 프로세스는 제3 층(120)을 노출시키는 것에 응답하여 종료된다. 몇몇 실시형태에서, 제1 패턴화된 마스크(130)의 두께는, 제3 층(120)이 제4 층(125)의 제거에 의해 노출되는 에칭 프로세싱에서 제1 패턴화된 마스크(130)가 대략 동일한 시간에 소비되도록 제공된다. 따라서, 몇몇 실시형태에서, 제1 패턴화된 마스크(130)의 엘리먼트(130A, 130B) 아래에 있는 제4 층(125)의 일부분의 상부 표면은 순환 에칭 프로세스의 종료시에 노출된다. 몇몇 실시형태에 따르면, 사이클의 수는 제4 층(125)의 두께에 따라 변한다. 몇몇 실시형태에서, 순환 에칭 프로세스에서의 사이클의 수는 대략 120 내지 140 사이클이다.
몇몇 실시형태에서, 도 2 내지 도 5를 참조하여 설명되는 순환 에칭 프로세스는 엘리먼트(140A)의 폭(140W1) 및 엘리먼트(140B)의 폭(140W2)을 보존한다. 몇몇 실시형태에서, 폴리머 층(135)을 형성하기 위한 ALD 프로세스는, 제1 영역(102A) 및 제2 영역(102B)에서 실질적으로 균일한 두께인 상대적으로 얇은 폴리머 층(135)을 제공한다. 대조적으로, 더 두꺼운 폴리머 층이 사용되는 경우, 폴리머 층(135)은, 제1 영역(102A)의 외부 영역에 있는 엘리먼트(130A) 또는 제2 영역(102B)에 있는 엘리먼트(130B)와 비교하여, 제1 영역(102A)의 중심에서 엘리먼트(130A)에 비해 감소된 두께를 나타낼 수도 있다. 몇몇 실시형태에서, 감소된 두께의 폴리머 층을 갖는 엘리먼트는 더 큰 속도로 소비되어, 증가된 테이퍼링 및 CD에 대한 상이한 영역(102A, 102B)에서 폭 변동을 야기할 것이다. 몇몇 실시형태에서, 순환 에칭 프로세스는, 재료 제거 페이즈 동안 실질적으로 균일한 두께의 얇은 폴리머 층(135) 및 제4 층(125)의 부분 에칭을 사용하여, 영역(102A, 102B)의 상이한 밀도로부터 유래하는 영역(102A, 102B)에 걸친 에칭 로딩(etch loading)을 감소시킨다. 몇몇 실시형태에서, 영역(102A, 102B)에 걸친 에칭 로딩은 대략 2 nm 이하이다. 몇몇 실시형태에서, 영역(102A, 102B)에 걸친 에칭 로딩은 대략 1 nm 이하이다. 몇몇 실시형태에 따라, 순환 에칭 프로세스는 감소된 핀 테이퍼링 및 향상된 라인 폭 조도로 나타난다.
도 7을 참조하면, 몇몇 실시형태에 따라, 제3 층(120), 제2 층(115), 제1 층(110), 및 반도체 층(105)의 일부분이 제거되어 반도체 층(105)에 핀(150A, 150B)을 형성한다. 몇몇 실시형태에서, 핀(150A, 150B)을 형성하기 위해 에칭 템플릿으로서 제2 패턴화된 마스크(140)를 사용하여 에칭 프로세스가 수행된다. 몇몇 실시형태에서, 제2 패턴화된 마스크(140)는 제3 층(120), 제2 층(115), 제1 층(110), 및 반도체 층(105150B)의 일부분이 에칭된 이후 제거된다. 몇몇 실시형태에서, 제2 패턴화된 마스크(140)를 형성하는 상기 언급된 프로세스에 기인하여, 핀의 제1 밀도를 갖는 제1 영역(102A)에서의 핀(150A)의 평균 높이(151)와, 핀의 제1 밀도를 갖는 제2 영역(102B)에서의 핀(150B)의 평균 높이(152) 사이의 차이는, 2 나노미터 이하이거나 또는 1 나노미터 이하이다.
몇몇 실시형태에서, 제3 층(120), 제2 층(115), 및 제1 층(110)의 나머지 부분은 핀(150A, 150B)의 상부 표면 상에 캡 층(155A, 155B)을 정의한다. 일반적으로, 핀(150A, 150B)은, FinFET 트랜지스터와 같은 디바이스를 형성하기 위한 활성 영역을 정의한다.
도 8을 참조하면, 몇몇 실시형태에 따라, 분리 구조체(160A, 160B)가 핀(150A, 150B) 사이에 각각 형성되고, 캡 층(155A, 155B)은 제거된다. 몇몇 실시형태에서, 분리 구조체(160A, 160B)는 얕은 트렌치 분리(shallow trench isolation; STI) 구조체를 포함한다. 몇몇 실시형태에서, 분리 구조체(160A, 160B)는 핀(150A, 150B) 사이에 유전체 층을 퇴적하는 것 및 유전체 층에 리세스를 형성하여(recessing) 유전체 층이 퇴적될 때 숨겨졌던 핀(150A, 150B)의 측벽의 적어도 일부분을 노출시키는 것에 의해 형성된다. 몇몇 실시형태에서, 분리 구조체(160A, 160B)는 실리콘 및 산소 또는 다른 적절한 재료를 포함한다. 몇몇 실시형태에서, 분리 구조체(160A)의 일부분은 영역(102A, 102B)을 분리한다. 몇몇 실시형태에서, 유전체 층에 리세스를 형성하고 캡 층(155A, 155B)을 제거하기 위해, 하나 이상의 에칭 프로세스가 수행된다.
도 9를 참조하면, 몇몇 실시형태에 따라, 희생 게이트 구조체(165A, 165B)가 핀(150A, 150B) 위에 그리고 분리 구조체(160A, 160B) 위에 각각 형성된다. 몇몇 실시형태에서, 희생 게이트 구조체(165A, 165B)는 게이트 유전체 층 및 희생 게이트 전극(별개로 도시되지 않음)을 포함한다. 몇몇 실시형태에서, 게이트 유전체 층은 고유전율(high-k) 유전체 재료를 포함한다. 본원에서 사용될 때, 용어 "고유전율 유전체 재료"는, SiO2의 k 값인 대략 3.9 이상인 유전 상수 k를 갖는 재료를 지칭한다. 고유전율 유전체 층의 재료는 임의의 적절한 재료일 수도 있다. 고유전율 유전체 층의 재료의 예는, Al2O3, HfO2, ZrO2, La2O3, TiO2, SrTiO3, LaAlO3, Y2O3, Al2OxNy, HfOxNy, ZrOxNy, La2OxNy, TiOxNy, SrTiOxNy, LaAlOxNy, Y2OxNy, SiON, SiNx, 그 실리케이트(silicate), 또는 그 합금을 포함하지만, 그러나 이들로 제한되는 것은 아니다. x의 각각의 값은 독립적으로 0.5에서부터 3까지이고, y의 각각의 값은 독립적으로 0에서부터 2까지이다. 몇몇 실시형태에서, 게이트 유전체 층은, 프로세스 플로우의 다양한 지점에서 반도체 디바이스(100)를 산소에 노출시켜, 핀(150A, 150B)의 노출된 표면 상에 실리콘 이산화물의 형성을 야기하는 것에 의해 형성되는 자연 산화물 층을 포함한다. 몇몇 실시형태에서, 실리콘 이산화물 또는 다른 적절한 재료와 같은 유전체 재료의 추가적인 층이 자연 산화물 위에 형성되어 게이트 유전체 층을 형성한다. 몇몇 실시형태에서, 희생 게이트 전극은 폴리실리콘을 포함한다.
몇몇 실시형태에 따르면, 희생 게이트 구조체(165A, 165B)는, 핀(150A, 150B) 및 분리 구조체(160A, 160B) 위에 희생 재료의 층 및 하드 마스크 층을 형성하는 것에 의해 형성된다. 몇몇 실시형태에서, 형성될 게이트 구조체의 패턴에 대응하는 하드 마스크 층을 패턴화하기 위해 패턴화 프로세스가 수행되고, 희생 층을 에칭하여 희생 게이트 구조체(165A, 165B)를 정의하기 위해 패턴화된 하드 마스크 층을 사용하여 에칭 프로세스가 수행된다. 몇몇 실시형태에서, 하드 마스크 층의 나머지 부분은 희생 게이트 구조체(165A, 165B)의 희생 게이트 전극 위에 캡 층(170A, 170B)을 형성한다.
도 10을 참조하면, 희생 게이트 구조체(165A, 165B)에 인접하게 측벽 스페이서(175A, 175B)가 각각 형성되고, 측벽 스페이서(175A, 175B)를 형성한 이후, 소스/드레인 영역(180A, 180B)이 핀(150A, 150B) 내에 또는 핀(150A, 150B) 위에 각각 형성된다. 몇몇 실시형태에서, 측벽 스페이서(175A, 175B)는, 희생 게이트 구조체(165A, 165B) 위에 스페이서 층을 퇴적하는 것 및 이방성 에칭 프로세스 또는 다른 적절한 에칭 프로세스와 같은 에칭 프로세스를 수행하여, 캡 층(170A, 170B), 핀(150A, 150B), 및 분리 구조체(160A, 160B)의 수평 표면 상에 배치되는 스페이서 층의 일부분을 제거하는 것에 의해 형성된다. 몇몇 실시형태에서, 측벽 스페이서(175A, 175B)는 캡 층(170A, 170B)과 동일한 재료 조성을 포함한다. 몇몇 실시형태에서, 측벽 스페이서(175A, 175B)는 질소 및 실리콘 또는 다른 적절한 재료를 포함한다.
몇몇 실시형태에서, 소스/드레인 영역(180A, 180B)은, 측벽 스페이서(175A, 175B)에 인접한 핀(150A, 150B)에 리세스를 형성하도록 에칭 프로세스를 수행하는 것에 의해 형성되고, 에피택셜 성장 프로세스가 수행되어 소스/드레인 영역(180A, 180B)을 형성한다. 몇몇 실시형태에서, 소스/드레인 영역(180A, 180B)은 에피택셜 성장 프로세스 동안 인시츄로(in situ) 도핑된다. 몇몇 실시형태에서, 소스/드레인 영역(180A, 180B)은 도펀트를 핀(150A, 150B) 안으로 주입하는 것에 의해 형성된다. 몇몇 실시형태에서, 소스/드레인 영역(180A, 180B)은 핀(150A, 150B)과는 상이한 실리콘 합금을 포함한다. 예를 들면, 핀(150A, 150B)은 실리콘을 포함하고, 소스/드레인 영역(180A, 180B)은 실리콘 게르마늄, 실리콘 주석, 또는 다른 실리콘 합금을 포함한다. 몇몇 실시형태에서, 소스/드레인 영역(180A, 180B)과 핀(150A, 150B)은 동일한 실리콘 합금이지만, 그러나 합금 재료의 농도는 소스/드레인 영역(180A, 180B)과 핀(150A, 150B) 사이에서 상이하다. 예를 들면, 소스/드레인 영역(180A, 180B)에서의 합금 재료의 농도는 핀(150A, 150B)에서의 합금 재료의 농도보다 더 클 수도 있다.
도 11을 참조하면, 몇몇 실시형태에 따라, 유전체 층(185)이 핀(150A, 150B) 위에 그리고 희생 게이트 구조체(165A, 165B)에 인접하여 형성된다. 몇몇 실시형태에서, 유전체 층(185)의 일부분이 제거되어 캡 층(170A, 170B)을 노출시킨다. 몇몇 실시형태에서, 유전체 층(185)은 캡 층(170A, 170B)을 노출시키도록 평탄화된다. 몇몇 실시형태에서, 유전체 층(185)은 실리콘 이산화물 또는 저유전율(low-k) 재료를 포함한다. 몇몇 실시형태에서, 유전체 층(185)은 저유전율 유전체 재료의 하나 이상의 층을 포함한다. 저유전율 유전체 재료는 대략 3.9보다 더 낮은 k 값(유전 상수)을 갖는다. 몇몇 저유전율 유전체 재료는 대략 3.5보다 더 낮은 k 값을 가지며 대략 2.5보다 더 낮은 k 값을 가질 수도 있다. 몇몇 실시형태에서, 유전체 층(185)은 Si, O, C 또는 H 중 적어도 하나, 예컨대 SiCOH 및 SiOC, 또는 다른 적절한 재료를 포함한다. 몇몇 실시형태에서, 폴리머와 같은 유기 재료가 유전체 층(185)에 대해 사용된다. 몇몇 실시형태에서, 유전체 층(185)은 탄소 함유 재료, 유기 실리케이트 유리(organo-silicate glass), 포로겐 함유 재료, 또는 이들의 조합의 하나 이상의 층을 포함한다. 몇몇 실시형태에서, 유전체 층(185)은 질소를 포함한다. 몇몇 실시형태에서, 유전체 층(150)은, 예를 들면, PECVD, LPCVD, ALCVD, 또는 스핀 온 기술 중 적어도 하나를 사용하는 것에 의해 형성될 수도 있다.
도 12를 참조하면, 몇몇 실시형태에 따라, 캡 층(170A, 170B)이 제거되고 측벽 스페이서(175A, 175B) 및 유전체 층(185)의 높이가 감소된다. 몇몇 실시형태에서, 캡 층(170A, 170B)을 제거하고 측벽 스페이서(175A, 175B) 및 유전체 층(185)의 높이를 감소시키기 위해 평탄화 프로세스가 수행된다. 몇몇 실시형태에서, 평탄화 프로세스는 희생 게이트 구조체(165A, 165B)를 노출시킨다. 몇몇 실시형태에서, 평탄화 프로세스는 유전체 층(185)을 평탄화하기 위해 수행되는 프로세스의 계속이다.
도 13을 참조하면, 몇몇 실시형태에 따라 희생 게이트 구조체(165A, 165B)가 제거되어 게이트 공동(gate cavity)(190A, 190B)을 정의한다. 몇몇 실시형태에서, 희생 게이트 구조체(165A, 165B)의 게이트 유전체 층 및 게이트 전극 재료는 제거되고 핀(150A, 150B)의 일부분이 노출된다. 몇몇 실시형태에서, 하나 이상의 에칭 프로세스가 수행되어 희생 게이트 구조체(165A, 165B)를 제거한다. 몇몇 실시형태에서, 에칭 프로세스는 희생 게이트 구조체(165A, 165B)의 재료에 선택적인 습식 에칭 프로세스(wet etch process)이다.
도 14를 참조하면, 몇몇 실시형태에 따라, 대안적 게이트 구조체(195A, 195B)가 게이트 공동(190A, 190B) 내에 각각 형성된다. 몇몇 실시형태에서, 대안적 게이트 구조체(195A, 195B)는 게이트 유전체 층을 포함한다. 몇몇 실시형태에서, 게이트 유전체 층은 고유전율(high-k) 유전체 재료를 포함한다. 몇몇 실시형태에서, 프로세스 플로우의 다양한 지점에서의 산소에 대한 노출에 기인하여 핀(150A, 150B)의 노출된 표면 상에 자연 산화물이 존재하고, 게이트 유전체 층은 자연 산화물 위에 형성된다. 몇몇 실시형태에서, 자연 산화물은 게이트 유전체 층을 형성하기 이전에 제거된다. 몇몇 실시형태에서, 일 함수 재료 층(work function material layer)이 게이트 유전체 층 위에 형성된다. 몇몇 실시형태에서, 일 함수 재료 층은, TiN, TaN, Ru, Mo, Al, WN, ZrSi2, MoSi2, TaSi2, NiSi2, WN, 또는 다른 적절한 p 형 일 함수 재료 중 적어도 하나와 같은 p 형 일 함수 재료 층을 포함한다. 몇몇 실시형태에서, 일 함수 재료 층은, Ti, Ag, TaAl, TaAlC, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, 또는 다른 적절한 n 형 일 함수 재료 중 적어도 하나와 같은 n 형 일 함수 금속을 포함한다. 몇몇 실시형태에서, 일 함수 재료 층은 복수의 층을 포함한다. 몇몇 실시형태에서, 일 함수 재료 층의 재료는 영역(102A, 102B) 사이에서 변한다. 예를 들면, 하나의 영역(102A, 102B)에서의 일 함수 재료 층은 p 형 일 함수 금속을 포함하고, 다른 영역(102A, 102B)에서의 일 함수 재료 층은 n 형 일 함수 재료를 포함한다. 몇몇 실시형태에서, 일 함수 재료 층의 제1 재료는 영역(102A, 102B) 둘 모두에서 형성된다. 선택된 영역(102B)을 노출시키도록 마스크 층이 형성 및 패턴화되고, 에칭 프로세스가 수행되어 선택된 영역(102B)으로부터 일 함수 재료 층의 제1 재료를 제거한다. 마스크 층이 제거되고 일 함수 재료 층의 제2 재료가 일 함수 재료 층의 제1 재료 위에 형성된다. 몇몇 실시형태에서, 일 함수 재료 층의 제2 재료는, 영역(102B)을 마스킹하는 것 및 에칭 프로세스를 수행하여 영역(102A)으로부터 일 함수 재료 층의 제2 재료를 제거하는 것에 의해 영역(102A)으로부터 제거된다. 몇몇 실시형태에서, 일 함수 재료 층의 제2 재료는 일 함수 재료 층의 제1 재료 위의 제자리에서 유지된다.
몇몇 실시형태에서, 전도성 충전 층(conductive fill layer)이 일 함수 재료 층 위에 형성된다. 몇몇 실시형태에서, 전도성 충전 층은 텅스텐(W) 또는 다른 적절한 전도성 재료를 포함한다.
도 15를 참조하면, 몇몇 실시형태에 따라, 대안적 게이트 구조체(195A, 195B)에 리세스가 형성되고, 대안적 게이트 구조체(195A, 195B) 위에 캡 층(200A, 200B)이 형성된다. 몇몇 실시형태에서, 대안적 게이트 구조체(195A, 195B)에는 에칭 프로세스를 사용하여 리세스가 형성된다. 몇몇 실시형태에서, 캡 층(200A, 200B)은 퇴적 프로세스를 사용하여 형성된다. 몇몇 실시형태에서, 캡 층(200A, 200B)은 유전체 재료를 포함한다. 몇몇 실시형태에서, 캡 층(200A, 200B)은 실리콘 및 질소, 실리콘 및 산소, 또는 다른 적절한 재료를 포함한다. 몇몇 실시형태에서, 캡 층(200A, 200B)은 측벽 스페이서(175A, 175B)와 동일한 재료를 포함한다.
도 16을 참조하면, 몇몇 실시형태에 따라, 소스/드레인 영역(180A, 180B)의 일부분을 각각 노출시키도록 콘택 개구(205A, 205B)가 유전체 층(185)에 형성된다. 몇몇 실시형태에서, 콘택 개구(205A, 205B)가 형성될 유전체 층(185)의 일부분을 노출시키기 위해 패턴화된 에칭 마스크가 형성된다. 몇몇 실시형태에서, 유전체 층(185)의 일부분을 제거하기 위해 패턴화된 에칭 마스크를 사용하여 에칭 프로세스가 수행된다.
도 17을 참조하면, 몇몇 실시형태에 따라, 소스/드레인 콘택(210A, 210B)이 콘택 개구(205A, 205B)에 형성된다. 몇몇 실시형태에서, 소스/드레인 콘택(210A, 210B)을 형성하기 위해 퇴적 프로세스가 수행된다. 몇몇 실시형태에서, 소스/드레인 콘택(210A, 210B)은 금속 실리사이드(metal silicide)를 포함한다. 몇몇 실시형태에서, 소스/드레인 콘택(210A, 210B)은, 디바이스의 게이트 폭 방향에 대응하는 방향으로 활성 영역의 실질적으로 전체 길이에 대해 연장되는 라인 타입 구조체이다.
도 18을 참조하면, 반도체 디바이스(200)를 형성하기 위한 다른 실시형태가 예시되어 있다. 반도체 디바이스(200)는, 제1 층(110), 제2 층(115), 및 제3 층(120)이 존재하지 않는 것을 제외하고는, 도 1에서 예시되는 반도체 디바이스(100)와 유사하다. 따라서, 제4 층(125)은 반도체 층(105) 상에 직접적으로 형성된다. 도 1 내지 도 17과 관련하여 설명되는 프로세스는, 그 외에는, 반도체 디바이스(200)를 형성하는 것과 유사할 수도 있고, 따라서 프로세스는 간결성을 위해 반복되지 않을 것이다.
도 19를 참조하면, 반도체 디바이스(300)를 형성하기 위한 다른 실시형태가 예시되어 있다. 반도체 디바이스(300)는, 제1 층(110) 및 제2 층(115)이 존재하지 않는 것을 제외하고는, 도 1에서 예시되는 반도체 디바이스(100)와 유사하다. 따라서, 제3 층(120)은 반도체 층(105) 상에 직접적으로 형성된다. 몇몇 실시형태에서, 제3 층(120)은 순환 에칭 프로세스 동안 에칭 정지부(etch stop)로서 기능하여 순환 에칭 프로세스 동안 반도체 층(105)이 에칭되는 것을 완화한다. 도 1 내지 도 17과 관련하여 설명되는 프로세스는, 그 외에는, 반도체 디바이스(300)를 형성하는 것과 유사할 수도 있고, 따라서 프로세스는 간결성을 위해 반복되지 않을 것이다.
제1 패턴화된 마스크 위에 폴리머 층을 형성하기 위한 제1 페이즈 및 폴리머 층을 제거하기 위한 그리고 제2 패턴화된 마스크가 형성되는 다른 층의 일부분을 제거하기 위한 제2 페이즈를 포함하는 순환 에칭 프로세스의 사용은, 다른 층으로의 패턴의 전사 동안 제1 패턴화된 마스크를 보존한다. 후속하여, 반도체 층에서 핀을 정의하기 위한 제2 패턴화된 마스크의 사용은, 감소된 핀 CD 변동과 테이퍼링 및 향상된 라인 폭 조도를 갖는 핀으로 나타나게 된다.
몇몇 실시형태에 따르면, 반도체 디바이스를 형성하기 위한 방법이 제공된다. 방법은 반도체 층 위에 제1 층을 형성하는 것, 제1 층 위에 제1 패턴화된 마스크를 형성하는 것, 및 제1 층에 제2 패턴화된 마스크를 정의하도록 순환 에칭 프로세스를 수행하는 것을 포함한다. 순환 에칭 프로세스의 각각의 사이클은, 제1 패턴화된 마스크 위에 폴리머 층을 형성하기 위한 제1 페이즈 및 폴리머 층을 제거하기 위한 그리고 제1 층의 일부분을 제거하기 위한 제2 페이즈를 포함하고, 순환 에칭 프로세스의 각각의 사이클의 제2 페이즈 동안, 대략 1 옹스트롬 내지 대략 20 옹스트롬 사이의 제1 층이 제거된다. 방법은 또한, 반도체 층으로부터 핀을 정의하도록 제2 패턴화된 마스크를 사용하여 반도체 층의 일부분을 제거하는 것을 포함한다.
몇몇 실시형태에 따르면, 제1 페이즈는 제1 프로세스 가스를 사용하여 수행되고, 제2 페이즈는 제1 프로세스 가스와는 상이한 제2 프로세스 가스를 사용하여 수행된다.
몇몇 실시형태에 따르면, 제1 프로세스 가스는 플루오로카본 및 산소를 포함한다.
몇몇 실시형태에 따르면, 플루오로카본은 육불화 탄소(carbon hexafluoride)이다.
몇몇 실시형태에 따르면, 제2 프로세스 가스는 아르곤을 포함한다.
몇몇 실시형태에 따르면, 방법은 제1 페이즈와 제2 페이즈 사이에서 퍼지 페이즈를 수행하는 것을 포함한다.
몇몇 실시형태에 따르면, 방법은 제1 층을 형성하기 이전에 반도체 층 위에 하드 마스크 층을 형성하는 것을 포함하고, 제1 층을 형성하는 것은 하드 마스크 층 위에 제1 층을 형성하는 것을 포함한다. 방법은 또한 제2 패턴화된 마스크를 사용하여 하드 마스크 층의 일부분을 제거하는 것을 포함한다.
몇몇 실시형태에 따르면, 하드 마스크 층은 실리콘 탄소 질화물(silicon carbon nitride)이다.
몇몇 실시형태에 따르면, 방법은 제1 층을 형성하기 이전에 하드 마스크 층 위에 제2 층을 형성하는 것을 포함하고, 제1 층을 형성하는 것은 제2 층 위에 제1 층을 형성하는 것을 포함한다. 방법은 또한 제2 층을 노출시키는 것에 응답하여 순환 에칭 프로세스를 종료하는 것을 포함한다.
몇몇 실시형태에 따르면, 제2 층은 실리콘을 포함한다.
몇몇 실시형태에 따르면, 방법은 제2 패턴화된 마스크를 사용하여 제2 층의 일부분을 제거하는 것을 포함한다.
몇몇 실시형태에 따르면, 반도체 디바이스를 형성하기 위한 방법이 제공된다. 방법은 반도체 층 위에 제1 층을 형성하는 것 및 제1 층 위에 제1 패턴화된 마스크를 형성하는 것을 포함한다. 제1 패턴화된 마스크는 제1 영역의 제1 엘리먼트 및 제2 영역의 제2 엘리먼트를 포함하고, 제1 영역에서의 제1 엘리먼트의 밀도는 제2 영역에서의 제2 엘리먼트의 밀도와는 상이하다. 방법은 또한 제1 층에서 제2 패턴화된 마스크를 정의하도록 대략 120 사이클 내지 대략 140 사이클을 포함하는 순환 에칭 프로세스를 수행하는 것을 포함한다. 순환 에칭 프로세스의 각각의 사이클은 제1 패턴화된 마스크 위에 폴리머 층을 형성하기 위한 제1 페이즈 및 폴리머 층을 제거하기 위한 그리고 제1 층의 일부분을 제거하기 위한 제2 페이즈를 포함한다. 제2 패턴화된 마스크는, 제1 패턴화된 마스크의 제1 엘리먼트 아래에 있는 제1 층의 제1 부분으로부터 형성되는 제1 엘리먼트 및 제1 패턴화된 마스크의 제2 엘리먼트 아래에 있는 제1 층의 제2 부분으로부터 형성되는 제2 엘리먼트를 포함한다. 방법은 또한, 반도체 층으로부터 핀을 정의하도록 제2 패턴화된 마스크를 사용하여 반도체 층의 일부분을 제거하는 것을 포함한다. 핀의 제1 서브세트는 제2 패턴화된 마스크의 제1 엘리먼트 아래에 있는 반도체 층의 제1 부분으로부터 형성되고 핀의 제2 서브세트는 제2 패턴화된 마스크의 제2 엘리먼트 아래에 있는 반도체 층의 제2 부분으로부터 형성된다.
몇몇 실시형태에 따르면, 제1 페이즈는 제1 프로세스 가스를 사용하여 수행되고, 제2 페이즈는 제1 프로세스 가스와는 상이한 제2 프로세스 가스를 사용하여 수행된다.
몇몇 실시형태에 따르면, 제1 프로세스 가스는 산소 및 플루오로카본 또는 메탄 중 적어도 하나를 포함하고, 제2 프로세스 가스는 불활성 가스를 포함한다.
몇몇 실시형태에 따르면, 제1 페이즈는 제1 바이어스 전압을 사용하여 수행되고, 제2 페이즈는 제1 바이어스 전압과는 상이한 제2 바이어스 전압을 사용하여 수행된다.
몇몇 실시형태에 따르면, 제1 페이즈는 제1 플라즈마 전력을 사용하여 수행되고, 제2 페이즈는 제1 플라즈마 전력과는 상이한 제2 플라즈마 전력을 사용하여 수행된다.
몇몇 실시형태에 따르면, 방법은 제1 페이즈와 제2 페이즈 사이에서 퍼지 페이즈를 수행하는 것을 포함한다.
몇몇 실시형태에 따르면, 반도체 디바이스가 제공된다. 반도체 디바이스는 핀의 제1 밀도를 갖는 제1 영역 및 핀의 제1 밀도와는 상이한 핀의 제2 밀도를 갖는 제2 영역을 포함한다. 제2 밀도는 제1 밀도의 대략 13 % 내지 대략 82 %이며, 제1 영역에서의 핀의 평균 높이와 제2 영역에서의 핀의 평균 높이 사이의 차이는 1 나노미터 이하이다.
몇몇 실시형태에 따르면, 제1 영역의 제1 핀은 제1 영역의 제2 핀으로부터 제1 거리만큼 이격되고, 제2 영역의 제1 핀은 제2 영역의 제2 핀으로부터, 제1 거리와는 상이한 제2 거리만큼 이격된다.
1) 본 개시의 실시형태에 따른 반도체 디바이스를 형성하기 위한 방법은, 반도체 층 위에 제1 층을 형성하는 단계; 상기 제1 층 위에 제1 패턴화된 마스크를 형성하는 단계; 상기 제1 층에 제2 패턴화된 마스크를 정의하도록 순환 에칭 프로세스를 수행하는 단계로서, - 상기 순환 에칭 프로세스의 각각의 사이클은 상기 제1 패턴화된 마스크 위에 폴리머 층을 형성하기 위한 제1 페이즈(phase) 및 상기 폴리머 층을 제거하기 위한 그리고 상기 제1 층의 일부분을 제거하기 위한 제2 페이즈를 포함하고, 상기 순환 에칭 프로세스의 각각의 사이클의 상기 제2 페이즈 동안, 상기 제1 층의 대략 1 옹스트롬 내지 대략 20 옹스트롬이 제거되는 것인, 상기 순환 에칭 프로세스를 수행하는 단계; 및 상기 반도체 층으로부터 핀을 정의하도록 상기 제2 패턴화된 마스크를 사용하여 상기 반도체 층의 일부분을 제거하는 단계를 포함한다.
2) 본 개시의 실시형태에 따른 반도체 디바이스를 형성하기 위한 방법에 있어서, 상기 제1 페이즈는 제1 프로세스 가스를 사용하여 수행되고, 상기 제2 페이즈는 상기 제1 프로세스 가스와는 상이한 제2 프로세스 가스를 사용하여 수행된다.
3) 본 개시의 실시형태에 따른 반도체 디바이스를 형성하기 위한 방법에 있어서, 상기 제1 프로세스 가스는 플루오로카본(fluorocarbon) 및 산소를 포함한다.
4) 본 개시의 실시형태에 따른 반도체 디바이스를 형성하기 위한 방법에 있어서, 상기 플루오로카본은 육불화 탄소(carbon hexafluoride)이다.
5) 본 개시의 실시형태에 따른 반도체 디바이스를 형성하기 위한 방법에 있어서, 상기 제2 프로세스 가스는 아르곤을 포함한다.
6) 본 개시의 실시형태에 따른 반도체 디바이스를 형성하기 위한 방법은, 상기 제1 페이즈와 상기 제2 페이즈 사이에서 퍼지 페이즈(purge phase)를 수행하는 단계를 포함한다.
7) 본 개시의 실시형태에 따른 반도체 디바이스를 형성하기 위한 방법은, 상기 제1 층을 형성하는 단계 이전에 상기 반도체 층 위에 하드 마스크 층을 형성하는 단계 - 상기 제1 층을 형성하는 단계는 상기 하드 마스크 층 위에 상기 제1 층을 형성하는 단계를 포함함 - ; 및 상기 제2 패턴화된 마스크를 사용하여 상기 하드 마스크 층의 일부분을 제거하는 단계를 포함한다.
8) 본 개시의 실시형태에 따른 반도체 디바이스를 형성하기 위한 방법에 있어서, 상기 하드 마스크 층은 실리콘 탄소 질화물(silicon carbon nitride)이다.
9) 본 개시의 실시형태에 따른 반도체 디바이스를 형성하기 위한 방법에 있어서, 상기 제1 층을 형성하는 단계 이전에 상기 하드 마스크 층 위에 제2 층을 형성하는 단계 - 상기 제1 층을 형성하는 단계는 상기 제2 층 위에 상기 제1 층을 형성하는 단계를 포함함 - ; 및 상기 제2 층을 노출시키는 것에 응답하여 상기 순환 에칭 프로세스를 종료하는 단계를 포함한다.
10) 본 개시의 실시형태에 따른 반도체 디바이스를 형성하기 위한 방법에 있어서, 상기 제2 층은 실리콘을 포함한다.
11) 본 개시의 실시형태에 따른 반도체 디바이스를 형성하기 위한 방법은, 상기 제2 패턴화된 마스크를 사용하여 상기 제2 층의 일부분을 제거하는 단계를 포함한다.
12) 본 개시의 다른 실시형태에 따른 반도체 디바이스를 형성하기 위한 방법은, 반도체 층 위에 제1 층을 형성하는 단계; 상기 제1 층 위에 상기 제1 패턴화된 마스크를 형성하는 단계로서, 상기 제1 패턴화된 마스크는 제1 영역의 제1 엘리먼트 및 제2 영역의 제2 엘리먼트를 포함하고, 상기 제1 영역에서의 상기 제1 엘리먼트의 밀도는 상기 제2 영역에서의 상기 제2 엘리먼트의 밀도와는 상이한 것인, 상기 제1 패턴화된 마스크를 형성하는 단계; 상기 제1 층에 제2 패턴화된 마스크를 정의하도록 대략 120 사이클 내지 대략 140 사이클을 포함하는 순환 에칭 프로세스를 수행하는 단계로서, 상기 순환 에칭 프로세스의 각각의 사이클은 상기 제1 패턴화된 마스크 위에 폴리머 층을 형성하기 위한 제1 페이즈 및 상기 폴리머 층을 제거하기 위한 그리고 상기 제1 층의 일부분을 제거하기 위한 제2 페이즈를 포함하고, 상기 제2 패턴화된 마스크는, 상기 제1 패턴화된 마스크의 상기 제1 엘리먼트 아래에 있는 상기 제1 층의 제1 부분으로부터 형성되는 제1 엘리먼트 및 상기 제1 패턴화된 마스크의 상기 제2 엘리먼트 아래에 있는 상기 제1 층의 제2 부분으로부터 형성되는 제2 엘리먼트를 포함하는 것인, 상기 순환 에칭 프로세스를 수행하는 단계; 상기 반도체 층으로부터 핀을 정의하도록 상기 제2 패턴화된 마스크를 사용하여 상기 반도체 층의 일부분을 제거하는 단계 - 상기 핀의 제1 서브세트는 상기 제2 패턴화된 마스크의 상기 제1 엘리먼트 아래에 있는 상기 반도체 층의 제1 부분으로부터 형성되고 상기 핀의 제2 서브세트는 상기 제2 패턴화된 마스크의 상기 제2 엘리먼트 아래에 있는 상기 반도체 층의 제2 부분으로부터 형성됨 - 를 포함한다.
13) 본 개시의 다른 실시형태에 따른 반도체 디바이스를 형성하기 위한 방법에 있어서, 상기 제1 페이즈는 제1 프로세스 가스를 사용하여 수행되고, 상기 제2 페이즈는 상기 제1 프로세스 가스와는 상이한 제2 프로세스 가스를 사용하여 수행된다.
14) 본 개시의 다른 실시형태에 따른 반도체 디바이스를 형성하기 위한 방법에 있어서, 상기 제1 프로세스 가스는 산소 및 플루오로카본 또는 메탄 중 적어도 하나를 포함하고, 상기 제2 프로세스 가스는 불활성 가스를 포함한다.
15) 본 개시의 다른 실시형태에 따른 반도체 디바이스를 형성하기 위한 방법에 있어서, 상기 제1 페이즈는 제1 바이어스 전압을 사용하여 수행되고, 상기 제2 페이즈는 상기 제1 바이어스 전압과는 상이한 제2 바이어스 전압을 사용하여 수행된다.
16) 본 개시의 다른 실시형태에 따른 반도체 디바이스를 형성하기 위한 방법에 있어서, 상기 제1 페이즈는 제1 플라즈마 전력을 사용하여 수행되고, 상기 제2 페이즈는 상기 제1 플라즈마 전력과는 상이한 제2 플라즈마 전력을 사용하여 수행된다.
17) 본 개시의 다른 실시형태에 따른 반도체 디바이스를 형성하기 위한 방법에 있어서, 상기 제1 페이즈는 제1 플라즈마 전력을 사용하여 수행되고, 상기 제2 페이즈는 상기 제1 플라즈마 전력과는 상이한 제2 플라즈마 전력을 사용하여 수행된다.
18) 본 개시의 다른 실시형태에 따른 반도체 디바이스를 형성하기 위한 방법은, 상기 제1 페이즈와 상기 제2 페이즈 사이에서 퍼지 페이즈를 수행하는 단계를 포함한다.
19) 본 개시의 또 다른 실시형태에 따른 반도체 디바이스는, 제1 밀도의 핀을 갖는 제1 영역; 및 상기 제1 밀도의 핀과는 상이한 제2 밀도의 핀을 갖는 제2 영역을 포함하고, 상기 제2 밀도는 상기 제1 밀도의 대략 13 % 내지 대략 82 %이고, 상기 제1 영역에서의 핀의 평균 높이와 상기 제2 영역에서의 핀의 평균 높이 사이의 차이는 1 나노미터 이하이다.
20) 본 개시의 또 다른 실시형태에 따른 반도체 디바이스에 있어서, 상기 제1 영역의 제1 핀은 상기 제1 영역의 제2 핀으로부터 제1 거리만큼 이격되고, 상기 제2 영역의 제1 핀은 상기 제2 영역의 제2 핀으로부터, 상기 제1 거리와는 상이한 제2 거리만큼 이격된다.
전술한 설명은, 기술분야의 통상의 기술을 가진 자가 본 개시의 양태를 더 잘 이해할 수도 있도록 여러 가지 실시형태의 피쳐를 개설한다(outline). 기술분야의 통상의 기술을 가진 자는, 그들이, 동일한 목적을 실행하기 위한 및/또는 본원에서 도입되는 다양한 실시형태의 동일한 이점을 달성하기 위한 다른 프로세스 또는 구조를 설계하거나 또는 수정하기 위한 기초로서, 본 개시를 쉽게 사용할 수도 있다는 것을 인식해야 한다. 또한, 그러한 등가적 구성이 본 개시의 취지와 범위를 벗어나지 않는다는 것, 및 기술 분야의 숙련된 자가 본 개시의 취지와 범위를 벗어나지 않으면서 본원에서 다양한 변경, 대체, 수정을 가할 수도 있다는 것을, 기술 분야의 숙련된 자는 깨달아야 한다.
비록 주제가 구조적 피쳐 또는 방법론적 동작에 특정한 언어로 설명되었지만, 첨부된 청구범위의 주제는 반드시 상기에서 설명되는 특정한 피쳐 또는 동작으로 제한되는 것은 아니다는 것이 이해되어야 한다. 오히려, 상기에서 설명되는 특정한 피쳐 및 동작은 청구범위 중 적어도 일부를 구현하는 예시적인 형태로서 개시된다.
실시형태의 다양한 동작이 본원에서 제공된다. 동작의 일부 또는 전부가 설명되는 순서는, 이들 동작이 반드시 순서 의존적임을 암시하는 것으로 해석되어서는 안된다. 이 설명의 이점을 갖는 대안적인 순서가 인식될 것이다. 게다가, 모든 동작이 본원에서 제공되는 각각의 실시형태에서 반드시 존재하는 것은 아니다는 것이 이해될 것이다. 또한, 몇몇 실시형태에서 동작 모두가 필요한 것은 아니다는 것이 이해될 것이다.
본원에서 묘사되는 층, 피쳐, 엘리먼트, 등등은, 예를 들면, 단순화 및 이해의 용이성의 목적을 위해 구조적 치수 또는 방위와 같은, 서로에 대한 특정한 치수를 가지고 예시된다는 것 및 그들의 실제 치수는, 몇몇 실시형태에서, 본원에서 예시되는 것과는 실질적으로 상이하다는 것이 인식될 것이다. 추가적으로, 예를 들면, 에칭 기술, 평탄화 기술, 주입 기술, 도핑 기술, 스핀 온 기술, 스퍼터링 기술, 성장 기술, 또는 CVD와 같은 퇴적 기술 중 적어도 하나와 같은, 본원에서 언급되는 층, 영역, 피쳐, 엘리먼트, 등등을 형성하기 위한 다양한 기술이 존재한다.
또한, "예시적인"은, 본원에서, 예, 인스턴스, 예시, 등등으로서 작용하는 것을 의미하기 위해 사용되며, 반드시 유리한 것은 아니다. 본 출원에서 사용될 때, "또는"은, 배타적인 "또는"보다는, 포괄적인 "또는"을 의미하도록 의도된다. 또한, 본 출원 및 첨부된 청구범위에서 사용되는 바와 같은 "a(한)" 및 "an(한)"은, 달리 명시되지 않는 한 또는 문맥으로부터 단수 형태로 지시되는 것으로 명확하지 않는 한, "하나 이상"을 의미하도록 일반적으로 해석된다. 또한, A 및 B 및/또는 등등 중 적어도 하나는, 일반적으로, A 또는 B, 또는 A 및 B 둘 모두를 의미한다. 더구나, "포함한다(includes)", "구비하는(having)", "구비한다(has)", "갖는(with)", 또는 이들의 변형어가 사용되는 경우, 그러한 용어는, 용어 "포함하는(comprising)"과 유사한 방식으로 포괄적인 것으로 의도된다. 또한, 달리 명시되지 않는 한, "제1", "제2", 또는 등등은 시간적 양태, 공간적 양태, 순서화, 등등을 암시하도록 의도되지는 않는다. 오히려, 그러한 용어는, 단지, 피쳐, 엘리먼트, 항목, 등등에 대한 식별자, 이름, 등등으로 사용된다. 예를 들면, 제1 엘리먼트 및 제2 엘리먼트는 일반적으로 엘리먼트 A 및 엘리먼트 B 또는 두 개의 상이한 또는 두 개의 같은 엘리먼트 또는 동일한 엘리먼트에 대응한다.
또한, 비록 본 개시가 하나 이상의 구현과 관련하여 도시되고 설명되었지만, 본 명세서 및 첨부하는 도면의 판독 및 이해에 기초하여, 기술 분야에서 통상의 지식을 가진 다른 사람은 등가적 변경 및 수정을 떠올릴 것이다. 본 개시는 모든 그러한 수정 및 변경을 포함하며 다음의 청구범위의 범주에 의해서만 제한된다. 특히, 상기 설명된 컴포넌트(예를 들면, 엘리먼트, 리소스, 등등)에 의해 수행되는 다양한 기능과 관련하여, 그러한 컴포넌트를 설명하기 위해 사용되는 용어는, 달리 지시되지 않는 한, 비록 개시된 구조체와 구조적으로 동일하지는 않더라도, 설명된 컴포넌트(예를 들면, 기능적으로 등가)의 명시된 기능을 수행하는 임의의 컴포넌트에 대응하도록 의도된다. 또한, 본 개시의 특정한 피쳐가 몇몇 구현 중 단지 하나와 관련하여 개시되었을 수도 있지만, 그러한 피쳐는, 임의의 주어진 또는 특정한 애플리케이션에 대해 소망되고 유익할 수도 있는 다른 구현예의 하나 이상의 다른 피쳐와 조합될 수도 있다.

Claims (10)

  1. 반도체 디바이스를 형성하기 위한 방법으로서,
    반도체 층 위에 제1 층을 형성하는 단계;
    상기 제1 층 위에 제1 패턴화된 마스크를 형성하는 단계;
    상기 제1 층에 제2 패턴화된 마스크를 정의하도록 순환 에칭 프로세스를 수행하는 단계로서,
    - 상기 순환 에칭 프로세스의 각각의 사이클은 상기 제1 패턴화된 마스크 위에 폴리머 층을 형성하기 위한 제1 페이즈(phase) 및 상기 폴리머 층을 제거하기 위한 그리고 상기 제1 층의 일부분을 제거하기 위한 제2 페이즈를 포함하고,
    상기 순환 에칭 프로세스의 각각의 사이클의 상기 제2 페이즈 동안, 상기 제1 층의 1 옹스트롬 내지 20 옹스트롬이 제거되는 것인, 상기 순환 에칭 프로세스를 수행하는 단계; 및
    상기 반도체 층으로부터 핀을 정의하도록 상기 제2 패턴화된 마스크를 사용하여 상기 반도체 층의 일부분을 제거하는 단계
    를 포함하는, 반도체 디바이스를 형성하기 위한 방법.
  2. 제1항에 있어서,
    상기 제1 페이즈는 제1 프로세스 가스를 사용하여 수행되고,
    상기 제2 페이즈는 상기 제1 프로세스 가스와는 상이한 제2 프로세스 가스를 사용하여 수행되는 것인, 반도체 디바이스를 형성하기 위한 방법.
  3. 제2항에 있어서,
    상기 제1 프로세스 가스는 플루오로카본(fluorocarbon) 및 산소를 포함하는 것인, 반도체 디바이스를 형성하기 위한 방법.
  4. 제2항에 있어서,
    상기 제2 프로세스 가스는 아르곤을 포함하는 것인, 반도체 디바이스를 형성하기 위한 방법.
  5. 제1항에 있어서,
    상기 제1 페이즈와 상기 제2 페이즈 사이에서 퍼지 페이즈(purge phase)를 수행하는 단계를 포함하는, 반도체 디바이스를 형성하기 위한 방법.
  6. 제1항에 있어서,
    상기 제1 층을 형성하는 단계 이전에 상기 반도체 층 위에 하드 마스크 층을 형성하는 단계 - 상기 제1 층을 형성하는 단계는 상기 하드 마스크 층 위에 상기 제1 층을 형성하는 단계를 포함함 - ; 및
    상기 제2 패턴화된 마스크를 사용하여 상기 하드 마스크 층의 일부분을 제거하는 단계
    를 포함하는, 반도체 디바이스를 형성하기 위한 방법.
  7. 제6항에 있어서,
    상기 제1 층을 형성하는 단계 이전에 상기 하드 마스크 층 위에 제2 층을 형성하는 단계 - 상기 제1 층을 형성하는 단계는 상기 제2 층 위에 상기 제1 층을 형성하는 단계를 포함함 - ; 및
    상기 제2 층을 노출시키는 것에 응답하여 상기 순환 에칭 프로세스를 종료하는 단계
    를 포함하는, 반도체 디바이스를 형성하기 위한 방법.
  8. 제7항에 있어서,
    상기 제2 패턴화된 마스크를 사용하여 상기 제2 층의 일부분을 제거하는 단계를 포함하는, 반도체 디바이스를 형성하기 위한 방법.
  9. 반도체 디바이스를 형성하기 위한 방법으로서,
    반도체 층 위에 제1 층을 형성하는 단계;
    상기 제1 층 위에 상기 제1 패턴화된 마스크를 형성하는 단계로서,
    상기 제1 패턴화된 마스크는 제1 영역의 제1 엘리먼트 및 제2 영역의 제2 엘리먼트를 포함하고,
    상기 제1 영역에서의 상기 제1 엘리먼트의 밀도는 상기 제2 영역에서의 상기 제2 엘리먼트의 밀도와는 상이한 것인, 상기 제1 패턴화된 마스크를 형성하는 단계;
    상기 제1 층에 제2 패턴화된 마스크를 정의하도록 120 사이클 내지 140 사이클을 포함하는 순환 에칭 프로세스를 수행하는 단계로서,
    상기 순환 에칭 프로세스의 각각의 사이클은 상기 제1 패턴화된 마스크 위에 폴리머 층을 형성하기 위한 제1 페이즈 및 상기 폴리머 층을 제거하기 위한 그리고 상기 제1 층의 일부분을 제거하기 위한 제2 페이즈를 포함하고,
    상기 제2 패턴화된 마스크는, 상기 제1 패턴화된 마스크의 상기 제1 엘리먼트 아래에 있는 상기 제1 층의 제1 부분으로부터 형성되는 제1 엘리먼트 및 상기 제1 패턴화된 마스크의 상기 제2 엘리먼트 아래에 있는 상기 제1 층의 제2 부분으로부터 형성되는 제2 엘리먼트를 포함하는 것인, 상기 순환 에칭 프로세스를 수행하는 단계;
    상기 반도체 층으로부터 핀을 정의하도록 상기 제2 패턴화된 마스크를 사용하여 상기 반도체 층의 일부분을 제거하는 단계 - 상기 핀의 제1 서브세트는 상기 제2 패턴화된 마스크의 상기 제1 엘리먼트 아래에 있는 상기 반도체 층의 제1 부분으로부터 형성되고 상기 핀의 제2 서브세트는 상기 제2 패턴화된 마스크의 상기 제2 엘리먼트 아래에 있는 상기 반도체 층의 제2 부분으로부터 형성됨 -
    를 포함하는, 반도체 디바이스를 형성하기 위한 방법.
  10. 반도체 디바이스로서,
    제1 밀도의 핀을 갖는 제1 영역; 및
    상기 제1 밀도의 핀과는 상이한 제2 밀도의 핀을 갖는 제2 영역
    을 포함하고,
    상기 제2 밀도는 상기 제1 밀도의 13 % 내지 82 %이고,
    상기 제1 영역에서의 핀의 평균 높이와 상기 제2 영역에서의 핀의 평균 높이 사이의 차이는 1 나노미터 이하인 것인, 반도체 디바이스.
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