KR20130139158A - 핀 전계 효과 트랜지스터 공정을 이용한 호모 접합 다이오드 구조물들 - Google Patents

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Abstract

핀 전계 효과 트랜지스터(FinFET) 형성 공정에서의 다양한 공정 단계들을 활용함으로써 FinFET를 포함하는 IC 디바이스들 내에서 다이오드들 및 바이폴라 접합 트랜지스터(BJT)들이 형성된다. 다이오드 또는 BJT는 상이한 깊이들을 갖는 n웰들 및 격리된 핀 영역 내의 n웰들을 둘러싸는 핀 어레이 영역의 일부분 내의 p웰을 갖는 핀 어레이 영역 및 격리된 핀 영역을 포함한다. 다이오드들 및 BJT들을 위한 n웰들과 p웰은 FinFET n웰들 및 p웰들과 함께 주입된다.

Description

핀 전계 효과 트랜지스터 공정을 이용한 호모 접합 다이오드 구조물들{HOMO-JUNCTION DIODE STRUCTURES USING FIN FIELD EFFECT TRANSISTOR PROCESSING}
본 발명개시는 일반적으로 집적 회로(IC) 디바이스들에 관한 것이며, 보다 구체적으로는 핀 전계 효과 트랜지스터(FinFET)들을 포함한 IC 디바이스들 내에 다이오드 구조물들을 형성하기 위한 방법 및 구조물에 관한 것이다.
급격히 진보하는 반도체 제조 산업에서, 상보적 금속 산화물 반도체(complementary metal oxide semiconductor; CMOS) FinFET 디바이스들은 많은 논리 및 기타 응용들에서 이용되고 다양한 상이한 유형들의 반도체 디바이스들 내로 집적된다. FinFET 디바이스들은 트랜지스터를 위한 채널과 소스/드레인 영역들이 형성되어 있는 반도체 핀들을 포함한다. 게이트는 반도체 핀들의 일부분의 측면들을 따라 그 위에 형성된다. 동일한 디바이스 면적을 갖는 평면형 트랜지스터와 비교하여, FinFET에서의 채널 및 소스/드레인 영역들의 증가된 표면적은 보다 빠르고, 보다 신뢰적이며 보다 잘 제어되는 반도체 트랜지스터 디바이스들을 초래시킨다.
CMOS FinFET들을 포함한 IC 디바이스들은 또한 다이오드들 및 바이폴라 접합 트랜지스터(bipolar junction transistor; BJT)와 같은, 다른 반도체 구조물들 및 트랜지스터들을 필요로 한다. 이러한 다른 반도체 구조물들 및 트랜지스터들은 동일한 물질들과 공정들을 이용하여 측면을 따라 FinFET들과 동시적으로 형성된다. 열 센서 응용의 일례에서, 다이오드들은 p접합부으로부터의 격리 피처에 걸쳐 형성된 실리콘 카바이드(SiC)의 n접합부와 격리 피처들 사이의 n형 도핑된 실리콘 상에서 에피택셜방식으로 성장된 실리콘 게르마늄(SiGe)의 p접합부를 이용하여 형성된다. NPN BJT는 n접합부를 공유하는 이러한 두 개의 다이오드들을 이용하여 형성된다.
추가적인 제조 단계들을 최소화하면서 FinFET들을 위해 형성된 핀 구조물들을 활용하고 개선된 전기적 특성들을 갖는 동일한 제조 공정들을 이용하여 측면 FinFET들을 따라 형성된 다이오드들과 BJT 구조물들을 계속해서 모색해야 한다.
본 발명개시의 다양한 양태들에 따르면, 추가적인 공정들을 회피하면서 FinFET 제조 단계들을 활용하는 신규한 다이오드 또는 BJT가 개시된다. 다이오드는, 격리된 핀 영역에서 복수의 핀들과 핀 어레이 영역에서 복수의 핀 어레이들을 갖는 반도체 기판, n웰 깊이를 갖는 격리된 핀 영역 내의 n웰, 격리된 핀 영역 내에서 n웰 아래에 있는 p웰, 및 격리된 핀 영역에서의 n웰 깊이보다 큰 p웰 깊이를 갖고 격리된 핀 영역 내의 p웰에 인접해 있는 핀 어레이 영역 내의 p웰을 포함한다. 격리된 핀 영역에서의 핀 피치는 약 0.3미크론보다 크다. 핀 어레이 영역에서의 어레이내 핀 피치는 약 50나노미터(㎚) 미만이다. BJT는, 격리된 핀 영역에서 복수의 핀들과 핀 어레이 영역에서 복수의 핀 어레이들을 갖는 반도체 기판, 및 격리된 핀 영역 내의 복수의 핀들을 횡측으로 둘러싸는 얕은 트렌치 격리(Shallow Trench Isolation; STI) 피처들을 포함한다. 격리된 핀 영역 내의 n웰은 부분적으로 STI 피처들 아래에 있고, 격리된 핀 영역 내의 p웰은 n웰 아래에서 35㎚의 최소 두께를 갖는다. 핀 어레이 영역 내의 p웰은 격리된 핀 영역에서의 n웰 깊이보다 큰 p웰 깊이를 갖고 격리된 핀 영역 내의 p웰에 인접해 있다. 핀 어레이들 사이에 있는 하나 이상의 STI 피처들과 p웰을 횡측으로 둘러싸는 n웰은 핀 어레이 영역 내에 있다. 딥 n웰은 핀 어레이 영역에서 p웰과 n웰 아래에 있으며 핀 어레이 영역 내의 n웰과 인접해 있다. 격리된 핀 영역 내의 STI 피처들은 핀 어레이 영역 내의 STI 피처들의 깊이보다 큰 깊이를 갖는다.
본 발명개시의 다른 양태들에 따르면, 추가적인 공정들을 회피하면서 핀 전계 효과 트랜지스터(FinFET) 제조 단계들을 활용하는, FinFET 디바이스에서 하나 이상의 다이오드들을 형성하기 위한 방법이 개시된다. 본 방법은 반도체 기판을 제공하는 단계, 핀 패턴을 갖는 하드마스크층을 형성하는 단계, 핀 패턴을 이용하여 반도체 기판에서 복수의 핀들을 에칭하는 단계, 복수의 핀들 사이의 공간들을 채우기 위해 반도체 기판 위에 유전체 물질을 증착하는 단계, 하드마스크층을 노출시키도록 평탄화하는 단계, p형 도펀트를, 핀 어레이 영역 내로 주입하여 p웰을 형성하고, FinFET 영역의 일부분들 내로 주입하여 p웰을 형성하는 단계, n형 도펀트를, p웰을 둘러싸는 핀 어레이 영역의 일부분 및 격리된 핀 영역 내로 주입하여 n웰들을 형성하고, FinFET 영역의 일부분들 내로 주입하여 n웰을 형성하는 단계, 및 어닐링하는 단계를 포함한다. 핀 패턴은 낮은 핀 밀도를 갖는 격리된 핀 영역, 보다 높은 핀 밀도를 갖는 핀 어레이 영역, 및 FinFET 영역을 포함한다. 격리된 핀 영역 내의 n웰과 핀 어레이 영역의 일부분 내의 n웰은 상이한 깊이들을 갖는다.
추가적인 공정들을 회피하면서 핀 전계 효과 트랜지스터(FinFET) 제조 단계들을 활용하는 신규한 다이오드 또는 BJT가 개시된다.
본 발명개시의 양태들은 첨부 도면들과 함께 아래의 상세한 설명을 읽음으로써 최상으로 이해된다. 본 산업계에서의 표준적인 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았음을 강조해둔다. 실제로, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1a는 본 발명개시의 다양한 실시예들에 따른 핀 전계 효과 트랜지스터(fin field effect transistor; FinFET) 제조 공정들을 이용하여 형성된 부분적으로 제조된 바이폴라 접합 트랜지스터(bipolar junction transistor; BJT)의 평면도이다.
도 1b는 본 발명개시의 다양한 실시예들에 따른 도 1a의 부분적으로 제조된 BJT의 단면도이다.
도 2a는 본 발명개시의 다양한 실시예들에 따른 격리된 핀 영역의 단면도를 도시한다.
도 2b는 본 발명개시의 다양한 실시예들에 따른 핀 어레이 영역의 단면도를 도시한다.
도 3은 본 발명개시의 다양한 실시예들에 따른 다이오드 및 BJT 구조물들을 제조하기 위한 방법의 흐름도이다.
도 4a 내지 도 4l은 본 발명개시의 다양한 실시예들에 따른 도 3의 방법에서의 다양한 단계들에 따른 부분적으로 제조된 디바이스들의 단면들을 도시한다.
도 5는 본 발명개시의 다양한 실시예들에 따라 형성된 다이오드 또는 BJT의 사시도이다.
이하에서는 예시적인 실시예들의 제조 및 이용을 자세하게 설명한다. 하지만, 본 발명개시는 폭넓은 다양한 특정 환경들에서 구현될 수 있는 수 많은 적용가능한 발명 개념들을 제공한다는 점을 이해해야 한다. 본 발명개시를 단순화하기 위해 컴포넌트들 및 장치들의 특정예들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 한정적인 것으로 의도된 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처상의 또는 그 위의 제1 피처의 형성은 제1 및 제2 피처들이 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제1 및 제2 피처들이 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 및 제2 피처들 사이에서 형성될 수 있는 실시예를 포함할 수 있다. 물론, 본 설명은 피처들이 서로 직접적으로 접촉하는지 여부를 구체적으로 진술할 수 있다. 또한, 본 발명개시는 다양한 예시들에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 설명하는 특정한 실시예들은 본 발명의 단순한 예시에 불과하며, 본 발명의 범위를 한정시키려는 것은 아니다.
다이오드 및 바이폴라 접합 트랜지스터(BJT) 구조물 및 제조 공정들을 위한 환경을 제공하기 위해 핀 전계 효과 트랜지스터(FinFET) 및 제조 공정의 일반적 설명이 서술된다. FinFET은 실질적으로 실리콘의 직사각형 핀 구조를 이용한다. 직사각형 핀 구조는 좁고 길며, 넓은 측면과 좁은 측면을 갖는다. 실리콘 핀들은 패턴화된 하드마스크들을 통해 벌크 실리콘 기판 내로 에칭함으로써 형성될 수 있다. 핀들 사이의 갭들을 채우기 위해 얕은 트렌치 격리(shallow trench isolation; STI)와 같은 유전체 물질이 증착된다. 추가적인 공정 이후, 핀의 최상단부는 STI 피처들 사이에서 노출된다. 핀들은 n형 도펀트 또는 p형 도펀트로 주입되어 소스/드레인 및 채널 영역들에서 n웰들 또는 p웰들을 형성한다. 게이트 유전체층과 게이트 전극층은 핀들과 STI 층들 위에 증착되고 핀들의 채널 영역 위에 게이트 스택들을 형성하도록 패턴화된다. 게이트 전극층은 게이트 유전체층 상에 형성되고, 도핑된 폴리실리콘, 금속 또는 금속 질화물과 같은 도전성 물질로 형성될 수 있다. 그런 후 게이트 스택들 아래에 있지 않은 핀 부분들은 택일적 사항으로서, 약하게 도핑된 드레인 및 소스(LDD) 영역들을 형성하도록 도핑된다. LDD 영역들은 도펀트들이 핀 상으로 증착되고 어닐링되는, 이온 주입 또는 플라즈마 도핑에 의해 도핑될 수 있다.
본 발명개시의 다양한 실시예들에 따르면, 다이오드 또는 BJT는 상이한 깊이들을 갖는 n웰들 및 격리된 핀 영역 내의 n웰들을 둘러싸는 핀 어레이 영역 내의 p웰을 갖는 핀 어레이 영역 및 격리된 핀 영역을 포함한다. 다이오드들 및 BJT들을 위한 n웰들과 p웰은 다이오드 또는 BJT 형성을 위한 추가적인 공정 단계들을 회피하기 위해 FinFET n웰들 및 p웰들과 함께 주입된다. 핀 밀도에 기초하여 에칭하기 위한 로컬화된 로딩 효과들을 활용함으로써, 상이한 깊이들의 STI 피처들이 상이한 핀 밀도 영역들에서 핀들에 인접하여 형성된다. 상이한 STI 깊이들은 이어서 상이한 깊이들을 갖는 n웰들을 달성하기 위한 추가적인 포토마스크 단계들 없이 주입량의 제어를 가능하게 해준다.
도 1a는 FinFET 제조 공정을 이용하여 부분적으로 제조된 바이폴라 접합 트랜지스터(BJT) 또는 다이오드(100)의 평면도이다. 도 1b는 라인(102)에 의해 절단된 도 1a의 BJT(100)의 단면도이다. BJT(100)는 두 개의 영역들로 분리된 복수의 핀들을 포함한다. 격리된 핀 영역(106)은 격리된 핀들(104)을 포함하며; 핀 어레이 영역(112)은 핀 어레이들(110)로 그룹화된 핀들(108 또는 120)을 포함한다. 도시된 바와 같이, 격리된 핀 영역(106)은 3개의 핀들을 포함한다. 다양한 실시예들에 따르면, 격리된 핀 영역들은 적어도 2개의 핀들 또는 적어도 3개의 핀들을 포함한다. 격리된 핀 영역에서의 핀 피치는 약 0.3미크론보다 크다. 인접해 있는 격리된 핀들 사이의 거리는 약 0.3미크론 내지 약 1.2미크론일 수 있다. 몇몇의 실시예들에서, 격리된 핀들은 격리된 핀들의 2개 이상의 열들을 포함할 수 있다.
도 1a에서 도시된 바와 같이, 핀 어레이들(110)은 어레이 당 2개의 핀들을 포함하지만, 보다 많은 핀들이 어레이 당 이용될 수 있다. 예를 들어, 핀 어레이는 3개 내지 5개의 핀들을 포함할 수 있다. 어레이 당 핀들의 갯수는 희망하는 주입 깊이를 달성하기 위해 필요한 STI 두께에 기초하여 선택된다. 핀 어레이 영역(112)은 격리된 핀 영역(106)보다 높은 핀 밀도를 갖는다. 어레이내 핀 피치, 즉 어레이 내의 인접한 핀 중심들간의 거리는 약 50나노미터(㎚) 미만이다. 핀 어레이들간의 거리 또는 인접한 어레이들의 가장 가까운 핀들간의 거리는 60㎚보다 크다. 도 1a는 BJT(100)의 중앙에 있는 격리된 핀 영역(106)을 도시하지만, 격리된 핀 영역(106)은 BJT(100)의 중심을 벗어나 있을 수 있거나 또는 BJT(100)의 가장자리에 있을 수 있다. 핀 어레이 영역(112)은 박스(114)에 의해 두 개의 영역들, 즉 핀들(120)을 갖는 p웰 영역(116)과 핀들(108)을 갖는 n웰 영역(118)으로 분리된다.
격리된 핀 영역(106)과 핀 어레이 영역(112)이 도 1b에서 도시된다. 도 1b는 p형 기판인 실리콘 기판(101) 상에 형성된 BJT(100)를 도시한다. 딥 n웰(103)이 n웰(105)과 함께 p형 기판(101)에서 형성되며, 이것은 기판 노이즈를 감소시키기 위해 p웰(107)을 격리시키는 역할을 한다. 점선(123)은 p웰(107)을 둘러싸고 이를 링크시키는 n형 웰들을 도시한다. n웰(105)은 p웰(107)을 횡측으로 둘러싼다. p웰(107)은 두 개의 영역들(107A, 107B)을 포함한다. p웰 영역(107A)은 핀 어레이 영역(112) 내에 형성되고 n웰(109)을 둘러싼다. n웰(109)은 격리된 핀 영역(106) 내에 있다. p웰 영역(107B)은 n웰(109)과 딥 n웰(103) 사이에 위치하며 p웰 영역(107A)과 인접해 있다.
다양한 실시예들에 따르면, p웰 영역(107B)은 약 35㎚보다 큰 두께(111)를 갖는다. n웰(109)과 딥 n웰(103) 사이의 p웰 영역(107B)과 같은 p형 영역은 동작 동안에 다이오드 또는 BJT를 동작불가능하게 만드는 펀치 쓰루(punch-through)를 방지한다. n웰(109)의 최상단부는 격리된 STI 피처들(117)에 의해 둘러싸여 있으며 핀(104)의 길이와 동일한 폭(115)을 갖는다. n웰(109)의 바닥부는 n웰(109)의 상단부의 폭(115)보다 큰 폭(113)을 갖는다. 폭(113)은 n웰(109)의 최대 폭이며, 약 0.2미크론 내지 약 5미크론일 수 있다. n웰(109)의 바닥부는 약 35㎚ 내지 약 100㎚의 범위 내에 있을 수 있는 두께(119)를 갖는다. STI 피처들(121)은 핀 어레이 영역(112) 내에서 핀들의 열들을 분리시키고, 또한 핀 어레이 영역(112) 내에서 p웰 영역(116)과 n웰 영역(118)을 분리시킨다. 격리 STI 피처들(117)은 STI 피처들(121)보다 큰 두께 또는 깊이를 갖는데, 이것은 로컬화된 로딩 에칭 효과들에 의해 유발되며, 패턴화된 에칭에 의해 한층 더 증대될 수 있다. STI 피처들(121, 117)은 상이한 두께들을 갖는 반면에, 핀들(108, 120, 104)은 동일한 총체적인 높이를 갖는다. 패턴화된 에칭이 STI 두께 차이를 증대시키기 위해 이용되면, 핀들(108, 120, 104)의 노출된 부분들은 상이한 높이들을 가질 것이다.
핀 형성의 환경에서, 로컬화된 로딩 에칭 효과는 보다 낮은 핀 밀도 영역들에서 보다 많은 에칭을 초래시킨다. 하나의 예로서, 좁은 피처들 내에서의 대량 전사 제한들로 인한 보다 낮은 에천트 농도는 높은 밀도 영역들에서의 에칭 레이트를 제한시킨다. 낮은 밀도 영역들에서, 보다 높은 에천트 농도는 반응 레이트를 제한시키지 않으며 따라서 보다 많은 실리콘이 제거된다. 도 2a와 도 2b에서 도시된 하나의 테스트에서, 170㎚의 핀 높이(201)가 도 2a에서의 격리된 영역에서 달성되며, 100㎚의 어레이내 핀 높이(205)가 도 2b에서의 두 개의 핀들의 어레이들을 갖는 핀 어레이 영역에서 달성된다. 어레이내 핀 높이(205)가 격리된 핀 높이(201)보다 훨씬 짧지만, 전체 어레이에 대한 핀 높이(203)(대략 165㎚임)는 격리된 핀 높이(201)와 대략 동일하다. 공정을 튜닝하고 핀들사이의 거리들과 핀 어레이내의 핀들의 갯수를 변경시킴으로써 201:205 또는 201:203 또는 203:205 사이의 비율들과 같은, 상이한 높이 비율들이 달성될 수 있다.
본 발명개시의 다양한 실시예들에 따르면, 다이오드 또는 BJT는 도 3의 흐름도(300)에서 도시된 방법과 같은 공정을 이용하여 형성된다. 도 3을 도 3의 하나 이상의 동작들에 대응하는 부분적으로 제조된 다양한 단면들을 도시하는 도 4a 내지 도 4l과 함께 논의한다. 도 4a 내지 도 4l의 단면들은 도 1a의 절단선(122)으로부터 절단된 평면들의 부분들이다. 도 1a의 절단선(122)은 도 1b의 단면도를 초래시킨 절단선(102)에 대해 수직하다. 도 4a 내지 도 4l의 평면은 도 1b에서 도시된 핀들의 넓은 측면들 대신에 핀들의 좁은 측면들을 포함한다. 도 4a 내지 도 4l 각각에서는, p웰 영역과 n웰 영역을 갖는 핀 어레이 영역 및 격리된 핀 영역이 포함된다. 동작(301)에서, 반도체 기판이 제공된다. 다양한 실시예들에 따르면, 반도체 기판은 실리콘 웨이퍼, 실리콘 게르마늄 웨이퍼, 또는 실리콘 온 절연체(silicon-on-insulator; SOI) 웨이퍼이다. 반도체 기판은 도핑될 수 있다. 몇몇의 실시예들에 따르면, 반도체 기판은 p형 실리콘 기판이다. 반도체 기판에 대해서 다양한 동작들이 수행되며, 부분적으로 제조된 상태의 다양한 층들을 갖는 반도체 기판을 워크피스라고 칭한다.
도 3의 동작(303)에서, 격리된 핀 영역, 핀 어레이 영역 및 FinFET 영역을 포함한 핀 패턴을 갖는 하드마스크층이 형성된다. 격리된 핀 영역은 낮은 핀 밀도를 갖는다. 핀 어레이 영역은 격리된 핀 영역보다 높은 핀 밀도를 갖는다. FinFET 영역은 FinFET들이 형성되는 곳이며 이것은 보통 높은 핀 밀도의 핀들을 포함한다. 도 4a는 격리된 핀 영역(402)과 핀 어레이 영역(404)을 갖는 반도체 기판(407)을 도시한다. 핀 어레이 영역(404)에서, 핀들은 2개의 그룹들의 핀 어레이들로 그룹화된다. 몇몇의 실시예들에서, 핀들은 2개보다 많은 핀 어레이들로 그룹화된다. 하나의 어레이 내의 핀들 사이의 거리는 핀 어레이들 사이의 간격보다 작다. 격리된 핀 영역(402) 내의 핀들 사이의 거리는 일반적으로 적어도 핀 어레이들 사이의 거리보다 크다. 반도체 기판상에서 접착층(409)이 제일먼저 증착될 수 있고, 이어서 하드마스크층(411)이 뒤따를 수 있다. 접착층은 실리콘 질화물 또는 실리콘 산화물일 수 있는 하드마스크층(411)과 반도체 기판(407)에 잘 부착되는 실리콘 산화물일 수 있다. 몇몇의 실시예들에서, 포토레지스트층이 하드마스크층 위에 증착되고 노광되어 포토마스크 패턴들(401, 403, 405)과 같은 핀 패턴을 형성한다. 핀 패턴을 하드마스크층(411)에 전사시키기 위해 하드마스크층(411)이 에칭된다. 다른 실시예들에서, 마스크 패턴(406)은 제거되는 포토레지스트 맨드렐들(미도시됨) 주변에 증착된 스페이서들로서 형성된 또다른 하드마스크층일 수 있다.
도 3을 다시 참조하면, 동작(305)에서, 핀 패턴을 이용하여 복수의 핀들이 반도체 기판 내로 에칭된다. 도 4b는 에칭 결과를 나타낸다. 에칭 공정은 마스크 패턴(406)의 적어도 일부를 소모시키고, 오직 접착층(409)과 하드마스크층(411)만이 핀들 위에 남는다. 격리된 핀 영역(402)에서, 핀들(421) 사이에 트렌치(412)를 가지면서 핀들(421)이 형성된다. 트렌치(412)는 깊이(413)를 갖는다. 핀 어레이 영역(404)에서, 핀들(423)은 2개의 핀들의 어레이들로 형성된다. 로컬화된 로딩 효과들로 인해, 핀들 사이의 트렌치들은 상이한 깊이들을 갖는다. 어레이내 트렌치(414)는 깊이(415)를 갖는다. 어레이간 트렌치(416)는 깊이(417)를 갖는다. 트렌치 깊이들(412, 416)은 어레이내 트렌치 깊이(415)보다 크다. 논의된 바와 같이, 에칭 공정 및 핀 패턴 기하학적 형상은 보다 크거나 또는 보다 작은 트렌치 깊이 차이를 일으키도록 튜닝될 수 있다.
도 3의 동작(307)에서, 복수의 핀들 사이의 공간들을 채우기 위해 유전체 물질이 기판 위에 증착된다. 몇몇의 실시예들에서, 유전체 물질은 화학적 기상 증착(chemical vapor deposition; CVD), 열 산화 증착, 또는 원자층 증착(atomic layer deposition; ALD)을 포함한 통상적으로 이용되는 공정들을 이용하여 증착된 실리콘 산화물이다. 본 업계의 당업자는 핀들 사이의 갭들을 효율적으로 채울 수 있는 증착 공정을 선택할 것이다. 높은 종횡비들을 갖는 핀들 사이의 갭들의 적어도 하나의 예시에서, 높은 밀도 플라즈마(high density plasma; HDP) CVD 공정이 이용될 수 있다. 완전히 채우는 것을 보장하기 위해 유전체 물질은 핀들 사이의 공간들을 채울뿐 아니라 핀들의 최상단들을 덮는다.
도 3의 다음 동작(309)을 참조하면, 핀들 위의 과잉 유전체 물질을 제거하고 하드마스크층, 예컨대 도 4c의 하드마스크층(411)을 노출시키기 위해 워크피스는 평탄화된다. 평탄화 공정은 워크피스 표면의 화학적 기계적 폴리싱(chemical mechanical polishing; CMP)을 수반하며, 추가적으로 또는 이 대신에 워크피스의 에칭을 수반할 수 있다. 도 4c는 평탄화 이후 부분적으로 제조된 BJT의 단면을 나타낸다. 격리된 핀 영역(402)에서, 유전체 물질(425)은 핀들(421), 접착층(409) 및 하드마스크(411)를 포함한, 격리된 핀 구조물들 사이의 갭을 채운다. 유전체 물질(425)을 격리된 얕은 트렌치 격리(STI)(425)라고 칭한다. 핀 어레이 영역(404)에서, 유전체 물질(429)은 핀 어레이들(405) 사이의 갭을 채우며, 이 핀 어레이들(405)은 도시된 실시예에서 두 개의 핀들(423), 접착층(409) 및 하드마스크(411)를 포함한다. 유전체 물질(429)을 어레이간 STI(429)라고 칭한다. 핀 어레이 영역(404) 내의 하나의 핀 어레이(405)에서의 핀 구조물들 사이에서, 유전체 물질(427)이 핀 구조물들 사이의 갭을 채우고, 핀 구조물들은 핀(423), 접착층(409) 및 하드마스크(411)를 포함한다. 유전체 물질(427)을 어레이내 STI(427)라고 칭한다. 격리된 STI(425), 어레이간 STI(429) 및 어레이내 STI(427)를 STI 피처들이라고 총칭한다. 격리된 STI(425)와 어레이간 STI(429)는 유사한 두께들을 갖지만, 이들의 두께는 어레이내 STI(427)의 두께보다 크다.
도 3을 다시 참조하면, 택일적인 동작(311)에서, 핀 어레이 영역 위의 유전체 물질의 부분은 제거된다. 도 4d는 핀 어레이 영역(404) 위의 유전체 물질의 부분이 (어레이간 STI(429) 및 어레이내 STI(427)로부터) 제거된, 부분적으로 제조된 BJT의 단면도이다. 동작은 제일먼저 에칭 공정, 즉 건식 에칭 또는 습식 에칭 중 어느 하나로부터 격리된 핀 영역(402)을 마스킹하는 것을 수반한다. 적어도 하나의 예시에서, 포토레지스트층이 부분적으로 제조된 BJT 위에 증착되고 핀 어레이 영역(404)을 노출시키도록 패턴화된다. 그런 후 부분적으로 제조된 BJT는 하드마스크 물질(411) 위의 STI 물질을 선택적으로 제거하는 에칭 공정에서 에칭된다. 포토레지스트층은 다음 동작 전에 제거된다.
도 3의 동작(312)에서, 하드마스크층이 제거된다. 몇몇의 실시예들에 따르면, 하드마스크 물질은 실리콘 질화물, 실리콘 산화질화물, 또는 탄소 도핑된 실리콘 질화물이다. STI 물질, 일반적으로는 실리콘 산화물 위의 하드마스크 물질을 선택적으로 제거하는 에칭 공정이 이용된다. 도 4e는 하드마스크층이 제거된 후의 부분적으로 제조된 BJT의 단면도이다. 핀 패턴을 갖는 반도체 기판(407) 위에는 오직 접착층(409)과 STI 피처들만이 남아있다.
도 3을 다시 참조하면, 동작(313)에서, 딥 n웰이 반도체 기판에서 형성된다. 딥 n웰은 인과 비소와 같은 n형 도펀트들을 높은 에너지로 반도체 기판 내로 주입시켜서 BJT의 n웰과 p웰 아래의 깊이에서 도펀트들의 높은 농도를 야기시키게 함으로써 형성된다. 다양한 실시예들에 따르면, 딥 n웰(DNW)은 적어도 250㎚이며, 핀들의 최상단 아래에서 약 400㎚ 내지 1600㎚일 수 있다. 도 4f는 DNW 형성 공정 및 DNW 형성으로부터의 결과들을 도시한다. 도펀트들(431)이 부분적으로 제조된 BJT 내로 주입되어 미리결정된 깊이에서 DNW(433)를 형성한다. 따라서, 도 4a 내지 도 4e로부터의 반도체 기판(407)의 일부분은 DNW(433)로 변환되고 남아있는 부분(435)은 p형 도전성을 유지한다. 핀들(421/423)과 DNW(433) 사이의 반도체 기판(407)의 또다른 남아있는 부분(437)이 또한 p형 도전성을 유지한다.
도 3을 다시 참조하면, 다음의 동작(314)에서, 붕소와 같은 p형 도펀트는 FinFET 영역 및 핀 어레이 영역의 일부분 내로 주입되어 p웰들을 형성한다. FinFET 형성과 관련하여 논의한 바와 같이, p웰들 및 n웰들은 FinFET의 소스 및 드레인 영역들 내에서 형성된다. 이와 동시에, 도 4g에서 도시된 바와 같이, p웰은 FinFET들에서 형성되고, p웰은 또한 부분적으로 제조된 BJT에서 형성된다. 포토레지스트(437)는 p형 도펀트 주입(445)으로부터 핀 어레이 영역(404)의 일부분 및 격리된 핀 영역(402)을 마스킹하도록 증착된다. 포토레지스트(437)는 핀 어레이 영역(404)을 p웰 영역(441)과 n웰 영역(443)으로 분리시킨다. p웰 영역(441)만이 p형 도펀트 주입(445)에 노출된다. 이 주입은 p형 기판 부분(407)을 생성하기 위해 이용된 것보다 p웰 영역(451)을 생성하기 위해 상대적으로 높은 주입량을 수반하며, 결과적인 도펀트 농도 차이는 수십 또는 수백배이다. p웰 영역(451)의 깊이는 약 40㎚ 내지 약 240㎚ 깊이일 수 있다. p형 도펀트 주입(445) 이후, 포토레지스트(437)는 제거된다.
도 3을 다시 참조하면, 다음의 동작(315)에서, 인과 같은 n형 도펀트가 격리된 핀 영역, FinFET 영역 및 핀 어레이 영역의 일부분 내로 주입되어 n웰들을 형성한다. FinFET 형성과 관련하여 논의한 바와 같이, p웰들 및 n웰들은 FinFET의 소스 및 드레인 영역들 내에서 형성된다. 이와 동시에, 도 4h에서 도시된 바와 같이, n웰은 FinFET들에서 형성되고, n웰들은 또한 부분적으로 제조된 BJT에서 형성된다. 포토레지스트(439)는 n형 도펀트 주입(447)으로부터 p웰 영역(441)을 보호하기 위해 증착되며; 따라서, 핀 어레이 영역(404) 및 격리된 핀 영역들(402) 내의 n웰 영역(443)은 n형 도펀트 주입(447)에 노출된다. 이 주입은 DNW(433)를 생성하기 위해 이용된 주입량과 비교하여, n웰들(453, 455)을 생성하기 위해 상대적으로 높은 주입량을 수반한다. n웰들(453, 455)이 동일한 주입 공정에 노출된다 하더라도, 상이한 깊이들을 갖는 n웰들이 형성된다. n웰(453)은 p웰(451)과 동일한 깊이(약 40㎚ 내지 약 240㎚ 깊이)를 갖는데, 그 이유는 이러한 웰들 위의 핀들 및 물질층들은 동일하기 때문이다. n웰(453)과 p웰(451)은 FinFET들 내에서 형성된 웰들과 유사하다. 다른 한편, n웰(455)은 보다 작은 깊이를 갖는다. STI 및 실리콘과 같은 상이한 물질들을 통한 상이한 레이트들에서의 이온 주입으로 인해, 상이한 두께들의 STI 피처들을 갖는 것은 상이한 양의 도펀트 이온들이 n웰(453)과 비교하여 n웰(455)에 도달하게 해준다. 다시 말하면, 어레이간 STI(429) 및 어레이내 STI(427)에 의해 흡수된 도펀트 이온들보다 격리된 STI(425)에 의해 더 많은 도펀트 이온들이 흡수된다. n웰 깊이들에서의 차이는 STI 물질의 양과 유형 및 주입량 및 에너지에 의해 제어될 수 있다. n웰 깊이들에서의 차이는 아래의 영역(457)이 상대적으로 n형 도펀트가 없게 되도록 한다. n형 도펀트 주입(447) 이후, 포토레지스트(439)는 제거된다.
다음 동작(317)에서, 반도체 기판은 어닐링된다. 어닐링은 동작들(313, 314, 315)에서 주입된 다양한 도펀트들을 활성화시키며 일부 도펀트들이 마이그레이션하는 것을 촉진시킨다. n웰(455) 아래의 영역(457)은 p형으로 약하게 도핑되기 때문에, 고도로 도핑된 p웰(451)로부터의 마이그레이션에 특히 취약하다. 도 4i는 열 에너지(449) 처리를 받아서 n웰(455) 아래에 p웰(459)을 형성하는 부분적으로 제조된 BJT의 단면도이다. 어닐링 동안, n웰(455)을 횡측으로 둘러싸는 p웰들(451)로부터의 p형 도펀트들은 n웰(455) 아래의 영역으로 마이그레이션하고 p웰(451)과 p웰(459) 모두를 포함한 인접한 p웰을 n웰(455) 주변에서 형성한다. 그 결과로서, p웰(459)에서의 도펀트 농도는 p웰(451)에서의 도펀트 농도보다 낮다.
어닐링 전 또는 후에, STI 피처들은 도 4j에서 도시된 바와 같이 핀들의 일부분을 노출시키도록 에칭될 수 있다. STI 에칭은 또한 핀들 위의 접착층(409)은 어느 것이든지 제거한다. STI 에칭 이후, 핀들(421, 423)의 최상단부는 STI 피처들 위로 노출되고, 핀들(421, 423)의 바닥부는 STI 피처들 내에 임베딩된다.
도 3을 다시 참조하면, 동작(319)에서, 실리콘 게르마늄 또는 실리콘 카바이드 캡이 각각의 핀 위에서 에피택셜방식으로 성장된다. 도 4k에서 도시된 바와 같이, 캡(461)은 핀들(421)의 최상단부 위에서 성장되고, 캡(463)은 핀들(423)의 최상단부 위에서 성장되며, 고밀도를 갖는 핀들(423)은 각각의 핀 어레이를 위해 성장된 캡이 병합되게 한다. 캡들의 특정한 형상은 성장 조건들 및 노출된 핀들의 양에 의존한다. 몇몇의 실시예들에서, 폴리실리콘 물질이 핀들 위에서 증착되고 패턴화된다.
도 3을 다시 참조하면, 형성된 디바이스가 다이오드 또는 BJT로서 이용될 것인지 여부에 좌우되어 다음의 동작들(321, 323)이 선택된다. 동작(321)은 다이오드를 위한 포지티브 콘택트 및 네거티브 콘택트를 형성하는 것이다. 도 4l은 포지티브 콘택트(473) 및 네거티브 콘택트(471)를 갖는 다이오드를 도시한다. 대안적으로, BJT를 위한 베이스 콘택트, 콜렉터 콘택트, 및 이미터 콘택트를 형성하는 동작(323)이 선택될 수 있다. 도 4l에서 도시된 바와 같이, BJT(400)는 베이스 콘택트(471), 콜렉터 콘택트(475), 및 이미터 콘택트(473)를 포함한다.
도 5는 본 발명개시의 다양한 실시예들에 따라 형성된 다이오드 또는 BJT(500)의 사시도이다. x-z 평면의 단면은 도 1b의 단면이다. y-z 평면의 단면은 도 4a 내지 도 4l의 단면이다. 콘택트들(503, 505)이 다이오드의 포지티브 및 네거티브 단자들인 경우, 콘택트(501)는 기판 노이즈를 감소시키기 위해 접지에 연결될 수 있다. 콘택트들(501), n웰(511), 딥 n웰(521)은 다함께 다이오드 주변의 n도핑된 엔벨로프를 형성한다. BJT(500)로서, 콘택트들(501)은 콜렉터들이고, 콘택트들(503)은 베이스들이며, 콘택트(505)는 이미터이다. 추가적인 격리가 전체 BJT 주변에서 이용될 수 있다.
본 실시예들 및 이들의 장점들을 자세하게 설명하였지만, 여기에 다양한 변경, 대체, 및 변동이 첨부된 청구범위들에 의해 정의된 본 실시예들의 범위 및 사상을 벗어나지 않고서 행해질 수 있다는 것을 이해해야 한다. 또한, 본 출원의 범위는 본 명세서 내에서 설명된 물질, 수단, 방법, 또는 단계의 공정, 머신, 제조, 조성들의 특정 실시예들로 한정되는 것을 의도하지 않는다. 본 발명분야의 당업자라면 여기서 설명된 대응하는 실시예들과 실질적으로 동일한 기능을 수행하거나 또는 이와 실질적으로 동일한 결과를 달성하는, 현존하거나 후에 개발될 물질, 수단, 방법, 또는 단계의 공정, 머신, 제조, 조성이 본 발명개시에 따라 이용될 수 있다는 것을 본 발명개시로부터 손쉽게 알 것이다. 따라서, 첨부된 청구항들은 이와 같은 물질, 수단, 방법, 또는 단계의 공정, 머신, 제조, 조성을 청구항의 범위내에 포함하는 것으로 한다.

Claims (10)

  1. 다이오드에 있어서,
    격리된 핀 영역에서 복수의 핀들과 핀 어레이 영역에서 복수의 핀 어레이들을 갖는 반도체 기판;
    n웰 깊이를 갖는 상기 격리된 핀 영역 내의 n웰;
    상기 격리된 핀 영역 내에서 상기 n웰 아래에 있는 p웰; 및
    상기 n웰 깊이보다 큰 p웰 깊이를 가지며 상기 격리된 핀 영역 내의 상기 p웰에 인접해 있는, 상기 핀 어레이 영역 내의 p웰
    을 포함하며,
    상기 격리된 핀 영역에서의 핀 피치는 0.3미크론보다 크며,
    상기 핀 어레이 영역에서의 어레이내 핀 피치는 50나노미터(㎚) 미만인 것인, 다이오드.
  2. 제1항에 있어서,
    상기 격리된 핀 영역 및 상기 핀 어레이 영역 내에서 상기 p웰 아래에 있는 딥 n웰; 및
    상기 핀 어레이 영역 내의 상기 p웰을 횡측으로 둘러싸는 적어도 하나의 n웰
    을 더 포함하는, 다이오드.
  3. 제1항에 있어서, 상기 적어도 하나의 n웰은 바이폴라 접합 트랜지스터(bipolar junction transistor; BJT)에서의 콜렉터 단자인 것인, 다이오드.
  4. 제1항에 있어서,
    상기 핀 어레이 영역 내의 상기 복수의 핀 어레이들 사이의 하나 이상의 얕은 트렌치 격리(shallow trench isolation; STI) 피처들
    을 더 포함하는, 다이오드.
  5. 바이폴라 접합 트랜지스터(bipolar junction transistor; BJT)에 있어서,
    격리된 핀 영역에서 복수의 핀들과 핀 어레이 영역에서 복수의 핀 어레이들을 갖는 반도체 기판;
    상기 격리된 핀 영역 내의 상기 복수의 핀들을 횡측으로 둘러싸는 얕은 트렌치 격리(Shallow Trench Isolation; STI) 피처들;
    부분적으로 상기 STI 피처들 아래에 있는 상기 격리된 핀 영역에서의 n웰;
    상기 격리된 핀 영역에서 35㎚의 최소 두께를 가지며 상기 n웰 아래에 있는 p웰;
    상기 격리된 핀 영역에서의 상기 n웰 깊이보다 큰 p웰 깊이를 가지며 상기 격리된 핀 영역 내의 상기 p웰에 인접해 있는, 상기 핀 어레이 영역 내의 p웰;
    상기 핀 어레이 영역 내의 핀 어레이들 사이의 하나 이상의 STI 피처들;
    상기 핀 어레이 영역 내의 상기 p웰을 횡측으로 둘러싸는 n웰; 및
    상기 핀 어레이 영역에서 상기 p웰과 상기 n웰 아래에 있으며 상기 핀 어레이 영역 내의 상기 n웰에 인접해 있는 딥 n웰
    을 포함하며,
    상기 격리된 핀 영역 내의 STI 피처들은 상기 핀 어레이 영역 내의 STI 피처들의 깊이보다 큰 깊이를 갖는 것인, 바이폴라 접합 트랜지스터(BJT).
  6. 핀 전계 효과 트랜지스터(fin field effect transistor; FinFET) 디바이스에서 하나 이상의 다이오드들을 형성하는 방법에 있어서,
    반도체 기판을 제공하는 단계;
    핀 패턴을 갖는 하드마스크층을 형성하는 단계로서, 상기 핀 패턴은 낮은 핀 밀도를 갖는 격리된 핀 영역, 보다 높은 핀 밀도를 갖는 핀 어레이 영역, 및 FinFET 영역을 포함한 것인, 상기 하드마스크층 형성 단계;
    상기 핀 패턴을 이용하여 상기 반도체 기판 내로 복수의 핀들을 에칭하는 단계;
    상기 복수의 핀들 사이의 공간들을 채우기 위해 상기 반도체 기판 위에 유전체 물질을 증착하는 단계;
    상기 하드마스크층을 노출시키도록 상기 반도체 기판을 평탄화하는 단계;
    p형 도펀트를, 상기 핀 어레이 영역과 상기 FinFET 영역의 일부분들 내로 주입하여 p웰들을 형성하는 단계;
    n형 도펀트를, 상기 격리된 핀 영역, 상기 p웰을 둘러싸는 상기 핀 어레이 영역의 일부분 및 상기 FinFET 영역의 일부분들 내로 주입하여 n웰들을 형성하는 단계; 및
    상기 반도체 기판을 어닐링하는 단계
    를 포함하며,
    상기 격리된 핀 영역 내의 상기 n웰과 상기 핀 어레이 영역의 일부분 내의 상기 n웰은 상이한 깊이들을 갖는 것인, 핀 전계 효과 트랜지스터(FinFET) 디바이스에서 하나 이상의 다이오드들을 형성하는 방법.
  7. 제6항에 있어서,
    상기 반도체 기판을 평탄화한 후 상기 핀 어레이 영역 위에 상기 유전체 물질의 일부분을 제거하는 단계
    를 더 포함하는, 핀 전계 효과 트랜지스터(FinFET) 디바이스에서 하나 이상의 다이오드들을 형성하는 방법.
  8. 제6항에 있어서,
    상기 반도체 기판에서 딥 n웰을 형성하는 단계
    를 더 포함하는, 핀 전계 효과 트랜지스터(FinFET) 디바이스에서 하나 이상의 다이오드들을 형성하는 방법.
  9. 제6항에 있어서,
    상기 핀 어레이 영역에서의 핀 어레이들과 상기 격리된 핀 영역에서의 상기 핀들 각각 위에 실리콘 게르마늄 또는 실리콘 카바이드 캡을 에피택셜방식으로 성장시키는 단계;
    상기 핀 어레이 영역 내의 상기 p웰 위에 있는 상기 핀 어레이들 위에서 다이오드의 포지티브 콘택트를 형성하는 단계; 및
    상기 격리된 핀 영역 내의 핀들 위에서 상기 다이오드의 네거티브 콘택트를 형성하는 단계
    를 더 포함하는, 핀 전계 효과 트랜지스터(FinFET) 디바이스에서 하나 이상의 다이오드들을 형성하는 방법.
  10. 제6항에 있어서,
    상기 핀 어레이 영역에서의 핀 어레이들과 상기 격리된 핀 영역에서의 상기 핀들 각각 위에 실리콘 게르마늄 또는 실리콘 카바이드 캡을 에피택셜방식으로 성장시키는 단계;
    상기 핀 어레이 영역 내의 상기 p웰 위에 있는 상기 핀 어레이들 위에서 바이폴라 접합 트랜지스터(bipolar junction transistor; BJT)의 베이스 콘택트를 형성하는 단계;
    상기 핀 어레이 영역 내의 상기 n웰 위에 있는 상기 핀 어레이들 위에서 상기 BJT의 콜렉터 콘택트를 형성하는 단계; 및
    상기 격리된 핀 영역 내의 핀들 위에서 상기 BJT의 이미터 콘택트를 형성하는 단계
    를 더 포함하는, 핀 전계 효과 트랜지스터(FinFET) 디바이스에서 하나 이상의 다이오드들을 형성하는 방법.
KR1020130017817A 2012-06-12 2013-02-20 다이오드, 바이폴라 접합 트랜지스터（ＢＪＴ）, 및 핀 전계 효과 트랜지스터（ＦｉｎＦＥＴ）디바이스에서 하나 이상의 다이오드들을 형성하는 방법 KR101434089B1 (ko)

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