CN113972267A - 具有混合源极/漏极区的晶体管 - Google Patents

具有混合源极/漏极区的晶体管 Download PDF

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Abstract

本发明涉及具有混合源极/漏极区的晶体管，揭示了场效应晶体管的结构，以及形成用于场效应晶体管的结构的方法。半导体衬底包括第一区、第二区、及该第一区中的第一源极/漏极区。半导体鳍片定位在该半导体衬底的该第二区上方。该半导体鳍片沿纵轴侧向延伸以连接至该半导体衬底的该第一区。该结构包括第二源极/漏极区，该第二源极/漏极区包含耦合至该第一半导体鳍片的外延半导体层，以及在该半导体鳍片上方延伸的栅极结构。该栅极结构包括第一侧壁及与该第一侧壁相对的第二侧壁，该第一源极/漏极区位在邻接该栅极结构的该第一侧壁，以及该第二源极/漏极区位在邻接该栅极结构的该第二侧壁。

Description

具有混合源极/漏极区的晶体管
技术领域
本发明涉及半导体装置的制造以及集成电路，更特别地，涉及用于场效应晶体管的结构以及形成用于场效应晶体管的结构的方法。
背景技术
可采用互补金属氧化物半导体(CMOS)工艺来建置p型和n型场效应晶体管的组合，用以构建例如逻辑单元的装置。场效应晶体管通常包括源极区、漏极区、源极区和漏极区之间的沟道区、以及与沟道区重叠的栅极电极。当超过特征阈值电压的控制电压施加在栅极电极时，载流发生在源极区和漏极区之间的沟道区中以产生装置输出电流。场效应晶体管可包括与多沟道区重叠的多栅极。
鳍式场效应晶体管(FinFET)是一种非平面装置结构，可比平面场效应晶体管更密集封装在集成电路中。鳍式场效应晶体管可包括半导体鳍片、环绕半导体鳍片的栅极结构、以及在栅极结构相对侧布置在半导体鳍片上的重掺杂源极和漏极区。源极和漏极区可在半导体鳍片中蚀刻的相应空腔中外延生长。
多栅极场效应晶体管可使用宽栅极间距来降低电容。与多栅极场效应晶体管中宽栅极间距相关的问题是半导体材料的底部填充，半导体材料的底部填充在空腔中外延生长以形成源极和漏极区。底部填充可能降低装置性能，例如功率增益等射频性能指针的降低。底部填充也可降低其他性能度量。作为示例，当晶体管在饱和区中偏置时的漏极电流(saturation drain current,Idsat)可以降低且接触电阻可以增加。
亟需用于场效应晶体管的改良结构和形成用于场效应晶体管的结构的方法。
发明内容
在本发明的一实施例中，提供一种用于场效应晶体管的结构。该结构包括半导体衬底，该半导体衬底具有第一区、第二区、及该第一区中的第一源极/漏极区。半导体鳍片定位在该半导体衬底的该第二区上方。该半导体鳍片沿纵轴侧向延伸以连接至该半导体衬底的该第一区。该结构包括第二源极/漏极区，该第二源极/漏极区包括耦合至该第一半导体鳍片的外延半导体层，以及在该半导体鳍片上方延伸的栅极结构。该栅极结构包括第一侧壁及与该第一侧壁相对的第二侧壁。该第一源极/漏极区位在邻接该栅极结构的该第一侧壁，且该第二源极/漏极区位在邻接该栅极结构的该第二侧壁。
在本发明的一实施例中，提供一种形成场效应晶体管的结构的方法。该方法包括形成第一源极/漏极区在半导体衬底的第一区中，形成半导体鳍片在该半导体衬底的第二区上方，形成第二源极/漏极区，该第二源极/漏极区包括耦合至该半导体鳍片的外延半导体层，以及形成栅极结构，该栅极结构在该半导体鳍片上方延伸。该栅极结构包括第一侧壁及与该第一侧壁相对的第二侧壁，且该半导体鳍片沿纵轴侧向延伸以连接至该半导体衬底的第一区。该第一源极/漏极区位在邻接该栅极结构的该第一侧壁，且该第二源极/漏极区位在邻接该栅极结构的该第二侧壁。
附图说明
在结合并构成本申请说明书一部分的附图中，示出本发明的各种实施例，且以上本发明给出的一般描述及以下实施例给出的详细描述，一起用于解释本发明的实施例。在附图中，各个视图中相似的附图标记指代为相似的特征。
图1显示依据本发明实施例中处理方法的初始制造阶段的用于场效应晶体管的结构的俯视图。
图2显示通常沿图1中的线2-2撷取的剖视图。
图2A显示通常沿图1中的线2A-2A撷取的剖视图。
图3显示图2之后的制造阶段的结构的剖视图。
图4显示图3之后的制造阶段的结构的剖视图。
图5显示图4之后的制造阶段的结构的俯视图。
图6显示通常沿图5中的线6-6撷取的剖视图。
图7-11显示图6之后的连续制造阶段的结构的剖视图。
具体实施方式
参照图1、2、2A及依据本发明的实施例，用于混合场效应晶体管的结构10包括衬底14的区12、配置在衬底14的区12上方并向上突出远离衬底14的区12的鳍片18、以及提供衬底14的平面部分(其中没有鳍片)的衬底14的区16。衬底14和鳍片18可由单晶半导体材料构成，例如单晶硅。鳍片18可通过利用光刻和蚀刻工艺或通过自对准多重图案化工艺图案化衬底14来形成。在鳍片图案化期间掩蔽衬底14的区16。
鳍片18可沿它们的纵轴19以彼此平行或实质平行的间隔配置方式延伸。鳍片18沿它们的纵轴19横向延伸以连接到衬底14的区16的侧表面13的不同部分。侧表面13的不同部分在横向于纵轴19的方向上间隔开。鳍片18具有各自的顶表面17且连接至衬底14的区14的顶表面15。衬底14的区16具有设在与衬底11的区12的顶表面15不同的平面中的顶表面11。鳍片18具有的高度相等于各自顶表面17和衬底14的区12的顶表面15之间的高度差。鳍片18的高度可相等于衬底14的区16的顶表面11和鳍片18下方的区16中的衬底14的顶表面15之间的高度差。衬底14的区16和鳍片18可在各自的顶表面11、17共面或实质共面。
沟槽隔离区20可围绕各鳍片18的下部且各鳍片18的上部可在沟槽隔离区20上方露出。沟槽隔离区20的形成可包括介电材料的沉积层，例如二氧化硅，且将介电层凹陷以露出鳍片18的上区段。区12中衬底14的顶表面15埋在局部围绕鳍片18的沟槽隔离区20下方。沟槽隔离区20围绕衬底14的区12的侧表面13。
参照图3及图2后续的制造阶段，材料例如多晶体硅(即，多晶硅)的层22，及介电材料例如二氧化硅的层24连续形成在衬底14、鳍片18、及沟槽隔离区20上方。层22可通过化学气相沉积来沉积，且层24可通过氧化工艺形成。形成横跨衬底14延伸的硬掩膜区段26，衬底14包括区16、区12的鳍片18、及沟槽隔离区20。硬掩膜区段26可通过光刻和蚀刻工艺图案化介电材料(例如氮化硅)层来形成。硬掩膜区段26可以是具有平行配置和给定均匀间距的条带。硬掩膜区段26横向于鳍片18的相应纵轴而对齐。
参照图4及图3后续的制造阶段，硬掩膜区段26的至少一者通过掩膜蚀刻工艺被去除。在代表性实施例中，仅硬掩膜区段26的一者通过掩膜蚀刻工艺被去除。为此，形成图案化的蚀刻掩膜28以覆盖要保留的硬掩膜区段26及曝露要通过蚀刻工艺去除的硬掩膜区段26。蚀刻掩膜28可包括一层旋涂硬掩膜材料，旋涂硬掩膜材料在旋涂工艺的协助下进行铺设且通过光刻和蚀刻工艺图案化。蚀刻工艺可以是去除硬掩膜区段26的材料的反应离子蚀刻工艺，硬掩膜区段26的材料对层22的材料是选择性的。如本文使用，术语“选择的”及“选择性”是指材料去除工艺(例如，蚀刻)，表示对于目标材料的材料去除速率(即，蚀刻速率)高于对于曝露于材料去除的至少另一材料的材料去除速率(即，蚀刻速率)。蚀刻掩膜28在暴露的硬掩膜区段26去除后被剥离。
硬掩膜区段26的去除局部地增加衬底14的区16中的硬掩膜区段26的间距。原始间距保留在衬底14的相邻区12中。特别地，通过硬掩膜区段26的去除，间距在衬底14的区16中局部地变为两倍。衬底14的区16中的额外硬掩膜区段26的去除可提供进一步的间距的增加，例如硬掩膜区段26的相邻对的去除造成间距变为3倍。
参照图5、6，其中相似的附图标记指代图2中相似的特征，并且在后续制造阶段，层22、24被图案化以定义多栅极结构30、32、34，多栅极结构30、32、34沿各自的纵轴在鳍片18上方及横跨鳍片18侧向延伸。栅极结构30、32、34的各者横向于鳍片18对齐且与鳍片18重叠，并环绕鳍片18。栅极结构30、32、34的各者具有侧壁31以及与侧壁31相对的侧壁33。层22可通过蚀刻工艺，例如反应离子蚀刻工艺，将其图案化，该蚀刻工艺对层24的材料有选择性，且依赖硬掩膜区段26作为蚀刻掩膜以及依赖层24作为蚀刻停止。层24可通过单独的选择性蚀刻工艺被图案化，单独的选择性蚀刻工艺依赖硬掩膜区段26作为蚀刻掩膜。栅极结构30、32、34的各者可包括由层22的材料构成的虚假栅极、及由层24的材料构成的介电层，作为层堆栈。硬掩膜区段26在栅极结构30、32、34上方配置作为栅极盖件。
作为临时虚假元件的栅极结构30、32、34采用包括不同间距的硬掩膜区段26的图案。结果栅极结构30的侧壁31及栅极结构32的侧壁31以间距s1隔开，且栅极结构32的侧壁31及栅极结构32的侧壁31以间距s2隔开，间距s2大于间距s1。在一实施例中，间距s2可相等或大约相等于间距s1的两倍。在这样的实施例中，栅极结构30、32可具有1CPP(接触(多)间距)栅极间距且栅极结构32、34可具有2CPP栅极间距。在另一实施例中，间距s2可相等或大约相等于间距s1的整数倍，整数倍取决于从区16去除硬掩膜区段26的数量。在一实施例中，整数为3且不存在栅极结构34，栅极结构32和邻接去除的栅极结构34的栅极结构(图未示)可具有3CPP栅极间距。
参照图7，其中相似的附图标记指代图3中相似的特征，并且在后续制造阶段，由例如低k介电材料构成的共形层36通过例如原子层沉积沉积作为在区16中的衬底14、鳍片18及栅极结构30、32、34上方的衬垫。共形层36可具有独立于或实质独立于位置的均匀厚度。
形成的图案化的蚀刻掩膜38覆盖在栅极结构32和栅极结构34之间的衬底14的区16中的共形层36，且暴露在栅极结构30和栅极结构32之间的衬底14的区12中的共形层36。蚀刻掩膜38可包括在旋涂工艺的协助下进行铺设并通过光刻和蚀刻工艺进行图案化的旋涂硬掩膜材料的层。
参照图8，其中相似的附图标记指代图7中相似的特征，并且在后续制造阶段，接着以各向异性蚀刻工艺(例如反应离子蚀刻)蚀刻共形层36，以定义共形层36中的开口，该开口暴露栅极结构30和栅极结构32之间的各鳍片18的一部分。蚀刻工艺还塑形共形层36以在栅极结构30的侧壁31、33上和栅极结构32的侧壁31上形成侧壁间隔物40。在去除共形层36的未掩蔽区段并且形成侧壁间隔物40之后，蚀刻掩膜38被剥离。
通过蚀刻工艺，如各向异性蚀刻工艺(例如，反应离子蚀刻)，在侧向位在栅极结构30和栅极结构32之间的各鳍片18的暴露部分中形成空腔42。空腔42侧向配置在栅极结构30和栅极结构32之间的各鳍片18中。蚀刻工艺通过侧壁间隔物40自对准。共形层36在蚀刻工艺期间掩蔽衬底14的区16。
参照图9，其中相似的附图标记指代图8中相似的特征，并且在后续制造阶段，外延半导体材料的层44通过外延生长工艺从与各鳍片18中的空腔42接壤的表面开始的区段中生长。层44的区段可从具有刻面形状的空腔42侧向向外延伸并且可以在鳍片18之间的空间中合并。
形成层44的区段的外延生长工艺可以是选择性的，因为半导体材料不从介电表面生长，例如硬掩膜区段26、共形层36、及侧壁间隔物40。层44可在外延生长期间以一定浓度的掺杂物原位掺杂且可以是重掺杂的。层44由具有与鳍片18的半导体材料不同的组成或更高的掺杂物浓度的半导体材料构成。
在一实施例中，层44可在外延生长期间以提供p型导电性的p型掺杂物(例如硼)原位掺杂。在另一实施例中，层44可在外延生长期间以提供n型导电性的n型掺杂物(例如磷及/或砷)原位掺杂。层44可具有含有锗和硅的组成，且在一实施例中，层44可由硅锗构成。在一实施例中，层44可由硅锗构成且可含有p型掺杂物。在一实施例中，层44可由硅构成。在一实施例中，层44可由硅构成且可含有n型掺杂物。
参照图10，其中相似的附图标记指代图9中相似的特征，并且在后续制造阶段，侧壁间隔物46形成在侧壁间隔物40上，且随后使用蚀刻工艺从区16中的衬底14去除共形层36。共形层36的去除暴露出在区16中且侧向位在栅极结构32和栅极结构34之间的衬底14的顶表面11。
掺杂区48可形成在栅极结构32和栅极结构34之间衬底14的区16中。掺杂区48具有顶表面49，顶表面49可与衬底14的顶表面11(如图2所示)共同延伸，并配置在衬底14的顶表面11下方。掺杂区48含有一定浓度的n型或p型掺杂物，且掺杂区48可被掺杂成具有与层44相同的导电类型。掺杂区48的半导体材料具有与衬底14的半导体材料不同的导电类型。例如，如果衬底14具有p型导电性，则掺杂区48可用一定浓度的n型掺杂物掺杂。
可通过引入高能离子的离子注入工艺来形成掺杂区48，如单向箭头示意性所示，其离子轨迹在衬底14中的深度范围内停止。离子可从适当的源气体产生并使用离子注入工具以给定的注入条件注入到衬底14中。可选择注入条件(例如离子种类、剂量、动能、倾斜角度)以调整掺杂区48的特性(例如深度轮廓)。层44也与掺杂区48同时注入。例如，可使用层44的注入调整结轮廓(junction profile)。
在一实施例中，掺杂区48可通过注入提供p型导电性的p型掺杂物(例如硼)的离子形成在衬底14中。在替代实施例中，掺杂区48可通过注入提供n型导电性的n型掺杂物(例如磷及/或砷)的离子同时形成在衬底14中。栅极结构30、32、34和侧壁间隔物40、46可起自对准离子注入工艺的作用。侧壁间隔物46在注入后被去除。
参照图11，其中相似的附图标记指代图10中相似的特征，并且在后续制造阶段，执行替代栅极工艺以用栅极结构50、52、54替代栅极结构30、32、34并完成用于场效应晶体管的结构10。栅极结构50、52、54可包括由一或更多金属栅极材料(例如功函数金属)构成的层64，以及由介电材料(例如氧化铪之类的高k介电材料)构成的层66。栅极结构50、52、54的各者具有相对的侧表面或侧壁51、53。由例如氮化硅构成的栅极盖件60可设置在栅极结构50、52、54的各者上方。
作为替代栅极工艺的结果，栅极结构50、52、54采用包括多个间距的栅极结构30、32、34的图案。对此，栅极结构50、52、54鳍片18上方并跨过鳍片18沿各自的纵轴侧向延伸。栅极结构50、52、54的各者都与鳍片18横向对齐并与鳍片18重叠且环绕鳍片18。栅极结构50的侧壁51和栅极结构52的侧壁51以间距s3隔开，以及栅极结构52的侧壁51和栅极结构54的侧壁51以间距s4隔开，间距s4大于间距s3。在一实施例中，间距s4可相等或大约相等于间距s3的两倍。在这样的实施例中，栅极结构50、52可定位成具有1CPP栅极间距，且栅极结构52、54可定位成具有2CPP栅极间距。在其它实施例中，间距s4可相等或大约相等于间距s3的整数倍，整数倍取决于形成虚假栅极之前相邻硬掩膜区段26被去除的数量。在一实施例中，整数为3且去除两个虚假栅极，不存在栅极结构54，且栅极结构52和邻接栅极结构52的栅极结构(图未示)可定位成具有3CPP栅极间距。
作为混合结构的结构10包括通过层44的合并区段提供的嵌入源极/漏极区56和通过掺杂区48提供的非嵌入源极/漏极区58。如本文使用，术语“源极/漏极区”是指可用作场效应晶体管的源极或漏极的掺杂的半导体材料。源极/漏极区56侧向设置在栅极结构50和栅极结构52之间，且源极/漏极区58侧向设置在栅极结构52和栅极结构54之间。与包括鳍片及外延生长半导体材料的源极/漏极区56相比，源极/漏极区58位在衬底14的平面区16中并且不存在鳍片或外延生长半导体材料。也就是说，源极/漏极区58缺少鳍片或外延生长半导体材料并且类似在平面场效应晶体管中的源极/漏极区。沟道区62设置在侧向位在源极/漏极区56和源极/漏极区58之间的各鳍片18中，且垂直地位在上覆的栅极结构52下方。
在一实施例中，源极/漏极区56可提供用于场效应晶体管的结构10中的源极，而源极/漏极区58可提供用于场效应晶体管的结构10中的漏极。在一替代实施例中，源极/漏极区56可提供用于场效应晶体管的结构10中的漏极，而源极/漏极区58可提供用于场效应晶体管的结构10中的源极。源极/漏极区56、58被掺杂以具有相同极性的导电类型(即，相同导电类型)。
后续的中段工艺(middle-of-line processing)和后段工艺(back-of-lineprocessing)包括用于耦合至场效应晶体管的互连结构的接触件、通孔、及布线的形成。
具有提供源极及源极/漏极区58的源极/漏极区56的场效应晶体管可表现出改进的射频性能。与在漏极侧具有1CPP栅极间距的传统场效应晶体管相比，较大栅极间距(例如2CPP)和源极/漏极区58(可配置在场效应晶体管的漏极侧)的平面设计可降低电容。与位在漏极侧的源极/漏极区含有底部填充的外延半导体材料的传统鳍式场效应晶体管相比，源极/漏极区58可在漏极侧表现出较低的电阻。结构10可包括以变化的栅极间距作为特征的额外栅极结构，且可以重复源极/漏极区56、58以形成用于射频集成电路中的多栅极场效应晶体管。
上述方法用于集成电路芯片的制造。制造者可以原始晶圆形式(例如，作为具有多个未封装芯片的单个晶圆)、作为裸管芯、或者以封装形式分配所得的集成电路芯片。在后一种情况下，芯片安装在单个芯片封装中(例如，塑料载体，其引线固定在母板或其它更高级别的载体上)或在多芯片封装(例如，陶瓷载体，其具有表面互连或埋入互连，或具有表面互连及埋入互连)。在任何情况下，芯片可与其它芯片、分立电路组件和/或其它信号处理装置集成，作为中间产品或最终产品的部分。
本文中引用术语例如“垂直”、“水平”等作为示例来建立参考框架，并非限制。本文中所使用的术语“水平”被定义为与半导体衬底的传统平面平行的平面，而不论其实际的三维空间取向。术语“垂直”及“正交”是指垂直于如刚刚所定义的水平面的方向。术语“侧向”是指在该水平平面内的方向。
本文中引用的由近似语言例如“大约”、“大致”及“基本上”所修饰的术语不限于所指定的精确值。该近似语言可对应于用以测量该值的仪器的精度，且除非另外依赖于该仪器的精度，否则可表示所述值的+/-10％。
与另一个特征“连接”或“耦合”的特征可与该另一个特征直接连接或耦合，或者可存在一个或多个中间特征。如果不存在中间特征，则特征可与另一个特征“直接连接”或“直接耦合”。如存在至少一个中间特征，则特征可与另一个特征“非直接连接”或“非直接耦合”。在另一个特征“上”或与其“接触”的特征可直接在该另一个特征上或与其直接接触，或者可存在一个或多个中间特征。如果不存在中间特征，则特征可直接在另一个特征“上”或与其“直接接触”。如存在至少一个中间特征，则特征可“不直接”在另一个特征“上”或与其“不直接接触”。
对本发明的各种实施例所作的说明是出于示例说明的目的，而非意图详尽无遗或限于所揭示的实施例。许多修改及变更对于本领域的普通技术人员将显而易见，而不背离所述实施例的范围及精神。本文中所使用的术语经选择以最佳解释实施例的原理、实际应用或在市场已知技术上的技术改进，或者使本领域的普通技术人员能够理解本文中所揭示的实施例。

Claims (20)

1.一种用于场效应晶体管的结构，该结构包括：
半导体衬底，包括第一区、第二区、及该第一区中的第一源极/漏极区；
第一半导体鳍片，在该半导体衬底的该第二区上方，该第一半导体鳍片沿纵轴侧向延伸以连接至该半导体衬底的该第一区；
第二源极/漏极区，包括耦合至该第一半导体鳍片的外延半导体层；以及
第一栅极结构，在该第一半导体鳍片上方延伸，该第一栅极结构包括第一侧壁及与该第一侧壁相对的第二侧壁，
其中，该第一源极/漏极区位在邻接该第一栅极结构的该第一侧壁，以及该第二源极/漏极区位在邻接该第一栅极结构的该第二侧壁。
2.如权利要求1所述的结构，还包括:
第二栅极结构，在该第一半导体鳍片上方延伸，该第二栅极结构包括邻接该第一栅极结构的该第一侧壁的侧壁，
其中，该第一源极/漏极区侧向地位在该第一栅极结构与该第二栅极结构之间。
3.如权利要求2所述的结构，还包括:
第三栅极结构，在该第一半导体鳍片上方延伸，该第三栅极结构包括邻接该第一栅极结构的该第二侧壁的侧壁，
其中，该第二源极/漏极区侧向地位在该第一栅极结构与该第三栅极结构之间。
4.如权利要求3所述的结构，其中，该第一栅极结构的该第一侧壁和该第二栅极结构的该侧壁以第一间距分开，该第一栅极结构的该第一侧壁和该第三栅极结构的该侧壁以第二间距分开，且该第一间距大于该第二间距。
5.如权利要求4所述的结构，其中，该第一间距相等于该第二间距的整数倍。
6.如权利要求4所述的结构，其中，该第一间距相等于该第二间距的两倍。
7.如权利要求1所述的结构，其中，该第一源极/漏极区为该场效应晶体管的漏极，以及该第二源极/漏极区为该场效应晶体管的源极。
8.如权利要求1所述的结构，其中，该半导体衬底的该第一区包括侧表面，且该第一半导体鳍片连接至该半导体衬底的该第一区的该侧表面的第一部分。
9.如权利要求8所述的结构，还包括：
第二半导体鳍片，连接至该半导体衬底的该第一区的该侧表面的第二部分，
其中，该第二源极/漏极区的该外延半导体层还耦合至该第二半导体鳍片。
10.如权利要求1所述的结构，其中，该半导体衬底的该第一区包括第一表面，该半导体衬底的该第二区包括第二表面，该第一源极/漏极区配置在该第一表面下方，以及该第一半导体鳍片远离该第二表面延伸。
11.如权利要求10所述的结构，其中，该第二表面定位在与该第一表面不同的平面中。
12.如权利要求10所述的结构，其中，该第二源极/漏极区的该外延半导体层位在该第一半导体鳍片中的空腔中，该第一半导体鳍片具有与该半导体衬底的该第二表面间隔开的顶表面，且该第一半导体鳍片的该顶表面实质地与该半导体衬底的该第一表面共面。
13.如权利要求1所述的结构，其中，该第一源极/漏极区缺少鳍片或外延半导体材料。
14.如权利要求1所述的结构，其中，该第一源极/漏极区为该半导体衬底的部分，且该外延半导体层及该半导体衬底的该部分各含有给定导电类型的掺杂物。
15.一种形成用于场效应晶体管的结构的方法，该方法包括：
形成在半导体衬底的第一区中的第一源极/漏极区；
形成在该半导体衬底的第二区上方的半导体鳍片；
形成第二源极/漏极区，该第二源极/漏极区包括耦合至该半导体鳍片的外延半导体层；以及
形成在该半导体鳍片上方延伸的第一栅极结构，
其中，该第一栅极结构包括第一侧壁及与该第一侧壁相对的第二侧壁，该半导体鳍片沿纵轴侧向延伸以连接至该半导体衬底的该第一区，该第一源极/漏极区位在邻接该第一栅极结构的该第一侧壁，且该第二源极/漏极区位在邻接该第一栅极结构的该第二侧壁。
16.如权利要求15所述的方法，其中，该半导体衬底的该第一区包括侧表面，且该半导体鳍片连接至该半导体衬底的该第一区的该侧表面的第一部分。
17.如权利要求16所述的方法，还包括：
形成第二半导体鳍片，该第二半导体鳍片连接至该半导体衬底的该第一区的该侧表面的第二部分，
其中，该第二源极/漏极区的该外延半导体层还耦合至该第二半导体鳍片。
18.如权利要求15所述的方法，其中，该半导体衬底的该第一区包括第一表面，该半导体衬底的该第二区包括第二表面，该第一源极/漏极区配置在该第一表面下方，且该半导体鳍片远离该第二表面延伸。
19.如权利要求18所述的方法，其中，该第二源极/漏极区的该外延半导体层位在该半导体鳍片中的空腔中，该半导体鳍片具有与该半导体衬底的该第二表面间隔开的顶表面，且该半导体鳍片的该顶表面实质地与该半导体衬底的该第一表面共面。
20.如权利要求15所述的方法，其中，该第一源极/漏极区通过离子注入形成，且该第二源极/漏极区的该外延半导体层通过外延生长工艺形成。
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