CN104347729B - 鳍式二极管结构 - Google Patents

Abstract

本发明提出了一种鳍式二极管结构及其制作方法，其结构包含一基底、一掺杂井形成在基底中、多个第一导电类型鳍部与多个第二导电类型鳍部凸出于掺杂井上、以及一第一导电类型掺杂区全面性地形成在第一导电类型鳍部、第二导电类型鳍部以及浅沟渠隔离结构与掺杂井之间的基底中并与第一导电类型鳍部以及第二导电类型鳍部连接。

Description

鳍式二极管结构

技术领域

本发明大体上与一种鳍式二极管结构及其制作方法有关，更具体来说，其涉及一种基底中具有全面性的掺杂区域的鳍式二极管结构，其可以相容于一般鳍式场效晶体管（fin field effect transistor，FinFET）的制作流程。

背景技术

随着半导体元件尺寸不断缩小，鳍式场效晶体管（FinFETs）变得更常被应用在半导体技术中。在较小元件尺寸的领域中，鳍式场效晶体管的优势在于其相对较高的驱动电流以及可避免短通道效应（short channel effect）的能力。鳍式场效晶体管之所以会具有较高的驱动电流，是因为其栅极是设计成绕设在通道的周围，故通道的有效宽度得以增大，较大的通道宽度就能够允许较高的驱动电流。再者，将栅极绕设在通道周围的设计也能够更有效地抑制通道区漏电流的产生，因而减少短通道效应的发生。

上述鳍式场效晶体管的诸多优点让它们常被使用在小尺寸的半导体技术中，特别是32纳米以下的半导体元件设计中。然而，小尺寸的特征却会导致鳍式场效晶体管更容易因静电放电现象而失效。如半导体领域中所熟知者，集成电路的周边容易因为静电而产生极大的电压，举例言之，集成电路的输出/入缓冲部位会因为其封装针脚受到人体的触摸而产生高电位势。如此当静电放电时，集成电路的节点即会产生高电流，此即称为静电放电现象（electro-static discharge，ESD）。对半导体元件来说，静电放电现象是一种严重的问题，因为其可能会破坏整个集成电路。尤其是对鳍式场效晶体管而言，其主动区域的宽度远小于其他相同技术尺度的晶体管宽度，而较小的宽度在静电放电时就会产生相对较大的电流密度，此即代表其所容许的临界电流密度会相对较小。举例来说，在元件崩溃（breakdown）前，鳍式场效晶体管一般会具有0.1毫安培/微米（mA/μm）的临界电流密度，此值远小于平面型场效晶体管的2.0mA/μm电流密度或是平面SOI型场效晶体管的1.4mA/μm电流密度。这样极小的临界电流密度会使得电流易于击穿栅极与主动区域之间的栅极氧化层，使得栅极与主动区域短路。故此，鳍式场效晶体管会较容易因为静电放电而元件失效，半导体业界需要解决方案来克服这个问题。

发明内容

为了避免半导体元件因为静电放电现象而失效，业界通常会在微电子元件旁设置二极管结构来保护敏感的固态电路不受静电放电的影响。本发明提出了一种具有新颖、具全面性掺杂区域的鳍式二极管结构来解决静电放电问题，这样全面性的掺杂区域设计可有效降低元件的导通电阻(Ron)，并可提供改良的电流通道，其主接面可调整成吾人所欲的态样。再者，本发明鳍式的二极管架构相容于一般鳍式场效晶体管的制作流程，其可与鳍式场效晶体管在同一流程中制作，不需要安排额外的工艺步骤。

本发明的一目的在于提出一种鳍式二极管结构，其包含：一基底；一掺杂井形成在基底中；多个第一导电类型鳍部与多个第二导电类型鳍部从掺杂井上凸出，其中各个第一导电类型鳍部以及第二导电类型鳍部以浅沟渠隔离结构分隔；以及一第一导电类型掺杂区全面性地形成在第一导电类型鳍部、第二导电类型鳍部、浅沟渠隔离结构与掺杂井之间的基底中并与第一导电类型鳍部以及第二导电类型鳍部连接。

本发明的另一目的在于提出一种鳍式二极管结构，其包含：一基底；一掺杂井形成在基底中；多个第一导电类型鳍部与多个第二导电类型鳍部从基底上凸出，其中各个第一导电类型鳍部以及第二导电类型鳍部以浅沟渠隔离结构分隔；至少一第一导电类型掺杂区形成在第一导电类型鳍部、部分的浅沟渠隔离结构与掺杂井之间的基底中并与第一导电类型鳍部连接；以及至少一第二导电类型掺杂区形成在第二导电类型鳍部、部分的浅沟渠隔离结构与掺杂井之间的基底中并与第二导电类型鳍部连接，其中第一导电类型掺杂区与第二导电类型掺杂区在基底中相接形成接面。

本发明的又一目的在于提出一种制作鳍式二极管结构的方法，其步骤包含：提供一基底；在基底中形成一掺杂井；在掺杂井中形成至少一第一导电类型掺杂区或至少一第二导电类型掺杂区；对第一导电类型掺杂区或第二导电类型掺杂区进行一蚀刻工艺，以在第一导电类型掺杂区或第二导电类型掺杂区上形成多个鳍部；在各个鳍部之间形成浅沟渠隔离结构；以及对鳍部进行掺杂步骤，以形成第一导电类型鳍部以及第二导电类型鳍部。

无疑地，本发明的这类目的与其他目的在阅者读过下文以多种图示与绘图来描述的优选实施例细节说明后将变得更为显见。

附图说明

本说明书含有附图并于文中构成了本说明书的一部分，从而使阅者对本发明实施例有进一步的了解。这些图示描绘了本发明一些实施例并连同本文描述一起说明了其原理。在这些图示中：

图1-4绘示出根据本发明一实施例一具有第一掺杂类型掺杂区的鳍式二极管结构的制作流程的示意图；

图5绘示出根据本发明另一实施例一具有第二掺杂类型掺杂区的鳍式二极管结构的示意图；以及

图6绘示出根据本发明又一实施例一同时具有第一掺杂类型与第二掺杂类型的掺杂区的鳍式二极管结构的示意图。

需注意本说明书中的所有图示皆为图例性质，为了清楚与方便图示说明之故，图示中的各部件在尺寸与比例上可能会被夸大或缩小地呈现，一般而言，图中相同的参考符号会用来标示修改后或不同实施例中对应或类似的元件特征。

【符号说明】

100 基底

101 掺杂井

103 第一导电类型掺杂区

105 鳍部

105a 第一导电类型的鳍部

105b 第二导电类型的鳍部

107 硬遮罩层

109 沟渠

111 浅沟渠隔离结构

200 基底

201 掺杂井

204 第二导电类型掺杂区

205a 第一导电类型的鳍部

205b 第二导电类型的鳍部

211 浅沟渠隔离结构

300 基底

301 掺杂井

303 第一导电类型掺杂区

304 第二导电类型掺杂区

305a 第一导电类型的鳍部

305b 第二导电类型的鳍部

311 浅沟渠隔离结构

313 接面

具体实施方式

在下文的细节描述中，元件符号会标示在随附的图示中成为其中的一部分，并且以可实行该实施例的特例描述方式来表示。这类实施例会说明足够的细节从而使本领域技术人员得以具以实施。阅者须了解到本发明中也可利用其他的实施例或是在不悖离所述实施例的前提下作出结构性、逻辑性、及电性上的改变。因此，下文的细节描述将不欲被视为是一种限定，反之，其中所包含的实施例将由随附的权利要求书来加以界定。

首先请参照图1-4，其绘示出根据本发明一实施例一具有第一掺杂类型的掺杂区的鳍式二极管结构的制作流程的示意图。首先，如图1所示，提供一基底100作为本发明元件的设置基础。基底100可为一硅基底、一含硅基底、一三五族覆硅基底（例如GaN-on-silicon）或一石墨烯覆硅基底（graphene-on-silicon）等半导体基底。接着，在基底100中形成一掺杂井101，如一P型掺杂井（P well）或一N型掺杂井（N well），其可通过离子布植等扩散工艺在基底100中掺入一定浓度的掺质而形成，如掺入硼(B)等P型掺质或是掺入磷(P)、砷(As)等N型掺质而形成。后文中为了方便说明，将以第一导电类型与第二导电类型来区别两种不同的掺杂类型，图1中所示的掺杂井101则为第一导电类型，如P型。

接着，在掺杂井101中形成一第一导电类型的掺杂区103。第一导电类型的掺杂区103可通过再次的扩散工艺在第一导电类型的掺杂井101的一定深度范围内掺入更高浓度的第一导电类型掺质而形成，亦即掺杂区103的掺杂浓度(如P-)大于掺杂井101的掺杂浓度（如P）。或者，其掺杂区103可通过离子布植工艺在掺杂井101中植入第一导电类型的掺质而形成。此掺杂区103将成为二极管元件的电流通道。

在形成第一导电类型的掺杂区103后，接着如图2所示，进行一蚀刻工艺在掺杂区103上吃出多个凸出的鳍部105。更具体地讲，上述形成多个鳍部105的步骤可包含先在掺杂区103上形成图案化的硬遮罩层（如一氧化硅层和/或一氮化硅层）107，接着再以图案化硬遮罩层107为蚀刻遮罩对掺杂区103进行蚀刻至一定深度d，如此将图案化遮罩层107所界定的图形转移至掺杂区103，制作出如图2所示多个凸起且相互平行的鳍部105，各鳍部105之间形成沟渠109，而鳍部105下方仍具有一定厚度的第一导电类型的掺杂区103。需注意上述鳍部105的形成步骤也可同时形成位于基底的一主动区域（active area）上的鳍部结构，在后续的鳍式场效晶体管工艺中，这些鳍部结构上还会依序形成栅极氧化层以及栅极等结构来制作出鳍式场效晶体管。

在形成多个鳍部105后，接着如图3所示，在各个鳍部105之间的沟槽109中形成一定厚度的浅沟渠隔离结构（shallow trench isolation）111。浅沟渠隔离结构109可将各鳍部105彼此电性隔离，使其可经由后续工艺制作成个别独立的元件。更具体地讲，形成浅沟渠隔离结构111的步骤可包含：在掺杂区103与鳍部105表面全面性地沉积一氧化硅层；进行一化学机械研磨工艺，其以鳍部105上的硬遮罩层107作为研磨停止层，如此研磨工艺过后将仅剩鳍部105侧壁上以及沟渠109中有氧化硅层存在；最后进行一回蚀刻工艺移除鳍部105侧壁一定高度以上的氧化硅层，如此即能在沟槽109中形成如图3所示一定厚度的沟渠隔离结构111。在一特定实施例中，鳍部105的宽度可约为20纳米(nm)，两鳍部之间的浅沟渠隔离结构111宽度可约为300纳米，而各鳍部凸出于浅沟渠隔离结构109外的部位长度可约为60纳米。再者，鳍部105上原有的硬遮罩层107可加以移除，以在前述位于基底主动区域中的鳍部结构上制作出三栅极式（tri-gate）的场效晶体管。或者，在其他实施例中，硬遮罩层107也可被留下，以在该鳍部结构上制作出鳍状场效晶体管结构。值得注意的是，本发明也可在鳍部105与浅沟渠隔离结构111形成后在再形成掺杂区103。

由于本发明所提出的是一种二极管结构，故必须要定义出不同导电类型的鳍部。如图4所示，在形成浅沟渠隔离结构111后，接着，在各鳍部105中分别掺入第一导电类型的掺质或第二导电类型的掺质，形成第一导电类型的鳍部105a以及第二导电类型的鳍部105b。更具体地讲，本发明形成第一导电类型的鳍部105a以及第二导电类型的鳍部105b的步骤可包含：在特定的鳍部105上先形成一层掺杂遮罩（未示出），如光阻；接着进行一离子布植工艺或是一扩散工艺将第一导电类型的掺质（如硼）掺入未受该掺杂遮罩所遮蔽的鳍部105中，由于鳍部105原本就具有一定掺杂浓度（如P-）的第一导电类型掺质，故经过此掺杂步骤所形成的第一导电类型鳍部105a将会具有比下方第一导电类型掺杂区103还高的第一导电类型掺杂浓度（如P+）；接着移除原有的掺杂遮罩，并在第一导电类型鳍部105a上形成掺杂遮罩；最后进行一离子布植工艺或是一扩散工艺将第二导电类型的掺质（如磷、砷）掺入未受该掺杂遮罩所遮蔽的鳍部105中，形成一定掺杂浓度（如N+）的第二导电类型鳍部105b。需注意前述第一导电类型鳍部105a与第二导电类型鳍部105b的掺杂步骤可同时用来形成基底主动区域上元件的源极与漏极，为一相容于鳍式场效晶体管工艺的步骤，可利用鳍式场效晶体管工艺来同时制作出鳍式场效晶体管以及具有鳍状结构的二极管。

以此制作方式，如图4所示，第一掺杂类型的掺杂区103全面性地形成在第一掺杂类型的鳍部105a、第二掺杂类型的鳍部105b以及浅沟渠隔离结构111下方的掺杂井101中，且第一掺杂类型的掺杂区103会与第一掺杂类型的鳍部105a以及第二掺杂类型的鳍部105b相接。以此设计方式，来自第一掺杂类型的鳍部105a的电流可以轻易地经由第一掺杂类型的掺杂区103流至邻近的第二掺杂类型的鳍部105b，故能有效降低元件的导通电流(Ron)。

接下来请参照图5，其绘示出根据本发明另一实施例一具有第二掺杂类型的掺杂区的鳍式二极管结构的示意图。本实施例与图4所示的实施例的差别之处在于掺杂井201中所形成的掺杂区204为第二掺杂类型（如N型），其同样是采用离子布植工艺或是扩散工艺在掺杂井201的特定区域中植入一定浓度（如N-）的第二导电类型掺质（如磷、砷）而形成。

接下来请参照图6，其绘示出根据本发明又一实施例一同时具有第一掺杂类型与第二掺杂类型的掺杂区的鳍式二极管结构的示意图。本实施例是图4与图5所示实施例的结合，其掺杂井301中同时具有第一掺杂类型（如P型）的掺杂区303与第二掺杂类型（如N型）的掺杂区304。采用此实施例设计的优点在于两种不同掺杂类型的掺杂区303与304所形成的接面313会位于掺杂井区域中，而非如图4与图5所示实施例般位于鳍部中，故此接面不会受到鳍部的限制而得以具有较大的接面面积，进而能更进一步地降低导通电阻，并且能视其设计需求与所需电性而定，自由地界定其接面位置。

根据前文图1-4所示的实施例，本发明亦提出了一种鳍式二极管结构，其结构如图4所示，包含一基底100、一掺杂井101形成在基底100中、多个第一导电类型鳍部105a与多个第二导电类型鳍部105b从基底100上凸出、以及一第一导电类型掺杂区103全面性地形成在第一导电类型鳍部105a、第二导电类型鳍部105b以及浅沟渠隔离结构111与掺杂井101之间的基底100中并与第一导电类型鳍部105a以及第二导电类型鳍部105b连接。

再者，本发明亦提出了另一种鳍式二极管结构，其结构如图6所示，包含一基底300、一掺杂井301形成在基底300中、多个第一导电类型鳍部305a与多个第二导电类型鳍部305b从基底300上凸出，其中各个第一导电类型鳍部305a以及第二导电类型鳍部305b以浅沟渠隔离结构311分隔、第一导电类型掺杂区303形成在第一导电类型鳍部305a以及部分的浅沟渠隔离结构311与掺杂井301之间的基底中并与第一导电类型鳍部305a连接；以及第二导电类型掺杂区304形成在第二导电类型鳍部305b以及部分的浅沟渠隔离结构311与掺杂井301之间的基底中并与第二导电类型鳍部305b连接，其中第一导电类型掺杂区303与第二导电类型掺杂区304在基底中相接形成接面313。

上述本发明所提出的鳍式二极管结构可应用在包含互补式金属氧化物半导体(CMOS)、双极接面晶体管(BJT)、或是静电放电(ESD)二极管结构的设计中。

Claims (15)

1.一种鳍式二极管结构，包含：

一基底；

一掺杂井，形成在该基底中；

多个第一导电类型鳍部与多个第二导电类型鳍部凸出于该掺杂井上，其中各个这些第一导电类型鳍部以及这些第二导电类型鳍部以浅沟渠隔离结构分隔；以及

一第一导电类型掺杂区，全面性地形成在这些第一导电类型鳍部、这些第二导电类型鳍部以及该浅沟渠隔离结构与该掺杂井之间的该基底中并与这些第一导电类型鳍部以及这些第二导电类型鳍部连接，

其中该第一导电类型鳍部的掺杂浓度大于该第一导电类型掺杂区的掺杂浓度，该第一导电类型掺杂区的掺杂浓度大于该第一导电类型的掺杂井的掺杂浓度。

2.如权利要求1所述的鳍式二极管结构，其中该第一导电类型掺杂区在该第二导电类型鳍部中与该第二导电类型鳍部相接形成接面。

3.如权利要求1所述的鳍式二极管结构，其中该第一导电类型为P型，该第二导电类型为N型。

4.如权利要求1所述的鳍式二极管结构，其中该第一导电类型为N型，该第二导电类型为P型。

5.如权利要求1所述的鳍式二极管结构，其中该掺杂井为第一导电类型掺杂井或第二导电类型掺杂井。

6.一种鳍式二极管结构，包含：

一基底；

一掺杂井，形成在该基底中；

多个第一导电类型鳍部与多个第二导电类型鳍部从该基底上凸出，其中各个这些第一导电类型鳍部以及这些第二导电类型鳍部以浅沟渠隔离结构分隔；

至少一第一导电类型掺杂区，形成在这些第一导电类型鳍部以及部分的该浅沟渠隔离结构与该掺杂井之间的该基底中并与这些第一导电类型鳍部连接；以及

至少一第二导电类型掺杂区，形成在这些第二导电类型鳍部以及部分的该浅沟渠隔离结构与该掺杂井之间的该基底中并与这些第二导电类型鳍部连接，其中该第一导电类型掺杂区与该第二导电类型掺杂区在该基底中相接形成接面。

7.如权利要求6所述的鳍式二极管结构，其中该第一导电类型为P型，该第二导电类型为N型。

8.如权利要求6所述的鳍式二极管结构，其中该第一导电类型为N型，该第二导电类型为P型。

9.如权利要求6所述的鳍式二极管结构，其中该掺杂井为第一导电类型掺杂井或第二导电类型掺杂井。

10.如权利要求6所述的鳍式二极管结构，其中该第一导电类型鳍部的掺杂浓度大于该第一导电类型掺杂区的掺杂浓度，该第一导电类型掺杂区的掺杂浓度大于该第一导电类型的掺杂井的掺杂浓度。

11.一种制作鳍式二极管结构的方法，其步骤包含：

提供一基底；

在该基底中形成一掺杂井；

在该掺杂井中形成至少一第一导电类型掺杂区或至少一第二导电类型掺杂区；

对该第一导电类型掺杂区或该第二导电类型掺杂区进行一蚀刻工艺，以在该第一导电类型掺杂区或该第二导电类型掺杂区上形成多个鳍部；

在各个这些鳍部之间形成浅沟渠隔离结构；以及

对这些鳍部进行掺杂步骤，以形成第一导电类型鳍部以及第二导电类型鳍部。

12.如权利要求11所述的制作鳍式二极管结构的方法，其中该掺杂步骤包含离子布植工艺或扩散工艺。

13.如权利要求11所述的制作鳍式二极管结构的方法，其中该形成多个鳍部的步骤还包含：

在该第一导电类型掺杂区或该第二导电类型掺杂区上形成图案化硬遮罩层；以及

以该图案化硬遮罩层作为蚀刻遮罩对该第一导电类型掺杂区或该第二导电类型掺杂区进行蚀刻，形成该多个鳍部。

14.如权利要求13所述的制作鳍式二极管结构的方法，其中该形成该浅沟渠隔离结构的步骤还包含：

在该第一导电类型掺杂区或该第二导电类型掺杂区以及该鳍部上全面性地沉积一层氧化硅层；

以该硬遮罩层为研磨停止层对该氧化硅层进行一化学机械研磨工艺；以及

进行一回蚀刻工艺移除部分的该氧化硅层，以形成该浅沟渠隔离结构。

15.如权利要求11所述的制作鳍式二极管结构的方法，其中对这些鳍部进行掺杂步骤以形成该第一导电类型鳍部以及该第二导电类型鳍部的步骤还包含在该第一导电类型掺杂区上形成该第二导电类型鳍部以及在该第二导电类型掺杂区上形成该第一导电类型鳍部。