CN103187272B - 一种鳍型pin二极管的制造方法 - Google Patents

Abstract

本发明公开了一种鳍型PIN二极管的制造方法，其特征在于：所述制造方法依次包括如下步骤：（1）准备衬底;（2）在该衬底上采用n型杂质对其进行高浓度掺杂，以形成N+掺杂区；（3）在N+掺杂区的表面上旋涂光刻胶，光刻后对其进行干法刻蚀，以形成倒T型的N+掺杂层；（4）在所述N+掺杂层的两侧横向表面上外延生长N-掺杂层；（5）在所述N-掺杂层的两侧表面上形成绝缘层；（6）在所述N-掺杂层上外延生长本征半导体层；（7）在所述本征半导体层上外延生长P-掺杂层；（8）在所述P-掺杂层上外延生长P+掺杂层。

Description

一种鳍型PIN二极管的制造方法

技术领域

本发明属于二极管技术领域，特别涉及一种电力半导体逆变器装置的关键器件PIN二极管。

背景技术

目前电力半导体逆变器装置用的关键器件一般采用二极管，具体来分，有PN型和PIN型。

逆变器装置的负载大多是感应式负载的电动机。在工作过程中，电流在感应式负载和支架元件的闭合电路之间在逆变器装置中，通常以IGBT作为开关进行工作，通过重复截止状态和导通状态来控制电能。在IGBT导通的状态下，PIN二极管中不流过电流，PIN二极管处于截止状态。另一方面，在IGBT截止的状态下，PIN二极管中流过电流，PIN二极管处于导通状态。为了提高逆变器装置的开关特性，要求尽快使PIN二极管从导通状态转变到截止状态。为此，需要在PIN二极管中缩短寿命。若缩短寿命则存在使导通电阻变高这一问题。因此，为了既确保PIN二极管的开关特性又降低导通电阻，就要求高精度地控制PIN二极管的寿命。

PIN二极管的常规结构为：本征半导体层夹在p型和n型半导体层之间，构成三文治式的横向三层结构。这种常规的横向PIN二极管在小型化方面受到限制，因为在横向形成的PIN二极管的情况下，降低特征尺寸导致p层、i层和n层之间的结面积受到限制。中国已授权专利CN100583460C公开了一种PIN二极管，其采用的鳍型结构在一定程度上能够改善降低特征尺寸而限制的结面积。但是该专利公开的PIN二极管的灵敏度还是不足。

发明内容：

为此，本发明提出了一种鳍型PIN二极管新结构的制造方法，采用本发明的方法制得的PIN二极管，能够在降低特征尺寸的同时，解决现有技术的问题。

本发明提出的鳍型PIN二极管的制造方法依次包括如下步骤：(1)准备衬底；(2)在该衬底上采用n型杂质对其进行高浓度掺杂，以形成N+掺杂区；(3)在N+掺杂区的表面上旋涂光刻胶，光刻后对其进行干法刻蚀，以形成倒T型的N+掺杂层；(4)在所述N+掺杂层的上外延生长N-掺杂层，以便覆盖倒T型N+掺杂层的整个表面，使得N-掺杂层包括覆盖倒T型N+掺杂层鳍形部分的第二部分(1032)，以及在倒T型N+掺杂层两侧横向表面上的第一部分(1031)；(5)在所述N-掺杂层的两侧表面上形成绝缘层；(6)在所述N-掺杂层上外延生长本征半导体层；(7)在所述本征半导体层上外延生长P-掺杂层；(8)在所述P-掺杂层上外延生长P+掺杂层。

通过本发明提出的PIN二极管制造方法制得的PIN二极管具有鳍型的P+P-IN-N+结构(I即为本征半导体层)。其中高浓度的P+掺杂层的作用为实现欧姆接触和正向导通时快速注入空穴，从而降低导通压降；次高浓度的P-掺杂层的作用为直接向本征半导体层(I层)注入空穴并同本征半导体层(I层)形成PN结，承受高的反向电压，本征半导体层(I层)的作用为传输载流子，承受高的反向电压；次高浓度的N-掺杂层的作用为直接向本征半导体层(I层)注入电子，并阻挡本征半导体层(I层)的反向时的扩展，防止穿通，高浓度的N+掺杂层的作用为实现欧姆接触和正向导通时快速注入电子，降低导通压降。

附图说明

图1-5为本发明提出的PIN二极管的制造方法的工艺过程示意图。

具体实施方式：

如图1-5所示，本发明提出的鳍型PIN二极管的制造方法包括步骤：

如图1，准备衬底100，衬底100可以采用本领域常规的半导体材料，例如硅、锗、锗化硅、砷化镓、磷化铟等；在该衬底100上采用n型杂质对其进行高浓度掺杂，以形成N+掺杂区1021；N+掺杂区1021可以通过向硅、锗等半导体材料内掺入高浓度的n型杂质来形成，该n型杂质例如磷(P)或砷(As)，在本发明中，优选采用磷作为n型杂质，其掺杂浓度大约为1×10¹⁹cm^-3至1×10²¹cm^-3之间；

如图2，在N+掺杂区1021的表面上旋涂光刻胶，光刻后对其进行干法刻蚀(图2中未示出)，以形成倒T型的N+掺杂层102；其中，干法刻蚀可以采用本领域常规的工艺，例如反应离子蚀刻(RIE)。

如图3，在所述N+掺杂层102上外延生长N-掺杂层103；通过分子束外延、气相外延等工艺在N+掺杂层102上外延生长N-掺杂层103，，以便覆盖N+掺杂层102的整个表面，使得N-掺杂层包括覆盖N+掺杂层102鳍形部分的第二部分1032，以及在N+掺杂层102两侧横向表面上的第一部分1031，该N-掺杂层内掺入例如磷(P)或砷(As)的n型杂质，在本发明中，优选采用磷作为n型杂质，其掺杂浓度大约为5×10¹⁵cm^-3至5×10¹⁶cm^-3之间；

如图4，在N-掺杂层103的两侧横向表面上形成绝缘层101。形成绝缘层101的工艺可包括：化学气相沉积(CVD)工艺或者旋涂玻璃(SOG)工艺。其中，化学气相沉积工艺可包括本领域常用的多种工艺，例如常压化学气相沉积(APCVD)、低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)等。而旋涂玻璃工艺可通过在N-掺杂层103的表面上旋涂液态氧化薄膜，然后对其进行加热固化，从而形成所述绝缘层101。

如图5，在所述N-掺杂层103上外延生长本征半导体层104；采用与N-掺杂层103同样的材料，并通过分子束外延、气相外延等工艺来形成该本征半导体层104；在所述本征半导体层104上外延生长P-掺杂层105，其中所述P-掺杂层105含有p型杂质，例如硼(B)，该P-掺杂层105的掺杂浓度大约为：1×10¹⁵cm^-3至1×10¹⁶cm^-3在所述P-掺杂层105上外延生长P+掺杂层106，其中所述P+掺杂层106含有p型杂质，例如硼(B)，该P+掺杂层106的掺杂浓度大约为：5×10¹⁸cm^-3至1×10²⁰cm^-3。

其中，形成N+掺杂层102、N-掺杂层103、本征半导体层104、P-掺杂层105以及P+掺杂层106的外延材料可为硅或锗。

通过上述的制造方法，最终得到如图5所示的PIN二极管结构。由图5可见，绝缘层101使得N-掺杂层103与P-掺杂层105和P+掺杂层106隔离，从而可以避免不期望的电子泄漏和短路。

需要特别说明的是，虽然本实施方式中指出了N+掺杂层102、N-掺杂层103、本征半导体层104、P-掺杂层105以及P+掺杂层106可由硅或锗等半导体材料构成，但这并不是说N+掺杂层、N-掺杂层、本征半导体层、P-掺杂层以及P+掺杂层的材料可互不相同，本发明中，上述各层在采用相同材料的前提下，可选择硅或锗等半导体材料构成。

以上实施方式已经对本发明进行了详细的介绍，但上述实施方式并非为了限定本发明的范围，本发明的保护范围由所附的权利要求限定。

Claims (3)

1.一种鳍型PIN二极管的制造方法，其特征在于：所述制造方法依次包括如下步骤：

(1)准备衬底；

(2)在该衬底上采用n型杂质对其进行高浓度掺杂，以形成N+掺杂区；

(3)在N+掺杂区的表面上旋涂光刻胶，光刻后对其进行干法刻蚀，以形成倒T型的N+掺杂层；

(4)在所述倒T型的N+掺杂层上外延生长N-掺杂层，以便覆盖倒T型N+掺杂层的整个表面，使得N-掺杂层包括覆盖倒T型N+掺杂层鳍形部分的第二部分(1032)，以及在倒T型N+掺杂层两侧横向表面上的第一部分(1031)；

(5)在所述N-掺杂层的两侧表面上形成绝缘层；

(6)在所述N-掺杂层上外延生长本征半导体层；

(7)在所述本征半导体层上外延生长P-掺杂层；

(8)在所述P-掺杂层上外延生长P+掺杂层。

2.如权利要求1所述的鳍型PIN二极管的制造方法，其特征在于：

N+掺杂层的掺杂浓度为1×10¹⁹cm^-3至1×10²¹cm^-3之间；N-掺杂层的掺杂浓度为5×10¹⁵cm^-3至5×10¹⁶cm^-3之间；P-掺杂层的掺杂浓度为：1×10¹⁵cm^-3至1×10¹⁶cm^-3之间；P+掺杂层的掺杂浓度为：5×10¹⁸cm^-3至1×10²⁰cm^-3之间。

3.如权利要求2所述的鳍型PIN二极管的制造方法，其特征在于：

所述N+掺杂层、N-掺杂层、本征半导体层、P-掺杂层以及P+掺杂层由相同的半导体材料构成。