JP6721401B2 - エピタキシャル成長による半導体デバイスの製作 - Google Patents

エピタキシャル成長による半導体デバイスの製作 Download PDF

Info

Publication number
JP6721401B2
JP6721401B2 JP2016090310A JP2016090310A JP6721401B2 JP 6721401 B2 JP6721401 B2 JP 6721401B2 JP 2016090310 A JP2016090310 A JP 2016090310A JP 2016090310 A JP2016090310 A JP 2016090310A JP 6721401 B2 JP6721401 B2 JP 6721401B2
Authority
JP
Japan
Prior art keywords
layer
dopant
dopant concentration
conductivity type
buffer layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2016090310A
Other languages
English (en)
Other versions
JP2017028249A (ja
Inventor
ダニエル シュレークル，
ダニエル シュレークル，
ヨハンネス バウムゲルトル，
ヨハンネス バウムゲルトル，
マティーアス クエンル，
マティーアス クエンル，
エルヴィン レルハー，
エルヴィン レルハー，
シュルツェ，　ハンス−ヨアヒム
ハンス−ヨアヒム シュルツェ，
クリストフ ヴァイス，
クリストフ ヴァイス，
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of JP2017028249A publication Critical patent/JP2017028249A/ja
Application granted granted Critical
Publication of JP6721401B2 publication Critical patent/JP6721401B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/6609—Diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0688—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions characterised by the particular shape of a junction between semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0804—Emitter regions of bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
    • H01L29/0834—Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/6606—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/66196—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices with an active layer made of a group 13/15 material
    • H01L29/66204—Diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/868—PIN diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/167—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table further characterised by the doping material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Toxicology (AREA)
  • Health & Medical Sciences (AREA)
  • Composite Materials (AREA)
  • Recrystallisation Techniques (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

本明細書は、半導体デバイスを製作する方法の実施形態、および半導体デバイスの実施形態に関する。特に、本明細書は、半導体層のエピタキシャル成長によって半導体デバイスを製作する方法の実施形態に関する。
電気エネルギーの変換および電気モータもしくは電気機械の駆動などの、自動車、民生および産業用途における最新のデバイスの多くの機能は半導体デバイスに依存する。例えば、絶縁ゲートバイポーラトランジスタ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：ＩＧＢＴ）、金属酸化物半導体電界効果トランジスタ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＭＯＳＦＥＴ）、およびダイオードは、以下のものに限定されるわけではないが、電源および電力変換器内のスイッチを含む様々な用途に用いられている。
多くの場合、このようなパワー半導体デバイスにソフトなスイッチオフ挙動を提供すること、すなわち、例えば、パワー半導体ダイオードのスイッチオフの間における逆回復電流のあまりに早い、またはあまりに急なブレークダウンを回避することが望ましい。同時に、パワー半導体デバイスのスイッチング損失を最小限に抑えることが一般的に望ましい。パワー半導体デバイスのこのような特性は、例えば、高いスイッチング周波数で動作するハードスイッチング用途に適し得る。
一実施形態によれば、半導体デバイスを製作する方法が提示される。本方法は、表面を有する半導体基板を提供することと、表面と垂直な鉛直方向に沿って、表面の上に裏側エミッタ層をエピタキシャル成長させることであって、裏側エミッタ層は、第１の導電型のドーパント、または第１の導電型と相補的な第２の導電型のドーパントを有する、エピタキシャル成長させることと、鉛直方向に沿って、裏側エミッタ層の上方に、第１の導電型のドーパントを有するドリフト層をエピタキシャル成長させることであって、裏側エミッタ層のドーパント濃度はドリフト層のドーパント濃度よりも高い、エピタキシャル成長させることと、ドリフト層内またはその上のいずれかに、第２の導電型のドーパントを有する本体領域を作製することであって、本体領域とドリフト層との間の移行部はｐｎ接合を形成する、作製することと、を含む。ドリフト層をエピタキシャル成長させることは、ドリフト層内に、鉛直方向に沿った第１の導電型のドーパントのドーパント濃度プロファイルを作り出すことを含み、ドリフト層内におけるドーパント濃度プロファイルは、鉛直方向に沿った第１の導電型のドーパントの濃度の変化を呈する。
さらなる実施形態によれば、半導体デバイスを製作するさらなる方法が提示される。さらなる方法は、表面を有する半導体基板を提供することと、表面と垂直な鉛直方向に沿って、表面の上に裏側エミッタ層をエピタキシャル成長させることであって、裏側エミッタ層は、第１の導電型のドーパント、または第１の導電型と相補的な第２の導電型のドーパントを有する、エピタキシャル成長させることと、鉛直方向に沿って、裏側エミッタ層の上に緩衝層をエピタキシャル成長させることであって、緩衝層は第１の導電型のドーパントを有する、エピタキシャル成長させることと、鉛直方向に沿って、緩衝層の上に、第１の導電型のドーパントを有するドリフト層をエピタキシャル成長させることであって、裏側エミッタ層のドーパント濃度および緩衝層のドーパント濃度の各々はドリフト層のドーパント濃度よりも高い、エピタキシャル成長させることと、ドリフト層内またはその上のいずれかに、第２の導電型のドーパントを有する本体領域を作製することであって、本体領域とドリフト層との間の移行部はｐｎ接合を形成する、作製することと、を含む。緩衝層をエピタキシャル成長させることは、緩衝層内に、鉛直方向に沿った第１の導電型のドーパントのドーパント濃度プロファイルを作り出すことを含み、緩衝層内におけるドーパント濃度プロファイルは、鉛直方向に沿った第１の導電型のドーパントの濃度の変化を呈する。
なおさらなる実施形態によれば、半導体デバイスが提示される。半導体デバイスは、表側および裏側を有する半導体本体を含み、半導体本体は、裏側から表側へ向いた鉛直方向に延在し、半導体本体は、第１の導電型のドーパントを有するエピタキシャル成長させたドリフト層と、このドリフト層内またはその上のいずれかに配置され、第１の導電型と相補的な第２の導電型のドーパントを有する本体領域であって、この本体領域とドリフト層との間の移行部はｐｎ接合を形成する、本体領域と、ドリフト層と裏側との中間に配置されるエピタキシャル成長させた裏側エミッタ層であって、裏側エミッタ層は、第１の導電型または第２の導電型のドーパント、およびドリフト層よりも高いドーパント濃度を有する、裏側エミッタ層と、を含む。ドリフト層内において、鉛直方向に沿ったドーパント濃度プロファイルは、鉛直方向に沿った第１の導電型のドーパントの濃度の変化を呈する。
当業者は、以下の詳細な説明を読み、添付の図面を見れば、追加の特徴および利点を認識するであろう。
図中の部分は必ずしも原寸に比例しておらず、その代わりに、本発明の原理を示すことに重点が置かれている。さらに、図において、同様の参照符号は、対応する部分を指定する。
１つ以上の実施形態に係る、半導体デバイスを製作する方法を概略的に示す図である。 １つ以上の実施形態に係る、半導体デバイスを製作する方法を概略的に示す図である。 １つ以上の実施形態に係る、半導体デバイスを製作する方法を概略的に示す図である。 １つ以上の実施形態に係る、半導体デバイスを製作する方法を概略的に示す図である。 １つ以上の実施形態に係る、半導体デバイスを製作する方法を概略的に示す図である。 １つ以上の実施形態に係る、半導体デバイスを製作する方法を概略的に示す図である。 １つ以上の実施形態に係る、半導体デバイスを製作する方法を概略的に示す図である。 １つ以上の実施形態に係る、半導体デバイスの鉛直ドーパント濃度プロファイルの区域を概略的に示す図である。 １つ以上の実施形態に係る、半導体デバイスの鉛直ドーパント濃度プロファイルの区域を概略的に示す図である。 １つ以上の実施形態に係る、半導体デバイスの鉛直ドーパント濃度プロファイルの区域を概略的に示す図である。 １つ以上の実施形態に係る、半導体デバイスの鉛直ドーパント濃度プロファイルの区域を概略的に示す図である。 １つ以上の実施形態に係る、半導体デバイスの鉛直ドーパント濃度プロファイルの区域を概略的に示す図である。 １つ以上の実施形態に係る、半導体デバイスの鉛直断面の区域を概略的に示す図である。 １つ以上の実施形態に係る、半導体デバイスの鉛直断面の区域を概略的に示す図である。
以下の詳細な説明では、本明細書の一部をなし、本発明が実施されてもよい特定の実施形態が例として示される添付の図面を参照する。
その際、「上部（ｔｏｐ）」、「下部（ｂｏｔｔｏｍ）」、「下方（ｂｅｌｏｗ）」、「前方（ｆｒｏｎｔ）」、「後方（ｂｅｈｉｎｄ）」、「裏（ｂａｃｋ）」、「先頭の（ｌｅａｄｉｎｇ）」、「末尾の（ｔｒａｉｌｉｎｇ）」など等の、方向用語は、説明されている図の向きを基準として用いられてもよい。実施形態の部分は多数の異なる向きに位置付けることができるため、方向用語は説明の目的のために用いられ、決して限定的なものではない。本発明の範囲から逸脱することなく、他の実施形態が利用されてもよく、構造的変更または論理的変更が行われてもよいことを理解されたい。したがって、以下の詳細な説明は限定的な意味で解釈されるべきでなく、本発明の範囲は添付の請求項によって定義される。
次に、様々な実施形態を詳細に参照する。図に、それらの１つ以上の例が示されている。各例は説明として提供され、本発明の限定として意図されてはいない。例えば、一実施形態の一部として図示または説明されている特徴は、なおさらなる実施形態を生み出すために、他の実施形態上で用いるか、またはそれらと併せて用いることができる。本発明はこのような変更および変形を含むことが意図されている。例は特定の言葉を用いて説明されるが、その言葉は添付の請求項の範囲を限定するものと解釈すべきでない。図面は原寸に比例しておらず、単に図解を目的とするものにすぎない。明確にするために、同じ要素または製作ステップは、別途説明のない限り、異なる図面において同じ参照記号によって指定されている。
用語「水平（ｈｏｒｉｚｏｎｔａｌ）」は、本明細書において使用されるとき、半導体基板または半導体領域の水平面と実質的に平行な向きを記述することを意図する。これは、例えば、ウェハまたはダイの表面であることができる。
用語「鉛直（ｖｅｒｔｉｃａｌ）」は、本明細書において使用されるとき、水平面と垂直に、すなわち、半導体基板または半導体領域の表面の法線方向と平行に実質的に配置される向きを記述することを意図する。
本明細書では、ｎ型にドープされたものは「第１の導電型」と呼ばれてもよく、その一方で、ｐ型にドープされたものは「第２の導電型」と呼ばれてもよい。代替的に、反対のドーピング関係を用いることができ、それにより、第１の導電型をｐ型にドープされたものとすることができ、第２の導電型をｎ型にドープされたものとすることができる。例えば、半導体領域内にドナーを挿入することによって、ｎ型にドープされた半導体領域を製作することができる。さらに、半導体領域内にアクセプタを挿入することによって、ｐ型にドープされた半導体領域を製作することができる。
本明細書の文脈では、用語「オーミック接触している」、「電気接触している」、「オーミック接続している」、および「電気接続している」は、半導体装置の２つの領域、区域、部分もしくは部位間、または１つ以上のデバイスの異なる端子間、または端子もしくは金属配線もしくは電極と半導体装置の部分もしくは部位との間に、低オーミック電気接続部もしくは低オーミック電流経路が存在することを記述することを意図する。さらに、本明細書の文脈では、用語「接触している」は、それぞれの半導体装置の２つの要素間に直接の物理接続部が存在することを記述することを意図する。例えば、互いに接触している２つの要素間の移行部はさらなる中間要素または同様のものを含まなくてもよい。
本明細書において説明される特定の実施形態は、以下のものに限定するわけではないが、ＩＧＢＴ、ＭＯＳＦＥＴまたはダイオード構造を有する、モノリシックに一体化された半導体装置に関する。
用語「パワー半導体デバイス」は、本明細書において使用されるとき、高電圧ブロッキング能力および／または大電流通電能力を有する単一チップ上の半導体デバイスを記述することを意図する。このような半導体デバイスは半導体装置の部分であってもよい。換言すれば、前記パワー半導体デバイスは、例えば、最大数百アンペアのアンペア範囲内などの、大電流、ならびに／あるいは４０Ｖ、１００Ｖ超、およびそれ以上などの、高電圧用を意図されている。
さらに、本明細書内では、用語「ドーパント濃度」は、特定の半導体領域または半導体層の積分ドーパント濃度、または、別に、平均ドーパント濃度、またはシート電荷キャリア濃度を指してもよい。それゆえ、例えば、特定の半導体領域のドーパント濃度は、別の半導体領域のドーパント濃度と比べて、より高いかまたはより低いと述べる説明は、前記半導体領域のそれぞれの平均ドーパント濃度は互いに異なることを指示してもよい。
さらに、本明細書内において、用語「本体領域」は、ＭＯＳＦＥＴまたはＩＧＢＴの本体領域などの、トランジスタセル内の本体領域に必ずしも限定されず、ダイオードのエミッタ領域であって、前記ダイオードのドリフト領域とのｐｎ接合を形成してもよい、エミッタ領域を指すこともできる。例えば、用語「本体領域」は、以下において使用されるとき、ｐｉｎダイオードのｐ型にドープされた（アノード）エミッタ領域を指定してもよい。
図１は、１つ以上の実施形態に係る、半導体デバイス１を製作する方法２を概略的に示す。方法２は、第１のステップ２０において、表面４０を有する半導体基板４を提供することを含む。例えば、半導体基板４は半導体ウェハである。半導体ウェハは、例えば、チョクラルスキー法、磁場チョクラルスキー法、または帯溶融法によって製作されてもよい。例えば、このような半導体ウェハは、２００ｍｍ、３００ｍｍ、または４５０ｍｍの直径を呈する。
さらなるステップ２１として、方法２は、表面４０と垂直な鉛直方向Ｚに沿って、表面４０の上に裏側エミッタ層１２５をエピタキシャル成長させることを含んでもよい。例えば、裏側エミッタ層１２５をエピタキシャル成長させることは化学気相成長（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）プロセスを含んでもよい。エピタキシャル成長させた裏側エミッタ層１２５は、第１の導電型のドーパント、または第１の導電型と相補的な第２の導電型のドーパントを有する。
いくつかの実施形態では、裏側エミッタ層１２５は、図１Ｅおよび図４Ｂに関してより詳細に説明されることになる、裏側エミッタ層１２５の残りの区域内に存在するドーパントの型と相補的である型のドーパントを呈してもよい１つ以上の島領域をさらに含んでもよい。
裏側エミッタ層１２５は、例えば、ｎ＋型にドープされることができる、方法２によって製作されるべきダイオードの裏側エミッタ領域またはＭＯＳＦＥＴのドレイン領域を含んでもよい。さらなる実施形態では、裏側エミッタ層１２５は、方法２によって製作されるべきＩＧＢＴの裏側エミッタ領域を含み、裏側エミッタ層１２５は、例えば、ｐ＋型にドープされることができる。
裏側エミッタ層１２５のドーパント濃度は、例えば、１０１７ｃｍ−３〜１×１０２０ｃｍ−３の範囲内である。裏側エミッタ層１２５のドーピングは、例えば、裏側エミッタ層１２５のエピタキシャル成長２１の間に、水素などのキャリヤガス内に、ｎ型ドーピングのためのホスフィン、セレン化水素もしくはアルシン、またはｐ型ドーピングのためのジボランなどの、ドーピングガスを加えることによって、達成されてもよい。
エピタキシャル成長させた裏側エミッタ層１２５の厚さは、例えば、０．３μｍ〜２０μｍ、０．５μｍ〜５μｍ、または１μｍ〜３μｍの範囲内である。
例えば、基板４は磁場チョクラルスキーシリコンを含む。一実施形態では、基板４の上に裏側エミッタ層１２５をエピタキシャル成長させる（ステップ２１）前に、表面４０は、湿式酸化プロセス、および塩化ホスホリル（一般的にオキシ塩化リンと呼ばれる）の適用のうちの少なくとも一方を用いて前処理される。表面４０上に結果として生じる酸化物層は、その後、例えば、当技術分野において周知のプロセスによって、除去されてもよい。このようにして、エピタキシャル成長させた裏側エミッタ層１２５内におけるドーパントの拡散に影響を及ぼし得る、酸素析出物および／または結晶起源粒子の数の低減が達成されてもよい。
別の実施形態では、裏側エミッタ層１２５のエピタキシャル成長２１の後に、裏側エミッタ層１２５内へのドーパントの打ち込みが行われる。例えば、裏側エミッタ層１２５内に打ち込まれるドーパントは、エピタキシャル成長させたエミッタ層１２５内に存在するドーパントの導電型のものである。
一変形例では、方法２は、裏側エミッタ層１２５の上に後続の半導体層１２３、１２６をエピタキシャル成長させる（ステップ２２、２３）前に、裏側エミッタ層１２５内にドーパントを打ち込むことをさらに含み、少なくとも１回のマスクされた打ち込みプロセスによって裏側エミッタ層１２５のドーパント濃度の横方向の変化が実現される。
例えば、前記少なくとも１回のマスクされた打ち込みの結果、裏側エミッタ層１２５内におけるドーパント濃度は、表面４０と平行な水平面内において、製作されるべき半導体デバイス１内の実質的に中心の位置と、半導体デバイス１の縁部に近い外側位置との間で、少なくとも１．５倍もしくは２倍、またはさらに５倍超変化してもよい。
裏側エミッタ層１２５内に打ち込まれるドーパントに起因するドーパント濃度のこのような横方向の変化は、種々の仕方で構成することができる。
例えば、裏側エミッタ層１２５のドーパント濃度は、裏側エミッタ層１２５内の水平面内において、製作されるべき半導体デバイス１内の実質的に中心の位置から、半導体デバイス１の縁部に近い外側位置へ向かう方向に漸進的または不連続的に増加してもよい。例えば、裏側エミッタ層１２５内の水平面内において、製作されるべき半導体デバイス１の縁部に近い外側位置におけるドーパント濃度は、製作されるべき半導体デバイス１内の実質的に中心の位置におけるドーパント濃度よりも少なくとも１．５倍もしくは２倍、またはさらに５倍超高くてもよい。
代替的に、裏側エミッタ層１２５のドーパント濃度は、裏側エミッタ層１２５内の水平面内において、製作されるべき半導体デバイス１内の実質的に中心の位置から、製作されるべき半導体デバイス１の縁部に近い外側位置へ向かう方向に漸進的または不連続的に減少してもよい。例えば、裏側エミッタ層１２５内の水平面内において、製作されるべき半導体デバイス１の縁部に近い外側位置におけるドーパント濃度は、製作されるべき半導体デバイス１内の実質的に中心の位置におけるドーパント濃度よりも少なくとも１．５倍もしくは２倍、またはさらに５倍超低くてもよい。例えば、裏側エミッタ１２５のドーパント濃度のこのような低下は、チップ１２の表側１２１上に実現されるべき阻止接合終端の下方の領域内、および追加的に、もしくは代替的に、阻止接合終端の下方のこのエリアと、製作されるべき半導体デバイス１の活性エリアとの間の移行範囲内の領域内に提供されてもよい。例えば、裏側エミッタ層１２５内における低下したドーパント濃度のこのような領域の横方向の広がりは、少数キャリアの拡散距離Ｌの２０％超、またはさらに前記拡散距離Ｌの５０％超、もしくはさらに１００％超、もしくはさらに２００％超に対応する。
例えば、裏側エミッタ層１２５の内部におけるドーパント濃度の横方向の変化（すなわち、前記表面４０と平行な方向における変化）は、第１のドーパント打ち込み、およびそれに続く第２のドーパント打ち込みを用いて達成される。ここで、第１のドーパント打ち込みの間に、裏側エミッタ層１２５の部分はマスク（図１Ａには示されていない）によって覆うことができる。
例えば、製作されるべき半導体デバイス１はＩＧＢＴであり、裏側エミッタ領域１２５はｐ型にドープされることができ、縁部終端の真下では、活性エリアのドーパント濃度と比べて低下したドーパント濃度を呈してもよく、それにより、ＩＧＢＴの動的ロバスト性を改善する。代替的に、または追加的に、このようなマスクされた打ち込みによって、ＩＧＢＴの活性エリア内の裏側エミッタ層１２５内に、小さな高濃度ｐドープ領域が打ち込まれてもよい。小さな高濃度ｐドープ領域はＩＧＢＴの短絡ロバスト性を改善し得る。さらに、例えば、ターンオフプロセスのソフト性を改善するために、ＩＧＢＴの活性エリア内の裏側エミッタ層１２５内に、より大きな高濃度ｐドープエリアが打ち込まれてもよい。
さらなるステップ２３として、図１に示される実施形態に係る方法２は、鉛直方向Ｚに沿って、裏側エミッタ層１２５の上に第１の導電型のドーパントを有するドリフト層１２３をエピタキシャル成長させることであって、裏側エミッタ層１２５のドーパント濃度はドリフト層１２３のドーパント濃度よりも高い、エピタキシャル成長させることを含んでもよい。
例えば、ドリフト層１２３は、方法２によって製作されるべき、ｐｉｎダイオード、ＩＧＢＴまたはＭＯＳＦＥＴのｎ−型にドープされたドリフトゾーンなどの、ドリフトゾーンを含む。
例えば、ドリフトゾーン１２３は、製作されるべき半導体デバイス１の導通状態（オン状態）の間に負荷電流を導通するように構成される。このような負荷電流は、例えば、鉛直方向Ｚと実質的に平行な方向に流れてもよい。
一実施形態によれば、裏側エミッタ層１２５のドーパント濃度は、ドリフト層１２３のドーパント濃度よりも少なくとも１００倍高くてもよい。この係数は、１００超、例えば、５００超、または１０００超であることができる。例えば、ドリフト層１２３をエピタキシャル成長させること（ステップ２３）はＣＶＤプロセスを含んでもよい。
ドリフト層１２３をエピタキシャル成長させること（ステップ２３）は、鉛直方向Ｚに沿った第１の導電型のドーパントのドーパント濃度プロファイルＰを作り出すことを含んでもよく、ドーパント濃度プロファイルＰは、鉛直方向Ｚに沿った第１の導電型のドーパントの濃度の変化を呈する。図２に、このようなドーパント濃度プロファイルＰの一例が概略的に示されている。同図は以下においても参照されている。
例えば、ドリフト層１２３内におけるドーパント濃度プロファイルＰは少なくとも２倍のドーパント濃度の変化を呈する。この係数は、２超、例えば、５超、または１０超であることができる。一実施形態では、ドリフト層１２３内におけるドーパント濃度プロファイルＰは最大４００を呈する。図２に示されるように、ドーパント濃度プロファイルＰの最大４００はドリフト層１２３の内部に位置することができる。濃度プロファイルＰは漸増区域および漸減区域を含むことができ、最大４００は漸増区域から漸減区域への移行部に位置することができる。図２によって示されるように、ドーパント濃度プロファイルＰは、亀の甲羅のプロファイルに似た区域を含むことができる。さらなる実施形態では、ドーパント濃度プロファイルＰは、最大４００を呈する実質的にガウシアン形状の区域を含むことができる。
一実施形態では、ドリフト層１２３をエピタキシャル成長させること（ステップ２３）によってドーパント濃度プロファイルＰを作り出すことは、エピタキシャルプロセスの間におけるドーパントの時間依存混合を含む。例えば、エピタキシャルプロセスの間において、リン、ヒ素、およびアンチモンドーパントのうちの少なくとも１つが、時間に依存した仕方で気相から混合されてもよい。
さらなるステップ２４として、図１Ａに示される実施形態に係る方法２は、ドリフト層１２３の上に、第２の導電型のドーパントを有する本体領域１２４を作製することを含む。例えば、本体領域１２４は、方法２によって製作されるべき、ｐｉｎダイオードのｐ型にドープされたアノード領域１２４、またはｎチャネルＩＧＢＴもしくはｎチャネルＭＯＳＦＥＴのｐ型本体領域１２４を含む。本体領域１２４とドリフト層１２３との間の移行部はｐｎ接合Ｚｐｎを形成してもよい（図２も参照）。例えば、製作されるべき半導体デバイス１内において、ｐｎ接合Ｚｐｎは、本体領域１２４およびドリフトゾーン１２３内へ延在する空間電荷領域によって電圧を阻止するように構成される。前記電圧は、例えば、少なくとも４０Ｖ、少なくとも１００Ｖ、少なくとも１２００Ｖに達してもよいか、またはさらに、１２００Ｖを上回ってもよい。
本体領域１２４を作製すること（ステップ２４）は、例えば、鉛直方向Ｚに沿ってドリフト層１２３の上に本体領域１２４をエピタキシャル成長させることを含んでもよい。例えば、製作されるべき半導体デバイス１は、本体領域１２４の水平方向の構造化を必要としなくてもよく、それゆえ、エピタキシャル成長によって本体領域１２４を製作することを可能にする、鉛直縁部終端（不図示）を含んでもよい。例えば、本体領域１２４は、例えば、低オーム性の表側接点を形成するため、ならびに、同時に、ＩＧＢＴの適切な閾値電圧を確実にするため、または本体領域１２４を、適切なドーピングレベルを有するダイオードのエミッタとして用いるために、少なくとも１０１６ｃｍ−３のアクセプタ濃度を呈することができる。例えば、本体領域１２４のドーパント濃度（例えば、アクセプタ濃度）は５×１０１６ｃｍ−３〜２×１０１７ｃｍ−３の範囲内である。
代替的に、図１Ｃに示されるように、本体領域１２４を作製すること（ステップ２４）は、ドリフト層１２３内への第２の導電型のドーパントのマスクされた打ち込みおよび拡散のうちの少なくとも一方を含むことができる。このように、ウェルの形の本体領域１２４がドリフト層１２３の内部に形成されてもよい。例えば、本体領域１２４は、方法２によって製作されるべき、ｐｉｎダイオード、ｎチャネルＩＧＢＴ、またはｎチャネルＭＯＳＦＥＴのｐウェル領域１２４を含んでもよい。
一実施形態では、ドリフト領域１２３内におけるドーパント濃度プロファイルＰの最大は、ｐｎ接合Ｚｐｎにおける第１の導電型のドーパントの濃度よりも少なくとも２倍高い。
さらなる実施形態では、ドーパント濃度プロファイルＰの最大は、ｐｎ接合Ｚｐｎと、裏側エミッタ層１２５とドリフト層１２３との間の移行部Ｚｔとの間の中心位置Ｚ１に、ｐｎ接合Ｚｐｎおよび前記移行部Ｚｔよりも近接して位置する。例えば、ドーパント濃度プロファイルＰの最大は、鉛直方向Ｚに沿ったドリフト層１２３の総延長の中心の近傍に位置してもよい。換言すれば、Ｚ１とＺｐｎとの間の距離およびＺ１とＺｔとの間の距離は両方とも各々、Ｚ１とドリフト層の前記中心との間の距離よりも大きいものであることができる。
なおさらなる実施形態では、ドリフト領域１２３内におけるドーパント濃度プロファイルＰの半値全幅（ｆｕｌｌ ｗｉｄｔｈ ａｔ ｈａｌｆ ｍａｘｉｍｕｍ：ＦＷＨＭ）は、ｐｎ接合Ｚｐｎと、裏側エミッタ層１２５とドリフト層１２３との間の移行部Ｚｔとの間の距離Ｚｔ−Ｚｐｎの少なくとも２０％に達する。
一実施形態では、方法２は、例えば、当技術分野において周知のプロセスを用いることによって、半導体基板４を除去するステップ２５をさらに含んでもよい。これにより、半導体本体１２の裏側１２２を少なくとも部分的に露出させることができる。図１Ａにこれが示される。例えば、半導体基板４は、研削プロセス、研磨プロセス、および化学機械平坦化プロセスのうちの少なくとも１つを用いて除去されてもよい。一変形例では、半導体基板４を除去すること（ステップ２５）は、裏側エミッタ層１２５の一部分を除去することを含んでもよい。
さらなる実施形態では、方法２は、半導体基板４を除去した後に、裏側エミッタ層１２５内にドーパントを打ち込むこと（ステップ２６）を含む（図１Ａにおける破線矢印参照）。例えば、打ち込まれるドーパントは、エピタキシャル成長させた裏側エミッタ層１２５内に存在するドーパントの導電型のものである。例えば、ドーパントの打ち込み２６は、裏側エミッタ層１２５と、製作されるべき半導体デバイス１の裏側金属配線（不図示）との間の移行部におけるオーミック接触の改善を可能にするために実行される。
別の実施形態では、方法２は、裏側エミッタ領域１２５内に損傷領域１２５−３を作製すること（ステップ２６）であって、損傷領域１２５−３の導電率は、損傷領域１２５−３の外部の裏側エミッタ領域１２５の区域の導電率よりも低い、作製すること（ステップ２６）を含む。換言すれば、作製される損傷領域１２５−３は、損傷領域１２５−３の外部の裏側エミッタ領域１２５の区域内における電荷キャリアの寿命および／または移動度と比べて、損傷領域１２５−３内における電荷キャリアの寿命および／または移動度を低下させるように構成することができる。これにより、裏側エミッタ領域１２５のエミッタ効率を低下させることができる。損傷領域１２５−３を作製することは、例えば、裏側１２２からの、打ち込みプロセスを含んでもよい。例えば、損傷領域１２５−３を作製するために、アルゴン、リン、アンチモン、およびヒ素のうちの少なくとも１つが裏側エミッタ領域１２５内に打ち込まれる。
それゆえ、半導体デバイス１を製作する方法２は、半導体基板４を除去した（ステップ２５）後に、裏側１２２から裏側エミッタ層１２５内にドーパントを打ち込むこと（ステップ２６）、および裏側エミッタ領域１２５内に損傷領域１２５−３を作製すること（ステップ２６）であって、損傷領域１２５−３の導電率は、損傷領域１２５−３の外部の裏側エミッタ領域１２５の区域の導電率よりも低い、作製すること（ステップ２６）、のうちの少なくとも１つをさらに含んでもよい。
半導体デバイスを製作する方法２の一変形例では、図１Ｂに示されるように、方法２は、緩衝層１２６の上にドリフト層１２３をエピタキシャル成長させる（２３）前に、鉛直方向Ｚに沿って、裏側エミッタ層１２５の上に緩衝層１２６をエピタキシャル成長させること（ステップ２２）をさらに含む。緩衝層１２６は第１の導電型のドーパントを有してもよく、緩衝層１２６のドーパント濃度はドリフト層１２３のドーパント濃度よりも高い。一実施形態では、緩衝層１２６の最大ドーパント濃度はドリフト層１２３の最大ドーパント濃度よりも少なくとも２倍高い。緩衝層１２６を除いて、図１Ｂに係る方法２の実施形態は、図１Ａにおいて例示的に示された方法２の実施形態を実行する仕方と実質的に同一の仕方で実行されてもよい。
さらに、図１Ａおよび図２に関してすでに説明された実施形態と同様に、ドーパント濃度プロファイルＰの最大４００は、図２に示されるように、ｐｎ接合Ｚｐｎと、緩衝層１２６とドリフト層１２３との間の移行部Ｚｂとの間の前記中心位置Ｚ１に、ｐｎ接合Ｚｐｎ、および裏側緩衝層１２６とドリフト層１２３との間の前記移行部Ｚｂよりも近接して位置してもよい。例えば、ドーパント濃度プロファイルＰの最大４００は、鉛直方向Ｚに沿ったドリフト層１２３の総延長の中心の近傍に位置してもよい。換言すれば、Ｚ１とＺｐｎとの間の距離およびＺ１とＺｂとの間の距離は両方とも各々、Ｚ１とドリフト層の前記中心との間の距離よりも大きいものであることができる。
なおさらなる実施形態では、ドリフト領域１２３内におけるドーパント濃度プロファイルＰの半値全幅（ＦＷＨＭ）は、ｐｎ接合Ｚｐｎと、緩衝層１２６とドリフト層１２３との間の移行部Ｚｂとの間の距離Ｚｂ−Ｚｐｎの少なくとも２０％に達する（図２参照）。
図１Ｂに概略的に示されている方法２の実施形態によれば、裏側エミッタ層１２５のドーパント濃度および緩衝層１２６のドーパント濃度の各々は、ドリフト層１２３のドーパント濃度よりも高くてもよい。さらに、緩衝層１２６をエピタキシャル成長させること（ステップ２２）は、鉛直方向Ｚに沿った第１の導電型のドーパントのドーパント濃度プロファイルＱを作り出すことを含んでもよく、ドーパント濃度プロファイルＱは、鉛直方向Ｚに沿った第１の導電型のドーパントの濃度の変化を呈する。
緩衝層１２６は、製作されるべき半導体デバイス１の阻止状態において裏側エミッタ領域１２３への電界の突き抜けを回避するように構成されてもよい。
一実施形態では、緩衝層１２６をエピタキシャル成長させること（ステップ２２）によってドーパント濃度プロファイルＱを作り出すことは、例えば、リン、ヒ素およびアンチモンドーパントのうちの少なくとも１つなどの、エピタキシャルプロセスの間におけるドーパントの時間依存混合を含んでもよい。
例えば、以上において図１Ｂに関して説明された方法２の実施形態によれば、少なくとも、裏側エミッタ層１２５、緩衝層１２６、ドリフト層１２３、および本体領域１２４をエピタキシャル成長させるプロセスステップ２１、２２、２３、２４は、単一の堆積プロセス内で順次に実行されてもよい。それぞれの層１２３、１２４、１２５、１２６の間のドーパント型および／またはドーパント濃度の変化は、例えば、前記層１２３、１２４、１２５、１２６のエピタキシャル成長の間におけるドーパントの時間依存混合によって実現することができる。
方法２の一変形例では、少なくとも、裏側エミッタ層１２５、緩衝層１２６およびドリフト層１２３をエピタキシャル成長させるプロセスステップ２１、２２、２３は、単一の堆積プロセス内で順次に実行されてもよい。
方法２のさらなる変形例では、少なくとも、緩衝層１２６およびドリフト層１２３をエピタキシャル成長させるプロセスステップ２２、２３は、単一の堆積プロセス内で順次に実行されてもよい。
一実施形態では、緩衝層１２６内におけるドーパント濃度プロファイルＱは、図２に示されるように、最大４１０を呈してもよい。同図は、図１Ｂに示されるとおりの方法を用いて作り出された半導体デバイス１の鉛直断面内におけるドーパント濃度プロファイルの区域を例示的に概略的に示す。前記最大４１０は、例えば、前記鉛直方向Ｚに沿った緩衝層１２６の総延長の中心の近傍に位置してもよい。例えば、緩衝層１２６内におけるドーパント濃度プロファイルＱは少なくとも２倍のドーパント濃度の変化を呈してもよい。
半導体デバイス１の鉛直断面内におけるドーパント濃度プロファイルの区域を同じく例示的に概略的に示す図３Ａに示されるように、緩衝層１２６内におけるドーパント濃度プロファイルＱは複数の極大値４１１、４１２、４１３を呈してもよい。図３Ａに示される例示的な実施形態では、複数の極大値は３つの極大値４１１、４１２、４１３を含む。他の実施形態では、極大値４１１、４１２、４１３の数は、２つもしくは４つ、またはさらに５つもしくは５つ超であることができる。例えば、極大値４１１、４１２、４１３はフィールドストップピークを形成してもよい。それゆえ、ドーパント濃度プロファイルＱは、打ち込みによって作り出すことができる濃度プロファイルと同様の推移を呈してもよい。極大値４１１、４１２および４１３は各々、ドーパント濃度プロファイルＱの実質的にガウシアン形状の区域の一部であることができる。図３Ａにさらに示されるように、極大値４１１、４１２および４１３は値（高さ）が異なることができる。前記極大値４１１〜４１３のうちの２つの隣り合うもの同士の間の距離ｄは、例えば、２μｍ〜２０μｍの範囲内または３μｍ〜１０μｍの範囲内である。
例えば、緩衝層１２６内におけるドーパント濃度プロファイルＱは、隣り合う極大値４１１および４１２の間に位置する極小値４２１、ならびに隣り合う極大値４１２および４１３の間に位置するさらなる極小値４２２を呈することができ、極小値４２１におけるドーパント濃度は、隣り合う極大値のドーパント濃度よりも少なくとも２倍低い。この係数は、２超、例えば、５超、または１０超であることができる。
別の実施形態によれば、緩衝層１２６内におけるドーパント濃度プロファイルＱは、鉛直方向Ｚに沿ったドーパント濃度の段階的増加および段階的減少のうちの少なくとも一方を呈する。例えば、図３Ｃに示される実施形態によれば、ドーパント濃度プロファイルＱは、鉛直方向Ｚに沿って少なくとも３つの段階的増加および少なくとも１つの段階的減少を含む階段区域を含む。
本明細書の文脈において、用語「段階的減少」または、別に、「段階的増加」は、鉛直方向Ｚに沿ったドーパント濃度の推移であって、前記推移の区域において、ドーパント濃度は１μｍの距離内で少なくとも２倍変化し、少なくとも２μｍの後続の距離内で実質的に一定のままとどまる、推移を指してもよい。前記係数は、２超、例えば、５超、または１０超であることができる。
図３Ｂに概略的に示される、なおさらなる実施形態によれば、緩衝層１２６内におけるドーパント濃度プロファイルＱは、少なくとも１つの箱形区域Ｂを含んでもよく、少なくとも１つの箱形区域Ｂの第１の縁部Ｅ１は、鉛直方向Ｚに沿ったドーパント濃度の段階的増加によって形成され、箱形区域の第２の縁部Ｅ２は、鉛直方向Ｚに沿ったドーパント濃度の段階的減少によって形成される。
一実施形態では、ドーパント濃度は、ドーパント濃度プロファイルＱの段階的増加および／または段階的減少において、鉛直方向Ｚに沿って１μｍの距離にわたって少なくとも２倍変化する。この係数は、２超、例えば、５超、または１０超であることができる。
一変形例では、緩衝層１２６内のドーパント濃度プロファイルＱは少なくとも１つの箱形区域Ｂを含む。例えば、図３Ｂに示される例示的な実施形態では、緩衝層１２６内のドーパント濃度プロファイルＱは３つの箱形区域Ｂを含む。緩衝領域１２６内におけるドーパント濃度プロファイルＱ内では、多くの異なる仕方で複数の箱形区域Ｂを互いに隣り合って配置することができる。それゆえ、種々の連続的なドーパント濃度プロファイルを近似することが可能である。
方法２の一実施形態によれば、ドーパント濃度プロファイルＱ内の箱形区域Ｂの縁部Ｅ１、Ｅ２および／または段階的増加もしくは減少は、緩衝層１２６のエピタキシャル成長２２の間、および／またはその後の高温プロセスステップの間におけるドーパントの拡散によって滑らかになってもよい。換言すれば、ドーパント濃度プロファイルＱの輪郭はドーパントの拡散によってある程度侵食されてもよい。例えば、図３Ａに示されるとおりの複数の実質的にガウシアン形状のピークを呈するドーパント濃度プロファイルＱは、図３Ｂに示されるとおりのドーパント濃度プロファイルＱの輪郭が、ドーパントの拡散によってこのように滑らかになった結果であってもよい。
図３Ｄに概略的に示される別の実施形態によれば、緩衝層１２６内におけるドーパント濃度プロファイルＱは、鉛直方向（Ｚ）に沿った緩衝層１２６の総延長の少なくとも５０％の距離にわたる、例えば、少なくとも１０μｍの間における、鉛直方向Ｚに沿ったドーパント濃度の実質的に線形の増加および実質的に線形の減少のうちの一方を呈する、少なくとも１つの実質的に線形の区域Ｌを含んでもよい。例えば、図３Ｄに示される実施形態では、緩衝層１２６内におけるドーパント濃度プロファイルＱは、鉛直方向Ｚに沿った緩衝層１２６の総延長の少なくとも９５％に沿ったドーパント濃度の線形減少を呈する、実質的に線形の区域Ｌを呈する。線形区域Ｌは、緩衝層１２６とドリフト層１２３との間の移行部Ｚｂに位置する急峻に増加する縁部Ｓから始まることができ、区域ＳおよびＬは仮想的な三角形の２つの辺を形成してもよい。
別の実施形態では、緩衝層１２６のエピタキシャル成長２２の後に、緩衝層１２６内へのドーパントの打ち込みが行われる。例えば、緩衝層１２６内に打ち込まれるドーパントは第１の導電型のものである。
一変形例では、方法２は、緩衝層１２６の上にドリフト層１２３をエピタキシャル成長させる（ステップ２３）前に、緩衝層１２６内にドーパントを打ち込むことをさらに含み、少なくとも１回のマスクされた打ち込みプロセスによって緩衝層１２６のドーパント濃度の横方向の変化が実現される。
例えば、前記少なくとも１回のマスクされた打ち込みの結果、緩衝層１２６内におけるドーパント濃度は、表面４０と平行な水平面内において、製作されるべき半導体デバイス１内の実質的に中心の位置と、製作されるべき半導体デバイス１の縁部に近い外側位置との間で、少なくとも２倍、少なくとも５倍、またはさらに５倍超変化し得る。
緩衝層１２６内に打ち込まれるドーパントに起因するドーパント濃度のこのような横方向の変化は、種々の仕方で構成することができる。
例えば、緩衝層１２６のドーパント濃度は、緩衝層１２６内の水平面内において、製作されるべき半導体デバイス１内の実質的に中心の位置から、半導体デバイス１の縁部に近い外側位置へ向かう方向に漸進的に増加してもよい。例えば、緩衝層１２６内の水平面内において、製作されるべき半導体デバイス１の縁部に近い外側位置におけるドーパント濃度は、製作されるべき半導体デバイス１内の実質的に中心の位置におけるドーパント濃度よりも少なくとも２倍もしくは５倍、またはさらに５倍超高くてもよい。例えば、フィールドストップ１２６のドーパント濃度のこのような増大は、半導体本体１２の表側１２１上に実現されるべき阻止接合終端の下方の領域内、および追加的に、もしくは代替的に、阻止接合終端の下方のこのエリアと、製作されるべき半導体デバイス１の活性エリアとの間の移行範囲内の領域内に提供されてもよい。例えば、緩衝層１２６内における増大したドーパント濃度のこのような領域の横方向の広がりは、少数キャリアの拡散距離Ｌの２０％超、またはさらに前記拡散距離Ｌの５０％超、もしくはさらに１００％超、もしくはさらに２００％超に対応する。
代替的に、緩衝層１２６のドーパント濃度は、緩衝層１２６内の水平面内において、製作されるべき半導体デバイス１内の実質的に中心の位置から、製作されるべき半導体デバイス１の縁部に近い外側位置へ向かう方向に漸進的に減少してもよい。例えば、緩衝層１２６内の水平面内において、製作されるべき半導体デバイス１の縁部に近い外側位置におけるドーパント濃度は、製作されるべき半導体デバイス１内の実質的に中心の位置におけるドーパント濃度よりも少なくとも２倍もしくは５倍、またはさらに５倍超低くてもよい。
図１Ｄに、上述された半導体デバイス１を製作する方法２のさらなる変形例が概略的に例示的に示されている。半導体デバイス１を製作する方法２は、キャップ層１２７の上に後続の半導体層１２３、１２４、１２６をエピタキシャル成長させる（ステップ２２、２３、２４）前に、前記エピタキシャル成長させた（ステップ２１、２２、２３、２４）半導体層１２３、１２４、１２５、１２６のうちの少なくとも１つの上に、実質的にドープされないか、または低濃度にドープされたキャップ層１２７をエピタキシャル成長させること（ステップ２１−１）、および前記半導体層１２３、１２４、１２５、１２６のうちの少なくとも１つのエピタキシャル成長（ステップ２１、２２、２３、２４）をある地点において中断し、前記半導体層１２３、１２４、１２５、１２６のエピタキシャル成長（ステップ２１、２２、２３、２４）を再開する前に、その地点まで成長させた前記半導体層１２３、１２４、１２５、１２６の一部分の上に、このような実質的にドープされないか、または低濃度にドープされたキャップ層１２７をエピタキシャル成長させること（ステップ２１−１）、のうちの少なくとも１つをさらに含んでもよい。
例えば、図１Ｄに示されるように、前記変形例は、裏側エミッタ層１２５をエピタキシャル成長させた（ステップ２１）後に、裏側エミッタ層１２５の上に、このような実質的にドープされないか、または低濃度にドープされたキャップ層１２７をエピタキシャル成長させること（ステップ２１−１）を含んでもよい。その後、キャップ層１２７の上にドリフト層１２３または緩衝層１２６をエピタキシャル成長させることができる（ステップ２３）。キャップ層１２７は、例えば、シリコンおよびシリコン−ゲルマニウムのうちの一方を含むことができる。
例えば、このような実質的にドープされないか、または低濃度にドープされたキャップ層１２７は、前記半導体層１２３、１２４、１２５、１２６のエピタキシャル成長（ステップ２１、２２、２３、２４）の１回以上の中断の後にエピタキシャル成長によって提供されてもよい。
一実施形態では、キャップ層１２７はアモルファスシリコンを含む。アモルファスシリコンは、例えば、その後の焼き戻しステップにおいて４００℃〜７００℃または４５０℃〜６００℃の範囲内の比較的低い温度で再結晶化させることができる。
キャップ層１２７は、比較的高濃度にドープされた裏側エミッタ層１２５からのドーパントが、ドリフト層１２３、または別に、緩衝層１２６に入るのを妨げるように構成されてもよい。
図１Ｅに概略的に例示的に示される方法２のなおさらなる実施形態によれば、第１の導電型または第２の導電型のいずれかのドーパントを有する裏側エミッタ層１２５のエピタキシャル成長（ステップ２１）は、ある地点において中断される（ステップ２１−２）。次に、その地点まで成長させた裏側エミッタ層１２５の一部分の上にマスク１５０が作製される（ステップ２１−３）。マスク１５０を作製することは、当技術分野において周知のリソグラフィ方法によって達成されてもよい。方法２の前記実施形態は、エピタキシャル成長させた裏側エミッタ層１２５内に存在するドーパントの導電型と相補的な導電型のドーパントの打ち込み（図１Ｅにおいて破線矢印によって示される）を用いて、裏側エミッタ層１２５内に複数の島領域１２５−１を作製すること（ステップ２１−４）をさらに含んでもよく、水平面内における島領域１２５−１の位置、形状および延長はマスク１５０によって設定されてもよい。例えば、裏側エミッタ層１２５の水平断面内において、島領域１２５−１は正方形形状、長方形形状、または帯状形状を呈してもよい。
一実施形態では、それゆえ、裏側エミッタ層１２５をエピタキシャル成長させること（ステップ２１）は、裏側エミッタ層１２５のエピタキシャル成長をある地点において中断すること（ステップ２１−２）と、その地点まで成長させた裏側エミッタ層１２５の一部分の上にマスク１５０を作製すること（ステップ２１−３）と、エピタキシャル成長させたエミッタ層１２５内に存在するドーパントの導電型と相補的な型のドーパントの打ち込みを用いて、裏側エミッタ層１２５内に複数の島領域１２５−１を作製すること（ステップ２１−４）と、を含んでもよい。
打ち込み（ステップ２１−４）の後に、マスク１５０は除去されてもよく（ステップ２１−５）、裏側エミッタ層１２５のエピタキシャル成長（ステップ２１）は再開されてもよい（ステップ２１−６）。
例えば、ホウ素、アルミニウム、およびインジウムのうちの１つを、例えば、ダイオードセルのｎ型にドープされた裏側エミッタ層１２５内における、ｐ型にドープされた島領域１２５−１の打ち込み２１−４のためのドーパント材料として用いることができる。
一実施形態では、島領域１２５−１は鉛直方向Ｚに裏側エミッタ層１２５全体を貫いて延在し、それにより、半導体本体１２の裏側１２２と接触する。例えば、逆導通ＩＧＢＴを製作するために、例えば、リン、ヒ素またはアンチモンなどのドナー型ドーパント原子を打ち込むことができる。その結果生じるｎ型にドープされた島領域１２５−１は、鉛直方向Ｚに、ｐ型にドープされた裏側エミッタ層１２５全体を貫いて延在してもよい。それゆえ、ｎ型にドープされた島領域１２５−１は裏側１２２（および場合により、その上に配置されるべき裏側金属配線）と接触してもよく、それにより、製作されるべき逆導通ＩＧＢＴのｎ型短絡エリアとして機能する。
以上において説明されたように、裏側エミッタ層１２５は、例えば、ｎドープ領域であってもよい。この場合には、島領域１２５−１はｐ型にドープされる。例えば、島領域１２５−１のドーパント濃度は、島領域１２５−１の外部のエミッタ層１２５のドーパント濃度よりも少なくとも２倍高い。一変形例では、島領域１２５−１のドーパント濃度は、島領域１２５−１の外部のエミッタ層１２５のドーパント濃度よりも少なくとも５倍、またはさらに１０倍高い。
例えば、島領域１２５−１は、半導体デバイスのスイッチングオフの間に正孔を注入するように構成される。例えば、これにより、島領域１２５−１は、逆回復電流のあまりに早い、またはあまりに急なブレークダウンを打ち消し得る。
図１Ｆに概略的に例示的に示されるさらなる実施形態では、緩衝層１２６のエピタキシャル成長（ステップ２２）はある地点において中断され（ステップ２２−２）、図１Ｅに関して説明されたステップ２１−２〜２１−６に類似したプロセスステップ２２−２〜２２−６によるマスクされた打ち込みを用いて、緩衝層１２６の内部の複数の島領域１２６−１が作製される（ステップ２２−４）。
それゆえ、方法２の前記さらなる実施形態では、緩衝層１２６のエピタキシャル成長（ステップ２２）をある地点において中断することができる（ステップ２２−２）。次に、その地点まで成長させた緩衝層１２６の一部分の上にマスク１５１を作製することができる（ステップ２２−３）。マスク１５１を作製することは、当技術分野において周知のリソグラフィ方法によって達成されてもよい。方法２の前記実施形態は、エピタキシャル成長させた緩衝層１２６内に存在するドーパントの導電型と相補的な導電型のドーパントの打ち込み（図１Ｆにおいて破線矢印によって示される）を用いて、緩衝層１２６内に複数の島領域１２６−１を作製すること（ステップ２２−４）をさらに含んでもよく、水平面内における島領域１２６−１の位置、形状および延長はマスク１５１によって設定されてもよい。例えば、緩衝層１２６の水平断面内において、島領域１２６−１は正方形形状、長方形形状、または帯状形状を呈してもよい。
打ち込み（ステップ２２−４）の後に、マスク１５１は除去されてもよく（ステップ２２−５）、緩衝層１２６のエピタキシャル成長（ステップ２２）は再開されてもよい（ステップ２２−６）。
このように製作された緩衝層１２６内の島領域１２６−１は第２の導電型のドーパントを含んでもよい。例えば、緩衝層１２６の内部の島領域１２６−１は、製作されるべきダイオードまたはＩＧＢＴのｎ型にドープされた緩衝層１２６内に浮かぶｐ型にドープされた島領域１２６−１であってもよい。
例えば、緩衝層１２６内の島領域１２６−１のドーパント濃度は、島領域１２６−１の外部の緩衝層１２６のドーパント濃度よりも少なくとも２倍高い。一変形例では、緩衝層１２６内の島領域１２６−１のドーパント濃度は、島領域１２６−１の外部の緩衝層１２６のドーパント濃度よりも少なくとも５倍、またはさらに１０倍高い。
例えば、緩衝層１２６の内部の島領域１２６−１は、半導体デバイスのスイッチングオフの間に正孔を注入するように構成される。例えば、これにより、緩衝層１２６の内部の島領域１２６−１は、逆回復電流のあまりに早い、またはあまりに急なブレークダウンを打ち消し得る。
図１Ｇは、以上において説明された半導体デバイス１を製作する方法２のなおさらなる任意選択的なステップを示す。本実施形態では、方法２は、ドリフト層１２３をエピタキシャル成長させることをある地点において中断すること（ステップ２３−１）と、その地点までエピタキシャル成長させたドリフト層１２３の部分内に第１の導電型のドーパントを打ち込むこと（ステップ２３−２）と、その後、ドリフト層１２３のエピタキシャル成長２３を再開すること（ステップ２３−３）と、をさらに含む。
例えば、ドリフト層１２３のエピタキシャル成長（ステップ２３）は、ドリフト層１２３の最終（総）厚さの約半分に到達した後に、ドーパント打ち込み２３−１のために中断される。ドーパントを打ち込むことは、打ち込みによって、以上において、ドリフト層のエピタキシャル成長２３の間にドーパント濃度プロファイルを作り出すことに関して説明された１つ以上の特徴（例えば、図２参照）を有するドーパント濃度プロファイルを作り出すことを含んでもよい。例えば、打ち込みによってガウシアン形状のドーパント濃度プロファイルがドリフト領域１２３内に作り出されてもよい。ガウシアン形状のプロファイルを作り出すことは、その後の焼き戻しステップの間における、打ち込まれたドーパントの拡散をさらに含んでもよい。例えば、セレン、リン、ヒ素、およびアンチモンのうちの１つが打ち込み２３−２のためのドーパント材料として用いられてもよい。
ドリフト層１２３内に第１の導電型のドーパントのドーパント濃度プロファイルを作り出す代わりに、またはそれに加えて、打ち込みステップ２３−２の間に、例えば、超接合原理に基づく補償構造を実現するために、第２の導電型のドーパントが打ち込まれてもよい。このような打ち込みステップ２３−２は、マスクされた打ち込みとして、またはマスクされない打ち込みとして実行されてもよい。
以上において図１Ａ〜図１Ｇに関して説明された任意選択的な方法ステップは、それぞれの方法ステップは互いの代替であると説明されていない限り、方法２のさらなる実施形態を形成するために組み合わせられてもよい。
図４Ａおよび図４Ｂは各々、１つ以上の実施形態に係る、半導体デバイス１の鉛直断面の区域を概略的に示す。このような半導体デバイス１は、以上において説明された方法２の実施形態を実行することによって製作されてもよい。
図４Ａおよび図４Ｂに示されるように、半導体デバイス１は、表側１２１および裏側１２２を有する半導体本体１２を含み、半導体本体１２は、裏側１２２から表側１２１へ向いた鉛直方向Ｚに延在する。
例えば、半導体デバイス１は縦型パワー半導体デバイス１であり、負荷電流を導通し、ならびに／あるいは半導体デバイス１の第１および第２の負荷接点の間の電圧を阻止するように構成される。ここで、第１の負荷接点は半導体本体１２の表側１２１に電気接続されてもよく、第２の負荷接点は半導体本体１２の裏側１２２に電気接続される。
一実施形態では、半導体デバイス１は、ダイオード、ＩＧＢＴ、およびＭＯＳＦＥＴのうちの１つである。
半導体本体１２は、以上において図１Ａ〜図１Ｇに関して説明された原理に従ってエピタキシャル成長させてもよい。それゆえ、半導体本体１２は、第１の導電型のドーパントを有するエピタキシャル成長させたドリフト層１２３を含んでもよい。例えば、ドリフト層１２３は、半導体本体１２の表側１２１と裏側１２２との間の電流を導通するように構成される、ｐｉｎダイオード、ＩＧＢＴまたはＭＯＳＦＥＴのｎ−型にドープされたドリフトゾーンなどの、ドリフトゾーンを含む。ドリフト層１２３は、以上において図２に関して説明された原理に従ってエピタキシャル成長させてもよい。それゆえ、ドリフト領域１２３内におけるドーパント濃度プロファイルＰの例の上述の説明（図２も参照）は、図４Ａおよび図４Ｂに示される半導体デバイス１の実施形態にも同様に当てはまる。例えば、ドリフト層１２３内において、鉛直方向Ｚに沿ったドーパント濃度プロファイルＰは少なくとも２倍のドーパント濃度の変化を呈することができる。この係数は、２超、例えば、５超、または１０超であることができる。別の実施形態では、ドリフト層１２３内におけるドーパント濃度プロファイルＰの最大４００は、ｐｎ接合Ｚｐｎにおける第１の導電型のドーパントの濃度よりも少なくとも２倍高い。
第１の導電型と相補的な第２の導電型のドーパントを有する本体領域１２４は、ドリフト層１２３内またはその上のいずれかに配置することができる。例えば、本体領域１２４は、ｐｉｎダイオードのｐ型にドープされたアノード領域、またはｎチャネルＩＧＢＴもしくはｎチャネルＭＯＳＦＥＴのｐ型本体領域を含む。本体領域１２４とドリフト層１２３との間の移行部はｐｎ接合Ｚｐｎを形成してもよい。例えば、ｐｎ接合Ｚｐｎは、本体領域１２４およびドリフトゾーン１２３内へ延在する空間電荷領域によって半導体デバイス１２の外部負荷接点間の電圧を阻止するように構成される。
一実施形態では、本体領域１２４は、エピタキシャル成長させた半導体層を含む。例えば、本体領域１２４は、以上において図１Ａに関して説明されたように、エピタキシャル成長によって製作された。例えば、半導体デバイス１は、本体領域１２４の水平方向の構造化を必要としなくてもよく、それゆえ、エピタキシャル成長によって本体領域１２４を製作することを可能にする、鉛直縁部終端を含んでもよい。代替的に、本体領域１２４は、図１Ｃに示されるように、ドリフト層１２３内への第２の導電型のドーパントの打ち込みまたは拡散によって製作されていてもよい。このように、ウェルの形の本体領域１２４がドリフト層１２３の内部に作り出されてもよい。例えば、本体領域１２４は、ｐｉｎダイオード、ｎチャネルＩＧＢＴ、またはｎチャネルＭＯＳＦＥＴのｐウェル領域１２４を含んでもよい。
半導体本体１２は、ドリフト層１２３と裏側１２２との中間に配置されるエピタキシャル成長させた裏側エミッタ層１２５をさらに含んでもよい。裏側エミッタ層１２５は第１の導電型のドーパントおよび／または第２の導電型のドーパントを有し、裏側エミッタ層１２５のドーパント濃度はドリフト層１２３のドーパント濃度よりも高い。一実施形態では、緩衝層１２６内における最大ドーパント濃度はドリフト層１２３内における最大ドーパント濃度よりも少なくとも２倍高い。例えば、裏側エミッタ層は、上述された方法２に従ってエピタキシャル成長２１によって製作された。
裏側エミッタ層１２３は、例えば、ｎ＋型にドープされることができる、ダイオードの裏側エミッタ領域またはＭＯＳＦＥＴのドレイン領域を含んでもよい。さらなる実施形態では、裏側エミッタ層１２３はＩＧＢＴの裏側エミッタ領域を含み、裏側エミッタ層は、例えば、ｐ＋型にドープされることができる。上述のように、裏側エミッタ層１２５のドーパント濃度は横方向の変化を呈してもよい。例えば、ＩＧＢＴのｐ型にドープされた裏側エミッタ層１２５内において、縁部終端構造の真下のドーパント濃度はＩＧＢＴの活性エリアのドーパント濃度よりも低くてもよい。このように、ＩＧＢＴの動的ロバスト性の改善が達成されてもよい。
一実施形態では、半導体デバイス１は、図４Ａおよび図４Ｂに示されるように、ドリフト層１２３と接触するエピタキシャル成長させた緩衝層１２６をさらに含んでもよい。緩衝層１２６はドリフト層１２３と裏側エミッタ層１２５との中間に配置されることができ、ドリフト層１２３よりも高いドーパント濃度の第１の導電型のドーパントを有してもよい。緩衝層１２６は、半導体デバイス１の阻止状態において裏側エミッタ領域１２３への電界の突き抜けを回避するように構成される１つ以上のドーパント濃度の最大を含むことができる。例えば、緩衝層１２６内における最大ドーパント濃度はドリフト層１２３内における最大ドーパント濃度よりも少なくとも２倍高い。
緩衝層１２６は、以上において図１Ｂに関して説明された原理に従ってエピタキシャル成長させてもよい。（図３Ａ〜図３Ｄに例示的に示されているとおりの）緩衝領域１２６内におけるドーパント濃度プロファイルＱの例の上述の説明は、図４Ａおよび図４Ｂに示される半導体デバイス１の実施形態にも同様に当てはまる。例えば、緩衝層１２６は、少なくとも２倍のドーパント濃度の変化を呈する鉛直方向Ｚに沿ったドーパント濃度プロファイルＱを含む。さらなる実施形態では、緩衝層１２６内における鉛直ドーパント濃度プロファイルＱは、段階形区域、箱形区域、実質的に線形の区域、および複数の極大値のうちの少なくとも１つを含む（図３Ａ〜図３Ｄ参照）。
図４Ｂは、裏側エミッタ層１２５の内部に複数の島領域１２５−１を含む半導体デバイス１の一実施形態を示す。島領域１２５−１は、エピタキシャル成長させたエミッタ層１２５内に存在するドーパントの導電型と相補的な導電型のドーパントを含んでもよい。例えば、裏側エミッタ層１２５の水平断面内において、島領域１２５−１は正方形形状、長方形形状、帯状形状、または別の形状を呈してもよい。例えば、半導体デバイス１はｐｉｎダイオードであり、裏側エミッタ層１２５の内部の複数のｐ型にドープされた島領域１２５−１は、ダイオードのスイッチングオフの間に正孔を注入するように配置および構成され、それにより、逆回復電流のあまりに早い、またはあまりに急なブレークダウンを打ち消す。島領域１２５−１は、例えば、以上において図１Ｅに関して説明されたように、ステップ２１−２〜２１−６に従って製作されてもよい。一変形例では、島領域１２５−１は鉛直方向Ｚに裏側エミッタ層１２５全体を貫いて延在してもよく、それにより、裏側１２２および緩衝層１２６と接触する。例えば、逆導通ＩＧＢＴでは、ｎ型にドープされた島領域１２５−１は、緩衝層１２６、および裏側１２２上に配置される裏側金属配線と接触してもよく、それにより、逆導通ＩＧＢＴ １のｎ型短絡エリアとして機能する。
代替的に、または追加的に、このような島領域は、同じく図４Ｂに示されるように、緩衝層１２６内に実装されてもよい。例えば、島領域は、ダイオードまたはＩＧＢＴのｎ型にドープされた緩衝層１２６内に浮かぶｐ型にドープされた島領域１２６−１であってもよい。緩衝層１２６内の島領域１２６−１は、例えば、第１の導電型のドーパントを含んでもよい。例えば、緩衝層１２６の水平断面内において、島領域１２６−１は正方形形状、長方形形状、帯状形状、または別の形状を呈してもよい。例えば、半導体デバイス１はｐｉｎダイオードまたはＩＧＢＴであり、緩衝層１２６の内部の複数のｐ型にドープされた島領域１２６−１は、半導体デバイス１のスイッチングオフの間に正孔を注入するように配置および構成され、それにより、逆回復電流のあまりに早い、またはあまりに急なブレークダウンを打ち消す。島領域１２６−１は、例えば、以上において図１Ｆに関して説明されたように、ステップ２２−２〜２２−６に従って製作されてもよい。
上述された実施形態は、用途によっては、ダイオード、ＩＧＢＴおよびＭＯＳＦＥＴなどの、パワー半導体デバイスの実質的にソフトなスイッチオフ挙動が望ましい場合があるという認識を含む。同時に、例えば、高いスイッチング周波数で動作するハードスイッチング用途のために、高耐久性および低スイッチング損失に関する要求を考慮することが必要になる場合がある。
１つ以上の実施形態によれば、エピタキシャル成長によってこのようなパワー半導体デバイスの裏側エミッタおよびドリフト層の両方を作製することであって、ドリフト層の内部の鉛直ドーパント濃度プロファイルは、ドーパント濃度の規定された変化を呈する、作製することが提案される。ドーパント濃度プロファイルは、例えば、ドリフト領域の中心の近くに最大を含み、それにより、半導体デバイスの実質的にソフトなスイッチング挙動を可能にする。
１つ以上の実施形態によれば、緩衝層の上にドリフト層を成長させる前に、裏側エミッタ層の上に緩衝層をエピタキシャル成長させることがさらに提案される。緩衝層をエピタキシャル成長させることは、ドーパント濃度の規定された変化を呈する鉛直ドーパント濃度プロファイルを作り出すことを含んでもよい。例えば、緩衝層内におけるドーパント濃度プロファイルは、段階形区域、箱形区域、実質的に線形の区域、および複数の極大値のうちの１つを含む。１つ以上の実施形態によれば、緩衝層内における種々の規定されたドーパント濃度プロファイルをこのように作り出すことができ、それにより、例えば、ソフト性、スイッチング損失、および電圧ブロッキング能力に関して、半導体デバイスを最適化することが可能になる。
１つ以上の実施形態によれば、ドリフト層および／または緩衝層の内部のドーパント濃度プロファイルを作り出すことは、エピタキシャル成長の間におけるドーパントの時間依存混合によって達成することができ、例えば、ドーパント打ち込みと比べて、比較的正確で再現性の良いドーパント濃度プロファイルを生み出す。さらに、ドリフト層および／または緩衝層内に適切な鉛直ドーパント濃度プロファイルを作り出すことによって、半導体デバイスの表側および裏側の両方における電界が動作時に低減され得る。その結果、半導体デバイスの耐久性が著しく改善され得る。
それぞれの半導体層のエピタキシャル成長によって半導体デバイスのいくつかまたは全ての機能領域を製作することは、例えば、処理された半導体本体の総厚の変動の低減、（例えば、基板材料およびウェハ直径の選定における）プロセス柔軟性および互換性の向上、ならびに処理コストの低減の観点から、さらなる利点を有することができる。
さらなる実施形態の特徴は従属請求項において定義される。さらなる実施形態の特徴および上述した実施形態の特徴は、前記特徴は互いの代替であると明示的に説明されていない限り、追加の実施形態を形成するために互いに組み合わせられてもよい。
以上において、半導体デバイスを製作する方法に関する実施形態、および半導体デバイスに関する実施形態が説明された。例えば、これらの半導体装置および半導体デバイスはシリコン（Ｓｉ）をベースとする。したがって、例示的な実施形態の単結晶半導体領域または層、例えば、半導体本体１２および半導体領域１２３〜１２７は、通例、単結晶Ｓｉ領域またはＳｉ層である。
しかし、半導体本体１２および半導体領域１２３〜１２７は、半導体デバイスの製造に適した任意の半導体材料で作ることができることを理解されたい。このような材料の例としては、数例を挙げると、これらに限定されるわけではないが、シリコン（Ｓｉ）もしくはゲルマニウム（Ｇｅ）などの元素半導体材料、炭化ケイ素（ＳｉＣ）もしくはシリコンゲルマニウム（ＳｉＧｅ）などのＩＶ族化合物半導体材料、窒化ガリウム（ＧａＮ）、ヒ化ガリウム（ＧａＡｓ）、リン化ガリウム（ＧａＰ）、リン化インジウム（ＩｎＰ）、リン化インジウムガリウム（ＩｎＧａＰａ）、窒化アルミニウムガリウム（ＡｌＧａＮ）、窒化アルミニウムインジウム（ＡｌＩｎＮ）、窒化インジウムガリウム（ＩｎＧａＮ）、窒化アルミニウムガリウムインジウム（ＡｌＧａｉｎＮ）もしくはヒ化リン化インジウムガリウム（ＩｎＧａＡｓＰ）などの二元、三元もしくは四元ＩＩＩ−Ｖ半導体材料、およびテルル化カドミウム（ＣｄＴｅ）およびテルル化水銀カドミウム（ＨｇＣｄＴｅ）などの二元もしくは三元ＩＩ−ＶＩ半導体材料が挙げられる。上述の半導体材料は「ホモ接合半導体材料」とも呼ばれる。２つの異なる半導体材料を組み合わせると、ヘテロ接合半導体材料が形成される。ヘテロ接合半導体材料の例としては、これらに限定されるわけではないが、窒化アルミニウムガリウム（ＡｌＧａＮ）−窒化アルミニウムガリウムインジウム（ＡｌＧａＩｎＮ）、窒化インジウムガリウム（ＩｎＧａＮ）−窒化アルミニウムガリウムインジウム（ＡｌＧａＩｎＮ）、窒化インジウムガリウム（ＩｎＧａＮ）−窒化ガリウム（ＧａＮ）、窒化アルミニウムガリウム（ＡｌＧａＮ）−窒化ガリウム（ＧａＮ）、窒化インジウムガリウム（ＩｎＧａＮ）−窒化アルミニウムガリウム（ＡｌＧａＮ）、シリコン−炭化ケイ素（ＳｉｘＣ１−ｘ）およびシリコン−ＳｉＧｅヘテロ接合半導体材料が挙げられる。パワー半導体デバイスの用途のためには、現在、主として、Ｓｉ、ＳｉＣ、ＧａＡｓおよびＧａＮ材料が用いられている。
「〜の真下（ｕｎｄｅｒ）」、「〜の下方（ｂｅｌｏｗ）」、「下部（ｌｏｗｅｒ）」、「〜の真上（ｏｖｅｒ）」、「上部（ｕｐｐｅｒ）」および同様のものなどの空間的な場所の用語は、１つの要素の、第２の要素に対する場所の位置付けを説明するための記述を容易にするために用いられる。これらの用語は、図に示されるものと異なる向きに加えて、それぞれのデバイスの異なる向きを包含することを意図されている。さらに、「第１（ｆｉｒｓｔ）」、「第２（ｓｅｃｏｎｄ）」、および同様のものなどの用語は、同様に、様々な要素、領域、区域などを記述するために用いられ、同じく、限定を意図されてはいない。本記載全体を通じて同様の用語は同様の要素を指す。
本明細書で使用するとき、用語「〜を有する（ｈａｖｉｎｇ）」、「〜を包含する（ｃｏｎｔａｉｎｉｎｇ）」、「〜を含む（ｉｎｃｌｕｄｉｎｇ）」、「〜を備える（ｃｏｍｐｒｉｓｉｎｇ）」、「〜を呈する（ｅｘｈｉｂｉｔｉｎｇ）」および同様のものは、述べられている要素または特徴の存在を指示するが、追加の要素または特徴を除外しないオープンエンドな用語である。冠詞「ａ」、「ａｎ」および「ｔｈｅ」は、文脈が別途明確に指示しない限り、複数形も単数形も含むことが意図される。
上述の変形および適用の範囲を念頭に置いて、本発明は上述の説明によって限定されず、また、添付の図面によっても限定されないことを理解されたい。その代わりに、本発明は添付の請求項およびそれらの法的同等物によってのみ限定される。
１ 半導体デバイス
２ 方法
４ 半導体基板
１２ 半導体本体
２１ プロセスステップ
２２ プロセスステップ
２３ プロセスステップ
２４ プロセスステップ
４０ 表面
１２１ 表側
１２２ 裏側
１２３ ドリフト層
１２４ 本体領域
１２５ 裏側エミッタ層
１２６ 緩衝層
１２７ キャップ層
１５０ マスク
１５１ マスク
４００ 最大
４１１ 極大値
４１２ 極大値
４１３ 極大値
４２１ 極小値

Claims (21)

  1. 半導体デバイス（１）を製作する方法（２）であって、前記方法（２）は、
    −表面（４０）を有する半導体基板（４）を提供すること（２０）と、
    −前記表面（４０）と垂直な鉛直方向（Ｚ）に沿って、前記表面（４０）の上に裏側エミッタ層（１２５）をエピタキシャル成長させること（２１）であって、前記裏側エミッタ層（１２５）は、第１の導電型のドーパント、または前記第１の導電型と相補的な第２の導電型のドーパントを有する、エピタキシャル成長させること（２１）と、
    緩衝層（１２６）の上にドリフト層をエピタキシャル成長させる（２３）前に、前記鉛直方向（Ｚ）に沿って、前記裏側エミッタ層（１２５）の上に前記緩衝層（１２６）をエピタキシャル成長させること（２２）であって、前記緩衝層（１２６）は、前記ドリフト層（１２３）よりも高いドーパント濃度の前記第１の導電型のドーパントを有する、エピタキシャル成長させること（２２）と、
    −前記鉛直方向（Ｚ）に沿って、前記裏側エミッタ層（１２５）の上方に前記第１の導電型のドーパントを有するドリフト層（１２３）をエピタキシャル成長させること（２３）であって、前記裏側エミッタ層（１２５）のドーパント濃度は前記ドリフト層（１２３）のドーパント濃度よりも高い、エピタキシャル成長させること（２３）と、
    −前記ドリフト層（１２３）内またはその上のいずれかに、前記第２の導電型のドーパントを有する本体領域（１２４）を作製すること（２４）であって、前記本体領域（１２４）と前記ドリフト層（１２３）との間の移行部はｐｎ接合（Ｚｐｎ）を形成する、作製すること（２４）と、
    を含み、
    前記ドリフト層（１２３）をエピタキシャル成長させること（２３）は、前記ドリフト層（１２３）内に、前記鉛直方向（Ｚ）に沿った前記第１の導電型のドーパントのドーパント濃度プロファイル（Ｐ）を作り出すことを含み、前記ドーパント濃度プロファイル（Ｐ）は、前記鉛直方向（Ｚ）に沿った前記第１の導電型のドーパントの濃度の変化であって、前記緩衝層（１２６）から前記本体領域（１２４）にかけて実質的に一定値であり、前記移行部近傍で減少するドーパント濃度プロファイル（Ｐ）を呈し、
    前記緩衝層（１２６）をエピタキシャル成長させること（２２）は、前記緩衝層（１２６）内に、前記鉛直方向（Ｚ）に沿った前記第１の導電型のドーパントのドーパント濃度プロファイル（Ｑ）を作り出すことを含み、前記ドーパント濃度プロファイル（Ｑ）は、前記鉛直方向（Ｚ）に沿った前記第１の導電型のドーパントの濃度の変化であって、前記鉛直方向（Ｚ）に沿った前記ドーパント濃度の段階的増加および段階的減少のうちの少なくとも一方を呈するとともに、複数のピークを有し、当該複数のピークのそれぞれは、略一定のドーパント濃度を呈する、
    方法（２）。
  2. 前記ドリフト層（１２３）内における前記ドーパント濃度プロファイル（Ｐ）の最大が、前記ｐｎ接合（Ｚｐｎ）における前記第１の導電型のドーパントの濃度よりも少なくとも２倍高い、請求項１に記載の方法（２）。
  3. 前記緩衝層（１２６）内における前記ドーパント濃度プロファイル（Ｑ）が少なくとも１つの箱形区域（Ｂ）を含み、前記少なくとも１つの箱形区域（Ｂ）の第１の側方縁部（Ｅ１）は、前記鉛直方向（Ｚ）に沿った前記ドーパント濃度の段階的増加を含み、前記箱形区域の第２の側方縁部（Ｅ２）は、前記鉛直方向（Ｚ）に沿った前記ドーパント濃度の段階的減少を含む、請求項１または請求項２に記載の方法（２）。
  4. 前記ドーパント濃度が、前記ドーパント濃度プロファイル（Ｑ）の少なくとも１つの前記段階的増加および／または少なくとも１つの前記段階的減少において、前記鉛直方向（Ｚ）に沿って１μｍの距離にわたって少なくとも２倍変化する、請求項１から３のいずれか一項に記載の方法（２）。
  5. 前記緩衝層（１２６）内における前記ドーパント濃度プロファイル（Ｑ）が、前記鉛直方向（Ｚ）に沿った前記緩衝層（１２６）の総延長の少なくとも１０％の距離にわたる、前記鉛直方向（Ｚ）に沿った前記ドーパント濃度の線形増加および線形減少のうちの一方を呈する、少なくとも１つの線形区域を含む、請求項１から４のいずれか一項に記載の方法（２）。
  6. 前記緩衝層（１２６）内における前記ドーパント濃度プロファイル（Ｑ）が複数の極大値（４１１、４１２、４１３）を呈する、請求項１から５のいずれか一項に記載の方法。
  7. 前記緩衝層（１２６）内における前記ドーパント濃度プロファイル（Ｑ）が、前記複数の極大値のうちの２つの隣り合う極大値（４１１、４１２）の間に位置する少なくとも１つの極小値（４２１）を呈し、前記極小値（４２１）におけるドーパント濃度は前記隣り合う極大値の各々の前記ドーパント濃度よりも少なくとも２倍低い、請求項６に記載の方法。
  8. 前記鉛直方向（Ｚ）に沿って、半導体層（１２３、１２６）をエピタキシャル成長させること（２２、２３）によってドーパント濃度プロファイル（Ｐ、Ｑ）を作り出すことが、ドーパントの時間依存混合を含む、請求項１から７のいずれか一項に記載の方法（２）。
  9. 前記本体領域（１２４）を作製すること（２４）が、前記鉛直方向（Ｚ）に沿って前記ドリフト層（１２３）の上に前記本体領域（１２４）をエピタキシャル成長させること（２４）を含む、請求項１から８のいずれか一項に記載の方法（２）。
  10. −キャップ層（１２７）の上に後続の半導体層（１２３、１２４、１２６）をエピタキシャル成長させる（２２、２３、２４）前に、前記エピタキシャル成長させた（２１、２２、２３、２４）半導体層（１２３、１２４、１２５、１２６）のうちの少なくとも１つの上に、実質的にドープされないか、または低濃度にドープされた前記キャップ層（１２７）をエピタキシャル成長させること（２１−１）、および
    −前記半導体層（１２３、１２４、１２５、１２６）のうちの少なくとも１つの前記エピタキシャル成長（２１、２２、２３、２４）をある地点において中断し、前記半導体層（１２３、１２４、１２５、１２６）の前記エピタキシャル成長（２１、２２、２３、２４）を再開する前に、その地点まで成長させた前記半導体層（１２３、１２４、１２５、１２６）の一部分の上に、実質的にドープされないか、または低濃度にドープされたキャップ層（１２７）をエピタキシャル成長させること（２１−１）、
    のうちの少なくとも１つをさらに含む、請求項１から９のいずれか一項に記載の方法（２）。
  11. 前記裏側エミッタ層（１２５）の上に後続の半導体層（１２３、１２６）をエピタキシャル成長させる（２２、２３）前に、前記裏側エミッタ層（１２５）内にドーパントを打ち込むことをさらに含み、少なくとも１回のマスクされた打ち込みプロセスによって前記裏側エミッタ層（１２５）のドーパント濃度の横方向の変化が実現される、請求項１から１０のいずれか一項に記載の方法（２）。
  12. 前記緩衝層（１２６）の上に前記ドリフト層（１２３）をエピタキシャル成長させる（２３）前に、前記緩衝層（１２６）内にドーパントを打ち込むことをさらに含み、少なくとも１回のマスクされた打ち込みプロセスによって前記緩衝層（１２６）のドーパント濃度の横方向の変化が実現される、請求項１から１１のいずれか一項に記載の方法（２）。
  13. 前記裏側エミッタ層（１２５）をエピタキシャル成長させること（２１）が、
    −前記裏側エミッタ層（１２５）の前記エピタキシャル成長をある地点において中断すること（２１−２）と、
    −その地点まで成長させた前記裏側エミッタ層（１２５）の一部分の上にマスク（１５０）を作製すること（２１−３）と、
    −前記エピタキシャル成長させたエミッタ層（１２５）内に存在する前記ドーパントの前記導電型と相補的な導電型のドーパントの打ち込みを用いて、前記裏側エミッタ層（１２５）内に複数の島領域（１２５−１）を作製すること（２１−４）と、
    を含む、請求項１から１２のいずれか一項に記載の方法（２）。
  14. 前記島領域（１２５−１）が前記鉛直方向（Ｚ）に前記裏側エミッタ層（１２５）全体を貫いて延在し、それにより、半導体本体（１２）の裏側（１２２）と接触する、請求項１３に記載の方法（２）。
  15. 前記緩衝層（１２６）をエピタキシャル成長させること（２２）が、
    −前記緩衝層（１２６）の前記エピタキシャル成長をある地点において中断すること（２２−２）と、
    −その地点まで成長させた前記緩衝層（１２６）の一部分の上にマスク（１５１）を作製すること（２２−３）と、
    −前記第２の導電型のドーパントの打ち込みを用いて、前記緩衝層（１２６）内に複数の島領域（１２６−１）を作製すること（２１−４）と、
    を含む、請求項１から１４のいずれか一項に記載の方法（２）。
  16. 前記半導体基板（４）を除去し（２５）、それにより、前記半導体本体（１２）の裏側（１２２）を少なくとも部分的に露出させることをさらに含み、前記半導体基板（４）を除去した（２５）後に、
    −前記裏側（１２２）から前記裏側エミッタ層（１２５）内にドーパントを打ち込むこと（２６）、および
    −前記裏側エミッタ層（１２５）内に損傷領域（１２５−３）を作製すること（２６）であって、前記損傷領域（１２５−３）の導電率は、前記損傷領域（１２５−３）の外部の前記裏側エミッタ層（１２５）の区域の導電率よりも低い、作製すること（２６）、
    のうちの少なくとも１つをさらに含む、請求項１から１５のいずれか一項に記載の方法（２）。
  17. 表側（１２１）および裏側（１２２）を有する半導体本体（１２）を含む半導体デバイス（１）であって、前記半導体本体（１２）は、前記裏側（１２２）から前記表側（１２１）へ向いた鉛直方向（Ｚ）に延在し、前記半導体本体（１２）は、
    −第１の導電型のドーパントを有するエピタキシャル成長させたドリフト層（１２３）と、
    −前記ドリフト層（１２３）内またはその上のいずれかに配置され、前記第１の導電型と相補的な第２の導電型のドーパントを有する本体領域（１２４）であって、前記本体領域（１２４）と前記ドリフト層（１２３）との間の移行部はｐｎ接合（Ｚｐｎ）を形成する、本体領域（１２４）と、
    −前記ドリフト層（１２３）と前記裏側（１２２）との中間に配置されるエピタキシャル成長させた裏側エミッタ層（１２５）であって、前記裏側エミッタ層（１２５）は前記第１の導電型または前記第２の導電型のドーパントを有し、前記ドリフト層（１２３）よりも高いドーパント濃度を有する、裏側エミッタ層（１２５）と、
    −前記ドリフト層（１２３）と接触するエピタキシャル成長させた緩衝層（１２６）であって、前記緩衝層（１２６）は、前記ドリフト層（１２３）と前記裏側エミッタ層（１２５）との中間に配置され、前記ドリフト層（１２３）よりも高いドーパント濃度の前記第１の導電型のドーパントを有する、緩衝層（１２６）
    を含み、
    前記ドリフト層（１２３）は、前記ドリフト層（１２３）内に、鉛直方向（Ｚ）に沿った前記第１の導電型のドーパントのドーパント濃度プロファイル（Ｐ）を含み、前記ドーパント濃度プロファイル（Ｐ）は、前記鉛直方向（Ｚ）に沿った前記第１の導電型のドーパントの濃度の変化であって、前記緩衝層（１２６）から前記本体領域（１２４）にかけて実質的に一定値であり、前記移行部近傍で減少するドーパント濃度プロファイル（Ｐ）を呈し、
    前記緩衝層（１２６）は、前記緩衝層（１２６）内に、前記鉛直方向（Ｚ）に沿った前記第１の導電型のドーパントのドーパント濃度プロファイル（Ｑ）を含み、前記ドーパント濃度プロファイル（Ｑ）は、前記鉛直方向（Ｚ）に沿った前記第１の導電型のドーパントの濃度の変化であって、前記鉛直方向（Ｚ）に沿った前記ドーパント濃度の段階的増加および段階的減少のうちの少なくとも一方を呈するとともに、複数のピークを有し、当該複数のピークのそれぞれは、略一定のドーパント濃度を呈する、半導体デバイス（１）。
  18. 前記ドリフト層（１２３）内における前記ドーパント濃度プロファイル（Ｐ）の最大（４００）が、前記ｐｎ接合（Ｚｐｎ）における前記第１の導電型のドーパントの濃度よりも少なくとも２倍高い、請求項１７に記載の半導体デバイス（１）。
  19. 前記緩衝層（１２６）内において、前記鉛直方向（Ｚ）に沿ったドーパント濃度プロファイル（Ｑ）が少なくとも２倍の前記ドーパント濃度の変化を呈する、請求項１７または１８に記載の半導体デバイス（１）。
  20. 前記緩衝層（１２６）内において、前記鉛直方向（Ｚ）に沿ったドーパント濃度プロファイル（Ｑ）が、段階形区域、箱形区域、実質的に線形の区域、および複数の極大値のうちの少なくとも１つを含む、請求項１７から１９のいずれか一項に記載の半導体デバイス（１）。
  21. 前記本体領域（１２４）が、エピタキシャル成長させた半導体層を含む、請求項１７から２０のいずれか一項に記載の半導体デバイス（１）。
JP2016090310A 2015-04-30 2016-04-28 エピタキシャル成長による半導体デバイスの製作 Active JP6721401B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE102015208097.8A DE102015208097B4 (de) 2015-04-30 2015-04-30 Herstellen einer Halbleitervorrichtung durch Epitaxie
DE102015208097.8 2015-04-30

Publications (2)

Publication Number Publication Date
JP2017028249A JP2017028249A (ja) 2017-02-02
JP6721401B2 true JP6721401B2 (ja) 2020-07-15

Family

ID=57135611

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016090310A Active JP6721401B2 (ja) 2015-04-30 2016-04-28 エピタキシャル成長による半導体デバイスの製作

Country Status (4)

Country Link
US (2) US9647083B2 (ja)
JP (1) JP6721401B2 (ja)
CN (1) CN106098553A (ja)
DE (1) DE102015208097B4 (ja)

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9825128B2 (en) * 2015-10-20 2017-11-21 Maxpower Semiconductor, Inc. Vertical power transistor with thin bottom emitter layer and dopants implanted in trenches in shield area and termination rings
JP6706786B2 (ja) * 2015-10-30 2020-06-10 一般財団法人電力中央研究所 エピタキシャルウェハの製造方法、エピタキシャルウェハ、半導体装置の製造方法及び半導体装置
DE102016013540A1 (de) 2016-11-14 2018-05-17 3 - 5 Power Electronics GmbH lll-V-Halbleiterdiode
DE102016013541A1 (de) * 2016-11-14 2018-05-17 3 - 5 Power Electronics GmbH lll-V-Halbleiterdiode
DE102016015475B3 (de) * 2016-12-28 2018-01-11 3-5 Power Electronics GmbH IGBT Halbleiterstruktur
JP6904774B2 (ja) * 2017-04-28 2021-07-21 富士電機株式会社 炭化珪素エピタキシャルウェハ、炭化珪素絶縁ゲート型バイポーラトランジスタ及びこれらの製造方法
US20190006461A1 (en) * 2017-06-29 2019-01-03 Alpha And Omega Semiconductor (Cayman) Ltd. Semiconductor device incorporating epitaxial layer field stop zone
US10170559B1 (en) * 2017-06-29 2019-01-01 Alpha And Omega Semiconductor (Cayman) Ltd. Reverse conducting IGBT incorporating epitaxial layer field stop zone and fabrication method
US10833021B2 (en) 2017-06-29 2020-11-10 Alpha And Omega Semiconductor (Cayman) Ltd. Method for precisely aligning backside pattern to frontside pattern of a semiconductor wafer
JP6946783B2 (ja) * 2017-06-30 2021-10-06 富士電機株式会社 半導体装置および半導体モジュール
DE102017011878A1 (de) * 2017-12-21 2019-06-27 3-5 Power Electronics GmbH Stapelförmiges III-V-Halbleiterbauelement
DE102018000395A1 (de) 2018-01-18 2019-07-18 3-5 Power Electronics GmbH Stapelförmige lll-V-Halbleiterdiode
JP7126361B2 (ja) * 2018-03-08 2022-08-26 三菱電機株式会社 半導体装置、電力変換装置、及び、半導体装置の製造方法
DE102018002895A1 (de) 2018-04-09 2019-10-10 3-5 Power Electronics GmbH Stapelförmiges III-V-Halbleiterbauelement
DE102018111939B4 (de) * 2018-05-17 2019-12-05 Infineon Technologies Ag Leistungshalbleiterbauelement
DE102018132236B4 (de) * 2018-12-14 2023-04-27 Infineon Technologies Ag Leistungshalbleiterbauelement und Verfahren zu dessen Herstellung
DE102019003069B4 (de) * 2019-04-30 2023-06-01 Azur Space Solar Power Gmbh Stapelförmige hochsperrende lll-V-Halbleiterleistungsdioden
DE102019003068A1 (de) * 2019-04-30 2020-11-05 3-5 Power Electronics GmbH Stapelförmige hochsperrende lnGaAS-Halbleiterleistungsdiode
CN113644137B (zh) * 2020-11-30 2024-01-30 湖南大学 一种大功率快恢复二极管结构
CN112599587B (zh) * 2020-12-08 2022-04-29 清华大学 一种具有缓冲层结构的半导体器件
CN113224164B (zh) * 2021-04-21 2022-03-29 电子科技大学 一种超结mos器件
DE102021118315A1 (de) 2021-07-15 2023-01-19 mi2-factory GmbH Verfahren zur Herstellung eines elektronischen Halbleiterbauelements
EP4258364A1 (en) * 2022-04-04 2023-10-11 Infineon Technologies AG Wide band gap semiconductor device and manufacturing method

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2526653B2 (ja) * 1989-01-25 1996-08-21 富士電機株式会社 伝導度変調型ｍｏｓｆｅｔ
EP0725446A1 (en) * 1995-02-02 1996-08-07 Motorola, Inc. Insulated gate bipolar semiconductor device and method therefor
KR970054363A (ko) * 1995-12-30 1997-07-31 김광호 다이오드를 내장한 절연게이트 바이폴라 트랜지스터 및 그 제조방법
DE19839970C2 (de) * 1998-09-02 2000-11-02 Siemens Ag Randstruktur und Driftbereich für ein Halbleiterbauelement sowie Verfahren zu ihrer Herstellung
US6239466B1 (en) * 1998-12-04 2001-05-29 General Electric Company Insulated gate bipolar transistor for zero-voltage switching
US6285060B1 (en) * 1999-12-30 2001-09-04 Siliconix Incorporated Barrier accumulation-mode MOSFET
US6642558B1 (en) * 2000-03-20 2003-11-04 Koninklijke Philips Electronics N.V. Method and apparatus of terminating a high voltage solid state device
DE10117483A1 (de) 2001-04-07 2002-10-17 Bosch Gmbh Robert Halbleiterleistungsbauelement und entsprechendes Herstellungsverfahren
JP4566470B2 (ja) * 2001-07-17 2010-10-20 三菱電機株式会社 絶縁ゲート型バイポーラトランジスタ
JP4539011B2 (ja) * 2002-02-20 2010-09-08 富士電機システムズ株式会社 半導体装置
JP4093042B2 (ja) * 2002-12-09 2008-05-28 富士電機デバイステクノロジー株式会社 半導体装置
JP2006173297A (ja) * 2004-12-15 2006-06-29 Denso Corp Ｉｇｂｔ
US20060194400A1 (en) 2005-01-21 2006-08-31 Cooper James A Method for fabricating a semiconductor device
US8101997B2 (en) * 2008-04-29 2012-01-24 Infineon Technologies Austria Ag Semiconductor device with a charge carrier compensation structure in a semiconductor body and method for its production
US8183666B2 (en) 2009-10-29 2012-05-22 Infineon Technologies Ag Semiconductor device including semiconductor zones and manufacturing method
KR101794182B1 (ko) 2009-11-02 2017-11-06 후지 덴키 가부시키가이샤 반도체 장치 및 반도체 장치의 제조 방법
KR20120053824A (ko) * 2010-11-18 2012-05-29 (주) 트리노테크놀로지 전력 반도체 소자 및 그 제조 방법
JP5737102B2 (ja) * 2011-09-19 2015-06-17 株式会社デンソー 半導体装置
JP5884357B2 (ja) * 2011-09-22 2016-03-15 株式会社デンソー 炭化珪素半導体装置
WO2013161420A1 (ja) * 2012-04-24 2013-10-31 富士電機株式会社 縦型高耐圧半導体装置およびその製造方法
CN104838501B (zh) * 2012-12-07 2017-07-11 株式会社电装 具有超结构造的纵型mosfet的半导体装置及其制造方法
CN104103682A (zh) * 2013-04-09 2014-10-15 比亚迪股份有限公司 一种具有新型缓冲层结构的igbt及其制造方法
JP6037012B2 (ja) * 2013-06-26 2016-11-30 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6139312B2 (ja) * 2013-07-18 2017-05-31 株式会社東芝 半導体装置
WO2015037101A1 (ja) * 2013-09-12 2015-03-19 トヨタ自動車株式会社 半導体装置とその製造方法
WO2015049788A1 (ja) * 2013-10-04 2015-04-09 株式会社日立製作所 半導体装置およびその製造方法、並びに電力変換器

Also Published As

Publication number Publication date
US9647083B2 (en) 2017-05-09
CN106098553A (zh) 2016-11-09
JP2017028249A (ja) 2017-02-02
US20170243963A1 (en) 2017-08-24
DE102015208097B4 (de) 2022-03-31
US10243066B2 (en) 2019-03-26
DE102015208097A1 (de) 2016-11-03
US20160322472A1 (en) 2016-11-03

Similar Documents

Publication Publication Date Title
JP6721401B2 (ja) エピタキシャル成長による半導体デバイスの製作
US9373692B2 (en) Method for forming a semiconductor device with an integrated poly-diode
JP5859319B2 (ja) 半導体素子および逆導通ｉｇｂｔ。
US8222681B2 (en) Bipolar semiconductor device and manufacturing method
US8698164B2 (en) Vertical GaN JFET with gate source electrodes on regrown gate
CN106252397B (zh) 具有降低的发射极效率的半导体器件
US8313995B2 (en) Method for manufacturing a semiconductor device
US9614031B2 (en) Methods for forming a high-voltage super junction by trench and epitaxial doping
US9825165B2 (en) Charge-compensation device
US20150200268A1 (en) Method of fabricating a gallium nitride merged p-i-n schottky (mps) diode by regrowth and etch back
US20140353667A1 (en) Semiconductor Device and Manufacturing Method Therefor
US9865717B2 (en) Semiconductor device
CN102414805B (zh) 二极管
US8592903B2 (en) Bipolar semiconductor device and manufacturing method
CN111326575A (zh) 功率半导体器件
TW202025249A (zh) 半導體結構及其製造方法
CN115336007B (zh) 用于更软的反向恢复且有载流子的逐渐注入的半导体器件
US10665705B2 (en) Semiconductor device with deep diffusion region
CN118738090A (zh) 包括二极管区域的功率半导体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20160830

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170905

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20171205

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20180202

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180305

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20180814

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20191217

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20200618

R150 Certificate of patent or registration of utility model

Ref document number: 6721401

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250