KR20120053824A - 전력 반도체 소자 및 그 제조 방법 - Google Patents
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Abstract
전력 반도체 소자 및 그 제조 방법이 개시된다. 반도체 소자는, 도전 영역 및 비도전 영역이 교번되도록 제1 도전형 이온 영역과 선택적으로 접촉되도록 형성되는 금속 전극을 포함하는 애노드 영역(anode region)을 가진다. 본 발명에 의해, 보다 낮은 동작 전압을 가지도록 순방향 동작 특성이 개선된 전력 반도체 소자가 제공될 수 있다
Description
금속 전극이 컬렉터(collector) 영역 또는 애노드(anode) 영역에 선택적으로 접촉되도록 하는 구조를 가지는 전력 반도체 소자 및 그 제조 방법에 관한 것이다.
전력전자 회로의 응용 분야에서 전력 반도체 소자는 중요한 요소로서, 전력 반도체 소자는 다양한 산업 분야의 다양한 요구(예를 들어, 높은 절연 전압, 낮은 도통 손실, 낮은 스위칭 손실, 고 신뢰성 등)에 충족되도록 개발되고 있다. 예를 들어, 절연게이트 바이폴라 트랜지스터(IGBT), 전력용 금속-산화물-반도체 전계효과 트랜지스터(전력용 MOSFET) 및 여러 형태의 사이리스터를 포함하는 전력 반도체 소자는 이와 같은 요구에 따라 계속적으로 발달하고 있다.
전력용 반도체 소자의 바이폴라(bipolar) 동작(즉, PN 접합된 P형 영역에서 발생하는 홀 캐리어(hall carrier)의 주입에 의해 전류가 흐르게 되는 동작)은 높은 전류 전달 능력을 보증하므로, 전력용 반도체 소자가 고전압, 고전류가 요구되는 분야에서 다양하게 사용되고 있다.
전력용 반도체 소자의 바이폴라 동작에 따른 순방향 동작 특성은 P형 영역에서 N형 영역으로의 홀 캐리어 주입이 얼마나 용이하게 발생하는지에 의해 결정된다. 따라서, 홀 캐리어의 주입율을 높이는 것이 순방향 특성 개선을 위한 중요한 요소이다. 즉, IGBT의 경우에는 컬렉터(collector) P형 영역에서, 다이오드의 경우에는 애노드(anode)의 P형 영역에서 보다 높은 홀 캐리어 주입율을 가지게 할 때 보다 우수한 소자 특성이 얻어질 수 있다.
최근 IGBT는 개발 기술의 한계로 인해 P형 컬렉터 영역의 이온 주입율이 중요한 이슈가 되고 있다.
초기의 IGBT는 P형 기판(substrate)위에 N형의 에피를 성장시킨 웨이퍼를 사용하는 PT(Punch-through) 타입의 구조로 제작되었으나, 원가 절감과 소자 성능 개선을 위하여 최근에는 NPT(Non-punch-through) 타입이나 FS(Field stop) 타입의 구조로 제작되고 있다.
참고로, NPT 타입 IGBT와 FS 타입 IGBT는 초기의 PT 타입 IGBT와 달리 웨이퍼(wafer)를 얇게 가공한 후 P형 컬렉터 영역을 형성하기 위해 기판의 뒷면에 P형 이온을 주입하고 열처리하여 P형 불순물 영역을 형성한다.
이와 같은 이온 주입에 의한 P형 컬렉터 영역의 형성은 홀 캐리어의 주입양을 조절함으로써 소자 특성의 개선에 기여하였다. 일반적으로 P형 컬렉터 영역의 형성은 전면 공정 및 웨이퍼 그라인딩(grinding) 공정 이후에 이루어진다.
그러나 주입된 이온의 활성화를 위한 열처리 공정시 전면에 이미 에미터 전극용 메탈이 존재하기 때문에, 열처리 온도를 전면에 존재하는 메탈의 녹는점보다 낮은 온도인 400~450℃ 정도에서 진행되어야 하며, 이에 따라 주입된 이온을 활성화 하기에 충분한 온도를 얻을 수 없고, 결과적으로 매우 작은 양(약 1% 미만)의 불순물만이 활성화된다.
따라서 주입할 수 있는 이온의 양이 한정된 상황에서 P형 컬렉터 영역의 농도를 높이는데 한계가 존재하게 되고, 이로 인해 컬렉터의 이온 주입 능력이 제한되어 보다 낮은 동작 전압을 요구하는 응용분야에 사용되는 전력 반도체 소자를 제작하는 데 어려움이 있다.
전술한 배경기술은 발명자가 본 발명의 도출을 위해 보유하고 있었거나, 본 발명의 도출 과정에서 습득한 기술 정보로서, 반드시 본 발명의 출원 전에 일반 공중에게 공개된 공지기술이라 할 수는 없다.
본 발명은 보다 낮은 동작 전압을 가지도록 순방향 동작 특성이 개선된 전력 반도체 소자 및 그 제조 방법을 제공하기 위한 것이다.
또한, 본 발명은 IGBT의 경우에는 컬렉터(collector) 영역에서, 다이오드의 경우에는 애노드(anode) 영역에서 보다 높은 홀 캐리어 주입율을 가지는 전력 반도체 소자 및 그 제조 방법을 제공하기 위한 것이다.
본 발명의 이외의 목적들은 하기의 설명을 통해 쉽게 이해될 수 있을 것이다.
본 발명의 일 측면에 따르면, 제1 도전형 이온 영역과 금속 전극이 접촉되도록 형성된 애노드 영역(anode region)을 가지는 반도체 소자에 있어서, 상기 제1 도전형 이온 영역; 및 도전 영역 및 비도전 영역이 교번되도록 상기 제1 도전형 이온 영역과 선택적으로 접촉되도록 형성되는 상기 금속 전극을 포함하는 반도체 소자가 제공된다.
상기 금속 전극은 상기 도전 영역에만 제한적으로 형성될 수 있다.
또는, 상기 제1 도전형 이온 영역과 상기 금속 전극의 사이에 선택적으로 식각 처리된 절연막을 형성함으로써, 절연막이 제거된 영역에서 상기 제1 도전형 이온 영역과 상기 금속 전극이 접속되어 상기 도전 영역이 형성될 수 있다.
또는, 상기 제1 도전형 이온 영역의 일부에 저항 접합(ohmic contact)이 이루어지지 않는 손상 영역층을 형성함으로써, 접촉된 상기 제1 도전형 이온 영역과 상기 금속 전극이 상기 손상 영역층 이외의 영역에서만 상기 도전 영역이 형성될 수 있다.
상기 반도체 소자는 수직형 절연게이트 바이폴라 트랜지스터(vertical IGBT) 및 수평형 절연게이트 바이폴라 트랜지스터(lateral IGBT) 중 하나 이상이고, 상기 애노드 영역은 컬렉터(collector) 영역일 수 있다.
상기 반도체 소자는 다이오드(diode) 및 사이리스터(thyristor) 중 하나 이상일 수 있다.
상기 반도체 소자는 수직형 바이폴라 트랜지스터(vertical bipolar transistor) 및 수평형 바이폴라 트랜지스터(lateral bipolar transistor) 중 하나 이상이고, 상기 애노드 영역은 에미터(emitter) 영역일 수 있다.
상기 제1 도전형 이온 영역의 전체 길이 중 0% 초과 및 80% 이하의 범위내에서 임의의 접촉 비율을 가지도록 상기 금속 전극과 상기 제1 도전형 이온 영역이 상호 접촉될 수 있다.
상기 제1 도전형 이온 영역은 P형 이온 영역 또는 N형 이온 영역일 수 있다.
본 발명의 다른 측면에 따르면, 제1 도전형 이온 영역과 금속 전극이 접촉되도록 형성된 애노드 영역(anode region)을 가지는 반도체 소자의 제조 방법에 있어서, 상기 제1 도전형 이온 영역을 형성하는 단계; 및 도전 영역 및 비도전 영역이 교번되도록 상기 제1 도전형 이온 영역과 선택적으로 접촉되는 상기 금속 전극을 형성하는 단계를 포함하는 반도체 소자의 제조 방법이 제공된다.
상기 금속 전극은 상기 도전 영역에만 제한적으로 형성될 수 있다.
상기 금속 전극을 형성하는 단계는, 상기 제1 도전형 이온 영역에 접촉되도록 절연막을 형성하는 단계; 상기 도전 영역이 형성되도록 하기 위해 상기 절연막을 선택적으로 식각하는 단계; 및 상기 절연막의 식각에 의해 노출된 제1 도전형 이온 영역을 통해서만 상기 도전 영역이 형성되도록 상기 제1 도전형 이온 영역 및 상기 절연막의 노출된 표면에 상기 금속 전극을 증착하는 단계를 포함할 수 있다.
상기 금속 전극을 형성하는 단계는, 상기 제1 도전형 이온 영역의 일부에 저항 접합(ohmic contact)이 이루어지지 않는 손상 영역층을 형성하는 단계; 및 상기 제1 도전형 이온 영역 및 상기 손상 영역층의 노출된 표면에 상기 금속 전극을 증착하는 단계를 포함하되, 접촉된 상기 제1 도전형 이온 영역과 상기 금속 전극이 상기 손상 영역층 이외의 영역에서만 상기 도전 영역을 형성할 수 있다.
상기 반도체 소자는 수직형 절연게이트 바이폴라 트랜지스터(vertical IGBT) 및 수평형 절연게이트 바이폴라 트랜지스터(lateral IGBT) 중 하나 이상이고, 상기 애노드 영역은 컬렉터(collector) 영역일 수 있다.
상기 반도체 소자는 다이오드(diode) 및 사이리스터(thyristor) 중 하나 이상일 수 있다.
상기 반도체 소자는 수직형 바이폴라 트랜지스터(vertical bipolar transistor) 및 수평형 바이폴라 트랜지스터(lateral bipolar transistor) 중 하나 이상이고, 상기 애노드 영역은 에미터(emitter) 영역일 수 있다.
상기 제1 도전형 이온 영역의 전체 길이 중 0% 초과 및 80% 이하의 범위내에서 임의의 접촉 비율을 가지도록 상기 금속 전극과 상기 제1 도전형 이온 영역이 상호 접촉될 수 있다.
상기 제1 도전형 이온 영역은 P형 이온 영역 또는 N형 이온 영역일 수 있다.
전술한 것 외의 다른 측면, 특징, 이점이 이하의 도면, 특허청구범위 및 발명의 상세한 설명으로부터 명확해질 것이다.
본 발명의 실시예에 따르면, 보다 낮은 동작 전압을 가지도록 순방향 동작 특성이 개선된 전력 반도체 소자가 제공될 수 있다.
또한, IGBT의 경우에는 컬렉터(collector) 영역에서, 다이오드의 경우에는 애노드(anode)의 영역에서 보다 높은 홀 캐리어 주입율을 가질 수 있다.
도 1은 종래 기술에 따른 절연게이트 바이폴라 트랜지스터(IGBT)의 실시 형태를 나타낸 도면.
도 2는 본 발명의 일 실시예에 따른 절연게이트 바이폴라 트랜지스터(IGBT)의 실시 형태를 나타낸 도면.
도 3a 내지 도 3c는 종래기술에 따른 절연 게이트 바이폴라 트랜지스터와 본 발명의 일 실시예에 따른 절연 게이트 바이폴라 트랜지스터간의 홀 캐리어 분포를 비교한 그래프.
도 4a 및 도 4b는 컬렉터 금속 전극과 컬렉터 영역간의 접촉 비율(contact ratio)에 따른 IGBT의 온-상태(on-state) 전압(Vcesat)의 비교 그래프.
도 5 내지 도 8b는 본 발명의 다른 실시예들에 따른 전력 반도체 소자의 실시 형태를 각각 나타낸 도면.
도 9a 내지 도 9c는 본 발명의 실시예들에 따른 전력 반도체 소자의 제조 방법을 나타낸 순서도.
도 2는 본 발명의 일 실시예에 따른 절연게이트 바이폴라 트랜지스터(IGBT)의 실시 형태를 나타낸 도면.
도 3a 내지 도 3c는 종래기술에 따른 절연 게이트 바이폴라 트랜지스터와 본 발명의 일 실시예에 따른 절연 게이트 바이폴라 트랜지스터간의 홀 캐리어 분포를 비교한 그래프.
도 4a 및 도 4b는 컬렉터 금속 전극과 컬렉터 영역간의 접촉 비율(contact ratio)에 따른 IGBT의 온-상태(on-state) 전압(Vcesat)의 비교 그래프.
도 5 내지 도 8b는 본 발명의 다른 실시예들에 따른 전력 반도체 소자의 실시 형태를 각각 나타낸 도면.
도 9a 내지 도 9c는 본 발명의 실시예들에 따른 전력 반도체 소자의 제조 방법을 나타낸 순서도.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
층, 영역 또는 기판과 같은 요소가 다른 요소 "위(on)"에 존재하는 것으로 또는 "위로(onto)" 확장되는 것으로 기술되는 경우, 그 요소는 다른 요소의 직접 위에 있거나 직접 위로 확장될 수 있고, 또는 중간의 개입 요소가 존재할 수도 있다. 반면에, 하나의 요소가 다른 요소 "바로 위(directly on)"에 있거나 "바로 위로(directly onto)" 확장된다고 언급되는 경우, 다른 중간 요소들은 존재하지 않는다. 또한, 하나의 요소가 다른 요소에 "연결(connected)"되거나 "결합(coupled)"된다고 기술되는 경우, 그 요소는 다른 요소에 직접 연결되거나 직접 결합될 수 있고, 또는 중간의 개입 요소가 존재할 수도 있다. 반면에, 하나의 요소가 다른 요소에 "직접 연결(directly connected)"되거나 "직접 결합(directly coupled)"된다고 기술되는 경우에는 다른 중간 요소가 존재하지 않는다.
"아래의(below)" 또는 "위의(above)" 또는 "상부의(upper)" 또는 "하부의(lower)" 또는 "수평의(horizontal)" 또는 "측면의(lateral)" 또는 "수직의(vertical)"와 같은 상대적인 용어들은 여기에서 도면에 도시된 바와 같이 하나의 요소, 층 또는 영역의 다른 요소, 층 또는 영역에 대한 관계를 기술하는데 사용될 수 있다. 이들 용어들은 도면에 묘사된 방향(orientation)에 부가하여 장치의 다른 방향을 포괄하기 위한 의도를 갖는 것으로 이해되어야 한다.
이하, 본 발명의 실시예에 대해 관련 도면들을 참조하여 상세히 설명하기로 한다. 다만, 이하에서는 절연게이트 바이폴라 트랜지스터(IGBT)를 중심으로 설명하고, 다이오드(Diode)의 경우를 추가적으로 간략히 설명하지만, 본 발명의 기술적 사상이 다양한 바이폴라 소자에 동일 또는 유사하게 적용 및 확장될 수 있음은 당연하다. 또한, 이하에서는 플래너(Planar) 게이트 구조의 절연게이트 바이폴라 트랜지스터(IGBT)를 중심으로 설명하지만, 본 발명의 기술적 사상이 트렌치(trench) 게이트 구조의 절연게이트 바이폴라 트랜지스터 등에도 동일 또는 유사하게 적용 및 확장될 수 있음은 당연하다.
또한, 이하에서는 P형 컬렉터(collector) 영역 또는 애노드(anode)의 P형 영역을 중심으로 설명하지만, P형 이온 영역이 N형 이온 영역으로 대체된 IGBT 또는 다이오드 소자인 경우에도 동일한 기술적 사상이 적용될 수 있음은 당연하다.
도 1은 종래 기술에 따른 절연게이트 바이폴라 트랜지스터(IGBT)의 실시 형태를 나타낸 도면이다.
도 1을 참조하면, N형 드리프트 영역(30)의 상부에 P형 이온 주입 및 확산 공정에 의해 P형 웰(35)이 형성된다. P형 웰(35) 내에는 N 도전형을 가지는 에미터 영역(40)이 반도체 기판의 상부 표면에 노출되도록 형성된다. 에미터 영역(40)은 P형 웰(35)의 상부 표면의 일정 영역에 P형 웰(35)과 반대되는 도전형인 N형 이온을 선택적으로 주입하고 확산시켜 형성될 수 있다. 여기서, 에미터 영역(40)은 N형 드리프트 영역(30)보다 높은 불순물 농도를 가지도록 형성될 수 있다.
게이트 전극(50)은 하부에 위치되는 N형 드리프트 영역(30), P형 웰(35) 및 에미터 영역(40)과 전기적으로 절연되어 대향하도록 배치된다. 게이트 전극(50)이 에미터 영역(40) 등과 전기적으로 절연하여 대향되도록 게이트 전극(50)의 하부에 게이트 절연막(55)이 형성된다. 또한, 게이트 전극(50)이 에미터 금속 전극(70)과 전기적으로 절연되도록 하기 위한 층간 절연막이 게이트 전극(50)의 상면 및 측면을 덮도록 형성된다.
이어서, 에미터 금속 전극(70)이 층간 절연막의 상부에 형성되며, 에미터 금속 전극(70)은 하부의 에미터 영역(40) 및 P형 웰(35)에 전기적으로 연결된다.
또한, N형 드리프트 영역(30)의 하부에는 N 도전형의 필드 스톱 레이어(20)와 P형 컬렉터 영역(10)이 각각 형성된다. 필드 스톱 레이어(20)는 공핍층이 P형 컬렉터 영역(10)으로 확장되지 않도록 억제한다. P형 컬렉터 영역(10)의 하부에는 컬렉터 금속 전극(80)이 형성된다.
일반적으로 NPT(Non-punch-through) 타입이나 FS(Field stop)타입의 IGBT는 상부의 MOS(Metal Oxide Semiconductor) 구조를 완성한 이후, 웨이퍼를 얇게 가공하고 이온 주입과 열처리 공정을 통해서 P형 컬렉터 영역을 형성하며, 이어서 배면에 금속을 증착하여 전극을 형성한다.
이 경우 도 1에 도시된 바와 같이, 배면의 컬렉터 영역은 특별한 패턴 없이 이온 주입 공정 및 금속 증착 공정을 통해 형성된다.
공정 순서상 전면에 금속 전극(예를 들어, 에미터 금속 전극)이 존재하는 상황에서 배면의 P형 컬렉터 영역의 형성 공정이 수행되어야 하므로 열처리 공정의 적용 온도가 제한될 수 밖에 없다. 즉, 전면에 존재하는 금속 전극(예를 들어, 알루미늄 전극)이 녹지 않는 온도인 약 400~450℃의 온도에서 이온 주입된 P형 이온을 활성화시키기 위한 열처리 공정이 진행된다.
그러나 이러한 온도에서는 주입된 P형 이온이 충분히 활성화될 수 없어 높은 농도의 P형 컬렉터 영역이 형성되지 못하며, 따라서 낮은 동작 전압을 가지는 전력 반도체 소자를 제조할 수 없는 한계가 있다.
도 2는 본 발명의 일 실시예에 따른 절연게이트 바이폴라 트랜지스터(IGBT)의 실시 형태를 나타낸 도면이고, 도 3a 내지 도 3c는 종래기술에 따른 절연 게이트 바이폴라 트랜지스터와 본 발명의 일 실시예에 따른 절연 게이트 바이폴라 트랜지스터간의 홀 캐리어 분포를 비교한 그래프이고, 도 4a 및 도 4b는 컬렉터 금속 전극과 컬렉터 영역간의 접촉 비율(contact ratio)에 따른 IGBT의 온-상태(on-state) 전압(Vcesat)의 비교 그래프이다.
도 2에 도시된 IGBT의 구조는 앞서 도 1을 참조하여 설명한 IGBT의 구조와 유사하므로 동일한 사항에 대한 설명은 생략한다.
도 2를 참조하면, N형 드리프트 영역(30)의 하부에는 N 도전형의 필드 스톱 레이어(20)와 P형 컬렉터 영역(10)이 각각 형성된다. P형 컬렉터 영역(10)의 하부에는 P형 컬렉터 영역(10)의 일부가 노출되도록 금속 전극을 증착하여 컬렉터 금속 전극(80)이 형성된다. 즉, P형 컬렉터 영역(10)과 컬렉터 금속 전극(80)이 선택적으로 접촉(즉, P형 컬렉터 영역(10)의 일부분에만 컬렉터 금속 전극(80)이 접촉)되도록 형성되며, 이는 앞서 도 1을 참조하여 설명한 P형 컬렉터 영역(10)과 컬렉터 금속 전극(80)의 접촉 형태와 상이하다.
이러한 구조는 예를 들어 리프트오프(lift-off) 공정을 통하거나 금속 전극을 전체적으로 증착한 후 부분적인 식각 공정 등에 의해 형성될 수 있다.
이와 같이, P형 컬렉터 영역(10)과 컬렉터 금속 전극(80)이 선택적으로 접촉되도록 형성되는 경우, 도 1을 참조하여 설명한 일반적인 구조의 IGBT에서는 배면 전면에 접합된 전극을 통해 균일하게 전류가 흘렀으나, 본 실시예에 따른 IGBT에서는 전극이 형성되어 있는 일부의 영역을 통해서만 전류가 흐르기 때문에 전류의 병목 현상이 발생한다.
따라서, 도 3a의 (b)에 도시된 바와 같이 전극이 존재하는 영역 주변에서 홀 캐리어의 밀도가 높아지며, P형 컬렉터 영역(10)에서 상대적으로 높은 홀 캐리어 농도가 유지되어 홀 캐리어의 확산시 증대된 농도 차이에 의해 보다 효과적인 전류 흐름이 가능해진다. 이러한 효과에 의해 P형 컬렉터 영역(10)의 낮은 농도로 인한 순방향 동작 전압의 증가라는 문제점이 해소될 수 있고, 보다 낮은 동작 전압의 구현이 가능해진다.
도 3a 내지 도 3c에는 종래기술에 따른 절연 게이트 바이폴라 트랜지스터와 본 발명의 일 실시예에 따른 절연 게이트 바이폴라 트랜지스터간의 홀 캐리어 분포를 비교한 그래프가 도시되어 있다. 참고로, 도 3a의 (a)는 도 1에 도시된 종래기술에 따른 IGBT의 P형 컬렉터 영역(10)에서의 홀 캐리어 분포를 나타내고, (b)는 도 2에 도시된 본 실시예에 따른 IGBT 1의 P형 컬렉터 영역(10)에서의 홀 캐리어 분포를 나타낸다. 또한 각 상황에서의 홀 캐리어 밀도 차이를 확인하기 위해 도 3a의 A-A’를 따라 자른 단면의 홀 캐리어 분포에 대한 시뮬레이션 결과가 도 3b에 도시되어 있고, 도 3a의 B-B’를 따라 자른 단면의 홀 캐리어 분포에 대한 시뮬레이션 결과가 도 3c에 도시되어 있다. 도 3b와 도 3c의 참조부호 210은 종래기술에 따른 IGBT의 홀 캐리어 분포를 나타내고, 참조부호 220은 본 실시예에 따른 IGBT의 홀 캐리어 분포를 나타낸다.
도 3b에 도시된 바와 같이, 전극이 존재하지 않는 부분에서 전극의 가장자리 부분으로 전류가 집중되어 흘러 가면서 그 부분에서 높은 홀 캐리어의 밀도가 형성됨을 확인할 수 있다.
이로 인해, N형 드리프트 영역(30)에서 수직한 방향으로의 홀 캐리어의 분포가 도시된 도 3c를 참조하면, P형 컬렉터 영역(10)에서 홀 캐리어의 농도가 종래기술에 따른 IGBT의 경우보다 상당히 높아졌음을 확인할 수 있다.
이는 컬렉터 금속 전극(80)과 P형 컬렉터 영역(10)간의 접촉 면적이 적을수록 P형 컬렉터 영역(10)의 일부 영역에서 홀 캐리어의 밀도가 증가하고, 또한 홀 캐리어가 종래기술에 따른 IGBT에 비해 쉽게 N형 드리프트 영역(30)으로 주입될 수 있음을 의미하는 것이며, 이를 이용하여 전력 반도체 소자의 동작 전압을 낮출 수 있다.
도 4a 및 도 4b에는 컬렉터 금속 전극(80)과 컬렉터 영역(10)간의 접촉 비율(contact ratio)에 따른 IGBT의 온-상태(on-state) 전압(Vcesat)의 비교 그래프가 도시되어 있다.
도 4a에 도시된 바와 같이 접촉 비율은 P형 컬렉터 영역(10)의 길이(또는 면적)와 P형 컬렉터 영역(10)에 선택적으로 접촉되는 컬렉터 금속 전극(80)의 길이(또는 면적)간의 비율로서 산출될 수 있다. 도 4b에 도시된 바와 같이, 접촉 비율이 작을수록 동작 전압의 크기가 효과적으로 감소됨을 확인할 수 있다. 이는 금속 전극 접합의 크기가 작아질수록 홀 캐리어의 주입률이 높아져 그 특성이 개선되는 것이다. 다만, 패터닝 기술의 한계와 실제 반도체 칩의 절대적인 전류 흐름양을 고려하여 접촉 비율이 선정되어야 하며, 도 4b에 제시된 시뮬레이션 결과를 고려할 때 약 80% 이하인 임의의 값을 접촉 비율로 하는 것이 바람직할 수 있다.
이와 같이, 컬렉터 금속 전극(80)과 컬렉터 영역(10)이 선택적으로 접촉되도록 함에 의한 순방향 특성의 개선은 P형 컬렉터 영역(10)의 농도와 깊이에 따라 정도의 차이가 있지만, 모든 경우에서 동일하게 개선되는 방향으로 특성이 나타남을 본 출원인은 시뮬레이션 등을 통해 이미 확인하였다. 이를 통해 종래기술에 따른 IGBT에서 문제점으로 지적되던 낮은 홀 주입 효과에 의한 낮은 동작 전압의 단점이 간단히 해결될 수 있다.
도 5 내지 도 8b는 본 발명의 다른 실시예들에 따른 전력 반도체 소자의 실시 형태를 각각 나타낸 도면이다.
도 5에는 선택적으로 식각 처리된 절연막(410)에 의해 P형 컬렉터 영역(10)과 컬렉터 금속 전극(80)이 선택적으로 접촉되는 IGBT가 도시되어 있다.
즉, 컬렉터 금속 전극(80)의 형성 이전에 P형 컬렉터 영역(10) 하부에 절연막(410)을 증착하고, 전극이 형성될 부분을 선택적으로 식각한 후 배면 전체에 컬렉터 금속 전극(80)을 증착함으로써 P형 컬렉터 영역(10)과 컬렉터 금속 전극(80)이 선택적으로 접촉된 절연게이트 바이폴라 트랜지스터(IGBT)가 제조될 수 있다.
도 6에는 P형 컬렉터 영역(10)의 일부에 손상 영역층(damaged layer)(510)을 형성함으로써 P형 컬렉터 영역(10)과 컬렉터 금속 전극(80)이 선택적으로 접촉되는 IGBT가 도시되어 있다.
즉, P형 컬렉터 영역(10) 중 전극이 형성되지 않도록 지정된 영역에 전류의 흐름을 만드는 캐리어로 동작하지 않는 입자를 이온 주입하거나 플라즈마 처리를 통해 해당 영역이 손상되도록 함으로써 해당 부분이 저항 접합(ohmic contact) 접합이 이루어지지 않는 손상 영역층(510)을 형성한다.
이후, P형 컬렉터 영역(10)의 하부에 컬렉터 금속 전극(80)을 형성하면 손상 영역층(510) 이외의 영역으로만 전류가 흐르게 되며, 이는 앞서 도 2를 참조하여 설명한 IGBT의 동작 형태와 동일하게 된다.
이와 같이, P형 컬렉터 영역(10)과 컬렉터 금속 전극(80)이 선택적으로 접촉되도록 하는 구조는 전술한 수직형 IGBT 소자뿐 아니라 수평형(Lateral) IGBT 소자에도 공통적으로 적용될 수 있다.
즉, 도 7a에 도시된 종래기술에 따른 수평형 IGBT의 컬렉터 금속 전극(80)을 도 7b에 도시된 바와 같이 조각화함으로써 P형 컬렉터 영역(10)과 컬렉터 금속 전극(80)이 선택적으로 접촉되도록 구현할 수 있으며, 이를 통해 동일한 P형 컬렉터 영역(10)의 면적에서 홀 캐리어의 양(밀도)를 증가시켜 순방향 특성을 개선할 수 있다.
P형 컬렉터 영역(10)과 컬렉터 금속 전극(80)이 선택적으로 접촉된 IGBT의 형성 방법으로서 도 7b에는 도 2에 대응되는 구조만이 도시되었으나, 별도의 설명을 생략할지라도 앞서 도 5 및 도 6을 참조하여 설명한 구조가 수평형 IGBT에 제한없이 적용될 수 있음은 당연하다.
마찬가지로 본 발명의 기술적 사상은 다이오드 소자의 제조 과정에도 동일하게 적용될 수 있다.
도 8a는 종래기술에 따른 다이오드 소자의 구조가 예시된 도면이고, 도 8b는 본 발명의 기술적 사상이 적용된 다이오드 소자의 구조가 예시된 도면이다.
도 8a에 도시된 바와 같이, 종래기술에 따른 다이오드 소자에서는 액티브 영역(active region)에서 P형 웰 영역 상부에 애노드 금속 전극(anode metal)이 형성되어, P형 웰 영역과 애노드 금속 전극이 접촉 면적 내에서 전체적으로 접촉된다.
그러나, 도 8b에 도시된 바와 같이, 본 발명의 기술적 사상이 적용된 다이오드 소자에서는 P형 웰 영역 상부에 절연막이 형성되고, 부분적 식각 공정에 의해 P형 웰의 일부가 선택적으로 노출되도록 한 후, 그 상부에 애노드 금속 전극을 증착하여 P형 웰과 애노드 금속 전극이 절연막이 제거된 영역에서만 부분적으로 접촉되도록 구현된다. 이를 통해, 앞서 설명한 바와 같은 효과가 다이오드 소자에서도 마찬가지로 획득되어질 수 있다.
P형 영역과 애노드 금속 전극이 선택적으로 접촉된 다이오드 소자의 형성 방법으로서 도 8b에는 도 5에 대응되는 구조만이 도시되었으나, 별도의 설명을 생략할지라도 앞서 도 2 및 도 6을 참조하여 설명한 구조가 다이오드 소자의 제조 과정에 제한없이 적용될 수 있음은 당연하다.
또한, 도시되지는 않았으나 본 발명의 기술적 사상이 수직형 또는/및 수평형 바이폴라 트랜지스터의 에미터(emitter) 영역에 대해서도 동일하게 적용될 수 있음은 당연하다.
도 9a 내지 도 9c는 본 발명의 실시예들에 따른 전력 반도체 소자의 제조 방법을 나타낸 순서도이다.
앞서 각 실시예에 따른 전력 반도체 소자의 구조에 대해 상세히 설명하였으므로, 이하에서는 간략히 전력 반도체 소자의 애노드 영역(anode region)을 제조하는 방법에 대해서만 간략히 설명한다.
도 9a를 참조하면, 단계 910에서 전력 반도체 소자의 애노드로 기능하기 위한 P형 이온 영역이 형성된다.
이어서, 단계 920에서 P형 이온 영역과 금속 전극이 선택적으로 접촉되도록 하기 위해 애노드 영역에서 도전 영역으로 지정된 영역에 대해서만 제한적으로 금속 전극이 증착된다.
다른 실시예가 도시된 도 9b를 참조하면, 단계 930에서 전력 반도체 소자의 애노드로 기능하기 위한 P형 이온 영역이 형성된다.
단계 935에서 P형 이온 영역의 표면에 절연막(410)이 형성되고, 단계 940으로 진행하여 형성된 절연막(410)에 대해 도전 영역과 비도전 영역의 구획을 위한 선택적 식각이 수행된다.
이어서, 단계 940에서 절연막(410)이 제거되어 도전 영역으로 구획된 영역에서만 P형 이온 영역과 직접 접촉되도록 P형 이온 영역과 절연막(410)의 노출된 표면에 금속 전극이 증착된다.
또 다른 실시예가 도시된 도 9c를 참조하면, 단계 960에서 전력 반도체 소자의 애노드로 기능하기 위한 P형 이온 영역이 형성된다.
단계 965에서 P형 이온 영역의 일부에 저항 접합(ohmic contact)이 이루어지지 않는 손상 영역층(510)이 형성된다. 손상 영역층(510)은 P형 이온 영역 중 전극이 형성되지 않도록 지정된 영역에 전류의 흐름을 만드는 캐리어로 동작하지 않는 입자를 이온 주입하거나 플라즈마 처리를 통해 해당 영역이 손상되도록 함으로써 형성될 수 있다.
단계 970에서 P형 이온 영역 및 손상 영역층(510)의 노출된 표면에 금속 전극이 증착된다. 이로써, 접촉된 P형 이온 영역과 금속 전극이 손상 영역층(510) 이외의 영역에서만 도전 영역이 형성될 수 있다.
상기에서는 본 발명의 실시 예를 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10 : P형 컬렉터 영역 20 : 필드 스톱 레이어
30 : N형 드리프트 영역 35 : P형 웰
40 : 에미터 영역 50 : 게이트 전극
55 : 게이트 절연막 70 : 에미터 금속 전극
80 : 컬렉터 금속 전극 410 : 절연막
510 : 손상 영역층
30 : N형 드리프트 영역 35 : P형 웰
40 : 에미터 영역 50 : 게이트 전극
55 : 게이트 절연막 70 : 에미터 금속 전극
80 : 컬렉터 금속 전극 410 : 절연막
510 : 손상 영역층
Claims (18)
- 제1 도전형 이온 영역과 금속 전극이 접촉되도록 형성된 애노드 영역(anode region)을 가지는 반도체 소자에 있어서,
상기 제1 도전형 이온 영역; 및
도전 영역 및 비도전 영역이 교번되도록 상기 제1 도전형 이온 영역과 선택적으로 접촉되도록 형성되는 상기 금속 전극을 포함하는 반도체 소자.
- 제1항에 있어서,
상기 금속 전극은 상기 도전 영역에만 제한적으로 형성되는 것을 특징으로 하는 반도체 소자.
- 제1항에 있어서,
상기 제1 도전형 이온 영역과 상기 금속 전극의 사이에 선택적으로 식각 처리된 절연막을 형성함으로써, 절연막이 제거된 영역에서 상기 제1 도전형 이온 영역과 상기 금속 전극이 접속되어 상기 도전 영역이 형성되는 것을 특징으로 하는 반도체 소자.
- 제1항에 있어서,
상기 제1 도전형 이온 영역의 일부에 저항 접합(ohmic contact)이 이루어지지 않는 손상 영역층을 형성함으로써, 접촉된 상기 제1 도전형 이온 영역과 상기 금속 전극이 상기 손상 영역층 이외의 영역에서만 상기 도전 영역이 형성되는 것을 특징으로 하는 반도체 소자.
- 제1항에 있어서,
상기 반도체 소자는 수직형 절연게이트 바이폴라 트랜지스터(vertical IGBT) 및 수평형 절연게이트 바이폴라 트랜지스터(lateral IGBT) 중 하나 이상이고, 상기 애노드 영역은 컬렉터(collector) 영역인 것을 특징으로 하는 반도체 소자.
- 제1항에 있어서,
상기 반도체 소자는 다이오드(diode) 및 사이리스터(thyristor) 중 하나 이상인 것을 특징으로 하는 반도체 소자.
- 제1항에 있어서,
상기 반도체 소자는 수직형 바이폴라 트랜지스터(vertical bipolar transistor) 및 수평형 바이폴라 트랜지스터(lateral bipolar transistor) 중 하나 이상이고, 상기 애노드 영역은 에미터(emitter) 영역인 것을 특징으로 하는 반도체 소자.
- 제1항에 있어서,
상기 제1 도전형 이온 영역의 전체 길이 중 0% 초과 및 80% 이하의 범위내에서 임의의 접촉 비율을 가지도록 상기 금속 전극과 상기 제1 도전형 이온 영역이 상호 접촉되는 것을 특징으로 하는 반도체 소자.
- 제1항에 있어서,
상기 제1 도전형 이온 영역은 P형 이온 영역 또는 N형 이온 영역인 것을 특징으로 하는 반도체 소자.
- 제1 도전형 이온 영역과 금속 전극이 접촉되도록 형성된 애노드 영역(anode region)을 가지는 반도체 소자의 제조 방법에 있어서,
상기 제1 도전형 이온 영역을 형성하는 단계; 및
도전 영역 및 비도전 영역이 교번되도록 상기 제1 도전형 이온 영역과 선택적으로 접촉되는 상기 금속 전극을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제10항에 있어서,
상기 금속 전극은 상기 도전 영역에만 제한적으로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제10항에 있어서,
상기 금속 전극을 형성하는 단계는,
상기 제1 도전형 이온 영역에 접촉되도록 절연막을 형성하는 단계;
상기 도전 영역이 형성되도록 하기 위해 상기 절연막을 선택적으로 식각하는 단계; 및
상기 절연막의 식각에 의해 노출된 제1 도전형 이온 영역을 통해서만 상기 도전 영역이 형성되도록 상기 제1 도전형 이온 영역 및 상기 절연막의 노출된 표면에 상기 금속 전극을 증착하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제10항에 있어서,
상기 금속 전극을 형성하는 단계는,
상기 제1 도전형 이온 영역의 일부에 저항 접합(ohmic contact)이 이루어지지 않는 손상 영역층을 형성하는 단계; 및
상기 제1 도전형 이온 영역 및 상기 손상 영역층의 노출된 표면에 상기 금속 전극을 증착하는 단계를 포함하되,
접촉된 상기 제1 도전형 이온 영역과 상기 금속 전극이 상기 손상 영역층 이외의 영역에서만 상기 도전 영역을 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제10항에 있어서,
상기 반도체 소자는 수직형 절연게이트 바이폴라 트랜지스터(vertical IGBT) 및 수평형 절연게이트 바이폴라 트랜지스터(lateral IGBT) 중 하나 이상이고, 상기 애노드 영역은 컬렉터(collector) 영역인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제10항에 있어서,
상기 반도체 소자는 다이오드(diode) 및 사이리스터(thyristor) 중 하나 이상인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제10항에 있어서,
상기 반도체 소자는 수직형 바이폴라 트랜지스터(vertical bipolar transistor) 및 수평형 바이폴라 트랜지스터(lateral bipolar transistor) 중 하나 이상이고, 상기 애노드 영역은 에미터(emitter) 영역인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제10항에 있어서,
상기 제1 도전형 이온 영역의 전체 길이 중 0% 초과 및 80% 이하의 범위내에서 임의의 접촉 비율을 가지도록 상기 금속 전극과 상기 제1 도전형 이온 영역이 상호 접촉되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제10항에 있어서,
상기 제1 도전형 이온 영역은 P형 이온 영역 또는 N형 이온 영역인 것을 특징으로 하는 반도체 소자의 제조 방법.
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| CN106098553A (zh) * | 2015-04-30 | 2016-11-09 | 英飞凌科技股份有限公司 | 通过外延生长制造半导体装置 |
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2010
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