KR20150107558A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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도모코 마츠다이
츠네오 오구라
가즈토시 나카무라
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가부시끼가이샤 도시바
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Abstract

본 발명은 신뢰성이 높은 반도체 장치를 제공한다.
실시 형태의 반도체 장치는, 제1 전극과, 제1 전극측으로 연장된 부분을 갖는 제2 전극과, 제1 전극과 제2 전극 사이에 설치된 제1 도전형의 제1 반도체층과, 제1 반도체층과 제2 전극 사이에 설치된 제2 도전형의 제1 반도체 영역과, 제1 반도체 영역과 제2 전극 사이에 설치되고, 상기 부분에 접하는 제1 도전형의 제2 반도체 영역과, 제1 전극과 상기 부분 사이에 위치하고, 제1 반도체층, 제1 반도체 영역 및 제2 반도체 영역에 제1 절연막을 개재하여 접하고, 상기 부분에 접속된 제3 전극과, 제1 반도체층, 제1 반도체 영역 및 제2 반도체 영역에 제2 절연막을 개재하여 접하는 제4 전극과, 제1 반도체 영역과 제2 반도체 영역 사이에 설치되고, 제2 도전형의 제3 반도체 영역을 구비한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 출원은, 일본 특허 출원 2014-52152호(출원일:2014년 3월 14일)를 기초 출원으로 하는 우선권을 향수한다. 본 출원은 이 기초 출원을 참조함으로써 기초 출원의 모든 내용을 포함한다.
본 발명의 실시 형태는, 반도체 장치 및 그 제조 방법에 관한 것이다.
IGBT(Insulated Gate Bipolar Transistor) 등의 반도체 장치는, 스위칭 동작에 의해 대전류가 제어된다. 스위칭 동작은, 안전 동작 영역(Safe Operation Area)에서 행해지는 것이 요구된다.
그러나, 예를 들어 턴 오프 시에 베이스층에 과도하게 캐리어가 축적되면, 반도체 장치 내에 형성되어 있는 기생 사이리스터가 턴 온하는 경우가 있다. 이러한 경우, 게이트 구동이 불능이 되어, 반도체 장치의 안전 동작 영역 내에서의 동작을 유지할 수 없게 되기 때문에, 반도체 장치가 파괴에 이를 가능성이 있다. 따라서, 반도체 장치 내에서의 과도한 캐리어의 축적에 대해서는, 최대한 피하여 신뢰성을 높게 하는 것이 바람직하다.
본 발명은 신뢰성이 높은 반도체 장치 및 그 제조 방법을 제공한다.
실시 형태의 반도체 장치는, 제1 전극과, 상기 제1 전극측으로 연장된 부분을 갖는 제2 전극과, 상기 제1 전극과 상기 제2 전극 사이에 설치된 제1 도전형의 제1 반도체층과, 상기 제1 반도체층과 상기 제2 전극 사이에 설치된 제2 도전형의 제1 반도체 영역과, 상기 제1 반도체 영역과 상기 제2 전극 사이에 설치되고, 상기 부분에 접하는 제1 도전형의 제2 반도체 영역과, 상기 제1 전극과 상기 부분 사이에 위치하고, 상기 제1 반도체층, 상기 제1 반도체 영역 및 상기 제2 반도체 영역에 제1 절연막을 개재하여 접하고, 상기 부분에 접속된 제3 전극과, 상기 제1 반도체층, 상기 제1 반도체 영역 및 상기 제2 반도체 영역에 제2 절연막을 개재하여 접하는 제4 전극과, 상기 제1 반도체 영역과 상기 제2 반도체 영역 사이에 설치되고, 상기 제1 반도체 영역보다도 높은 불순물 농도를 갖는 제2 도전형의 제3 반도체 영역을 구비한다.
도 1의 (a) 및 도 1의 (b)는, 제1 실시 형태에 따른 반도체 장치의 모식적 단면도이다.
도 2는, 제1 실시 형태에 따른 반도체 장치의 모식적인 평면도이다.
도 3의 (a) 내지 도 3의 (b)는, 제1 실시 형태에 따른 반도체 장치의 제조 과정을 나타내는 모식적 단면도이다.
도 4의 (a) 내지 도 4의 (b)는, 제1 실시 형태에 따른 반도체 장치의 제조 과정을 나타내는 모식적 단면도이다.
도 5의 (a) 내지 도 5의 (b)는, 제1 실시 형태에 따른 반도체 장치의 제조 과정을 나타내는 모식적 단면도이다.
도 6의 (a) 내지 도 6의 (b)는, 제1 실시 형태에 따른 반도체 장치의 제조 과정을 나타내는 모식적 단면도이다.
도 7의 (a) 내지 도 7의 (b)는, 제1 실시 형태에 따른 반도체 장치의 제조 과정을 나타내는 모식적 단면도이다.
도 8의 (a) 내지 도 8의 (b)는, 제1 실시 형태에 따른 반도체 장치의 제조 과정을 나타내는 모식적 단면도이다.
도 9의 (a) 내지 도 9의 (b)는, 제1 실시 형태에 따른 반도체 장치의 제조 과정을 나타내는 모식적 단면도이다.
도 10의 (a) 내지 도 10의 (b)는, 제1 실시 형태에 따른 반도체 장치의 제조 과정을 나타내는 모식적 단면도이다.
도 11의 (a) 내지 도 11의 (b)는, 제1 실시 형태에 따른 반도체 장치의 제조 과정을 나타내는 모식적 단면도이다.
도 12의 (a) 내지 도 12의 (b)는, 제1 실시 형태에 따른 반도체 장치의 제조 과정을 나타내는 모식적 단면도이다.
도 13의 (a) 내지 도 13의 (b)는, 제1 실시 형태에 따른 반도체 장치의 제조 과정을 나타내는 모식적 단면도이다.
도 14의 (a) 및 도 14의 (b)는, 제1 실시 형태에 따른 반도체 장치의 턴 오프 직후의 동작의 일례를 나타내는 모식적 단면도이다.
도 15의 (a)는, 참고예에 따른 반도체 장치의 모식적 단면도이며, 도 15의 (b)는, 제1 실시 형태에 따른 반도체 장치의 모식적 단면도이다.
도 16의 (a) 및 도 16의 (b)는, 제1 실시 형태의 변형예에 따른 반도체 장치의 모식적 단면도이다.
도 17의 (a) 내지 도 17의 (c)는, 제2 실시 형태에 따른 반도체 장치의 모식적 단면도이다.
도 18은, 제2 실시 형태에 따른 반도체 장치의 모식적인 평면도이다.
도 19는, 제2 실시 형태에 따른 반도체 장치의 턴 오프 직후의 동작의 일례를 나타내는 모식적 단면도이다.
도 20의 (a) 내지 도 20의 (c)는, 제2 실시 형태의 제1 변형예에 따른 반도체 장치의 모식적 단면도이다.
도 21의 (a) 내지 도 21의 (c)는, 제2 실시 형태의 제2 변형예에 따른 반도체 장치의 모식적 단면도이다.
도 22의 (a) 내지 도 22의 (c)는, 제2 실시 형태의 제3 변형예에 따른 반도체 장치의 모식적 단면도이다.
이하, 도면을 참조하면서, 실시 형태에 대해서 설명한다. 이하의 설명에서는, 동일한 부재에는 동일한 부호를 붙이고, 한번 설명한 부재에 대해서는 적절히 그 설명을 생략한다.
(제1 실시 형태)
도 1의 (a) 및 도 1의 (b)는, 제1 실시 형태에 따른 반도체 장치의 모식적 단면도이다.
도 2는 제1 실시 형태에 따른 반도체 장치의 모식적인 평면도이다.
도 1의 (a)에는, 도 2의 X1-X1'선에서의 단면이 도시되고, 도 1의 (b)에는, 도 2의 X2-X2'선에서의 단면이 도시되어 있다. 도 2에는, 도 1의 (a), (b)의 A-A'선에서의 단면을 상면에서 본 상태가 도시되어 있다. 또한, 도 1의 (a), (b), 도 2에는, 3차원 좌표(X축, Y축, Z축)이 도시되어 있다. 또한, 실시 형태에서는, 콜렉터측을 하측, 이미터측을 상측으로 하는 경우가 있다.
반도체 장치(1A)는, 예를 들어 상하 전극 구조의 IGBT이다. 반도체 장치(1A)는, 예를 들어 콜렉터 전극(10)(제1 전극)과, 이미터 전극(11)(제2 전극)을 구비한다. 콜렉터 전극(10)과 이미터 전극(11) 사이에는, p+형 콜렉터 영역(22)(제5 반도체 영역), n형 버퍼 영역(21), n-형 베이스층(20)(제1 반도체층), n형 배리어 영역(25), p형 베이스 영역(30)(제1 반도체 영역), n+형 이미터 영역(40)(제2 반도체 영역), p+형 확산 영역(31)(제3 반도체 영역), p+형 콘택트 영역(32)(제4 반도체 영역), 전극(50)(제3 전극), 게이트 전극(52)(제4 전극) 및 층간 절연막(60)이 설치되어 있다.
도 1의 (a), (b)에 나타낸 바와 같이, 베이스층(20)은, 콜렉터 전극(10)과 이미터 전극(11) 사이에 설치되어 있다. 콜렉터 영역(22)은, 콜렉터 전극(10)과 베이스층(20) 사이에 설치되어 있다. 콜렉터 영역(22)은, 콜렉터 전극(10)에 접해 있다. 버퍼 영역(21)은, 콜렉터 영역(22)과 베이스층(20) 사이에 설치되어 있다. 버퍼 영역(21)은, 베이스층(20)과 콜렉터 영역(22)에 접해 있다.
베이스 영역(30)은, 베이스층(20)과 이미터 전극(11) 사이에 설치되어 있다. 베이스 영역(30)과 베이스층(20) 사이에는, 배리어 영역(25)이 설치되어 있다. 배리어 영역(25)은, 베이스층(20)과 베이스 영역(30)에 접해 있다.
이미터 전극(11)은, 부분(11a)과, 부분(11b)을 갖는다. 부분(11b)은 부분(11a)으로부터 콜렉터 전극(10)측으로 연장되어 있다. 부분(11a)과 부분(11b)은 동일한 재료를 포함한 일체적인 부위여도 되고, 각각이 다른 재료를 포함한 부위여도 상관없다.
반도체 장치(1A)의 구조를, 도 1의 (a)에 나타내는 X1-X1' 단면과, 도 1의 (b)에 나타내는 X2-X2' 단면으로 나누어서 설명한다. 또한, 동일한 부재에 대해서는, 적절히 그 설명을 생략하는 경우가 있다.
우선, 도 1의 (a)에 나타내는 X1-X1' 단면으로부터 설명한다.
X1-X1' 단면에 있어서는, 이미터 영역(40)은, 베이스 영역(30)과 이미터 전극(11) 사이에 설치되어 있다. 이미터 영역(40)은, 베이스 영역(30)과, 이미터 전극(11)의 부분(11b)에 접해 있다.
전극(50)은, 콜렉터 전극(10)과, 이미터 전극(11)의 부분(11b) 사이에 위치하고 있다. 전극(50)은, 베이스층(20), 배리어 영역(25), 베이스 영역(30) 및 이미터 영역(40)에, 절연막(51)(제1 절연막)을 개재하여 접해 있다. 전극(50)은, 이미터 전극(11)의 부분(11b)에 접속되어 있다.
게이트 전극(52)은, 전극(50)의 가로로 배치되고, 콜렉터 전극(10)과, 이미터 전극(11)의 부분(11b) 사이에는 위치하지 않는다. 게이트 전극(52)은, 베이스층(20), 배리어 영역(25), 베이스 영역(30) 및 이미터 영역(40)에, 게이트 절연막(53)(제2 절연막)을 개재하여 접해 있다. 게이트 전극(52)은, 반도체 장치(1A)의 온 오프 동작을 제어하는 제어 전극이다.
고농도의 불순물 원소를 포함하는 확산 영역(31)은, 베이스 영역(30)과 이미터 영역(40) 사이에 설치되어 있다. 확산 영역(31)은, 절연막(51)에 접해 있다. 여기서, 확산 영역(31) 중 적어도 일부는, 이미터 전극(11)의 부분(11b)의 바로 아래에 위치하고 있다.
이미터 전극(11)의 부분(11b)의 하부(11bb)는, 이미터 영역(40)의 상면(40u)보다도 하측에 위치하고 있다. 바꾸어 말하면, 전극(50)의 상단부는, 이미터 영역(40)의 상면(40u)보다도 낮은 위치에 있다. 예를 들어, 부분(11b)의 하부(11bb)와 콜렉터 전극(10) 사이의 거리는, 이미터 영역(40)의 상면(40u)과 콜렉터 전극(10) 사이의 거리보다도 짧다.
부분(11b)의 측부(11bw)의 일부는, 이미터 영역(40)에 접하고, 부분(11b)의 하부(11bb)는, 이미터 영역(40)에 접해 있다. 단, 이미터 전극(11)의 부분(11b)은, 확산 영역(31)에 접해 있지 않다. 확산 영역(31)과, 이미터 전극(11)의 부분(11b) 사이에는, 이미터 영역(40)이 설치되어 있다.
층간 절연막(60)은, 게이트 전극(52)과 이미터 전극(11) 사이 및 이미터 영역(40)과 이미터 전극(11) 사이에 설치되어 있다.
도 1의 (b)에 나타내는 X2-X2' 단면에 대해서 설명한다.
X2-X2' 단면에 있어서는, 콘택트 영역(32)은, 베이스 영역(30)과 이미터 전극(11) 사이에 설치되어 있다. 콘택트 영역(32)은, 베이스 영역(30)과, 이미터 전극(11)의 부분(11b)에 접해 있다.
전극(50)은, 콜렉터 전극(10)과, 이미터 전극(11)의 부분(11b) 사이에 위치하고 있다. 전극(50)은, 베이스층(20), 배리어 영역(25), 베이스 영역(30) 및 콘택트 영역(32)에, 절연막(51)을 개재하여 접해 있다. 전극(50)은, 이미터 전극(11)의 부분(11b)에 접속되어 있다.
게이트 전극(52)은, 전극(50)의 가로로 배치되고, 콜렉터 전극(10)과, 이미터 전극(11)의 부분(11b) 사이에는 위치하지 않는다. 게이트 전극(52)은, 베이스층(20), 배리어 영역(25), 베이스 영역(30) 및 콘택트 영역(32)에, 게이트 절연막(53)을 개재하여 접해 있다.
확산 영역(31)은, 베이스 영역(30)과 콘택트 영역(32) 사이에 설치되어 있다. 확산 영역(31)은, 절연막(51)에 접해 있다. 확산 영역(31) 중 적어도 일부는, 이미터 전극(11)의 부분(11b)의 바로 아래에 위치하고 있다. 또한, 이미터 전극(11)의 부분(11b)의 하부(11bb)는, 콘택트 영역(32)의 상면(32u)보다도 하측에 위치하고 있다. 단, 이미터 전극(11)의 부분(11b)은, 확산 영역(31)에 접해 있지 않다. 확산 영역(31)과, 이미터 전극(11)의 부분(11b) 사이에는, 콘택트 영역(32)이 설치되어 있다.
층간 절연막(60)은, 게이트 전극(52)과 이미터 전극(11) 사이 및 콘택트 영역(32)과 이미터 전극(11) 사이에 설치되어 있다.
반도체 장치(1A)의 구조를, 도 2에 나타내는 평면도를 사용해서 설명한다.
도 2에 나타낸 바와 같이, 전극(50) 및 게이트 전극(52)은, 콜렉터 전극(10)으로부터 이미터 전극(11)을 향하는 Z 방향에 대하여 교차하는 방향(예를 들어, X 방향)으로 연장되어 있다. 전극(50) 및 게이트 전극(52)은, Y 방향으로 교대로 배열되어 있다. 전극(50)과 게이트 전극(52)에 의해 개재된 베이스 영역(30), 배리어 영역(25), 이미터 전극(11)의 부분(11b), 확산 영역(31)도 X 방향으로 연장되어 있다. 또한, 전극(50) 및 게이트 전극(52)은, 도 1과 같이 교대로 1개씩이 아닌, 복수개씩 교대로 배열해도 된다.
또한, 일례로서, 이미터 영역(40)과 콘택트 영역(32)은, X 방향에 있어서 교대로 배열되어 있다. 예를 들어, 이미터 영역(40)이 배치된 영역을, 이미터 배치 영역(40ar), 콘택트 영역(32)이 배치된 영역을, 콘택트 배치 영역(32ar)이라 하면, 확산 영역(31)은, 이미터 배치 영역(40ar) 및 콘택트 배치 영역(32ar)에 있어서, X 방향으로 연속적으로 연장되어 있다. 확산 영역(31)은, 이미터 영역(40) 및 콘택트 영역(32)의 각각에 접해 있다. 또한, 이미터 영역(40)과 콘택트 영역(32)은, 교대로 단속적으로 배치해도 되고, 서로 부분적으로 배치해도 된다.
또한, 제1 실시 형태에서는, 도 1의 (a), (b)에 나타내는 구조로부터 배리어 영역(25)을 뺀 구조도 실시 형태에 포함된다.
또한, 확산 영역(31) 및 콘택트 영역(32)의 불순물 농도는, 베이스 영역(30)의 불순물 농도보다도 높다. 또한, 확산 영역(31)의 불순물 농도는, 콘택트 영역(32)의 불순물 농도와 동일해도 되고, 콘택트 영역(32)의 불순물 농도와 달라도 된다. 바람직하게는, 확산 영역(31)의 불순물 농도는, 콘택트 영역(32)의 불순물 농도보다도 높게 설계된다.
또한, n+형, n형 및 n-형에 대해서는, 제1 도전형, p+형 및 p형에 대해서는, 제2 도전형이라고 칭해도 된다. 여기서, n+형, n형, n-형의 순 및 p+형, p형 순으로, 불순물 농도가 낮아지는 것을 의미한다.
또한, 상술한 「불순물 농도」란, 반도체 재료의 도전성에 기여하는 불순물 원소의 실효적인 농도를 말한다. 예를 들어, 반도체 재료에 도너로 되는 불순물 원소와 억셉터로 되는 불순물 원소가 함유되어 있는 경우에는, 활성화한 불순물 원소 중, 도너와 억셉터의 상쇄분을 뺀 농도를 불순물 농도라 한다.
또한, 콜렉터 영역(22), 버퍼 영역(21), 베이스층(20), 배리어 영역(25), 베이스 영역(30), 이미터 영역(40), 확산 영역(31), 콘택트 영역(32)의 각각의 주성분은, 예를 들어 규소(Si)이다. 제1 도전형의 불순물 원소로서는, 예를 들어 인(P), 비소(As) 등이 적용된다. 제2 도전형의 불순물 원소로서는, 예를 들어 붕소(B) 등이 적용된다. 또한, 이들 주성분은, 규소(Si) 외에, 실리콘탄화물(SiC), 질화갈륨(GaN) 등이어도 된다.
콜렉터 전극(10) 및 이미터 전극(11)의 재료는, 예를 들어 알루미늄(Al), 티타늄(Ti), 니켈(Ni), 텅스텐(W), 금(Au) 등의 군으로부터 선택되는 적어도 1개를 포함하는 금속이다. 또한, 이미터 전극(11)의 부분(11b)의 재료는, 예를 들어 불순물 원소가 도입된 폴리실리콘이어도 된다.
전극(50) 및 게이트 전극(52)은, 불순물 원소가 도입된 폴리실리콘, 금속 등을 포함한다. 또한, 실시 형태에 있어서, 절연막이란, 예를 들어 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 등을 포함하는 절연막이다.
도 3의 (a) 내지 도 13의 (b)는, 제1 실시 형태에 따른 반도체 장치의 제조 과정을 나타내는 모식적 단면도이다.
여기서, 도 3의 (a) 내지 도 13의 (b)의 각 도면의 (a)에는, X1-X1'선의 위치에서의 단면이 도시되고, 각 도면의 (b)에는, X2-X2'선의 위치에서의 단면이 도시되어 있다. 바꾸어 말하면, 각 도면의 (a)에는, 이미터 배치 영역(40ar)에서의 단면이 도시되고, 각 도면의 (b)에는, 콘택트 배치 영역(32ar)에서의 단면이 도시되어 있다.
우선, 도 3의 (a), (b)에 나타낸 바와 같이, n-형 베이스층(20)을 준비한다. 계속해서, 이 베이스층(20)의 표층에, 제1 도전형의 불순물 원소를 주입한다. 이 후, 가열 처리가 실시된다. 이에 의해, 베이스층(20)의 표층에, 배리어 영역(25)이 형성된다. 여기서, 베이스층(20) 및 배리어 영역(25)을 통합해서 반도체층이라 부른다.
이어서, 도 4의 (a), (b)에 나타낸 바와 같이, 배리어 영역(25) 위에 마스크층(90)을 선택적으로 형성한다. 계속해서, 마스크층(90)으로부터 노출된 배리어 영역(25)과, 이 아래의 베이스층(20)을 RIE(Reactive Ion Etching)에 의해 에칭한다. 이에 의해, 반도체층의 표면부터 이면을 향해, 복수의 트렌치(91)가 형성된다. 복수의 트렌치(91)의 각각은, Z 방향으로 깊이 파 내려갈 수 있으며, X 방향으로 더 연장되어 있다. 또한, 복수의 트렌치(91) 각각은, Y 방향으로 배열되어 있다.
이어서, 도 5의 (a), (b)에 나타낸 바와 같이, 트렌치(91)의 내벽 및 배리어 영역(25)의 상층에, 열산화법, CVD(Chemical Vapor Deposition)법, 스퍼터링법 중 어느 하나의 방법에 의해 절연막(55)을 형성한다.
이어서, 도 6의 (a), (b)에 나타낸 바와 같이, 복수의 트렌치(91) 중 제1군에, 절연막(51)을 개재하여 전극(50)을 형성함과 함께, 복수의 트렌치(91) 중 제2군에, 게이트 절연막(53)을 개재하여 게이트 전극(52)을 형성한다. 제1군의 트렌치(91)와 제2군의 트렌치(91)는, Y 방향에 있어서 교대로 배열되어 있다.
전극(50)과 게이트 전극(52)은, CVD법에 의해 형성되고, 전극(50)의 재료와 게이트 전극(52)의 재료는 동일하게 된다. 또한, 배리어 영역(25)의 상면(25u)으로부터 상측에 형성된 여분의 피막에는, 예를 들어 CMP(Chemical Mechanical Polishing) 처리가 실시된다(도시하지 않음).
이어서, 도 7의 (a), (b)에 나타낸 바와 같이, 배리어 영역(25)의 표층에, 제2 도전형의 불순물 원소를 주입한다. 이 후, 가열 처리가 실시된다. 이에 의해, 배리어 영역(25)의 표층에 베이스 영역(30)이 형성된다.
이어서, 도 8의 (a)에 나타낸 바와 같이, X1-X1'선 단면에 있어서는, 베이스 영역(30)의 표층에, 선택적으로 제1 도전형의 불순물 원소를 주입한다. 이 후, 가열 처리가 실시된다. 이에 의해, 베이스 영역(30)의 표층에 이미터 영역(40)이 형성된다. 여기서, 도 8의 (b)에 나타내는 X2-X2'선 단면에 있어서는, 베이스 영역(30)의 표면이 마스크층(92)에 의해 덮여 있다. 따라서, X2-X2'선 단면에 있어서는, 베이스 영역(30)의 표층에 제1 도전형의 불순물 원소가 주입되지 않는다.
이어서, 도 9의 (b)에 나타낸 바와 같이, X2-X2'선 단면에 있어서는, 베이스 영역(30)의 표층에, 선택적으로 제2 도전형의 불순물 원소를 주입한다. 이 후, 가열 처리가 실시된다. 이에 의해, 베이스 영역(30)의 표층에 콘택트 영역(32)이 형성된다. 여기서, 도 9의 (a)에 나타내는 X1-X1'선 단면에 있어서는, 이미터 영역(40)의 표면이 마스크층(93)에 의해 덮여 있다. 따라서, X1-X1'선 단면에 있어서는, 이미터 영역(40)의 표층에 제2 도전형의 불순물 원소가 주입되지 않는다. 이 후, 마스크층(93)은 제거된다.
이 단계에 있어서, 복수의 반도체층 혹은 복수의 반도체 영역을 포함하는 구조체(94)가 준비된다. 이 구조체(94)에 있어서는, 배리어 영역(25)의 표층에 베이스 영역(30)이 설치되고, 베이스 영역(30)의 표층에 이미터 영역(40)이 선택적으로 설치되어 있다. 또한, 구조체(94)에 있어서는, 전극(50)과, 게이트 전극(52)이 설치되어 있다.
또한, 도 4의 (a), (b) 내지 도 9의 (a), (b)까지의 과정의 순서에 대해서는, 상술한 예에 한정하지 않는다. 예를 들어, 베이스층(20)/배리어 영역(25)/베이스 영역(30)/이미터 영역(40) 및 콘택트 영역(32)의 구조체를 형성한 후에, 복수의 트렌치(91)를 형성하고, 전극(50) 및 게이트 전극(52)을 형성해도 된다.
또한, 배리어 영역(25)을 형성하지 않는 제조 과정도 실시 형태에 포함된다. 이 경우, 베이스층(20)의 표층에 베이스 영역(30)이 일단 형성된 후, 또한, 베이스 영역(30)의 표층에 이미터 영역(40)과 콘택트 영역(32)이 형성된다.
이어서, 도 10의 (a)에 나타낸 바와 같이, X1-X1'선 단면에 있어서는, 게이트 전극(52)과, 게이트 절연막(53) 및 게이트 전극(52)을 개재하는 이미터 영역(40)의 일부를 덮는 층간 절연막(60)을, 이미터 영역(40) 위 및 게이트 전극(52) 위에 형성한다. 층간 절연막(60)은, 전극(50), 절연막(51) 및 층간 절연막(60)에 의해 덮인 이미터 영역(40)의 부분 이외의 이미터 영역(40)을 개구하고 있다.
또한, 도 10의 (b)에 나타낸 바와 같이, X2-X2'선 단면에 있어서는, 게이트 전극(52)과, 게이트 절연막(53) 및 게이트 전극(52)을 개재하는 콘택트 영역(32)의 일부를 덮는 층간 절연막(60)을, 콘택트 영역(32) 위 및 게이트 전극(52) 위에 형성한다. 층간 절연막(60)은, 전극(50), 절연막(51) 및 층간 절연막(60)에 의해 덮인 콘택트 영역(32)의 부분 이외의 콘택트 영역(32)을 개구하고 있다.
층간 절연막(60)은, 이미터 배치 영역(40ar) 및 콘택트 배치 영역(32ar)에 있어서, X 방향으로 연속적으로 연장되어 있다. 도 10의 (a), (b)에 나타내는 층간 절연막(60)의 형성은 동시에 행해진다.
이어서, 도 11의 (a)에 나타낸 바와 같이, X1-X1'선 단면에 있어서는, 층간 절연막(60)을 마스크로 하여, 층간 절연막(60)으로부터 노출된 이미터 영역(40), 전극(50) 및 절연막(51)을, RIE에 의해 에칭한다. 이에 의해, 이미터 영역(40), 전극(50) 및 절연막(51)을 저부(95b)로 하는 트렌치(95)가 형성된다.
또한, 도 11의 (b)에 나타낸 바와 같이, X2-X2'선 단면에 있어서는, 층간 절연막(60)을 마스크로 하여, 층간 절연막(60)으로부터 노출된 콘택트 영역(32), 전극(50) 및 절연막(51)을, RIE에 의해 에칭한다. 이에 의해, 콘택트 영역(32), 전극(50) 및 절연막(51)을 저부(95b)로 하는 트렌치(95)가 형성된다.
RIE에 의해 형성된 트렌치(95)는, 이미터 배치 영역(40ar) 및 콘택트 배치 영역(32ar)에 있어서, X 방향으로 연속적으로 연장되어 있다. 도 11의 (a), (b)에 나타내는 RIE는 동시에 행해진다.
이어서, 도 12의 (a)에 나타낸 바와 같이, X1-X1'선 단면에 있어서는, 트렌치(95)를 경유하여, 베이스 영역(30)과 이미터 영역(40) 사이에, 제2 도전형의 불순물 원소(예를 들어, 붕소(B))를 주입한다. 이 이온 주입에 있어서는, 주입면에 대하여 수직으로 이온 주입하는 것 외에, 주입면의 법선으로부터 소정의 각도를 두고 이온 주입하는, 소위 경사 이온 주입의 방법을 사용해도 된다. 이에 의해, 제2 도전형의 불순물 원소는, 트렌치(95)의 하측 외에, 층간 절연막(60)의 하측에도 돌아서 들어간다. 또한, 확산 영역(31)이 베이스 영역(30)과 이미터 영역(40) 사이에 형성되도록, 즉, 이미터 전극(11)의 부분(11b)의 하부(11bb)와 확산 영역(31) 사이에 확실하게 이미터 영역(40)이 개재하도록, 이온 주입에서는, 고가속 에너지 조건으로 설정된다.
또한, 도 12의 (b)에 나타낸 바와 같이, X2-X2'선 단면에 있어서는, 트렌치(95)를 경유하여, 베이스 영역(30)과 콘택트 영역(32) 사이에, 제2 도전형의 불순물 원소(예를 들어, 붕소(B))를 주입한다. 이 이온 주입에 있어서는, 소위 경사 이온 주입의 방법을 사용해도 된다. 이에 의해, 제2 도전형의 불순물 원소는, 트렌치(95) 아래 외에, 층간 절연막(60)의 하측에도 돌아서 들어간다. 또한, 확산 영역(31)이 베이스 영역(30)과 이미터 영역(40) 사이에 형성되도록, 이온 주입에서는, 고가속 에너지 조건으로 설정된다.
이 후, 가열 처리가 실시된다. 이에 의해, 베이스 영역(30)과 이미터 영역(40) 사이 및 베이스 영역(30)과 콘택트 영역(32) 사이에, 확산 영역(31)이 형성된다. 또한, 이 단계에서의 가열이란, RTA(Rapid Thermal Anneal)와 같은 활성화를 행하기 위한 가열이며, 주입한 불순물 원소를 반도체의 넓은 범위에 걸쳐서 확산시키는 열확산 처리는 행하지 않는 것이 바람직하다. 이에 의해, 베이스 영역(30)과 이미터 영역(40) 사이 및 베이스 영역(30)과 콘택트 영역(32) 사이에, 확산 영역(31)이 위치한다. 도 12의 (a), (b)에 나타내는 이온 주입은 동시에 행해진다.
이어서, 도 13의 (a), (b)에 나타낸 바와 같이, 트렌치(95) 중 및 층간 절연막(60) 위에 이미터 전극(11)을 형성한다. 이 후, 베이스층(20)의 이면(20r)측으로부터, 제1 도전형의 불순물 원소를 주입하여, 버퍼 영역(21)을 형성한다. 계속해서, 베이스층(20)의 이면(20r)측으로부터 제2 도전형의 불순물 원소를 주입하여 콜렉터 영역을 형성한다. 또한, 콜렉터 전극(10)을 형성한다. 콜렉터 전극(10)을 형성한 후의 상태는, 이미 도 1의 (a), (b)에 도시되어 있다.
반도체 장치(1A)의 동작에 대해서 설명한다.
도 1의 (a), (b)에 나타내는 반도체 장치(1A)에 있어서는, 콜렉터 전극(10)에 이미터 전극(11)보다도 높은 전위가 인가된다. 그리고, 게이트 전극(52)에 임계값 전압(Vth) 이상의 전압이 인가되면, 게이트 절연막(53)을 따른 베이스 영역(30)에 채널 영역(반전층)이 형성되어 반도체 장치(1A)가 온 상태(턴 온)가 된다.
온 상태에서는, 이미터 영역(40)으로부터 베이스 영역(30)에 전자가 주입되어, 배리어 영역(25), 베이스층(20), 버퍼 영역(21), 콜렉터 영역(22), 콜렉터 전극(10)의 순으로 전자 전류가 흐른다. 한편, 콜렉터 영역(22)으로부터는 버퍼 영역(21)에 정공이 주입되어, 배리어 영역(25), 베이스층(20), 배리어 영역(25), 베이스 영역(30), 콘택트 영역(32) 혹은 이미터 영역(40), 이미터 전극(11)의 순으로 정공 전류가 흐른다.
반도체 장치(1A)에 있어서는, 이미터 영역(40)이 반도체 장치(1A)의 이미터측의 전역에 설치되어 있지 않다. 예를 들어, 반도체 장치(1A)에 있어서는, 베이스 영역(30) 위에 이미터 영역(40)과 콘택트 영역(32)이 X 방향으로 교대로 설치되어 있다. 또한, 인접하는 게이트 전극(52) 사이에 배치된 전극(50)은, 게이트 전극으로서 기능하지 않는다. 즉, 반도체 장치(1A)에서는, 채널 밀도가 적절히 조정되어, 포화 전류값이 제어되고 있다.
또한, 반도체 장치(1A)에 있어서는, 이미터 영역(40)이 이미터 전극(11)의 부분(11b)의 측부(11bw) 외에, 부분(11b)의 하부(11bb)에 접해 있다. 따라서, 반도체 장치(1A)에 있어서는, 이미터 영역(40)이 부분(11b)의 측부(11bw)에만 접해 있는 구조에 비해, 이미터 영역(40)과 부분(11b)의 전기적 접촉성이 향상된다. 즉, 이미터 영역(40)과 이미터 전극(11)의 접촉 저항이 보다 감소한다.
한편, 게이트 전극(52)에 있어서, 임계값 전압(Vth)보다 작은 전압까지 인가 전압이 내려가면, 채널 영역이 소멸해서 반도체 장치(1A)는 오프 상태(턴 오프)에 들어간다. 그러나, IGBT에서는, 오프 상태에 들어갔을 때, 축적되어 있는 캐리어(정공)에 의해, IGBT가 오작동하는 경우가 있다. 예를 들어, 기생의 npn 트랜지스터(n+형 이미터 영역(40)/p형 베이스 영역(30)/n형 배리어 영역(25))가 소자로서 동작하는 경우가 있다. 기생 npn 트랜지스터가 동작하면, 소위 래치업이 발생하여, 게이트 구동이 불능이 되어, IGBT가 파괴에 이르는 경우도 있다. 따라서, IGBT에서는, 턴 오프 후, 소자 내에 축적된 정공을 빠르게 이미터 전극(11)으로 배출하는 것이 바람직하다.
도 14의 (a) 및 도 14의 (b)는, 제1 실시 형태에 따른 반도체 장치의 턴 오프 직후의 동작의 일례를 나타내는 모식적 단면도이다.
반도체 장치(1A)에 있어서는, 이미터 영역(40)의 부분(11b)의 바로 아래에 확산 영역(31)이 설치되어 있다. 확산 영역(31)은, 이미터 배치 영역(40ar) 및 콘택트 배치 영역(32ar)에 있어서, X 방향으로 연속적으로 연장되어 있다(도 2).
도 14의 (a)에 나타내는 이미터 배치 영역(40ar)에 있어서는, 턴 오프 직후에 있어서, 정공(h)이 불순물 농도가 높고 저항이 낮은 p+형 확산 영역(31)으로 유입된다(도 14의 (a)의 화살표). 단, p+형 확산 영역(31)과 이미터 영역(40)의 접합부는, 정공(h)에 있어서 에너지 장벽이 형성되어 있다. 따라서, 이미터 배치 영역(40ar)에 있어서는, 정공(h)이 이미터 영역(40)을 개재하여 이미터 전극(11)으로 배출되는 전류 경로가 형성되기 어렵게 된다. 그러나, 확산 영역(31)으로 유입된 정공(h)은, 확산 영역(31) 내를 이동하여, 콘택트 영역(32)에까지 도달한다. 여기서, 확산 영역(31) 내의 정공(h)의 이동이란, 도면의 X 방향에 있어서의 정공 이동이다. 그리고, 정공(h)은, 콘택트 영역(32)에 접하는 확산 영역(31)에 달하고, 콘택트 영역(32)에 접하는 이미터 전극(11)으로 배출된다.
한편, 도 14의 (b)에 나타내는 콘택트 배치 영역(32ar)에 있어서는, 턴 오프 직후에 있어서, 정공(h)이 p+형 확산 영역(31)으로 유입된다. 확산 영역(31)으로 유입된 정공(h)은, 그 바로 위의 p+형 콘택트 영역(32)을 경유하여, 이미터 전극(11)으로 배출된다(도 14의 (b)의 화살표).
이와 같이, 반도체 장치(1A)에서는, 이미터 배치 영역(40ar) 및 콘택트 배치 영역(32ar)에 있어서, 턴 오프 직후에 정공(h)이 빠르게 이미터 전극(11)으로 배출된다. 이에 의해, 반도체 장치(1A)에서는, 턴 오프 후의 기생 npn 트랜지스터의 동작이 억제되어, 래치업이 일어나기 어렵게 된다. 그 결과, 반도체 장치(1A)는, 높은 파괴 내량(破壞耐量)을 갖는다.
여기서, 이미터 전극(11)의 부분(11b)와 베이스 영역(30) 사이의 저항에 대해서 고찰한다.
도 15의 (a)는, 참고예에 따른 반도체 장치의 모식적 단면도이며, 도 15의 (b)는, 제1 실시 형태에 따른 반도체 장치의 모식적 단면도이다.
도 15의 (a), (b)에는, 콘택트 배치 영역(32ar)의 단면이 도시되어 있다.
도 15의 (a)에 나타내는 반도체 장치(100)에는, 확산 영역(31)이 설치되어 있지 않다. 따라서, 도 15의 (a) 중에 나타난 점 P-Q간의 저항은, 점 P-Q간에 존재하는 베이스 영역(30)의 저항, 콘택트 영역(32)의 저항 및 이미터 전극(11)의 저항의 직렬 저항이 된다.
한편, 도 15의 (b)에 나타내는 반도체 장치(1A)에는, 확산 영역(31)이 설치되어 있다. 따라서, 도 15의 (a) 중에 나타난 점 P-Q간의 저항은, 점 P-Q간에 존재하는 베이스 영역(30)의 저항, 확산 영역(31)의 저항, 콘택트 영역(32)의 저항 및 이미터 전극(11)의 저항의 직렬 저항이 된다. 또한, 반도체 장치(1A)에 있어서는, 베이스 영역(30)의 일부 및 콘택트 영역(32)의 일부가 확산 영역(31)에 의해 치환되어 있다. 여기서, 확산 영역(31)의 저항률은, 베이스 영역(30)의 저항률보다도 낮다.
따라서, 반도체 장치(1A)의 점 P-Q간의 저항은, 반도체 장치(100)의 점 P-Q간의 저항보다도 낮아진다. 이에 의해, 반도체 장치(1A)에서는, 턴 오프 직후에 있어서, 정공(h)이 베이스 영역(30), 확산 영역(31) 및 콘택트 영역(32)을 경유하여, 효율적으로 이미터 전극(11)으로 배출된다.
또한, 전극(50)은, 이미터 전극(11)에 접속되어 있기 때문에, 온 상태 및 오프 상태에서도, 그 전위가 변동하지 않고 안정된 전위를 유지한다.
이와 같이, 제1 실시 형태에 의해, 소자 파괴되기 어려워, 신뢰성이 높은 반도체 장치(1A)가 제공된다.
또한, 본 실시예에 있어서, n형 배리어 영역(25)은 없어도 된다. 배리어 영역(25)이 없어도 상술과 마찬가지의 효과가 얻어진다.
(제1 실시 형태의 변형예)
도 16의 (a) 및 도 16의 (b)는, 제1 실시 형태의 변형예에 따른 반도체 장치의 모식적 단면도이다.
도 16의 (a)에는, X1-X1'선의 위치에서의 단면이 도시되고, 도 16의 (b)에는, X2-X2'선의 위치에서의 단면이 도시되어 있다.
반도체 장치(1B)는, 반도체 장치(1A)의 구성 요소를 갖는다. 단, 반도체 장치(1B)에 있어서는, 이미터 전극(11)의 부분(11b)이 반도체 장치(1A)의 이미터 전극의 부분(11b)에 비해 콜렉터측으로 더 연장되어 있다. 예를 들어, 반도체 장치(1B)의 이미터 전극(11)의 부분(11b)은, 확산 영역(31)에 접해 있다.
이러한 구조라면, 점 P-Q간의 저항이 반도체 장치(1A)의 점 P-Q간의 저항에 비해서 더 낮아진다. 따라서, 정공(h)의 이미터 전극(11)으로의 배출 효율은, 반도체 장치(1A)에 비해서 더욱 증가한다. 즉, 반도체 장치(1B)에 의하면, 기생 npn 트랜지스터의 동작이 반도체 장치(1A)에 비해 더 억제된다. 그 결과, 반도체 장치(1B)는, 반도체 장치(1A)에 비해서 더욱 높은 파괴 내량을 갖는다.
또한, 본 실시예에 있어서, n형 배리어 영역(25)은 없어도 된다. 배리어 영역(25)이 없어도 상술과 마찬가지의 효과가 얻어진다.
(제2 실시 형태)
도 17의 (a) 내지 도 17의 (c)는, 제2 실시 형태에 따른 반도체 장치의 모식적 단면도이다.
도 18은, 제2 실시 형태에 따른 반도체 장치의 모식적인 평면도이다.
도 17의 (a)에는, 도 18의 X1-X1'선에서의 단면이 도시되고, 도 17의 (b)에는, 도 18의 X2-X2'선에서의 단면이 도시되고, 도 17의 (c)에는, 도 18의 X3-X3'선에서의 단면이 도시되어 있다. 도 18에는, 도 17의 (a) 내지 도 17의 (c)의 A-A'선에서의 단면을 상면에서 본 상태가 도시되어 있다.
반도체 장치(2A)는, 예를 들어 콜렉터 전극(10)과, 이미터 전극(11)을 구비한다. 콜렉터 전극(10)과 이미터 전극(11) 사이에는, p+형 콜렉터 영역(22), n형 버퍼 영역(21), n-형 베이스층(20), p형 베이스 영역(30), n+형 이미터 영역(40), p+형 콘택트 영역(32), 전극(50), 게이트 전극(52) 및 층간 절연막(60)이 설치되어 있다.
도 17의 (a) 내지 도 17의 (c)에는, 상술한 n형 배리어 영역(25)이 표시되지 않는다. 반도체 장치(2A)에는 배리어 영역(25)을 설치해도 된다.
반도체 장치(2A)에 있어서는, 베이스층(20)은, 콜렉터 전극(10)과 이미터 전극(11) 사이에 설치되어 있다. 콜렉터 영역(22)은, 베이스층(20)과 콜렉터 전극(10) 사이에 설치되어 있다. 버퍼 영역(21)은, 콜렉터 영역(22)과 베이스층(20) 사이에 설치되어 있다. 베이스 영역(30)은, 베이스층(20)과 이미터 전극(11) 사이에 설치되어 있다.
제2 실시 형태에 있어서, 이미터 전극(11)은, 부분(11a)과, 부분(11b)(도 17의 (a), (b))과, 부분(11c)(도 17의 (c))을 갖고 있다. 부분(11b) 및 부분(11c)은, 부분(11a)으로부터 콜렉터 전극(10) 측으로 연장되어 있다. 부분(11c)의 두께는, 부분(11b)의 두께보다도 얇다. 부분(11a), 부분(11b) 및 부분(11c)은, 동일 재료를 포함한 일체적인 부위여도 되고, 각각이 다른 재료를 포함한 부위여도 상관없다.
또한, 제2 실시 형태에 있어서, 이미터 영역(40)은, 제1 영역(40a)(도 17의 (a), (b))과, 제2 영역(40b)(도 17의 (c))을 갖는다. 이 이미터 영역(40)은, 베이스 영역(30)과 이미터 전극(11) 사이에 설치되어 있다. 제1 영역(40a)과 제2 영역(40b)은 일체로 되어 있다.
또한, 제2 실시 형태에 있어서, 전극(50)은, 제1 전극부(50a)(도 17의 (a), (b))와, 제2 전극부(50b)(도 17의 (c))를 갖고 있다. 전극(50)은, 콜렉터 전극(10)과, 이미터 전극(11)의 부분(11b) 및 부분(11c) 사이에 위치하고 있다. 제1 전극부(50a)와 제2 전극부(50b)는 일체로 되어 있다.
반도체 장치(2A)의 상층의 구조를, 도 17의 (a)에 나타내는 X1-X1' 단면과, 도 17의 (b)에 나타내는 X2-X2' 단면과, 도 17의 (c)에 나타내는 X3-X3' 단면과, 도 17(d)에 나타내는 X4-X4' 단면으로 나누어서 설명한다. 또한, 동일한 부재에 대해서는, 적절히 그 설명을 생략하는 경우가 있다.
우선, 도 17의 (a)에 나타내는 X1-X1' 단면으로부터 설명한다.
X1-X1' 단면에 있어서는, 이미터 영역(40)의 제1 영역(40a)이 베이스 영역(30)과, 이미터 전극(11)의 부분(11b)에 접해 있다. 예를 들어, 이미터 영역(40)의 제1 영역(40a)의 측부(40w)가 이미터 전극(11)의 부분(11b)에 접속되어 있다. 또한, 이미터 전극(11)의 부분(11b)의 하부(11bb)는, 콘택트 영역(32)에 접해 있다.
전극(50)의 제1 전극부(50a)는, 콜렉터 전극(10)과, 이미터 전극(11)의 부분(11b) 사이에 위치하고 있다. 제1 전극부(50a)의 상면(50u)은 이미터 영역(40)의 상면(40u)보다도 낮은 위치에 있다. 제1 전극부(50a)는 베이스층(20), 베이스 영역(30) 및 콘택트 영역(32)에, 절연막(51)을 개재하여 접해 있다. 제1 전극부(50a)는, 이미터 전극(11)의 부분(11b)에 접속되어 있다.
게이트 전극(52)은, 전극(50)의 제1 전극부(50a)의 가로로 배치되고, 콜렉터 전극(10)과, 이미터 전극(11)의 부분(11b) 사이에는 위치하지 않는다. 게이트 전극(52)은, 베이스층(20), 베이스 영역(30) 및 이미터 영역(40)에, 게이트 절연막(53)을 개재하여 접해 있다.
콘택트 영역(32)은, 베이스 영역(30)과, 이미터 전극(11)의 부분(11b) 사이에 설치되어 있다. 콘택트 영역(32)은, 절연막(51)에 접해 있다. 콘택트 영역(32)은, 이미터 전극(11)의 부분(11b)의 바로 아래에 위치하고 있다.
층간 절연막(60)은, 게이트 전극(52)과 이미터 전극(11) 사이 및 이미터 영역(40)과 이미터 전극(11) 사이에 설치되어 있다.
도 17의 (b)에 나타내는 X2-X2' 단면에 대해서 설명한다.
X2-X2' 단면에 있어서는, 이미터 영역(40)의 제1 영역(40a)이 베이스 영역(30)과, 이미터 전극(11)의 부분(11b)에 접해 있다. 예를 들어, 이미터 영역(40)의 제1 영역(40a)은, 그 측부(40w)가 이미터 전극(11)의 부분(11b)에 접속되어 있다. 이미터 전극(11)의 부분(11b)의 하부(11bb)는, 베이스 영역(30)에 접해 있다.
전극(50)의 제1 전극부(50a)는, 콜렉터 전극(10)과, 이미터 전극(11)의 부분(11b) 사이에 위치하고 있다. 제1 전극부(50a)의 상면(50u)은, 이미터 영역(40)의 상면(40u)보다도 낮은 위치에 있다. 제1 전극부(50a)는, 베이스층(20) 및 베이스 영역(30)에, 절연막(51)을 개재하여 접해 있다. 제1 전극부(50a)는, 이미터 전극(11)의 부분(11b)에 접속되어 있다.
게이트 전극(52)은, 제1 전극부(50a)의 가로로 배치되고, 콜렉터 전극(10)과, 이미터 전극(11)의 부분(11b) 사이에는 위치하지 않는다. 게이트 전극(52)은, 베이스층(20), 베이스 영역(30) 및 이미터 영역(40)에, 게이트 절연막(53)을 개재하여 접해 있다.
도 17의 (c)에 나타내는 X3-X3' 단면에 대해서 설명한다.
X3-X3' 단면에 있어서는, 이미터 영역(40)의 제2 영역(40b)이 베이스 영역(30)과, 이미터 전극(11)의 부분(11c)에 접해 있다. 예를 들어, 이미터 영역(40)의 제2 영역(40b)의 상면(40u)이 이미터 전극(11)의 부분(11c)에 접속되어 있다.
전극(50)의 제2 전극부(50b)는, 콜렉터 전극(10)과, 이미터 전극(11)의 부분(11c) 사이에 위치하고 있다. 제2 전극부(50b)의 상면(50u)은, 이미터 영역(40)의 상면(40u)과 동일한 높이에 위치하고 있다. 즉, 제1 전극부(50a)의 높이와 제2 전극부(50b)의 높이는 다르고, 제2 전극부(50b)의 높이가 제1 전극부(50a)의 높이보다도 낮게 되어 있다. 제2 전극부(50b)는, 베이스층(20), 베이스 영역(30) 및 이미터 영역(40)의 제2 영역(40b)에, 절연막(51)을 개재하여 접해 있다. 제2 전극부(50b)는, 이미터 전극(11)의 부분(11c)에 접속되어 있다.
게이트 전극(52)은, 제2 전극부(50b)의 가로로 배치되고, 콜렉터 전극(10)과, 이미터 전극(11)의 부분(11c) 사이에는 위치하지 않는다. 게이트 전극(52)은, 베이스층(20), 베이스 영역(30) 및 이미터 영역(40)에, 게이트 절연막(53)을 개재하여 접해 있다.
반도체 장치(2A)의 구조를, 도 18에 나타내는 평면도를 사용해서 설명한다.
도 18에 나타낸 바와 같이, 전극(50) 및 게이트 전극(52)은, 예를 들어 X 방향으로 연장되어 있다. 전극(50) 및 게이트 전극(52)은, Y 방향으로 교대로 배열되어 있다. 전극(50)과 게이트 전극(52)에 의해 개재된 이미터 전극(11)의 부분(11b) 및 콘택트 영역(32)도 X 방향으로 연장되어 있다.
또한, 이미터 영역(40)의 제2 영역(40b)과 콘택트 영역(32)은, X 방향에 있어서 교대로 배열되어 있다. 상술한 바와 같이, 이미터 영역(40)은, 제1 영역(40a)과 제2 영역(40b)을 갖고 있다. 콘택트 영역(32)은, 이미터 영역(40)에 접해 있다.
반도체 장치(2A)에 있어서는, 콜렉터 전극(10)에 이미터 전극(11)보다도 높은 전위가 인가되고, 게이트 전극(52)에 임계값 전압 이상의 전압이 인가되면, 게이트 절연막(53)을 따른 베이스 영역(30)에 채널 영역이 형성되어 반도체 장치(2A)가 온 상태가 된다.
온 상태에서는, 이미터 영역(40;40a, 40b)으로부터 베이스 영역(30)에 전자가 주입되어, 베이스층(20), 버퍼 영역(21), 콜렉터 영역(22), 콜렉터 전극(10)의 순으로 전자 전류가 흐른다. 한편, 콜렉터 영역(22)으로부터는 버퍼 영역(21)에 정공이 주입되어, 배리어 영역(25), 베이스층(20), 베이스 영역(30), 콘택트 영역(32) 혹은 이미터 영역(40), 이미터 전극(11)의 순으로 정공 전류가 흐른다.
반도체 장치(2A)에 있어서는, 이미터 영역(40)이 이미터측의 전역에 설치되어 있지 않다. 예를 들어, 반도체 장치(2A)에 있어서는, 베이스 영역(30) 위에 이미터 영역(40)의 제2 영역(40b)과 콘택트 영역(32)이 X 방향으로 교대로 설치되어 있다. 또한, 인접하는 게이트 전극(52) 사이에 배치된 전극(50)은, 게이트 전극으로서 기능하지 않는다. 즉, 반도체 장치(2A)에서는, 채널 밀도가 적절히 조정되어, 온 상태에 있어서의 이미터/콜렉터 사이를 통전하는 전류가 소자 파괴에 이르지 않도록 포화 전류값이 제어되고 있다.
또한, 반도체 장치(2A)에 있어서는, 이미터 영역(40)의 제1 영역(40a)이 이미터 전극(11)에 접하고, 또한 이미터 영역(40)의 제2 영역(40b)도 이미터 전극(11)에 접해 있다. 예를 들어, 이미터 영역(40)의 제1 영역(40a)의 측부(40w)가 이미터 전극(11)에 접하고, 제2 영역(40b)의 상면(40u)이 이미터 전극(11)에 접해 있다.
따라서, 반도체 장치(2A)에 있어서는, 이미터 영역(40)의 제1 영역(40a)의 측부(40w)만이 이미터 전극(11)에 접해 있는 구조에 비해, 이미터 영역(40)과 이미터 전극(11)의 전기적 접촉성이 향상된다. 즉, 이미터 영역(40)과 이미터 전극(11)의 접촉 저항이 보다 감소한다.
한편, 게이트 전극(52)에 임계값 전압보다 작은 전압이 인가되면, 채널 영역이 소멸해서 반도체 장치(2A)는 오프 상태에 들어간다. 상술한 바와 같이, IGBT에서는, 턴 오프 상태에 들어갔을 때 축적되어 있는 캐리어가 IGBT 내에 체류하여, IGBT가 오작동하는 경우가 있다. 그러나, 이하에 나타내는 동작에 의해, 오동작을 피하고 있다.
도 19는, 제2 실시 형태에 따른 반도체 장치의 턴 오프 직후의 동작의 일례를 나타내는 모식적 단면도이다.
여기서, 도 19는 도 17의 (a)에 대응하고 있다.
반도체 장치(2A)에 있어서는, 이미터 영역(40)의 부분(11b)의 바로 아래에 콘택트 영역(32)이 설치되어 있다.
도 19에 있어서는, 턴 오프 직후에 있어서, 정공(h)이 콘택트 영역(32)으로 유입된다(도 19의 화살표). 그리고, 콘택트 영역(32)으로 유입된 정공(h)은, 콘택트 영역(32)을 경유하여, 그 바로 위의 이미터 전극(11)으로 배출된다.
이와 같이, 반도체 장치(2A)에서는, 턴 오프 직후에 정공(h)이 이미터 전극(11)으로 빠르게 배출된다. 이에 의해, 반도체 장치(2A)에서는, 턴 오프 후의 기생 npn 트랜지스터의 동작이 억제되어, 래치업이 일어나기 어렵게 된다. 그 결과, 반도체 장치(2A)는, 높은 파괴 내량을 갖는다.
또한, 전극(50)은 이미터 전극(11)에 접속되어 있기 때문에, 온 상태 및 오프 상태에 있어서, 그 전위가 변동하지 않고 안정된 전위를 유지한다.
이와 같이, 제2 실시 형태에 의해 신뢰성이 높은 반도체 장치(2A)가 제공된다.
(제2 실시 형태의 제1 변형예)
도 20의 (a) 내지 도 20의 (c)는, 제2 실시 형태의 제1 변형예에 따른 반도체 장치의 모식적 단면도이다.
여기서, 도 20의 (a) 내지 도 20의 (c)의 각 도면의 단면 위치는, 순서대로, 도 17의 (a) 내지 도 17의 (c)의 각 도면의 단면 위치에 대응하고 있다.
반도체 장치(2B)에 있어서는, 콜렉터 전극(10)과 전극(50) 사이의 거리 d1과, 콜렉터 전극(10)과 게이트 전극(52) 사이의 거리 d2가 다르다. 예를 들어, 거리 d1은, 거리 d2에 비해서 짧다.
이러한 구조에 따르면, 게이트 전극(52)의 하단부보다도 전극(50)의 하단부에 전계가 집중하기 쉬워져서, 애벌란시가 게이트 전극(52)의 하단부에 비해 전극(50)의 하단부에서 우선적으로 일어난다. 그리고, 전극(50)의 바로 위에는, 이미터 전극(11)의 부분(11a) 및 부분(11b)이 위치하고 있다.
따라서, 애벌란시에 의해 발생한 캐리어(예를 들어, 정공)는, 이미터 전극(11)의 부분(11a) 및 부분(11b)을 경유해서 더욱 효율적으로 배출된다. 이에 의해, 반도체 장치(2B)의 파괴 내량은, 반도체 장치(2A)에 비해 더욱 향상된다.
(제2 실시 형태의 제2 변형예)
도 21의 (a) 내지 도 21의 (c)는, 제2 실시 형태의 제2 변형예에 따른 반도체 장치의 모식적 단면도이다.
여기서, 도 21의 (a) 내지 도 21의 (c)의 각 도면의 단면 위치는, 순서대로, 도 17의 (a) 내지 도 17의 (c)의 각 도면의 단면 위치에 대응하고 있다.
반도체 장치(2C)에 있어서는, 도 21의 (b)에 나타내는 단면에 있어서도, 콘택트 영역(32)이 베이스 영역(30)과 이미터 전극(11) 사이에 설치되어 있다.
따라서, 턴 오프 직후에 있어서는, 정공(h)을, 도 21의 (b)에 나타내는 콘택트 영역(32)으로부터도 이미터 전극(11)으로 배출할 수 있다. 이에 의해, 반도체 장치(2C)는, 더욱 높은 파괴 내량을 갖는다. 또한, 콜렉터 전극(10)과 전극(50) 사이의 거리 d1과, 콜렉터 전극(10)과 게이트 전극(52) 사이의 거리 d2는 동일해도 된다.
(제2 실시 형태의 제3 변형예)
도 22의 (a) 내지 도 22의 (c)는, 제2 실시 형태의 제3 변형예에 따른 반도체 장치의 모식적 단면도이다.
여기서, 도 22의 (a) 내지 도 22의 (c)의 각 도면의 단면 위치는, 순서대로, 도 17의 (a) 내지 도 17의 (c)의 각 도면의 단면 위치에 대응하고 있다.
반도체 장치(2D)에 있어서는, 도 22의 (c)에 나타내는 단면에 있어서, 콘택트 영역(32)이 베이스 영역(30)과, 이미터 전극(11)의 부분(11c) 사이에 설치되어 있다. 예를 들어, 콘택트 영역(32)이 베이스 영역(30)과 이미터 영역(40)의 제2 영역(40b) 사이에 설치되어 있다. 즉, 콘택트 영역(32)은, X 방향으로 연속해서 연장되어 있다.
따라서, 턴 오프 직후에 있어서는, 정공(h)을, 도 22의 (a) 내지 도 22의 (c)에 나타내는 콘택트 영역(32)을 경유해서 이미터 전극(11)으로 배출할 수 있다. 이에 의해, 반도체 장치(2D)는, 더욱 높은 파괴 내량을 갖는다. 또한, 콜렉터 전극(10)과 전극(50) 사이의 거리 d1과, 콜렉터 전극(10)과 게이트 전극(52) 사이의 거리 d2는 동일해도 된다.
실시 형태는, IGBT로부터 콜렉터측의 콜렉터 영역(22)을 제거하고, IGBT를 파워 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 하는 구조도 포함한다. 여기서, IGBT를 파워 MOSFET으로 한 경우, 상술한 콜렉터는 드레인으로 바꿔 읽을 수 있고, 이미터는 소스로 바꿔 읽을 수 있다.
상기 실시 형태에서는, 「부위 A는 부위 B 위에 설치되어 있다」고 표현된 경우의 「위에」란, 부위 A가 부위 B에 접촉하고, 부위 A가 부위 B 위에 설치되어 있는 경우 외에, 부위 A가 부위 B에 접촉하지 않고, 부위 A가 부위 B의 상방에 설치되어 있는 경우의 의미로 사용되는 경우가 있다. 또한, 「부위 A는 부위 B 위에 설치되어 있다」는, 부위 A와 부위 B를 반전시켜서 부위 A가 부위 B 아래에 위치한 경우, 부위 A와 부위 B가 가로로 배열된 경우에도 적용되는 경우가 있다. 이것은, 실시 형태에 따른 반도체 장치를 회전하더라도, 회전 전후에 있어서 반도체 장치의 구조는 변함이 없기 때문이다.
이상, 구체예를 참조하면서 실시 형태에 대해서 설명했다. 그러나, 실시 형태는 이들 구체예에 한정되는 것은 아니다. 즉, 이들 구체예에, 당업자가 적절히 설계 변경을 더한 것도, 실시 형태의 특징을 갖추고 있는 한, 실시 형태의 범위에 포함된다. 전술한 각 구체예가 구비하는 각 요소 및 그 배치, 재료, 조건, 형상, 사이즈 등은, 예시한 것에 한정되는 것은 아니며 적절히 변경할 수 있다.
또한, 전술한 각 실시 형태가 구비하는 각 요소는, 기술적으로 가능한 한 복합시킬 수 있으며, 이들을 조합한 것도 실시 형태의 특징을 포함하는 한 실시 형태의 범위에 포함된다. 그 외에, 실시 형태의 사상의 범주에 있어서, 당업자라면 각종 변경예 및 수정예에 상도할 수 있는 것이며, 그들 변경예 및 수정예에 대해서도 실시 형태의 범위에 속하는 것이라고 이해된다.
본 발명의 몇몇 실시 형태를 설명했지만, 이들 실시 형태는, 예로서 제시한 것이며, 발명의 범위를 한정하는 것은 의도하지 않는다. 이들 신규 실시 형태는, 그 밖의 다양한 형태로 실시되는 것이 가능하며, 발명의 요지를 일탈하지 않는 범위에서, 다양한 생략, 치환, 변경을 행할 수 있다. 이들 실시 형태나 그 변형은, 발명의 범위나 요지에 포함됨과 함께, 특허 청구의 범위에 기재된 발명과 그 균등한 범위에 포함된다.
1A, 1B, 2A, 2B, 2C, 2D, 100 : 반도체 장치
10 : 콜렉터 전극
10r : 이면
11 : 이미터 전극
11a : 부분
11b : 부분
11c : 부분
11bb : 하부
11bw : 측부
20 : 베이스층
20r : 이면
21 : 버퍼 영역
22 : 콜렉터 영역
25 : 배리어 영역
25u : 상면
30 : 베이스 영역
31 : 확산 영역
32 : 콘택트 영역
32ar : 콘택트 배치 영역
32u : 상면
32w : 측부
40 : 이미터 영역
40a : 제1 영역
40b : 제2 영역
40ar : 이미터 배치 영역
40u : 상면
40w : 측부
50 : 전극
50a : 제1 전극부
50b : 제2 전극부
50u : 상면
51 : 절연막
52 : 게이트 전극
52u : 상면
53 : 게이트 절연막
55 : 절연막
60 : 층간 절연막
90 : 마스크층
91 : 트렌치
92 : 마스크층
93 : 마스크층
94 : 구조체
95 : 트렌치
95b : 저부

Claims (10)

  1. 제1 전극과,
    상기 제1 전극측으로 연장된 부분을 갖는 제2 전극과,
    상기 제1 전극과 상기 제2 전극 사이에 설치된 제1 도전형의 제1 반도체층과,
    상기 제1 반도체층과 상기 제2 전극 사이에 설치된 제2 도전형의 제1 반도체 영역과,
    상기 제1 반도체 영역과 상기 제2 전극 사이에 설치되고, 상기 부분에 접하는 제1 도전형의 제2 반도체 영역과,
    상기 제1 전극과 상기 부분 사이에 위치하고, 상기 제1 반도체층, 상기 제1 반도체 영역 및 상기 제2 반도체 영역에 제1 절연막을 개재하여 접하고, 상기 부분에 접속된 제3 전극과,
    상기 제1 반도체층, 상기 제1 반도체 영역 및 상기 제2 반도체 영역에 제2 절연막을 개재하여 접하는 제4 전극과,
    상기 제1 반도체 영역과 상기 제2 반도체 영역 사이에 설치되고, 상기 제1 반도체 영역보다도 높은 불순물 농도를 갖는 제2 도전형의 제3 반도체 영역
    을 구비한 반도체 장치.
  2. 제1항에 있어서,
    상기 제3 반도체 영역과 상기 부분 사이에 상기 제2 반도체 영역이 설치되어 있는 반도체 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 부분은, 상기 제3 반도체 영역에 접해 있는 반도체 장치.
  4. 제1항 또는 제2항에 있어서,
    상기 제1 반도체 영역과 상기 제2 전극 사이에 설치되고, 상기 부분에 접하고, 상기 제1 반도체 영역보다도 높은 불순물 농도를 갖는 제2 도전형의 제4 반도체 영역을 더 구비하고,
    상기 제2 반도체 영역과 상기 제4 반도체 영역은, 상기 제1 전극으로부터 상기 제2 전극으로 향하는 방향에 대하여 교차하는 방향으로 교대로 배열되고,
    상기 제3 반도체 영역은, 상기 교대로 배열된 방향으로 연속적으로 연장되어 있는 반도체 장치.
  5. 제1항 또는 제2항에 있어서,
    상기 제1 반도체층과 상기 제1 전극 사이에 제2 도전형의 제5 반도체 영역을 더 구비한 반도체 장치.
  6. 제1 전극과,
    상기 제1 전극측으로 연장된 제1 부분과 상기 제1 부분에 비해 두께가 얇은 제2 부분을 갖는 제2 전극과,
    상기 제1 전극과 상기 제2 전극 사이에 설치된 제1 도전형의 제1 반도체층과,
    상기 제1 반도체층과 상기 제2 전극 사이에 설치된 제2 도전형의 제1 반도체 영역과,
    상기 제1 반도체 영역과 상기 제2 전극 사이에 설치되고, 상기 제1 부분 및 상기 제2 부분에 접속된 제1 도전형의 제2 반도체 영역과,
    상기 제1 전극과, 상기 제1 부분 및 제2 부분 사이에 설치되고, 상기 제1 반도체층 및 상기 제1 반도체 영역에 제1 절연막을 기재하여 접하고, 상기 제1 부분 및 상기 제2 부분에 접속된 제3 전극과,
    상기 제1 반도체층, 상기 제1 반도체 영역 및 상기 제2 반도체 영역에 제2 절연막을 개재하여 접하는 제4 전극과,
    상기 제1 반도체 영역과 상기 제1 부분 사이에 설치되고, 상기 제1 반도체 영역보다도 불순물 농도가 높은 제2 도전형의 제3 반도체 영역
    을 구비한 반도체 장치.
  7. 제6항에 있어서,
    상기 제3 반도체 영역은, 상기 제1 반도체 영역과 상기 제2 부분 사이에 설치되어 있는 반도체 장치.
  8. 제6항 또는 제7항에 있어서,
    상기 제1 전극과 상기 제3 전극 사이의 거리와, 상기 제1 전극과 상기 제4 전극 사이의 거리가 다른 반도체 장치.
  9. 제6항 또는 제7항에 있어서,
    상기 제1 반도체층과 상기 제1 전극 사이에 제2 도전형의 제5 반도체 영역을 더 구비한 반도체 장치.
  10. 제1 도전형 반도체층의 표층에 제2 도전형의 제1 반도체 영역이 설치되고, 상기 제1 반도체 영역의 표층에 제1 도전형의 제2 반도체 영역이 선택적으로 설치되고, 상기 제1 반도체층, 상기 제1 반도체 영역 및 상기 제2 반도체 영역에 제1 절연막을 개재하여 접하는 제3 전극과, 상기 제1 반도체층, 상기 제1 반도체 영역 및 상기 제2 반도체 영역에 제2 절연막을 개재하여 접하는 제4 전극이 설치된 구조체를 준비하는 공정과,
    상기 제4 전극, 상기 제2 절연막 및 상기 제4 전극을 개재하는 상기 제2 반도체 영역의 일부를 덮고, 상기 제3 전극, 상기 제1 절연막 및 상기 일부 이외의 상기 제2 반도체 영역의 부분을 개구하는 층간 절연막을, 상기 제2 반도체 영역 위 및 상기 제4 전극 위에 형성하는 공정과,
    상기 층간 절연막으로부터 개구된 상기 제3 전극, 상기 제1 절연막 및 상기 제2 반도체 영역의 상기 부분을 에칭하고, 상기 제3 전극, 상기 제1 절연막 및 상기 제2 반도체 영역의 상기 부분을 저부로 하는 트렌치를 형성하는 공정과,
    제2 도전형의 불순물 원소를 상기 트렌치를 개재하여 상기 반도체층 측에 도입하고, 상기 제1 반도체 영역과 상기 제2 반도체 영역 사이에 제2 도전형의 제3 반도체 영역을 형성하는 공정
    을 포함하는 반도체 장치의 제조 방법.
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