CN110459604A - 屏蔽式沟槽器件 - Google Patents

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Abstract

诸如沟槽MOSFET或IGBT的屏蔽沟槽功率器件采用具有下面的多晶硅屏蔽区域的栅极结构，该多晶硅屏蔽区域与器件的外延层或结晶层中的屏蔽区域接触。

Description

屏蔽式沟槽器件
相关申请的交叉引用
本申请文档要求于2019年3月25日提交的美国专利申请第16/363,812号的较早提交日的权益，要求于2018年5月8日提交的美国临时专利申请第62/668,800号的较早提交日的权益，要求于2018年6月11日提交的美国临时专利申请第62/683,576号的较早提交日的权益，所有这些专利申请都通过引用以其整体并入本文。
背景技术
具有沟槽栅极的功率半导体器件已经成为工业标准，因为这种器件可以提供低导通电阻和相对高电压的快速开关。特别地，当前具有沟槽栅极结构的功率MOSFET(金属氧化物半导体场效应晶体管)可以实现20V至200V的击穿范围和低导通电阻。
屏蔽栅极或有时被称为分离栅极沟槽的MOSFET已经成为用于低压至中压功率MOSFET产品中高性能的当前选择。例如，美国专利第4,941,026号公开了一种具有沟槽内的第二栅极的沟槽功率MOSFET，用于低导通状态电阻。美国专利第5,998,833号公开了具有类似的分离栅极结构的沟槽功率MOSFET，用于高频率开关。美国专利第7,489,011号公开了沟槽MOSFET或沟槽隔离栅极双极晶体管(IGBT)，其可以包含在沟槽MOSFET或IGBT的栅极下方的沟槽中外延生长的场屏蔽区域。例如，Zia Hossain等(ISPSD2016,pp.391-394)、Nishiwaki等(ISPSD 2016,pp 215-218)、Deng等(ISPSD2016,pp.75-378)、以及Nishiwaki等(ISPSD 2017,pp.463-466)还研究了屏蔽栅极沟槽MOSFET的可靠性含义。
附图说明
图1A示出了包含有源单元和屏蔽接触体的示例性多晶硅屏蔽沟槽MOSFET的一部分。
图1B示出了包含栅极接触体和栅极金属区域的示例性多晶硅屏蔽沟槽MOSFET的一部分。
图1C示出了包含集成肖特基二极管的示例性多晶硅屏蔽沟槽MOSFET的一部分。
图1D示出了包含氧化物填充的沟槽和掩埋的多晶硅屏蔽体的示例性多晶硅屏蔽沟槽MOSFET的边缘终端区域。
图2A示出了示例性沟槽IGBT的一部分，其包含多晶硅屏蔽沟槽结构和具有选择性P多晶硅接触体和浮置多晶硅栅极的有源单元。
图2B示出了示例性多晶硅屏蔽沟槽IGBT边缘终端区域的一部分。
图3A-3E示出了分别包含正方形、圆形、矩形、条形、以及六边形沟槽单元图案的替代性有源单元沟槽图案的俯视图或平面图。
图4示出了根据本发明的一个示例性实现方式的沟槽半导体器件的俯视图。
图5A-5U示出了在用于制造具有自对准的栅极沟槽和源极接触沟槽的P多晶硅沟槽MOSFET器件的工艺期间形成的结构的截面图。
图6示出了P多晶硅屏蔽沟道MOSFET的边缘终端区域的截面。
图7A-7T示出了在用于制造具有自对准的栅极沟槽和源极接触沟槽的P多晶硅沟槽IGBT的工艺期间形成的结构的截面图。
图8A、8B、8C示出了在本发明的不同实现方式中的沟槽IGBT的边缘终端区域的配置的截面图。
图9A-9U示出了在形成具有没有自对准的栅极沟槽和接触沟槽的屏蔽沟槽MOSFET或IGBT器件的工艺期间产生的结构的截面图。
图10A、10B、10C示出了沟槽器件的有源区域和含有栅极结构、电通孔或屏蔽结构上方的电介质的沟槽区域的不同布置的俯视图。
附图示出了用于解释目的的示例，而不是发明本身。在不同的附图中使用相同的附图标记表示类似或相同的物体。
具体实施方式
诸如沟槽MOSFET或沟槽IGBT的功率半导体器件包含多晶硅屏蔽区域，即由多晶硅制成的屏蔽区域，其由绝缘体横向地限定；以及另一个屏蔽区域，其位于多晶硅屏蔽区域下方，接触多晶硅屏蔽区域，并且特别地在半导体器件的漂移区域中。新屏蔽结构可以用P型多晶硅PN结类型屏蔽结构来替代屏蔽MOS栅极，以解决厚屏蔽栅极结构的可靠性和制造挑战。通过如采用本文所公开的P多晶硅PN结类型屏蔽结构，可以消除屏蔽氧化物和相关的可靠性问题。
图1A-1D示出了根据本发明的示例性实施例的沟槽MOSFET 100的不同部分的截面图。MOSFET 100包含半导体衬底10和上覆外延层12，外延层12可以本质上具有与衬底10相同的导电类型。在示例性实施例中，衬底10是N+硅衬底，外延层12是在衬底10上生长的N型硅的晶体层。外延层12包含相反导电类型的掺杂区域，例如，P体区域14、P+体接触区域15、以及P屏蔽区域16，如下面进一步描述的。源极区域17(例如，N+区域)在外延层12的台面区域M1中，在P体区域14上方或其中，并且与沟槽区域T1中的栅极结构相邻。在与栅极沟槽区域T1相邻的台面区域M1中的体区域14的部分提供沟槽MOSFET 100的垂直沟道。漏极接触体可以在MOSFET 100的底部上，特别在N+衬底10的底表面上，并且N+衬底10与金属接触焊盘/层(未示出)之间的电接触体可以是欧姆的。在漏极侧的肖特基接触体将使功率MOSFET 100成为高漏极-源极电阻(Rds)开关，这通常是不可接受的。
MOSFET 100中的不同沟槽区域T1、T2和T3可以含有栅极结构、电接触体和/或屏蔽结构上方的电介质。特别地，多晶硅屏蔽区域18可以在所有沟槽区域T1、T2、T3中，并且可以接触外延层12中的下面的屏蔽区域16，但是多晶硅屏蔽区域18上方的结构可以在不同沟槽区域T1、T2、T3中不同。在所示出的实现方式中，每个多晶硅屏蔽区域18是P+多晶硅区域，并且由在其中形成多晶硅屏蔽区域18的沟槽的壁上的侧壁绝缘体22(例如，氧化物)横向地限定。一些多晶硅屏蔽区域18在“栅极”沟槽区域T1中，并且还包含上覆栅极结构。在多晶硅区域18上方，栅极沟槽区域T1的侧壁可以衬有通常称为栅极氧化物20的栅极电介质层20，尽管栅极电介质层20可以含有氧化物，例如二氧化硅(SiO2)，或者另一电介质材料，例如硅氮化物(Si3N4)。多晶硅间电介质间隔体24在栅极沟槽区域T1中的相应多晶硅屏蔽区域18上方，并且将P多晶硅屏蔽区域18与导电栅极26隔离。可以使用重掺杂多晶硅(例如，N+多晶硅，或者填充栅极沟槽区域T1中的多晶硅间电介质间隔体24上方的沟槽的剩余部分的硅化物材料)来形成导电栅极26。在示例性实施例中，MOSFET 100提供在每个沟槽栅极26下方延伸的P+多晶硅屏蔽区域18，并且沟槽侧壁上的氧化物间隔体22横向地限定P+多晶硅区域18。
绝缘层28(例如，硼磷硅酸盐玻璃(BPSG)层28)上覆外延层12和形成在外延层12的沟槽和台面区域中的结构。图案化绝缘层28以提供用于到下面的有源区域的电连接的开口或通孔。一层或多层金属或其他导电材料可以填充绝缘层28中的开口和通孔，并且可以被图案化以在MOSFET 100的顶表面上提供互连体和接触焊盘。MOSFET 100特别地包含导电粘附材料，诸如钛(Ti)、氮化钛(TiN)和钨(W)，其填充MOSFET 100中的通孔并被图案化以形成与栅极接触区域38电隔离的源极接触区域30。又一金属层(诸如，铝(Al)或铜(Cu))在粘附层上并且可以与粘附层相同地被图案化，例如，以限定源极金属32和栅极金属36，其包含MOSFET 100的接触焊盘。钝化层34(例如，含有硅氮化物(Si2N3)、二氧化硅(SiO2)、或者聚酰胺)保护MOSFET 100的表面并被图案化以暴露金属32和36的接触焊盘部分，其中期望与MOSFET的外部电连接。
图1A特别地示出了沟槽MOSFET 100的一部分，其包含有源单元和源极金属32，其连接到源极区17并且还连接到P+体接触区域15和P+多晶硅屏蔽区域18。使用P+体接触区域15而不是直接连接到P体区14可以使MOSFET 100在高电流和高电压下更稳健，这可以由感应负载引起。P+体接触区域15还可以使基极至发射极短路非常低的电阻，以防止触发MOSFET100中的寄生NPN双极晶体管。可以在一个或多个沟槽区域T2中形成与P+多晶硅屏蔽区域18的电连接，沟槽区域T2不含有栅极结构。如图1A所示，沟槽区域T2可以填充有围绕导电互连体30的一部分的电介质25，导电互连体30的一部分将P+多晶硅屏蔽区域18连接到源极接触体32。如下面进一步描述的，可以替代地通过P+多晶硅填充沟槽的沟槽区域与P+多晶硅屏蔽结构18接触。多晶硅屏蔽区域18可以全部是器件的所有或多个沟槽中的邻接结构的一部分，或者屏蔽区域18中的一个或多个可以与其他屏蔽区域18分离。多晶硅屏蔽区域18具有到相应的下面的屏蔽区域16的欧姆接触，使得屏蔽区域16和18彼此短路并且与MOSFET 100中的源极区域17短路。
图1B示出了P多晶硅屏蔽沟槽MOSFET 100的一部分，其包含通过导电互连体38连接到导电栅极沟槽26的栅极金属36。
图1C示出了包含集成的肖特基二极管的沟槽MOSFET 100的一部分。特别地，如图1C所示，栅极沟槽区域T1之间的外延层12的台面区域M2未被掺杂以产生P体区域，而是被掺杂以提供N区域40，该N区域40在与粘附金属区域30的界面处产生肖特基势垒。产生的肖特基二极管可以在顶部与源极区域17接触，例如通过金属区域30和32。
图1D示出了包含边缘终端区域的一部分的P多晶硅屏蔽沟槽MOSFET100的一部分。边缘终端区域包含沟槽环的沟槽区域T3，其填充有氧化物或其他电介质46和掩埋的P+多晶硅屏蔽区域18。MOSFET 100的边缘终端区域通常含有抵抗或防止在含有MOSFET 100的裸芯的切割边缘处击穿的结构，并且没有适当的边缘终端结构，MOSFET 100将以低于所需的电压击穿。特别地，可以选择和实现围绕MOSFET 100的边缘的沟槽环区域T3的数量、内容和间隔，以维持在有源单元区域中实现的击穿电压。
图2A和图2B示出了根据本发明的另一示例性实施例的沟槽IGBT 200的有源单元和终端区域的截面。IGBT 200包含集电极50，例如P+硅衬底，在其上形成与集电极50相反导电类型的层51和52。在图2A和2B的示例中，层51是N+场阻挡层，并且层52是外延层，其掺杂浓度从邻近N+场阻挡51的低浓度N-增加到外延层52的顶表面处的N掺杂。P+集电极50、N型层51和52、以及P型体区域14形成垂直PNP双极晶体管的有源区域。IGBT 200还包含场效应晶体管，其包含源极区域17、导电栅极26、栅极氧化物20、以及P体区域14中的沟道，并且形成场效应晶体管的结构可以与上面参考图1A-1D的MOSFET 100描述的结构类似或相同。特别地，在外延层52的栅极区域T1中与沟槽栅极26相邻的P体区域14提供场效应晶体管的垂直P沟道，其中P沟道在N型源极区域17与N型层52之间，并且栅极26上的电压可以控制通过场效应晶体管到垂直PNP双极晶体管的基极的电流。
IGBT 200还包含屏蔽结构，该屏蔽结构可以与上面参考图1A-1D所描述的屏蔽结构实质上相同。特别地，屏蔽结构包含P+多晶硅区域18，其由氧化物间隔体22横向地限定，并且还包含外延层52中(即在IGBT 200的漂移区域中)的P屏蔽区域16。P屏蔽区域16和周围的漂移区域具有相反导电类型的多数电荷载流体，但是通常具有实质上相同的电荷载流子密度。在IGBT 200中，屏蔽区域16和18通常不像MOSFET 100的情况短接到源极区域17，但是可以是浮置的，或者可以具有用于独立控制施加到屏蔽区域16和18中的至少一些的电压的分开的接触体。更具体地，对于IGBT 200，有源器件区域中的P多晶硅屏蔽区域18和下面的屏蔽区域16可以是完全浮置的，以最小化发射极和集电极电极上的电势降低(Vce)。替代地，IGBT 200中的P多晶硅屏蔽区域16和下面的屏蔽区域18中的一些可以与发射极电极欧姆地短路，这可以改善开关性能和/或优化的Vce。
图2A示出了包含有源单元的多晶硅屏蔽沟槽IGBT 200的一部分，该有源单元在沟槽区域T2中具有从发射极金属54和60到P+多晶硅屏蔽区域18的所选择的多晶硅屏蔽接触体。其他沟槽区域中的P+多晶硅屏蔽区域18可以不与发射极金属54和60欧姆地连接，并且可以是完全浮置的，或者可以欧姆地连接到独立偏置的外部接触体。
图2B示出了边缘终端区域中的多晶硅屏蔽沟槽IGBT 200的一部分。如图所示，有源单元包含发射极区域14和15，发射极区域14和15在与沟槽栅极区域T1相邻的台面区域M1中，并且通过金属互连体54连接到发射极金属60。与沟槽栅极区域T1相关联的屏蔽区域16和18可以具有浮置的电势。不含有沟槽栅极26的一些沟槽区域T3可能含有浮置的屏蔽区域16和18。不含有沟槽栅极26的其他沟槽区域T2可能含有屏蔽区域16和18，其通过互连体56电连接到具有到最后的浮置屏蔽区域16和18的接触体的分开的金属场板62。另一金属场板64通过互连体58电连接到N+沟道阻挡66。沟道阻挡66用于防止耗尽到达锯切裸芯边缘，否则其在高压阻断模式期间可能导致高漏电流。
在IGBT 200的一个实施例中，屏蔽柱中的每一个包含具有上覆P多晶硅屏蔽区域18的P型半导体区域16，其由氧化物间隔体22横向地限定并且位于IGBT 200的有源器件区域中的沟槽栅极26下方，浮置以最小化集电极和发射极电极上的电压降低Vce。为了优化IGBT 200的Vce和开关性能，许多屏蔽柱可以在IGBT 200的顶表面上电短路到发射电极60。特别地，与栅极总线和焊盘区域相邻并且在包围有源器件单元的第一沟槽环中的屏蔽柱可以短路到发射极电极60。
图3A至3E示出了用于诸如上面所描述的MOSFET 100和IGBT 200的沟槽器件的有源单元图案的替代性示例的俯视图。图3A特别示出了包含由沟槽区域315的栅格分开的正方形台面区域310的布局。图3B示出了包含由沟槽区域325的栅格分开的矩形台面320区域的布局。图3C示出了包含由多行台面区域330分开的条形沟槽区域335的布局。图3D示出了包含由沟槽区域345围绕的圆形台面340区域的布局。图3E示出了包含由蜂窝状沟槽区域355分开的六边形台面区域350的布局。也可以采用其他单元图案或布局。例如，在示例性有源单元图案中，指定用于台面的区域和指定用于沟槽的区域可以互换以提供多个分开的或独立的沟槽。
图4示出了对应于诸如MOSFET 100或IGBT 200的沟槽器件的晶片区域70的俯视图。晶片区域70包含含有沟槽器件的有源单元的有源器件区域72。有源器件区域72中的有源单元可以包含具有布局或图案(诸如参考图3A-3E所描述的布局或图案)的沟槽和台面。除了衬垫74暴露用于与沟槽器件的电连接，有源单元通常被钝化覆盖。边缘终端区域76围绕有源器件区域74，并且在有源器件区域72与锯道区域78之间。边缘终端区域76通常含有一个或多个沟槽环，其含有终端结构，该终端结构防止边缘效应，诸如可能在沟槽器件的切割边缘处发生的电流泄漏。特别地，切割操作可以沿着锯道区域78切割晶片以分离各个沟槽器件芯片或晶粒(dice)。
表1A和表1B分别列出了用于多晶硅屏蔽沟槽MOSFET(诸如具有用于击穿电压低于约100V的器件的可靠终端结构的MOSFET 100)的六掩模制造工艺和七掩模制造工艺的掩模步骤。两种工艺流程的不同之处在于七掩模工艺采用未在六掩模工艺中使用的P体掩模(掩模2B工艺)。
表1A
掩模 工艺步骤
1 沟槽蚀刻
2 IPD(多晶硅间电介质)
3 N+源极
4 接触体
5 金属
6 钝化
表1B
掩模 工艺步骤
1 沟槽蚀刻
2 IPD(多晶硅间电介质)
2B P体
3 N+源极
4 接触体
5 金属
6 钝化
表1A或表1B的制造工艺可以从沟槽蚀刻掩模工艺开始。更具体地，用于功率MOSFET的起始晶片可以包含具有上覆外延层(或漂移区域)12的N++衬底10。可以基于目标功率MOSFET击穿电压来选择衬底10和外延层12的厚度和掺杂浓度。氧化物(SiO2)层80和氮化物(Si3N4)层82沉积在外延层12的表面上，每个的厚度范围为约1至2微米。接下来，可以使用旋涂工艺在氮化物层82的顶部上沉积光致抗蚀剂层(未示出)。将光致抗蚀剂选择性地暴露于UV光，然后显影以形成光致抗蚀剂沟槽掩模。光致抗蚀剂沟槽掩模图案可以包含用于P+体接触沟槽84和栅极沟槽86的开口。相应地，该工艺可以称为自对准沟槽栅极和P+体接触沟槽工艺。接触沟槽不与栅极沟槽自对准的替代工艺在下方进一步描述。
将沟槽掩模图案转移到硅表面。更具体地，在UV光曝光和光致抗蚀剂层的显影之后，晶片表面上的光致抗蚀剂可以用作掩模以蚀刻氧化物层80和氮化物层82。使用氧化物80/氮化物层82的剩余部分作为掩模(硬掩模)，蚀刻外延层12。在示例性配置中，栅极沟槽86可以比体接触沟槽84实质上宽得多。例如，栅极沟槽宽度可以是约0.3至1微米，并且在一种实施方式中，体接触沟槽可以是约0.1至0.5微米宽。体接触沟槽84的期望深度可以是约0.4至0.8微米，并且自对准栅极沟槽86的期望深度可以是约1至3微米。为了提供更深的栅极沟槽86，在蚀刻工艺将沟槽84和86蚀刻到用于体接触沟槽84的期望深度之后，可以用氧化物88填充体接触沟槽84。然后，氧化物88保留在体接触沟槽84中，同时蚀刻工艺继续进一步加深栅极沟槽86。
两步沟槽蚀刻工艺可以包含第一蚀刻步骤，其将外延层12的区域向下蚀刻到体接触沟槽的深度，即约0.5微米，如图5A所示。接下来，可以沉积氧化物层以完全填充体接触沟槽84并部分地填充栅极沟槽86。可以使用同位素蚀刻从较宽的栅极沟槽86移除氧化物以暴露栅极沟槽86的底部，同时留下填充有氧化物88的体接触沟槽84，如图5B所示。如图5C所示，第二蚀刻步骤可以选择性地蚀刻外延(硅)层12以进一步向下加深栅极沟槽86到目标深度，而不进一步蚀刻氧化物填充的体接触沟槽84。沟槽84与沟槽86之间的台面区域在沟槽蚀刻工艺期间受到氧化物层80和氮化物层82的保护。
图5D示出了侧壁间隔体氧化物22，其可以在栅极沟槽86的侧壁上沉积或热生长至约0.05至0.15微米范围的厚度。间隔体氧化物22横向地限制随后在沟槽86中形成的P多晶硅屏蔽区域的尺寸，并且防止硼从沟槽86中的P多晶硅横向地扩散。在一个实施例中，如图5D所示，P屏蔽区域16可以通过穿过栅极沟槽86的多个高能量和高剂量离子注入步骤而形成在栅极沟槽86下方，并且侧壁间隔体氧化物22也限定注入。在注入工艺期间，离子注入剂量可以在约5e11至1e13cm-2的范围内，并且离子注入能量可以在约3Mev至30Kev的范围内。如图5E所示，通过蚀刻更深的沟槽86和从更深的沟槽86的底部生长P型外延硅区域16直到氧化物间隔体22的底端，替代性工艺可以形成屏蔽区域16。然而，形成屏蔽区域16，P型(例如，硼注入)的多晶硅可以沉积在P型外延区域16的顶部上并且可以完全填充沟槽86。
多晶硅屏蔽区域18可以初始地沉积到0.25与1.0微米之间的厚度，或者可以填充栅极沟槽86。图5F示出了在平坦化结构的顶表面之后(例如，使用化学机械抛光(CMP))，并且在移除氮化硅层82之后，多晶硅18填充栅极沟槽86。图5G示出了部分移除多晶硅18之后的结构。沟槽86中的多晶硅18可以相对于栅极沟槽86的底部向下蚀刻0.2至1.0微米的厚度。(替代地，掩模可以控制多晶硅蚀刻工艺以在栅极沟槽86的一些区域中向下蚀刻多晶硅18并且留下多晶硅18填充栅极沟槽86的一些其他区域。)对P多晶硅18的硼注入剂量可以在约5e12至1e15cm-2的范围内并且使用约30至60KeV的能量。替代地，原位掺杂是可能的并且是期望的，但是P型多晶硅的原位掺杂比N+多晶硅的原位掺杂更不常见。
高密度等离子体(HDP)工艺可以在栅极沟槽86中的P多晶硅区域18上沉积氧化物(SiO2)层46，其将被称为HDP氧化物46。HDP氧化物46可以完全填充栅极沟槽86，即，HDP氧化物46可以填充栅极沟槽86中的P多晶硅区域上方的氧化物间隔体22之间的间隙。平坦化工艺(例如，CMP)可以移除氧化物层80以及氧化物88和HDP氧化物46的上部，从而产生平面晶片表面。图5H示出了平面晶片表面，其包含接触的暴露的氧化物表面，并且栅极沟槽84和86与其中形成沟槽84和86的外延硅层12的顶表面共面，这完成了掩模1工艺。
掩模2工艺采用多晶硅间电介质(IPD)掩模。对于掩模2工艺，可以首先将光致抗蚀剂施加到图5H的平面晶片表面。图案化光致抗蚀剂以形成光致抗蚀剂掩模90，其阻挡从图5I中所描绘的特定沟槽区域中蚀刻HDP氧化物46。如图5J所示，在下一步骤中，可以将填充暴露的主体和栅极沟槽84和86的HDP氧化物46蚀刻到受控的深度。特别地，暴露的沟槽86中的HDP氧化物46可以在P多晶硅屏蔽区域18的顶部被蚀刻至约0.05至0.3微米的厚度范围，以留下多晶硅间电介质间隔体24。氧化物蚀刻可以完全或部分地从体接触沟槽84移除氧化物88。接下来，可以沉积足够厚的氧化物层92以填充体接触沟槽84，但是不能完全填充更宽的栅极沟槽86。可以各向同性地蚀刻沉积在栅极沟槽86内的任何氧化物，以从栅极沟槽86的侧壁移除氧化物，并提供图5K中所示的结构。
图5L示出了清洁晶片和在1000至1100℃的温度范围内使栅极氧化物20生长至约150至(埃)范围内的厚度之后的结构。氧化物生长的温度可以扩散注入的掺杂剂以形成P屏蔽区域16，使得P屏蔽区域16更均匀，但是优选地选择(更低)工艺温度以使硼从P屏蔽区域16的横向扩散最小化。接下来，可以沉积N+掺杂的栅极多晶硅26以填充栅极沟槽86的其余部分，然后可以使用CMP或蚀刻来平坦化栅极多晶硅26以形成晶片的平坦顶表面。接下来，如图5M所示，可以在晶片表面上沉积或生长用于离子注入的屏蔽(screen)氧化物94，其厚度范围为约100至
通常不需要P体掩模来制造具有低于约100V的击穿电压的沟槽MOSFET。注入具有多个能量和剂量的硼或其他P型掺杂剂可以在外延层12中形成P体区域14。通过在约1000℃下使用快速热活化(RTA)，可以在体植入工艺之后进行损伤移除和硼活化。因此，掩模2(IPD掩模)处理可以提供如图5N所示的结构。
掩模3或N+源极/发射极块掩模工艺可以从图5N的结构开始。掩模3工艺包含形成光致抗蚀剂掩模96以控制形成源极区域17的砷或其他N型掺杂剂的注入。光致抗蚀剂掩模96阻挡从器件的某些部分(诸如边缘终端区域和栅极焊盘区域)注入N型掺杂剂。注入N+离子后的器件结构如图5O所示。如图所示，注入N+离子在P体区14中形成源极区域17，例如N+源区。如下方进一步描述的，P体区14和N+源极区域17将欧姆地接触顶电极，即源极电极。
在移除光致抗蚀剂掩模96之后，可以在晶片表面上沉积约0.2至0.8微米的厚度的BPSG层28。掩模4工艺使用接触掩模，其在与源极区域17、体区域14和屏蔽多晶硅区18的接触位置处暴露BPSG层28。如图5P所示，可以经由在掩模4工艺期间形成的光致抗蚀剂接触掩模(未示出)来蚀刻BPSG层28。该蚀刻工艺特别地移除BPSG 28在体接触沟槽84之上和在与体接触沟槽84相邻的源极区域17的部分之上的区域，从体接触沟槽84移除氧化物92，并且在栅极沟槽86的远离栅极多晶硅26的区域中形成穿过氧化物46至屏蔽多晶硅区域18的一个或多个通孔或开口98。例如BF2或硼的P型离子注入到体沟槽84底部的硅中，能量在约20至40Kev的范围内，离子剂量约为5e14至1e15cm-2，形成P+体区域接触区域15。图5P还示出了通过在源极接触蚀刻步骤期间蚀刻氧化物填充的栅极沟槽区域而形成的到P多晶硅屏蔽区域18的开口98，使得多晶硅屏蔽区域18可以欧姆地短路到源极电极。
图5Q示出了器件区域中的截面，其中形成穿过BPSG层28的开口100用于栅极接触。在蚀刻工艺期间可以通过BPSG层28蚀刻开口100，该工艺还移除氧化物92并在HDP氧化物46中形成开口98。随后，在BF2的P+体离子注入工艺期间，硼离子或其他P型掺杂剂也可以通过开口100注入到N+栅极多晶硅26中，然而N+栅极多晶硅26中的N+浓度高于BF2或硼离子的浓度(即P+体剂量)，因此即使在开口100下方的接触区域中，多晶硅栅极区域26也保留N+多晶硅。
在移除光致抗蚀剂掩模和晶片清洁工艺之后，互连和接触结构可以形成在图5P和图5Q的结构上。特别地，可以使用溅射沉积工艺来沉积金属。首先，可以溅射沉积粘附或填充层(例如，Ti/TiN/W层)，以填充体接触沟槽84和开口98和100，并粘附到BPSG层28，然后粘附到顶部金属层(例如Al:Cu:Si或Al:Cu)，可以溅射沉积至约2至8微米的厚度。
掩模5工艺图案化金属层。可以经由光致抗蚀剂掩模(未示出)蚀刻金属，例如组合的Ti/TiN/W和Al:Cu:Si或Al:Cu层。图5R和图5S示出了金属蚀刻之后的器件截面。特别地，图5R示出了图5P中所示的器件的在形成包含金属区域32和30的源极接触体之后的相同区域，并且图5S示出了图5Q中所示的器件在形成包含金属区域36和38的栅极接触体之后的相同区域。在用于掩模5工艺的移除光致抗蚀剂和清洁晶片之后，可以在器件的顶表面上沉积钝化层34。例如，对于具有高达约200V的额定电压的沟槽器件，可以沉积厚度范围为约0.8至1.5微米的氧化物和氮化物层，并且对于具有高达约500V的额定电压的沟槽器件，可以在具有厚度范围为5至15微米的氧化物或氮化物层上沉积聚酰亚胺层。
掩模6工艺图案化钝化层34。特别地，可以从对应于器件的接合焊盘和锯道的区域蚀刻钝化层34。在蚀刻钝化层34之后的最终器件截面在图5T和图5U中示出。图5T特别示出了在对应于源极接触体的区域中的器件的截面，并且图5U示出了边缘终端区域的截面。
额定电压高于约500V的功率器件可能需要N+通道阻挡作为器件的边缘终端区域与锯道之间的边界。因此，在参考图5A-5U描述的制造过程中，需要在IPD掩模(掩模2工艺)与N+源极掩模(掩模3工艺)之间添加用于P体掩模工艺(表1B中的掩模2B工艺)的可选的七个掩模工艺。图6示出了沟槽MOSFET器件的截面，其具有边缘终端屏蔽接触体102和104以及N+通道阻挡接触体106和108。
图7A至7T示出了在用于制造具有比栅极沟槽更宽的体沟槽接触体的IGBT结构的工艺流程期间产生的结构的截面。制造工艺的实现方式可以采用如表2A或表2B中所示的九个或十个掩模步骤。表2A特别地列出了具有到掩埋的P屏蔽区域的P多晶硅屏蔽沟槽场阻挡(FS)IGBT的九个掩模步骤，并且表2B列出了P多晶硅屏蔽沟槽场阻挡(FS)IGBT的十个掩模步骤，该P多晶硅屏蔽沟槽场阻挡(FS)IGBT具有延伸到接近半导体层的顶表面附近的金属接触体。
表2A
掩模 工艺步骤
1 沟槽蚀刻
2 接触氧化物
3 IPD(多晶硅间电介质)
4 N+发射极
5 P+体接触以蚀刻掉氧化物
6 P体
7 接触体
8 金属
9 钝化
表2B
掩模 工艺步骤
1 沟槽蚀刻
2 接触氧化物
2B 屏蔽多晶硅接触体
3 IPD(多晶硅间电介质)
4 N+发射极
5 P+体接触以蚀刻掉氧化物
6 P体
7 接触体
8 金属
9 钝化
表2A或2B的制造流程可以从P+衬底50开始，在P+衬底50上外延地生长N+场阻挡层51和N型漂移层52。外延层52是晶体半导体(硅)，并且可以具有与N场阻挡51相邻的N-掺杂和在外延层52的上部中的更高的N掺杂，因为与沟槽相邻的更重的N掺杂可以减小对来自MOSFET沟道的电子并且降低IGBT的集电极-发射极电压Vce。替代地，开始的IGBT晶片可以是N型——诸如浮置区域晶片(在某些情况下，即使对于600V IGBT，也没有用于1200V和更高电压的IGBT的外延层)，或者在轻掺杂P或N型衬底的顶部可以是N漂移和N型场阻挡。掩模1是形成在N型外延层52的顶表面上的沟槽蚀刻掩模。如图7A所示，沟槽掩模是包含氮化物110和氧化物层112的硬蚀刻掩模，其被图案化以在对应于栅极沟槽114和体接触沟槽116的区域中暴露外延层52的区域。初始蚀刻工艺可以使用光致抗蚀剂掩模来蚀刻层110和112以形成硬掩模，然后可以使用硬掩模来蚀刻栅极沟槽114和体接触沟槽116两者的初始深度。初始蚀刻工艺之后的沟槽114和116可具有约0.5微米的深度。沟槽114与116之间的台面区域118和120保留在形成硬掩模的氧化物110和氮化物层112的区域下方。图7A的工艺是自对准沟槽栅极和接触沟槽工艺，因为相同的掩模确定栅极沟槽114和接触沟槽116的位置。下面描述接触沟槽不与栅极沟槽自对准的替代工艺。
图7B示出了在形成填充栅极沟槽114的氧化物区域124和填充体接触沟槽116的氧化物区域126之后的图7A的结构。通过沉积足够厚的氧化物层以填充沟槽114和116，然后平坦化晶片(例如，使用CMP)以移除氧化物层的顶部部分，暴露台面区域118和120中的氮化物层110，并且在沟槽114和116中分别留下氧化物区域124和126，可以形成氧化物区域124和126。
图7C示出了在掩模2工艺或接触氧化物掩模工艺期间形成的结构。掩模2工艺使用光致抗蚀剂掩模128，其施加在图7B中所示的平坦化表面之上。光致抗蚀剂掩模128覆盖体接触沟槽116中的氧化物区域126并暴露栅极沟槽114中的氧化物124。初始氧化物选择性蚀刻从栅极沟槽114移除氧化物124，而光致抗蚀剂掩模128和氮化物层110保护晶片的其他区域。然后，暴露在栅极沟槽114中的外延层52的选择性蚀刻将栅极沟槽114附加地加深约4.5微米，而光致抗蚀剂掩模128保护接触沟槽116内的氧化物区域126。为了避免合并P体区域和P屏蔽区域，可以使栅极沟槽114相对较深，例如，对于高压器件，在4至8微米的范围内。
图7D示出了在移除光致抗蚀剂掩模128之后创建的结构。可以通过首先使用低压化学气相沉积(LPCVD)工艺在栅极沟槽114内部沉积具有约厚度的氧化物层，然后使用各向异性反应性离子蚀刻(RIE)的蚀刻工艺以在沟槽侧壁上留下氧化物间隔体130，来形成栅极沟槽114中的侧壁间隔体130。通过采用约30KeV至3MeV的能量范围内的多剂量硼注入，可以在外延层52中形成P屏蔽区域16。替代地，可以如上所述通过蚀刻在侧壁间隔体130下方更深处的沟槽并且外延生长P型硅直到侧壁间隔体130的底部来形成P屏蔽区域16。
用于制造IGBT的工艺流程可以采用两种不同的替代方案来提供与P多晶硅屏蔽区域的电连接。图7E、图7F和图7G示出了在工艺替代方案期间形成的结构，其通过延伸到外延层52的顶表面或附近的P多晶硅区域提供到P多晶硅屏蔽区域的电连接。对于该替代方案，在形成侧壁间隔体130之后，可以以多个步骤沉积多晶硅132以用P型多晶硅完全填充栅极沟槽114。特别地，在沉积多晶硅以部分地填充沟槽114之后，可以将硼或其他P型掺杂剂注入到沟槽114中的多晶硅中，然后可以在重复沉积和注入工艺之前将该结构平坦化到氮化物层110的表面。在一次或多次重复之后，P型多晶硅132完全地填充沟槽114，如图7E所示。多晶硅132的多步沉积和掺杂可以特别地用于确保多晶硅132是P型掺杂的，尤其是对于更深的栅极沟槽114，诸如深度大于2微米的栅极沟槽。
栅极沟槽114的一些区域可以用P多晶硅132保持完全填充，而其他沟槽区域可以经由屏蔽多晶硅掩模工艺(即作为表2B的工艺选项的掩模2B)蚀刻下来。图7F示出了掩模2B工艺，该工艺使用光致抗蚀剂掩模702覆盖其中可以形成与P多晶硅屏蔽区域的连接的沟槽区域中的多晶硅132，并且在可以形成栅极或电介质结构的沟槽区域中暴露多晶硅132。经由掩模702向下蚀刻P多晶硅132，在暴露的沟槽区域的底部留下P多晶硅屏蔽区域18，并且留下P多晶硅132填充覆盖的沟槽区域。图7G示出了在移除光致抗蚀剂掩模702和氮化物层110之后通过表2B的工艺产生的结构。
表2A的工艺流程不需要延伸到外延层52的表面的P多晶硅，并且P多晶硅可能仅需要部分地填充栅极沟槽114。图7H示出了在具有侧间隔体130的沟槽114(部分地或全部地)被填充多晶硅18并且将多晶硅18向下蚀刻到从侧壁间隔体130的底部大约2微米厚的多晶硅18之后的图7D的结构。可以使用原位掺杂或离子注入来使多晶硅区域18为P型。在多晶硅蚀刻步骤之后，从晶片的表面移除氮化物层110。可以使用表2A或表2B的工艺流程来形成图7H中所示的结构。特别地，图7H的结构与图7G的结构不同，在于图7H中的栅极沟槽114的区域中没有一个含有抬升到(或接近于)外延层52的表面的多晶硅，其可以没有掩模2B工艺而形成，或者可以在掩模2B工艺暴露以向下蚀刻多晶硅132的区域中形成。
掩模3工艺使用IPD(多晶硅间电介质掩模)，诸如光致抗蚀剂掩模134，如图7I所示。在形成光致抗蚀剂掩模134之前，HDP或亚大气压化学气相沉积(SACVD)工艺在图7G或图7H的结构的开口的栅极沟槽114内的P多晶硅区域18之上沉积HDP氧化物或其他电介质层。接下来，将包含HDP氧化物层的结构平坦化(例如，使用CMP)到外延层52的顶表面的水平。在平坦化之后，可以将作为IPD掩模的光致抗蚀剂掩模134施加到平坦化表面上，并且向下蚀刻由IPD掩模134暴露的沟槽114的区域中的HDP氧化物层，以留下约0.2至0.3微米厚的多晶硅间电介质24在P多晶硅区域16上。取决于栅极沟槽114的深度，电介质间隔体124可以处于2至5微米范围的深度。覆盖的HDP区域25保留并填充掩模134覆盖的沟槽114。
图7J示出了在移除光致抗蚀剂掩模134并且在栅极沟槽的侧壁上生长约1000至的栅极氧化物20之后的图7I的结构。将多晶硅26沉积到IPD层24上，随后使用CMP来平坦化N+多晶硅26。
图7K示出了使用表2B的工艺流程形成的结构。在移除图7I的光致抗蚀剂掩模134之后，该结构可以包含含有延伸到外延层52的顶表面附近的P多晶硅132的栅极沟槽的区域，以及含有其中已经将HDP氧化物向下蚀刻到栅极沟槽114的开口部分并且留下多晶硅间电介质24的栅极结构的区域。在栅极沟槽114的开口区域中，可以生长厚度范围为的栅极氧化物20，并且可以参考图7J描述的相同方式沉积和平坦化N+多晶硅26。图7K示出了包含P多晶硅和N+多晶硅填充区域的区域的截面。
表2A或表2B的工艺流程的掩模4工艺采用N+发射极掩模。在注入砷或其他N型离子之前，可以通过向下蚀刻以从晶片的顶表面部分地或完全地移除栅极氧化物，然后生长或沉积离子注入屏蔽氧化物136用于更好的厚度控制，来形成注入屏蔽氧化物136。然后，在晶片的表面上图案化光致抗蚀剂掩模138，并且离子注入工艺形成N+区域17，如图7L所示。N+区域17可以例如通过具有60-120Kev的能量和5E15-1E16cm-2的剂量的砷离子注入而形成。
表2A或表2B的工艺流程的掩模5工艺使用P+体接触来蚀刻掩模。如图7M所示，光致抗蚀剂掩模140可以用于控制体接触沟槽116内的氧化物层126的选择性移除。
表2A或表2B的工艺流程的掩模6工艺采用P体掩模141。如图7N所示，在移除(或改变)光致抗蚀剂掩模140并沉积离子注入屏蔽氧化物142之后，P体接触掩模141可以限制离子注入到体接触沟槽116。可以以多种能量和多种离子剂量离子注入P体14。
掩模7工艺采用接触掩模。如图7O所示，在施加接触掩模之前，在图7N的结构之上沉积BPSG层28。接下来，使用光致抗蚀剂掩模144，蚀刻BPSG层28以暴露P体14，随后将低能量硼注入到P体14中以形成与接触沟槽16的底表面相邻的P+体层15。接触掩模144还可以暴露HDP氧化物层25的一部分用于蚀刻工艺，该蚀刻工艺形成穿过HDP氧化物25到P多晶硅区域18的开口。
图7P示出了表2B的工艺流程中的掩模7工艺。所示结构包含沟槽区域，其中多晶硅接触区域132延伸到沟槽114的顶部。在图7O和图7P中可以是相同的光致抗蚀剂掩模144暴露在P多晶硅132上方的区域BPSG 28，使得可以蚀刻BPSG层28以形成穿过BPSG层28到P多晶硅132的开口。形成P+体接触15的注入工艺还通过接触开口注入P多晶硅132，并且可以在P多晶硅132中形成P+接触区域133。
掩模8工艺采用金属掩模。如图7Q所示，可以沉积包含Ti/TiN/W的金属粘附层以填充体接触沟槽116和穿过HDP氧化物25的开口并且覆盖BPSG层28。在金属粘附层150之上沉积另一金属层152，其可以是Al:Si:Cu。图7R示出了在表2B的工艺流程中创建的替代性屏蔽多晶硅接触结构的掩模8工艺。在图7R的结构中，沉积粘附或Ti/TiN/W层150以填充体接触沟槽116和P多晶硅接触开口到P多晶硅132中的P+接触区域133。对于图7Q和图7R的结构，金属掩模(未示出)用于图案化金属层150和152，以产生器件的互连体和表面接触体，例如，IGBT器件的(多个)体接触体、(多个)P屏蔽接触体、(多个)栅极接触体、以及边缘终端。
掩模9工艺采用钝化掩模。可能包含氧化物层和聚酰亚胺层的钝化层154沉积在金属层152之上，经由光致抗蚀剂掩模(未示出)被蚀刻以暴露接触焊盘，例如，IGBT器件的(多个)体接触体、(多个)P屏蔽接触体、以及(多个)边缘终端接触体。图7S示出了使用图2A的工艺流程来制造的IGBT的截面。图7T示出了使用图2B的工艺流程来制造的IGBT的截面。图7S和图7T的结构的不同之处在于用于连接到P多晶硅屏蔽区域18的接触结构。在图7S的结构中，金属150通过HDP氧化物25中的开口接触P多晶硅屏蔽区域18。在图7S的结构中，金属150通过HDP氧化物25中的开口接触P多晶硅屏蔽区域18。在图7T的结构中，金属150接触外延层52的顶表面附近的P多晶硅132的P+区域133，并且P多晶硅132与共用栅极沟槽中的P多晶硅屏蔽区域18邻接。图7S或图7T的产生的结构可以与上面参考图2A和图2B描述的IGBT 200的有源区域的一部分类似或相同。
图8A、8B和8C示出了可以使用表2B的工艺流程制造的替代IGBT边缘终端配置。可以使用表2A的工艺流程来制造边缘终端结构，其类似于所示出的配置，但是使用HDP氧化物25或具有穿过HDP氧化物25的屏蔽接触结构的HDP氧化物来替代P多晶硅区域132。所示出的配置包含在沟槽区域T3中的浮置屏蔽区域16或18。这种情况中的“浮置”是指浮置区域16或18不是直接地或间接地接触任何器件电极。浮置P多晶硅和P屏蔽区域16和18的一些或部分的目的是为了在IGBT器件的N-漂移区域中具有更多电子和空穴载流子储存以降低IGBT的集电极和发射极电极上的电压Vce。然而，IGBT的N-漂移区域中的太多储存的电子和空穴可能会减慢IGBT关断，为了最优化速度和Vce的权衡，不是所有P多晶硅和P屏蔽都是浮置的，只有在用于需要更快关断的应用的IGBT中的一些可能是浮置的。
图8A特别地示出了由表2B的工艺流程产生的IGBT的边缘终端区域中的截面。所示出的IGBT结构包含发射极接触体60，P-屏蔽接触体62，以及边缘终端接触体64和终端结构，在终端结构中P体区域在浮置P多晶硅填充的沟槽环之间。图8A中所示的沟槽区域都包含从掩埋在外延层52中的P屏蔽区域16延伸到接近外延层52的顶表面的P+多晶硅132。最靠近有源区域的栅极沟槽中的P+多晶硅区132电耦合或短路到发射极接触体60和发射极或P体区域14。与有源区域相距最远的栅极沟槽中的P+多晶硅区域132电耦合或短路到P-屏蔽接触体62。介于之间的栅极沟槽中的多个P+多晶硅区域132可以是完全浮置的。具有P多晶硅填充的沟槽的P屏蔽体132在从裸芯边缘到发射极的终端处以受控方式分配施加的电压，以防止低电压击穿。可以根据IGBT的期望击穿电压来选择边缘终端区域中的浮置P+多晶硅区域132的数量。
图8B示出了由表2B的工艺流程产生的IGBT的边缘终端区域中的替代性截面。图8B的边缘终端配置与图8A的边缘终端配置的不同之处在于图8B中的结构不具有浮置P多晶硅填充沟槽环之间的体区域。
图8C示出了由表2B的工艺流程产生的IGBT的边缘终端区域中的另一替代性截面。图8C的边缘终端配置与图8A和图8B中的边缘终端配置的不同之处在于图8C的结构具有在掩埋的P屏蔽区域上方的填充有氧化物的场环沟槽和具有P多晶硅场板的场环沟槽。
在示例性实施例中，使用如上所述的结构的650V的沟槽场阻挡(FS)IGBT可以采用浮置P多晶硅屏蔽区域和具有约8E13cm-3N型掺杂浓度的大约52微米厚的N-外延区域，以提供超过800V的击穿。在用于示例性结构的700V偏置条件下，最高的碰撞电离率在体沟槽接触区域下面，其是为了健壮(robust)的IGBT器件性能和可靠性的目的的最期望的位置，因为在PN结处击穿更可重复和可靠。最高冲击电离区域首先开始击穿，其在700V Vce下位于体沟槽接触区域下方。(相反，倾向于在氧化物和硅界面处发生的击穿更加可变，即不可靠。)在示例性配置中，集电极-发射极电流(Ice)通常作为集电极-发射极电压(Vce)的函数而增加，例如在15V的栅极-发射极电压(Vge)下。二维模拟示出在浮置P多晶硅屏蔽区域两者处于1.5V Vce处为750A/cm2的增加的集电极-发射极电流密度(Jce)的影响。来自仅具有浮置P多晶硅屏蔽区域并将第二P多晶硅屏蔽区域短路到发射极的示例性实施例的二维模拟的Ice与Vce曲线可以降低IGBT漂移区域内的载流子储存。这尤其发生在靠近N和N-漂移区域的围绕P屏蔽区域的顶表面的区域，这将加速IGBT关断。然而，在1.5V Vce时的电流密度Jce从750A/cm2显着降低至125A/cm2。P多晶硅屏蔽区域两者的发射极短路将进一步增加IGBT关断速度，但也会减少Jce或增加Vce。
表3列出了根据本发明另一实现方式的替代制造工艺的八掩模步骤。表3特别地示出了其中沟槽MOSFET或沟槽IGBT中的栅极沟槽和接触沟槽不是自对准的工艺。
表3
表3的制造工艺可以从包含在衬底(未示出)上生长的外延层912和场阻挡层910的晶片开始。所采用的衬底类型通常取决于所制造的沟槽器件的类型。例如，沟槽MOSFET可以制造在具有与外延层912相同导电类型的衬底上，例如，用于N沟道沟槽MOSFET的N型。沟槽IGBT可以制造在具有与外延层912相反的导电类型的衬底上，例如，用于N型外延层912的P+衬底。以下描述假定采用N型外延层912的工艺，但是更一般地，可以使导电类型相反以制造其他类型的沟槽器件。
工艺流程或表3中的掩模1工艺采用沟槽掩模来蚀刻外延层912中的栅极沟槽，并且图9A、图9B和图9C示出了在掩模1工艺期间创建的结构。如图9A所示，硬掩模包含第一二氧化硅层902、硅氮化物层904，并且将第二硅氧化物层906图案化以暴露外延层912的沟槽区域。使用硬掩模，可以将栅极沟槽914蚀刻到选择用于栅极沟槽的深度，例如，在约3至6微米之间。可以在沟槽914的底部植入P屏蔽区域916。可以将约的LPCVD氧化物层沉积到沟槽914中，然后使用反应离子蚀刻(RIE)进行各向异性蚀刻，以留下侧壁间隔体922，如图9B所示。然后，例如在60KeV至3MeV范围内的多能量和多剂量硼或其他P型离子注入在栅极沟槽914下方的外延层912中形成屏蔽区域916。P多晶硅层918可以沉积在沟槽914中，并且可以在P多晶硅918完全填充沟槽914之前经历沉积和注入工艺，并且被平坦化到晶片的表面，如图9C所示。
表3的掩模2工艺采用P多晶硅掩模。图9D、图9E和图9F示出了在掩模2工艺期间形成的结构的截面。掩模2工艺可以保持完全用P多晶硅918填充的一些沟槽区域A2，并且可以在其他沟槽区域A1中向下蚀刻多晶硅918。图9D示出了光致抗蚀剂掩模920，其被图案化以覆盖含有P多晶硅918的沟槽区域A2并暴露含有P多晶硅918的其他沟槽区域A1。经由掩模920向下蚀刻暴露P多晶硅918，形成P屏蔽区域18，其将被掩埋在沟槽区域A1中。可以移除光致抗蚀剂掩模920、氧化物层906和氮化物层904，在晶片的表面上留下氧化物层902，在沟槽914中留下多晶硅屏蔽区域18、P多晶硅918、以及侧壁间隔体922，如图9E所示。图9F示出了结构的不同部分，特别是包含两个区域A1a和A1b的部分，其中沉积P掺杂的多晶硅918并且随后从沟槽底部向下蚀刻到约2微米，留下P多晶硅区域18。
掩模3工艺采用多晶硅间电介质(IPD)掩模。图9G、图9H、图9I和图9J示出了在掩模3工艺期间形成的结构的截面。对于掩模3工艺，可以在未填充P多晶硅918的所有沟槽区域中沉积HDP或SACVD氧化物层。可以使用CMP来平坦化沉积的氧化物25，并且IPD光致抗蚀剂掩模930可以暴露区域A1a，其中将向下蚀刻沉积的氧化物25以形成多晶硅间电介质层24并且可以覆盖沟槽区域A1b，其中HDP氧化物25将保持填充沟槽，如图9G所示。图9H示出了结构的一部分，其中P多晶硅918(具有侧壁间隔体22)填充沟槽区域A2，并且在掩模3蚀刻工艺之后，向下蚀刻的IPD间隔体24保留在沟槽区域A1中，在P多晶硅屏蔽区域18之上。在移除掩模930并清洁晶片之后，可以例如在沟槽区域A1a中生长厚度范围为约的栅极氧化物20。接下来，可以沉积并平坦化N+多晶硅26。图9I和图9J示出了器件的不同区域。图9I示出了具有在P多晶硅屏蔽区域18和多晶硅间间隔体24上方的N+多晶硅26的沟槽区域A1a以及具有在P多晶硅屏蔽区域18上方的IPD区域25的沟槽区域A1b。图9J示出了沟槽区域A2，其中P多晶硅918(具有侧壁间隔体22)填充沟槽并且接触外延层912中的屏蔽区域916。
掩模4采用P体掩模用于沟槽MOSFET或沟槽IGBT。对于掩模4工艺，可以从晶片的顶表面向下蚀刻或移除栅极氧化物20，以及可以沉积如图9K中所示的离子注入屏蔽氧化物以更好地控制厚度。然后施加光致抗蚀剂掩模(未示出)并且图案化光致抗蚀剂以暴露期望P体区域14的区域，并且可以经由P体光致抗蚀剂掩模将P体区域14离子注入外延层912中。在P体离子注入工艺之后可以进行晶片清洁和P体14的退火或驱动工艺。图9K示出了产生的包含在沟槽之间的台面中的P体区域14的结构。
掩模5工艺采用N+发射极或源极掩模用于制造沟槽IGBT或MOSFET。图9L和图9M示出了在掩模5工艺形成N+区域17之后器件的不同区域的截面。如上所述，在从晶片表面向下蚀刻或移除栅极氧化物20之后形成屏蔽氧化物932，并且当将N+区域17注入由发射极光致抗蚀剂掩模(未示出)暴露的区域中时，可以保留屏蔽氧化物932。
掩模6工艺采用在形成BPSG层28之后施加的接触掩模。图9N、图9O、图9P和图9Q示出了在掩模6工艺期间或之后器件的不同区域的截面。图9N和图9O示出了在通过光致抗蚀剂掩模934接触蚀刻BPSG层28之后器件的沟槽区域A1a、A1b和A2。接触蚀刻形成穿过BPSG28并进入沟槽区域之间的外延层934中的P体区域14的源极/体接触沟槽936，并且形成穿过BPSG 28并进入沟槽区域A2中的P多晶硅918的开口938。然后，在形成屏蔽氧化物940并且硼、BF2或其他P型离子注入工艺形成在源极/体接触沟槽936的底部处的P+体接触区域15和P多晶硅918中的P+接触区域19之前，可以移除光致抗蚀剂掩模934，并且可以从源极/体接触沟槽936蚀刻/移除任何表面氧化物。图9P和图9Q示出了具有P+体接触的器件的不同区域。如上所述，源极/体接触沟槽936在与用于栅极沟槽的掩模工艺不同的掩模工艺期间形成。相应地，由于是非自对准的，接触沟槽938经受相对于栅极沟槽的对准误差，但是表3的工艺不需要接触体与栅极沟槽的尺寸之间的任何特定关系。
掩模7工艺采用金属掩模。图9R和9S示出了掩模7工艺之后器件的不同区域的截面。如图9R和图9S所示，在移除屏蔽氧化物940并且部分地回蚀刻BPSG层28之后，沉积Ti/TiN/W层950以填充接触开口938，并且将Ti/TiN/W层95粘附到包括源极区域17和P+体接触体15的外延层912。然后沉积金属层952，例如，Al:Si:Cu层。金属掩模用于图案化金属层950和952以分离接触体和互连体。
掩模8工艺采用钝化掩模。如图9T和图9U所示，将可以包含氧化物层和聚酰亚胺层的钝化层34沉积在图案化金属层952上，并且经由钝化掩模(未示出)蚀刻钝化层34以产生开口以接触器件的焊盘。
使用上述工艺流程制造的沟槽IGBT可以通过选择屏蔽区域16和18中的全部、一些或者不选择而连接到发射极接触体，连接到单独偏置的接触体、或隔离(浮置)来优化关断速度与Jce的关系。图10A、图10B和图10C示出了沟槽IGBT器件1000A、1000B和1000C的俯视图，示出了与P多晶硅屏蔽区域18的电连接的不同示例性实施方式。每个沟槽器件1000A、1000B或1000C可以具有根据上面公开的任何IGBT结构的截面。
图10A示出了说明沟槽器件1000A的有源区域中的沟槽1010的布局的俯视图。P多晶硅屏蔽区域18可以在沟槽1010的所有区域中或之下。例如，沟槽区域1020和1022可以含有N+多晶硅，例如，栅极多晶硅26，在如上所述的多晶硅间电介质间隔体24和P多晶硅屏蔽区域18之上。栅极接触体1025与沟槽1010的区域1020和1022中的栅极多晶硅26进行欧姆接触。沟槽1010的区域1030含有围绕导电通孔(例如，金属互连体56或P多晶硅132)的电介质(例如，氧化物间隔体22或HDP氧化物25)，导电通孔电连接到掩埋的P多晶硅屏蔽区域18。接触体1035可以通过沟槽区域1030中的导电通孔将多晶硅屏蔽区域18电短接到发射极，发射极形成在沟槽1010之间的台面之间。在图10A的实现方式中，到P多晶硅屏蔽区域18的导电通孔位于每隔一个沟槽1010(即区域1020)中，并且将沟槽器件1000A的发射极欧姆地连接到P多晶硅屏蔽区域18。区域1022不含有到P多晶硅屏蔽区域18的导电通孔，并且沟槽区域1022中的P多晶硅屏蔽区域18可以浮置。
图10B示出了沟槽器件1000B的有源区域的俯视图，其提供用于连接到P多晶硅屏蔽区域18的示例性接触体选项。在沟槽器件1000B中，每个沟槽1010含有接触区域1040。例如，沟槽器件1000B中的沟槽区域1040可以含有HDP氧化物25或者可以含有p多晶硅132。如果在区域1040中没有形成接触，则沟槽1010中的所有P多晶硅屏蔽区域可以浮置。可选地，可以在区域1040中的一个或多个中形成接触体，以将一个或多个沟槽1010中的P多晶硅屏蔽区域连接到发射极或其他有源部件。在不改变任何其他掩模层的情况下，接触掩模选项可以确定接触哪些P多晶硅屏蔽区域18。
更一般地，在所有P多晶硅屏蔽区域18浮置的配置中，不需要可以含有用于接触的HDP氧化物25或p多晶硅132的区域1040。图10C示出了沟槽器件1000C的俯视图，其中在所有沟槽1010中具有浮置P多晶硅屏蔽区域18而没有任何氧化物填充区域。
尽管已经公开了特定实现方式，但是这些实现方式仅是示例，不应被视为限制。例如，上述工艺使用外延层以具有所期望的掺杂浓度。在外延生长期间不是在N-漂移区域之上生长N区域，而是可以通过不使用掩模或使用掩模来离子注入高能磷以形成表面上的N层，例如，使用P体作为掩模或专用掩模。起始晶片IGBT晶片可以是浮置区域(zone)(FZ)晶片，只有N-掺杂浓度用于所需的击穿，并且可以通过磷、氢或氦的背面离子注入(用于N场阻挡)，以及在完成前侧晶片工艺并接地和蚀刻晶片背侧之后用激光激活形成P+集电极的硼，来形成N场阻挡和P+集电极区域。替代地，可以在轻掺杂的N或P衬底之上外延地生长N场阻挡和N漂移，并且可以在完成IGBT晶片前侧工艺以及晶片背侧掩模和蚀刻之后，通过离子注入和激活(激光或热)硼来形成P+集电极。所公开的实现方式的特征的各种进一步变化和组合在所附权利要求的范围内。

Claims (17)

1.一种沟槽器件，包括：
第一导电类型的半导体层；
第二导电类型的屏蔽区域，其在所述半导体层中；
所述第二导电类型的屏蔽多晶硅区域，其在所述屏蔽区域上，并且由第一电介质间隔体横向地限定；
电介质层，其在所述屏蔽多晶硅区域上；以及
沟槽栅极结构，其在所述电介质层上。
2.如权利要求1所述的器件，还包括延伸到在所述半导体层中的接触沟槽中的金属接触体，所述接触沟槽在所述半导体层中比所述栅极结构浅。
3.如权利要求1所述的器件，还包括：
衬底，其与底部电极形成欧姆接触，所述半导体层与所述衬底形成结；
所述第二导电类型的多个屏蔽区域，其在所述半导体层中；
所述第二导电类型的并且由电介质间隔体横向地限定的多个屏蔽多晶硅区域，所述屏蔽多晶硅区域分别位于所述屏蔽区域上；以及
多个栅极沟槽结构，其分别在所述屏蔽多晶硅区域上，每个所述栅极沟槽结构包含在所述屏蔽多晶硅区域中的下面的一个上的电介质层，以及所述电介质层上的导电栅极。
4.如权利要求4所述的器件，还包括：
所述第二导电类型的多个体区域，其与所述栅极沟槽结构相邻；
所述第一导电类型的多个源极区域，其在所述体区域中；以及
顶部电极，其欧姆地接触所述源极区域和所述体区域。
5.如权利要求4所述的器件，还包括边缘终端区域，所述边缘终端区域包含多个环，所述环中的一些环包含包围有源器件区域的场板。
6.如权利要求4所述的器件，其中所述沟槽器件包括沟槽IGBT。
7.如权利要求6所述的器件，其中所述IGBT的有源器件区域中的一个或多个屏蔽多晶硅区域欧姆地接触所述发射极电极并用于改善开关速度。
8.如权利要求6所述的沟槽半导体器件，其中所述IGBT的有源器件区域中的一个或多个屏蔽多晶硅区域浮置，并用于减小所述IGBT的集电极与发射极之间的电压降低。
9.如权利要求1所述的器件，其中所述半导体层包括所述沟槽器件的漂移区域。
10.如权利要求1所述的器件，其中所述半导体层是晶体硅层。
11.一种形成垂直沟槽功率器件的方法，所述方法包括：
在第一导电类型的半导体层中形成多个栅极沟槽，所述半导体层上覆在衬底上；
在所述栅极沟槽的侧壁上形成电介质间隔体；
在所述半导体层中形成第二导电类型的屏蔽区域；
在所述栅极沟槽中形成所述第二导电类型的多晶硅屏蔽区域，所述多晶硅屏蔽区域与所述半导体层中的所述屏蔽区域接触，所述多晶硅屏蔽区域由所述栅极沟槽的侧壁上的电介质间隔体横向地限定；
形成上覆所述多晶硅屏蔽区域的电介质间隔体；并且
在所述栅极沟槽中形成导电栅极结构，所述导电栅极结构上覆在所述电介质间隔体和所述多晶硅屏蔽区域上。
12.如权利要求11所述的方法，其中在所述半导体层中形成所述屏蔽区域包括将所述第二导电类型的掺杂剂注入到所述栅极沟槽的底部下方的所述半导体层中。
13.如权利要求11所述的方法，其中在所述半导体层中形成所述屏蔽区域包括：
蚀刻以延伸在所述电介质间隔体下方的栅极沟槽；并且
从所述栅极沟槽的底部选择性地生长外延层上至所述电介质间隔体，以在所述半导体层中形成所述第二导电类型的屏蔽区域。
14.如权利要求11所述的方法，其中形成所述电介质间隔体包括：
沉积电介质层以完全地填充所述栅极沟槽；
平坦化所述电介质层以形成平面顶表面；
施加掩模以保护所述栅极沟槽的第一区域中的电介质层并暴露所述栅极沟槽的第二区域中的电介质层；并且
通过所述掩模向下蚀刻所述电介质层，以在所述栅极沟槽的第二区域中形成所述电介质间隔体，并且留下填充所述栅极沟槽的第一区域的绝缘层。
15.如权利要求11所述的方法，其中形成所述栅极沟槽包括：
通过在所述栅极沟槽的区域和体接触沟槽的区域中暴露所述半导体层的掩模蚀刻所述半导体层，所述蚀刻形成所述体接触沟槽并形成所述栅极沟槽的初始深度，所述栅极沟槽具有第一宽度，并且所述体接触沟槽具有与所述第一宽度不同的第二宽度，其中：
在所述体接触沟槽和所述栅极沟槽的初始深度中沉积电介质层，所述电介质层足够厚以完全地填充所述体接触沟槽；并且
各向同性地蚀刻所述电介质层以从所述栅极沟槽中移除所述电介质层，同时在所述体接触沟槽中留下电介质材料；并且
选择性地蚀刻所述半导体层以加深所述栅极沟槽，同时所述体接触沟槽中的电介质材料防止加深所述体接触沟槽。
16.如权利要求11所述的方法，其中形成所述栅极沟槽包括：
通过在所述栅极沟槽的区域和体接触沟槽的区域中暴露所述半导体层的第一掩模蚀刻所述半导体层，所述蚀刻形成所述体接触沟槽并形成所述栅极沟槽的初始深度，所述栅极沟槽具有第一宽度，并且所述体接触沟槽具有与所述第一宽度不同的第二宽度，其中：
将氧化物沉积到所述体接触沟槽和所述栅极沟槽中；
平坦化所述氧化物；
通过保护所述体接触沟槽的区域并且暴露所述栅极沟槽的区域的第二掩模蚀刻，以从所述栅极沟槽移除所述氧化物；并且
在所述栅极沟槽的区域中进一步蚀刻所述半导体层，以使所述栅极沟槽比所述体接触沟槽更深。
17.如权利要求11所述的方法，其中形成所述多晶硅屏蔽区域包括：
将所述第二导电类型的多晶硅层沉积到所述栅极沟槽中；
在所述半导体层的表面平坦化所述多晶硅层；
施加第一掩模以保护所述栅极沟槽的第一区域中的多晶硅层并暴露所述栅极沟槽的第二区域中的多晶硅层；并且
通过所述第一掩模蚀刻所述多晶硅层以使所述多晶硅层延伸到所述栅极沟槽的第一区域中的半导体层的表面，并且形成在所述第二区域中由电介质间隔体横向地限定的多晶硅屏蔽区域。
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