CN117747670A - SiC功率器件及其形成方法 - Google Patents

Abstract

本申请公开了一种SiC功率器件及其形成方法，包括SiC基底；位于SiC衬底内的沟槽型MOSFET；还包括设置在沟槽型MOSFET下方的SiC衬底中的底部氧化层、屏蔽栅及屏蔽掺杂区；其中，底部氧化层，位于沟槽型MOSFET控制栅底部；屏蔽栅，位于底部氧化层下方，且被底部氧化层覆盖；屏蔽掺杂区，位于屏蔽栅下方。本发明在栅氧底部垂直设置厚氧，屏蔽栅和屏蔽掺杂区，相对常规沟槽SiC MOS采取的P型半包围或者沟槽两侧P柱保护栅氧的做法，更能提高芯片有效使用面积，避免占用水平方面空间，提高对栅氧的有效保护，从而提高该器件的栅氧耐压水平和可靠性。

Description

SiC功率器件及其形成方法

技术领域

本申请涉及半导体技术领域，尤其涉及一种SiC功率器件及其形成方法。

背景技术

SiC功率半导体器件作为新一代的功率半导体器件，相比于传统的硅基器件，其具有更低的导通损耗、更快的开关频率以及更好的热特性等特点。作为功率半导体器件主流产品的MOSFET和IGBT在SiC材料中备受青睐。硅基沟槽型IGBT相对于平面型IGBT芯片尺寸更小，更具有竞争力，同样地，沟槽型SiC MOSFET相对平面型SiC MOSFET具有更强的竞争力。

但SiC由于本身的材料特性，导致沟槽型SiC MOSFET面临更多的技术挑战，其中一个主要问题是沟槽型SiC MOSFET栅氧耐压和可靠性问题。

发明内容

为了解决上述的技术问题，本发明提出一种SiC功率器件及其形成方法，包括：SiC基底；位于SiC衬底内的沟槽型MOSFET；还包括设置在沟槽型MOSFET下方的SiC衬底中的底部氧化层、屏蔽栅及屏蔽掺杂区；其中，底部氧化层，位于沟槽型MOSFET控制栅底部；屏蔽栅，位于底部氧化层下方，且被底部氧化层覆盖；屏蔽掺杂区，位于屏蔽栅下方。

可选的，沟槽型MOSFET包括：底部氧化层，位于底部氧化层上的控制栅、位于控制栅外围的栅氧层，所述栅氧层和底部氧化层相连；位于控制栅两侧的第二导电类型深阱区、位于第二导电类型深阱区内的第一导电类型掺杂区，覆盖在控制栅、部分第一导电类型掺杂区及部分第二导电类型深阱区上的隔离介质层；位于第二导电类型深阱区和部分第一导电类型掺杂区上的源极接触孔。

可选的，第二导电类型深阱区内形成有第二导电类型掺杂区，所述第二导电类型掺杂区位于第一导电类型掺杂区背离控制栅一侧，所述第二导电类型掺杂区位于所述源极接触孔覆盖的第二导电类型深阱区，且第二导电类型掺杂区的第二导电类型离子掺杂浓度大于第二导电类型深阱区内第二导电类型离子掺杂浓度。

可选的，在沟槽型MOSFET的一侧设置了与屏蔽栅互连的多晶硅沟槽，所述多晶硅沟槽贯穿到SiC衬底表面，多晶硅沟槽底部具有屏蔽掺杂区，多晶硅沟槽外围和表面覆盖有隔离介质层，在所述隔离介质层中具有与多晶硅沟槽互连的接触孔。

可选的，屏蔽栅为多晶硅材料，在耐高压测试时，所述多晶硅沟槽与屏蔽栅为同一个整体结构，屏蔽栅接地电平。

可选的，其特征在于，还包括源极金属，源极金属通过源极接触孔与第一导电类型掺杂区和第二导电类型掺杂区接触，使得第一导电类型掺杂区和第二导电类型掺杂区短路。

可选的，其特征在于，屏蔽栅多晶硅与多晶硅沟槽为一整体结构，从而屏蔽栅通过多晶硅沟槽与源极金属互连，多晶硅沟槽与源极金属之间的屏蔽栅接触孔放置在源极金属边缘位置。

可选的，多晶硅沟槽与屏蔽栅，间隔交替排列。

本发明还提供了一种SiC功率器件的形成方法，包括步骤：

提供SiC衬底；

在SiC衬底内进行第二导电类型掺杂和第一导电类型掺杂，形成第二导电类型深阱区，位于第二导电类型深阱区内的第一导电类型掺杂区；

在第一导电类型掺杂区内形成沟槽，所述沟槽贯穿第一导电类型深阱区和第二导电类型掺杂区；

对沟槽底部进行第二导电类型重掺杂，在沟槽底部形成第二导电类型屏蔽掺杂区；

在沟槽侧壁形成栅氧层；

利用多晶硅填充沟槽，填充后的沟槽分为第一沟槽区域和第二沟槽区域，第二沟槽区域为多晶硅沟槽；

对填充后的第一沟槽区域进行刻蚀，去除部分深度的多晶硅，第一沟槽区域剩余部分的多晶硅构成屏蔽栅；

在屏蔽栅上形成底部氧化层；

在底部氧化层上填充多晶硅层，形成控制栅。

本发明还提供了一种SiC功率器件的形成方法，包括步骤：

提供SiC衬底；

对SiC衬底进行P型离子注入，在SiC衬底内形成屏蔽掺杂区；

SiC衬底上生长N外延层；

在SiC衬底及外延层中形成MOS的N型掺杂区和P型掺杂区；

刻蚀SiC衬底及外延层形成贯穿到屏蔽掺杂区的沟槽；

在沟槽侧壁形成栅氧层；

利用多晶硅填充沟槽的部分深度，形成屏蔽栅；

在屏蔽栅上方形成底部氧化层；

在底部氧化层上填充多晶硅层，形成控制栅。

本发明通过底部氧化层，屏蔽栅，屏蔽掺杂区，以提高对栅氧的有效保护，从而提高该器件的栅氧耐压水平和可靠性。另外，此屏蔽栅还有有效降低弥勒电容和提到器件短路能力的作用。相对常规沟槽SiC MOS采取的P型半包围或者沟槽两侧P柱保护栅氧的做法，本发明在栅氧底部垂直设置厚氧，屏蔽栅和屏蔽掺杂区的做法更能提高芯片有效使用面积，避免占用水平方面空间。

附图说明

为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明的SiC功率器件一实施例的俯视图；

图2为图1所示的SiC功率器件的沿A-A’方向的剖视图；

图3为图1所示的SiC功率器件的沿B-B’方向的剖视图；

图4为本发明的SiC功率器件另一实施例的俯视图；

图5为本发明的SiC功率器件形成方法流程图；

图6-图15为本发明的SiC功率器件形成方法示意图;

图16为本发明的SiC功率器件另一形成方法流程图；

图17-图18为本发明的SiC功率器件另一形成方法示意图。

具体实施方式

如背景技术中所述沟槽型SiC MOSFET栅氧耐压和可靠性问题，主要有两方面原因，一方面是SiC是宽禁带半导体，能承受更高的耐压，SiC MOSFET栅氧相应的承受的耐压也比硅基大了几倍，特别是栅氧底部由于电场集中和栅氧相对偏薄等问题更容易出现击穿等问题。另一方面，栅氧的相对介电常数相对较小，根据高斯定理，栅氧承受的耐压相对同位置的SiC会更大。因此提高对栅氧的保护是能否开发出可靠性更高的沟槽型SiC MOSFET的关键。

本申请提出一种SiC 功率器件，包括SiC基底；位于SiC衬底内的沟槽型MOSFET；还包括设置在沟槽型MOSFET下方的SiC衬底中的底部氧化层、屏蔽栅及屏蔽掺杂区；其中，底部氧化层，位于沟槽型MOSFET控制栅底部；屏蔽栅，位于底部氧化层下方，且被底部氧化层覆盖；屏蔽掺杂区，位于屏蔽栅下方。

下面结合附图对本发明的具体实施例进行说明，图1为本发明的SiC功率器件一实施例的俯视图；图2和图3为图1所示的SiC功率器件的沿A-A’和B-B’方向的剖视图；图1和图2、图3中对应的相同区域的标号相同。请参考图1和图2，在本发明一实施例中，SiC功率器件包括SiC衬底13、位于SiC衬底上的沟槽型MOSFET，在本实施例中沟槽型MOSFET包括位于SiC衬底13中的底部氧化层9；位于底部氧化层上的屏蔽栅10、位于控制栅外围的栅氧层3，在本实施例中所述栅氧层3和底部氧化层9相连；位于控制栅两侧的第二导电类型（P）深阱区8、位于第二导电类型（P）深阱区8内的第一导电类型（N型）掺杂区2，覆盖在控制栅4、部分第一导电类型掺杂区2及部分第二导电类型（P）深阱区8上的隔离介质层1；位于第二导电类型深阱区8和部分第一导电类型掺杂区2上的源极接触孔6。

在本实施例中，第二导电类型（P）深阱区8内形成有第二导电类型(P型)掺杂区7，所述第二导电类型(P型)掺杂区7位于第一导电类型（N型）掺杂区2背离控制栅4一侧，所述第二导电类型(P型)掺杂区7位于所述源极接触孔6覆盖的第二导电类型深阱区8，且第二导电类型(P型)掺杂区7的第二导电类型离子掺杂浓度大于第二导电类型（P）深阱区8内第二导电类型离子掺杂浓度，从而可以降低第二导电类型掺杂区7即P型掺杂区的电阻率和电压，有效抑制闩锁效应。

在本实施例中，还包括设置在沟槽型MOSFET下方的SiC衬底13中的底部氧化层9、屏蔽栅10及屏蔽掺杂区11，具体的底部氧化层9与沟槽型MOSFET中的底部氧化层为同一结构，从而本发明中的底部氧化层为厚氧化层，有效起到防击穿的作用。其中，底部氧化层9，位于沟槽型MOSFET控制栅4底部；屏蔽栅10位于底部氧化层9下方，且被底部氧化层9覆盖；屏蔽掺杂区11，位于屏蔽栅10下方，具体为第二导电类型掺杂，即P型掺杂。

参考图1和图3，在沟槽型MOSFET的一侧设置了与屏蔽栅互连的多晶硅沟槽110，所述多晶硅沟槽110用于将屏蔽栅10引出到SiC衬底13表面进行导电互连，因此所述多晶硅沟槽110贯穿到SiC衬底13表面；多晶硅沟槽110底部具有屏蔽掺杂区11，多晶硅沟槽110外围和表面覆盖有隔离介质层1，在所述隔离介质层1中具有与多晶硅沟槽110互连的接触孔5，即屏蔽栅接触孔5，所述屏蔽栅接触孔5用于多晶硅沟槽的电连接。

继续参考图3，在本实施例中，还包括源极金属14，源极金属14与源极接触孔6互连，从而通过源极接触孔6与第二导电类型(P型)掺杂区7和第一导电类型掺杂区2接触，使得第二导电类型(P型)掺杂区7和第一导电类型掺杂区2短路，可以抑制SiC MOSFET的闩锁效应。在本实施例中，具体的，源极金属14同时会填充形成屏蔽栅接触孔5和源极接触孔6，所以屏蔽栅会和源极同电位，底部的屏蔽掺杂区也和源极同电位。在测耐压的时候，源极是接地的，所以保证栅氧底部的屏蔽区是低电位，避免电击穿。

在本实施例中，屏蔽栅10接地电平，起到屏蔽控制栅4底部高电平的作用。具体的，参考图3，屏蔽栅接触孔5与源极接触孔6相接触，由于多晶硅沟槽110与屏蔽栅10为同一个整体结构，所以本实施例中利用源极接触孔6接地电平，则屏蔽栅10也接地电平，起到屏蔽控制栅4底部高电平的作用。

在本实施例中，所述多晶硅沟槽110与图2中屏蔽栅10沟槽为同一个整体结构，具体的，是在同一道制造工艺中形成的相互连接的一个整体结构；为了方便描述，从而把控制栅下方的部分定义为屏蔽栅10，外围用于互连的区域定义为多晶硅沟槽110。从而屏蔽栅10通过多晶硅沟槽110与源极金属互连，多晶硅沟槽110与源极金属之间的屏蔽栅接触孔5放置在源极金属边缘位置。由于屏蔽栅接触孔5区域没有导电通道和电流开关能力的，所以放置在源极金属边缘位置可以减少对正常元胞区域的占用，达到降低导通压降的作用。

在本实施例中，第二导电类型掺杂为P型，第一导电类型掺杂为N型。在其它实施方案中，可以第二导电类型掺杂为N型，第一导电类型掺杂为P型。

在本实施例中，由于增加了屏蔽掺杂区11和屏蔽栅10，因此当MOSFET漏（Drain）极加反偏电压时，N型SiC衬底13分别和P型深阱区8、P型屏蔽掺杂区7形成PN结反偏，形成空间电荷区。随着反偏电压的逐渐增大，空间电荷区逐渐增大。当空间电荷区扩展到栅氧层底部附近时，由于屏蔽掺杂区7的存在，空间电荷区已经对栅氧层周围形成了低电场保护，由于栅氧层底部的屏蔽栅10是接地的，进一步加强了对栅氧层底部即底部氧化层9的保护，屏蔽了可能导致栅氧层击穿的高电场。当空间电荷区进一步扩展到如图2中空间电荷区边界线15，此时沟槽型MOSFET控制栅4及控制栅底部已完全处于空间电荷区保护之中。

此外，第一导电类型掺杂区2（源极Nplus掺杂区），第二导电类型深阱区（P型深阱区）8，SiC衬底（N型衬底漂移区）13，屏蔽掺杂区11（P型屏蔽区）构成了一个寄生的NPNP晶闸管，若该寄生的NPNP晶闸管意外开启，将造成沟槽 SiC MOFET功能失控，甚至无法关断。因此将源极接触孔66同时接触第二导电类型(P型)掺杂区7和第一导电类型掺杂区2，将第二导电类型(P型)掺杂区7和第一导电类型掺杂区2的短路将抑制这种NPNP的晶闸管效应。

MOS管的弥勒电容主要是栅极与背面漏极之间的电容Cgd，弥勒电容的存在开关时间变长和开关损耗。本发明中将控制栅4下方置一个屏蔽栅10，即屏蔽栅，还可以降低弥勒电容，因为相当于在栅极和漏极之间串联了一个电容，电容串联总电容减少，减低了弥勒电容有利于提高该沟槽 SiCMOS FET的开关频率。

实施例2

参考图4，本实施例中与实施例1相同之处不再赘述，不同在于，增加了多个多晶硅沟槽110，使得多晶硅沟槽110与屏蔽栅10，间隔交替排列。多晶硅沟槽110以及其上的屏蔽栅接触孔5实现了屏蔽栅（未图示）向外导电互连，为屏蔽栅提供电位，由于多晶硅沟槽110区域没有导电通道和电流开关能力的，所以多晶硅沟槽110及屏蔽栅接触孔5单独设置于源极区域边缘沟槽内的位置，由于屏蔽栅与多晶硅沟槽为一整体结构，从而屏蔽栅通过多晶硅沟槽与源极金属互连，多晶硅沟槽与源极金属之间的屏蔽栅接触孔放置在源极金属边缘位置，这样可以减少对正常元胞区域的占用，达到降低导通压降的作用。但对于某些对短路能力要求高的应用场景，就可以在结构中适当增加与屏蔽栅互连的多晶硅沟槽110及屏蔽栅接触孔5，如图4变体这样，采用正常屏蔽栅4与多晶硅沟槽110交替排布的设置，由于多晶硅沟槽110与屏蔽栅10互连，从而使得达到了屏蔽栅10与控制栅4交替排布的效果，以适当降低导电通道占比，提高器件短路能力。

实施例3

下面结合俯视图及工艺流程图，进一步进行说明，在本实施例中，第一导电类型掺杂为N型，第二导电类型掺杂为P型。如图5所示，在本发明的一实施例中包括步骤：

S110：提供SiC衬底13。

具体的，请参考图6，还包括对SiC衬底13进行第一导电类型掺杂，例如利用离子注入的方式注入N型离子，在SiC衬底13内形成包括第一导电类型掺杂的漂移区（未图示）。具体的离子注入方式可以利用本领域技术人员熟知的离子注入方式，例如高温高能离子注入离子N，600Kev 1.5E12-3E12 ions/cm2，及100Kev 5E11-8E11 ions/cm2。

S115：如图5所示，在SiC衬底13内进行第二导电类型掺杂和第一导电类型掺杂，形成第二导电类型深阱区8，位于第二导电类型深阱区8内的第一导电类型掺杂区2。

具体的，所述第一导电类型为N型，第二导电类型为P型，掺杂是利用离子注入的方式，例如先在SiC衬底13表面注入P型离子，形成P型深阱区8，第二导电类型深阱区，注入离子Al，深度1.2um~1.5um，500Kev 3E13-1E14 ions/cm2，60Kev 5E11-1E12 ions/cm2。

然后，在SiC衬底表面继续进行离子注入N型离子，在P型深阱区8内部分区域形成第一导电类型掺杂区2，第一导电类型浓掺区，注入离子N，深度0.5um~0.8um，160Kev 2E14-5E14 ions/cm2，80Kev 4E13-8E13 ions/cm2。

在本实施例中，可选的，包括步骤：在第二导电类型（P）深阱区8内形成第二导电类型掺杂区7，第二导电类型浓掺区，注入离子Al，深度0.9um~1.1um，400Kev 6E14-1E15ions/cm2，60Kev 2E14-6E14 ions/cm2。

S120：参考图7，在SiC衬底13上形成掩膜层12，并进行刻蚀，形成沟槽，其中沟槽包括第一沟槽区域15和第二沟槽区域16。

具体的，先在SiC衬底13表面淀积掩膜层12，在本实施例中掩膜层12材料为硬膜氧化层，例如SiO2，在其他实施例中也可以为其它光刻胶材料例如SiN,或SiN与SiO2的复合膜，然后进行光刻，在掩膜层12中形成暴露SiC衬底13的开口，对开口进行刻蚀，例如利用等离子体刻蚀，形成制作控制栅沟槽，即第一沟槽区域15，并在第一沟槽区域外围区域形成同样的第二沟槽区域16，沟槽的深度为沟槽深度4um~5um，在本实施例中，第一沟槽区域和第二沟槽区域为一个连通的整体结构，即同时形成的整体的沟槽。值得说明的是，为了方便描述，把对应屏蔽栅的区域定义为第一沟槽区域15；对应屏蔽栅外侧，用于将屏蔽栅向外进行互连的区域定义为第二沟槽区域16。

S125：参考图8，对沟槽进行第二导电类型重掺杂，在第一沟槽区域15和第二沟槽区域底部16形成第二导电类型的屏蔽掺杂区11。

具体的，对沟槽底部进行P型高能离子注入，在沟槽底部形成P型屏蔽区，注入离子Al，屏蔽区深度1.5um~1.8um，700Kev 3E14-1E15 ions/cm2，200Kev 2E13-5E13 ions/cm2。

S130：参考图9在沟槽侧壁形成栅氧层3。

具体的，对第一沟槽区域15和第二沟槽区域16侧壁进行氧化，然后进行氧化层各向异性刻蚀，去除第一沟槽区域15第二沟槽区域16底部氧化层，可以参考本领域技术人员熟知的方法，不再赘述。

S135：参考图10，利用多晶硅填充沟槽，填充后的沟槽分为第一沟槽区域和第二沟槽区域，第二沟槽区域为多晶硅沟槽110。

具体的，先进行多晶硅的淀积，然后进行CMP（化学机械研磨）去除SiC衬底表面的多晶硅，完成沟槽的填充，多晶硅沟槽110。

S140：参考图11，对填充后的第一沟槽区域进行刻蚀，去除部分深度的多晶硅。

具体的，先在填充有多晶硅的第二沟槽区域上形成掩膜层18，例如先行成光刻胶材料，进行光刻，形成遮盖填充有多晶硅的第二沟槽区域，暴露第一沟槽区域的掩模图形，然后利用等离子体刻蚀，保留第一沟槽区域深度的1/3的多晶硅，构成屏蔽栅，例如屏蔽栅多晶硅厚度0.8~1.2um。

S145：参考图12，第一区域沟槽的多晶硅上形成底部氧化层9。

具体的，先进行LPTEOS淀积及COE层次的光刻，即低压气相淀积四乙氧基硅烷，COE是子定义的光刻层次，只与其他层次区别，刻蚀后去胶，之后进行一次TEOS的回刻，刻蚀第一沟槽区域内氧化层至8000A左右后，各向同性刻蚀第一沟槽区域结构内的氧化层介质，并进行栅氧层生长，例如栅氧层的厚度为栅氧厚度为400A~800A。

S150：参考图13，在底部氧化层9上填充多晶硅层，形成控制栅4。

具体的，进行第二次多晶硅淀积及CMP工艺，可以参考本领域技术人员熟知的方法，不再赘述。

在本实施例中海进一步包括步骤：

参考图14，在控制栅4、多晶硅沟槽110以及SiC衬底13表面形成隔离介质层1。

具体的，淀积绝缘介质材料，例如二氧化硅，氮化硅等。

参考图15，刻蚀隔离介质层1形成暴露多晶硅沟槽表面通孔，以及暴露位于第二导电类型掺杂区7和部分第一导电类型掺杂区2的通孔。

具体的，利用光刻和刻蚀工艺，不再赘述。

金属填充通孔，形成接触孔和金属层。

具体的，进行金属淀积，金属光刻和刻蚀，在通孔中接触孔及覆盖接触孔和隔离介质层的金属层14，在本实施例中，在所述隔离介质层1中形成与多晶硅沟槽110互连的屏蔽栅接触孔5，所述屏蔽栅接触孔5用于多晶硅沟槽110的电连接；位于第二导电类型深阱区8内的第二导电类型掺杂区7和部分第一导电类型掺杂区2上的源极接触孔6。

还可以进一步包括，SiC衬底的背面减薄，和背面漏极金属化。

实施例4

本发明还提供了一种SiC功率器件的形成方法，参考图16，包括步骤：

S210：提供SiC衬底13。

S220：对SiC衬底13进行P型离子注入，在SiC衬底内形成屏蔽掺杂区11。

具体的，参考图17，首先在SiCk衬底上形成光刻胶图形层，在需要离子注入的区域打开开口，开口的大小取决于后续需要形成的屏蔽掺杂区的形态。

然后进行P型高能离子注入，在SiC衬底13中形成P型掺杂屏蔽区11，注入离子Al，掺杂屏蔽区深度1.5um~1.8um，700Kev 3E14-1E15 ions/cm2，200Kev 2E13-5E13 ions/cm2。

然后去除光刻胶图形。

S230：SiC衬底上生长N外延层130。

具体的，可以利用常规的外延层生长或掺杂方法，不再赘述。

S240：在外延层130中形成MOS的N型掺杂区和P型掺杂区。

具体的，参考图18还包括对外延层130进行N型掺杂，例如利用离子注入的方式注入N型离子，在外延层130内形成包括N型掺杂的漂移区（未图示）。具体的离子注入方式可以利用本领域技术人员熟知的离子注入方式，例如高温高能离子注入离子N，600Kev1.5E12-3E12 ions/cm2，及100Kev 5E11-8E11 ions/cm2。

在外延层130内进行P型掺杂和N型掺杂，形成P型深阱区103，位于P型深阱区103内的N型掺杂区101。

具体的，掺杂是利用离子注入的方式，例如先在外延层130表面注入P型离子，形成P型深阱区103，注入离子Al，深度1.2um~1.5um，500Kev 3E13-1E14 ions/cm2，60Kev 5E11-1E12 ions/cm2。

然后，在SiC衬底表面继续进行离子注入N型离子，在P型深阱区103内部分区域形成N型掺杂区101，注入离子N，深度0.5um~0.8um，160Kev 2E14-5E14 ions/cm2，80Kev4E13-8E13 ions/cm2。

在本实施例中，可选的，包括步骤：在P型深阱区103内形成P型掺杂区102，注入离子Al，深度0.9um~1.1um，400Kev 6E14-1E15 ions/cm2，60Kev 2E14-6E14 ions/cm2。

在本实施例中，还包括下述步骤，具体的方法可参考实施例3：

刻蚀SiC衬底及外延层形成贯穿到屏蔽掺杂区的沟槽；

在沟槽侧壁形成栅氧层；

利用多晶硅填充沟槽的部分深度，形成屏蔽栅；

在屏蔽栅上方形成底部氧化层；

在底部氧化层上填充多晶硅层，形成控制栅。

在本实施例中还进一步包括步骤：

在控制栅、多晶硅沟槽以及SiC衬底表面形成隔离介质层。

具体的，淀积绝缘介质材料，例如二氧化硅，氮化硅等。

刻蚀隔离介质层形成暴露多晶硅沟槽表面通孔，以及暴露位于第二导电类型掺杂区和部分第一导电类型掺杂区的通孔。

具体的，利用光刻和刻蚀工艺，不再赘述。

金属填充通孔，形成接触孔和金属层。

本发明的SiC功率器件的形成方法，实施例4相比于实施例3，使得掺杂屏蔽区的注入面积由光刻胶形成的光刻胶图形的开口定义，不再依赖于沟槽的尺寸，因此调节和扩展屏蔽区形态，例如横向长度，甚至深度，因此大大的提高了对栅氧底部侧面的保护能力，并完全避免了通过沟槽底部对衬底注入形成掺杂屏蔽区时，对沟槽侧壁带来的不良影响，从而大大提高了SiC功率器件的性能。

以上所述仅为本申请的实施例，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，例如各实施例之间技术特征的相互结合，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。

Claims (10)

1.一种SiC功率器件，其特征在于，包括SiC基底；位于SiC衬底内的沟槽型MOSFET；还包括设置在沟槽型MOSFET下方的SiC衬底中的底部氧化层、屏蔽栅及屏蔽掺杂区；其中，底部氧化层，位于沟槽型MOSFET控制栅底部；屏蔽栅，位于底部氧化层下方，且被底部氧化层覆盖；屏蔽掺杂区，位于屏蔽栅下方。

2.根据权利要求1所述的SiC功率器件，其特征在于，沟槽型MOSFET包括：底部氧化层，位于底部氧化层上的控制栅、位于控制栅外围的栅氧层，所述栅氧层和底部氧化层相连；位于控制栅两侧的第二导电类型深阱区、位于第二导电类型深阱区内的第一导电类型掺杂区，覆盖在控制栅、部分第一导电类型掺杂区及部分第二导电类型深阱区上的隔离介质层；位于第二导电类型深阱区和部分第一导电类型掺杂区上的源极接触孔。

3.根据权利要求2所述的SiC功率器件，其特征在于，第二导电类型深阱区内形成有第二导电类型掺杂区，所述第二导电类型掺杂区位于第一导电类型掺杂区背离控制栅一侧，所述第二导电类型掺杂区位于所述源极接触孔覆盖的第二导电类型深阱区，且第二导电类型掺杂区的第二导电类型离子掺杂浓度大于第二导电类型深阱区内第二导电类型离子掺杂浓度。

4.根据权利要求3所述的SiC功率器件，其特征在于，在沟槽型MOSFET的一侧设置了与屏蔽栅互连的多晶硅沟槽，所述多晶硅沟槽贯穿到SiC衬底表面，多晶硅沟槽底部具有屏蔽掺杂区，多晶硅沟槽外围和表面覆盖有隔离介质层，在所述隔离介质层中具有与多晶硅沟槽互连的接触孔。

5.根据权利要求4所述的SiC功率器件，其特征在于，屏蔽栅为多晶硅材料，在耐高压测试时，所述多晶硅沟槽与屏蔽栅为同一个整体结构，屏蔽栅接地电平。

6.根据权利要求5所述的SiC功率器件，其特征在于，还包括源极金属，源极金属通过源极接触孔与第一导电类型掺杂区和第二导电类型掺杂区接触，使得第一导电类型掺杂区和第二导电类型掺杂区短路。

7.根据权利要求6所述的SiC功率器件，其特征在于，屏蔽栅多晶硅与多晶硅沟槽为一整体结构，从而屏蔽栅通过多晶硅沟槽与源极金属互连，多晶硅沟槽与源极金属之间的屏蔽栅接触孔放置在源极金属边缘位置。

8.根据权利要求7所述的SiC功率器件，其特征在于，多晶硅沟槽与屏蔽栅，间隔交替排列。

9.一种SiC功率器件的形成方法，包括步骤：

提供SiC衬底；

在SiC衬底内进行第二导电类型掺杂和第一导电类型掺杂，形成第二导电类型深阱区，位于第二导电类型深阱区内的第一导电类型掺杂区；

在第一导电类型掺杂区内形成沟槽，所述沟槽贯穿第一导电类型深阱区和第二导电类型掺杂区；

对沟槽底部进行第二导电类型重掺杂，在沟槽底部形成第二导电类型屏蔽掺杂区；

在沟槽侧壁形成栅氧层；

利用多晶硅填充沟槽，填充后的沟槽分为第一沟槽区域和第二沟槽区域，第二沟槽区域为多晶硅沟槽；

对填充后的第一沟槽区域进行刻蚀，去除部分深度的多晶硅，第一沟槽区域剩余部分的多晶硅构成屏蔽栅；

在屏蔽栅上形成底部氧化层；

在底部氧化层上填充多晶硅层，形成控制栅。

10.一种SiC功率器件的形成方法，其特征在于，包括步骤：

提供SiC衬底；

对SiC衬底进行P型离子注入，在SiC衬底内形成屏蔽掺杂区；

SiC衬底上生长N外延层；

在SiC衬底及外延层中形成MOS的N型掺杂区和P型掺杂区；

刻蚀SiC衬底及外延层形成贯穿到屏蔽掺杂区的沟槽；

在沟槽侧壁形成栅氧层；

利用多晶硅填充沟槽的部分深度，形成屏蔽栅；

在屏蔽栅上方形成底部氧化层；

在底部氧化层上填充多晶硅层，形成控制栅。