CN108630758A - 碳化硅半导体器件和制造方法 - Google Patents

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Abstract

本发明公开了碳化硅半导体器件和制造方法。一种半导体器件包括从第一表面延伸到碳化硅半导体主体中的沟槽结构。所述沟槽结构包括在所述沟槽结构的底部处的辅助电极和布置在所述辅助电极和第一表面之间的栅极电极。屏蔽区邻接所述沟槽结构的底部处的辅助电极并且与漂移结构形成第一pn结。

Description

碳化硅半导体器件和制造方法
技术领域
本发明涉及碳化硅半导体器件和制造方法。
背景技术
功率半导体器件将高最大电流密度与高电压阻断能力组合。典型的功率半导体器件具有垂直结构使得负载电流在半导体管芯的两个相对侧之间流动。在垂直器件中，功率半导体器件的最大额定电流与其面积成比例，并且电压阻断能力与半导体管芯中的漂移区的高度或垂直延伸正相关。在功率半导体开关（诸如IGFET（绝缘栅场效应晶体管）和IGBT（绝缘栅双极型晶体管））中，通过栅极电介质电容耦合到主体区的栅极电极控制通过主体区的负载电流。高阻断电压导致靠近栅极电介质的强电场，使得在具有高固有击穿场强的半导体（比如SiC）的情况下，代替漂移区的性质，栅极电介质的介电强度可以确定功率半导体器件的电压阻断能力。
需要在对额定电流和导通电阻率没有负面影响或者仅仅有低负面影响的情况下，进一步增加半导体器件的电压阻断能力并且提高半导体器件的雪崩耐受性（avalancheruggedness）。
发明内容
本公开涉及一种包括沟槽结构的半导体器件，所述沟槽结构从第一表面延伸到碳化硅半导体主体中。沟槽结构可以包括在沟槽结构的底部处的辅助电极和可以布置在所述辅助电极和第一表面之间的栅极电极。屏蔽区可以邻接沟槽结构的底部处的辅助电极并且可以与漂移结构形成第一pn结。
本公开进一步涉及一种包括沟槽结构的半导体器件，所述沟槽结构从第一表面延伸到碳化硅半导体主体中。沟槽结构包括第一和第二部段（segment）。第一和第二部段均从第一侧壁延伸到沟槽结构的相对的第二侧壁。第一部段中的栅极电极与沟槽结构的底部处的半导体主体介电绝缘。在第二部段中形成辅助电极。屏蔽区邻接沟槽结构的底部处的辅助电极并且与半导体主体中的漂移结构形成第一pn结。场电介质分离辅助电极和漂移结构。
本公开还涉及一种制造碳化硅器件的方法。在包括主体层的碳化硅衬底的工艺表面中形成沟槽，所述主体层与漂移层结构形成第二pn结，其中所述主体层在工艺表面和漂移层结构之间。沟槽暴露漂移层结构。穿过沟槽的底部注入掺杂剂以形成屏蔽区，所述屏蔽区与漂移层结构形成第一pn结。在沟槽的侧壁上形成介电间隔物。在沟槽的底部区段中形成辅助电极的掩埋部分，其中掩埋部分邻接屏蔽区。
在从属权利要求中描述了进一步的实施例。本领域技术人员在阅读下面的详细描述时和在查看附图时将认识到附加的特征和优点。
附图说明
附图被包括以提供对本实施例的进一步理解并且被并入在本说明书中且构成本说明书的一部分。附图图示本实施例并且连同本描述一起用于解释实施例的原理。将容易领会到进一步的实施例和意图的优点，因为通过参考下面的详细描述它们变得更好理解。
图1是根据实施例的包括沟槽结构的半导体器件的部分的示意性垂直横截面视图，所述沟槽结构具有第一部段和第二部段，在所述第一部段中至少在顶部区段中形成栅极电极，在所述第二部段中辅助电极在第一表面和屏蔽区之间延伸。
图2A是根据实施例的半导体器件的部分的示意性垂直横截面视图，其中第一部段形成在第一沟槽结构中并且其中第二部段形成在第二沟槽结构中。
图2B是根据另一实施例的半导体器件的部分的示意性透视图，其中在第一部段中栅极电极使辅助电极的掩埋部分与半导体主体的第一表面间隔开。
图2C是根据另一个实施例的半导体器件的部分的示意性透视图，其中第一和第二部段沿着沟槽结构的纵轴交替。
图2D是根据另一实施例的半导体器件的部分的示意性垂直横截面视图，其中栅极电极使辅助电极的掩埋部分与沟槽结构的第一部段中的第一表面间隔。
图3A是根据实施例的具有条形沟槽结构的半导体器件的部分的示意性水平横截面视图。
图3B是图3A的沿着与沟槽结构的纵轴正交的线B-B的半导体器件部分的示意性垂直横截面视图。
图3C是图3A的沿着沿沟槽结构的纵轴的线C-C的半导体器件部分的示意性垂直横截面视图。
图4A是根据实施例的半导体器件的部分的示意性平面视图，所述实施例涉及连接分离的栅极电极部分的栅极导体结构。
图4B是图4A的沿着与沟槽结构的纵轴正交的线B-B的半导体器件部分的示意性垂直横截面视图。
图4C是图4A的沿着与沟槽结构的纵轴正交的线C-C的半导体器件部分的示意性垂直横截面视图。
图4D是图4A的沿着沿沟槽电极结构的纵轴的线D-D的半导体器件部分的示意性垂直横截面视图。
图4E是图4A的沿着沿台面部分的纵轴的线E-E的半导体器件部分的示意性垂直横截面视图。
图5A是根据实施例的半导体器件的部分的示意性平面视图，所述实施例涉及具有相对于法线倾斜的平行侧壁的沟槽结构。
图5B是图5A的沿着与沟槽结构的纵轴正交的线B-B的半导体器件部分的示意性垂直横截面视图。
图6A是根据实施例的半导体器件的部分的示意性平面视图，所述实施例涉及具有平行的垂直侧壁和与<11-20>晶轴平行的纵轴的沟槽结构。
图6B是图6A的沿着与沟槽结构的纵轴正交的线B-B的半导体器件部分的示意性垂直横截面视图。
图7A是根据实施例的半导体器件的部分的示意性平面视图，所述实施例涉及具有平行的垂直侧壁和与<1-100>晶轴平行的纵轴的沟槽结构。
图7B是图7A的沿着与沟槽结构的纵轴正交的线B-B的半导体器件部分的示意性垂直横截面视图。
图8A和8B示出根据与网格形沟槽结构相关的实施例的半导体器件的部分的示意性水平和垂直横截面视图。
图9A和9B示出根据与网格形沟槽结构相关的另一实施例的半导体器件的部分的示意性水平和垂直横截面视图。
图10A和10B示出根据另一实施例的半导体器件的部分的示意性水平横截面视图。
图11是根据实施例的制造具有邻接掩埋屏蔽区的辅助电极的半导体器件的方法的简化流程图。
图12A是用于图示制造具有邻接屏蔽区的辅助电极的半导体器件的方法的在形成沟槽之后的半导体衬底的部分的示意性垂直横截面视图。
图12B是图12A的在沟槽的垂直投影中形成屏蔽区之后的半导体衬底部分的示意性垂直横截面视图。
图12C是图12B的在加热处理期间的半导体衬底部分的示意性垂直横截面视图。
图12D是图12C的在形成牺牲氧化物层之后的半导体衬底部分的示意性垂直横截面视图。
图12E是图12D的在形成介电间隔物之后的半导体衬底部分的示意性垂直横截面视图。
图12F是图12E的在形成在沟槽的底部部分中的辅助电极的选择性氧化之后的半导体衬底部分的示意性垂直横截面视图。
图12G是图12F的在形成栅极电极之后的半导体衬底部分的示意性垂直横截面视图。
具体实施方式
在以下详细描述中，参考附图，所述附图形成本文的一部分并且在所述附图中通过图示的方式示出特定实施例。应当理解的是，在不脱离本公开的范围的情况下，可以利用其他实施例并且可以做出结构或逻辑的改变。例如，针对一个实施例图示或描述的特征可以用在其他实施例上或者结合其他实施例使用以产生又另外的实施例。旨在本公开包括这样的修改和变化。使用特定语言描述了示例，所述特定语言不应该被解释为限制所附权利要求的范围。附图不按比例并且仅用于说明性目的。如果没有另外说明，则在不同附图中通过相同参考符号来指定相应的元件。
术语“具有”、“含有”、“包含”、“包括”等等是开放的，并且所述术语指示说明的结构、元件或特征的存在但是不排除附加的元件或特征。冠词“一”、“一个”和“该”旨在包括复数以及单数，除非上下文清楚地另外指示。
术语“电连接”描述电连接的元件之间的永久低欧姆连接，例如所考虑的元件之间的直接接触或者经由金属和/或重掺杂的半导体材料的低欧姆连接。术语“电耦合”包括：被适配用于信号传输的一个或多个介入元件可以处于电耦合的元件之间，所述介入元件，例如可控以临时提供第一状态下的低欧姆连接和第二状态下的高欧姆电去耦合的元件。
附图通过紧接着掺杂类型“n”或"p"指示“-”或“+”来图示相对掺杂浓度。例如，“n-”意指低于“n”掺杂区的掺杂浓度的掺杂浓度，而“n+”掺杂区具有比“n”掺杂区更高的掺杂浓度。相同相对掺杂浓度的掺杂区未必具有相同的绝对掺杂浓度。例如，两个不同的“n”掺杂区可以具有相同或不同的绝对掺杂浓度。
图1指的是包括晶体管单元TC的半导体器件500。举例来说，半导体器件500可以是或者可以包括IGFET（绝缘栅场效应晶体管），例如MOSFET（金属氧化物半导体FET）、IGBT（绝缘栅双极型晶体管）或MCD（MOS受控二极管），其中所述MOSFET通常意义上涉及具有金属栅极的FET以及具有来自半导体材料的栅极的FET。
半导体器件500包括基于碳化硅（SiC）的半导体主体100。晶体管单元TC形成在由半导体主体100的第一表面101限定的前侧处。漂移结构130形成在晶体管单元TC和半导体主体100的在后侧的第二表面102之间，其中第二表面102平行于第一表面101。平行于第一和第二表面101、102的方向是水平方向，并且与第一表面101正交的方向限定垂直方向。
漂移结构130可以包括可以直接邻接第二表面102的重掺杂的基底部分139以及在晶体管单元TC和重掺杂的基底部分139之间的轻掺杂的漂移区域131。漂移结构130可以进一步包括电流扩展区域。电流扩展区域可以布置在主体区120和轻掺杂的漂移区域131之间。电流扩展区域具有比漂移区域131更高的掺杂浓度。
沟槽结构150从第一表面101延伸到半导体主体100中并且延伸到漂移结构130中。半导体主体100的台面部分190在横向上直接邻接沟槽结构150并且使相邻的沟槽结构150彼此分离。沟槽结构150可以包括半导体主体100中的至少一个沟槽。贯穿本说明书，沟槽可以是半导体器件500的电极沟槽。
台面部分190包括与漂移结构130形成第二pn结pn2并且与源极区域110形成第三pn结pn3的主体区120，其中源极区域110位于主体区120和第一表面101之间。
沟槽结构150包括第一部段151和第二部段152。第一和第二部段151、152从沟槽结构150的第一侧壁横切地延伸到相对的第二侧壁，其中第一和第二侧壁是倾斜的，例如垂直于第一表面101。第一和第二侧壁形成垂直于横截面平面延伸的沟槽结构150的长侧。
第一部段151包括栅极电极155，其至少形成在第一部段151的顶部区段中，其中顶部区段面向第一表面101。栅极电极155可以排他地形成在顶部区段中使得栅极电极155例如通过辅助电极157的掩埋部分而与沟槽结构150的底部间隔开。根据其他实施例，栅极电极155从第一部段151的顶部延伸到底部，其中介电结构，例如栅极电介质153或另一电介质的一部分使栅极电极155与沿着沟槽结构150的底部的半导体主体100介电绝缘。栅极电介质153可以使栅极电极155与半导体主体100电分离。栅极电极155可以完全填充第一部段151的在栅极电介质153的在第一部段151的相对长侧上的两部分之间的顶部部分。
第二部段152包括从至少与第一平面101共面的平面延伸到沟槽结构150的底部的辅助电极157。场电介质159可以使辅助电极157与半导体主体100（例如，与漂移结构130）横向分离。场电介质159的厚度可以等于或大于栅极电介质153的厚度。辅助电极157可以完全填充沟槽结构150的在场电介质159的在沟槽结构150的相对长侧上的部分之间的底部部分。
栅极电极155可以电连接到栅极端子G。源极区域110和主体区120可以电连接到第一负载端子L1。辅助电极157可以电连接到第一负载电极L1、半导体器件500的另一端子或者内部驱动器或电压调节器电路的输出端。
至少第二部段152的底部处的屏蔽区140与辅助电极157欧姆接触，特别地低欧姆接触，并且与漂移结构130形成第一pn结pn1。屏蔽区140可以形成在至少第二部段152的垂直投影中，并且可以直接邻接辅助电极157。屏蔽区140的垂直延伸v0可以是至少500 nm，例如至少1.5 μm或者至少2.0 μm。半导体器件500可以包括多个分离的屏蔽区140。漂移结构130的部分例如可以使屏蔽区140彼此分离。所述多个屏蔽区140可以与漂移结构130形成多个相应的第一pn结pn1。
晶体管单元TC可以属于n沟道类型具有p掺杂主体区120、n掺杂源极区域110和n掺杂漂移区域131，或者可以是具有n掺杂主体区120、p掺杂源极区域110和p掺杂漂移区域131的p沟道晶体管单元。以下描述涉及具有n沟道晶体管单元TC的半导体器件500。相似的考虑适用于具有p沟道晶体管单元TC的半导体器件。
在阈值电压以上的栅极端子G处的电压接通晶体管单元TC。通过场效应，积累的少数电荷载流子在主体区120中沿着栅极电介质153形成反型沟道。反型沟道连接源极区域110与漂移结构130使得负载电流穿过主体区120并且在第一和第二负载端子L1、L2之间流动。
如果栅极端子G处的电压落到阈值电压以下，则晶体管单元TC关断。在断开状态下，第二pn结pn2保持反向偏置并且漂移区域131的垂直延伸以及在第二pn结pn2和基底部分139之间的漂移区域中的掺杂剂浓度确定半导体器件500的电压阻断能力。从屏蔽区140横向延伸的耗尽层在某种程度上保护栅极电介质153不受第二负载电极L2处的电位的影响并且钳制第一pn结pn1处的电压击穿。掩埋的辅助电极157形成屏蔽区140和例如第一负载端子L1之间的直接、低欧姆连接的部分。
辅助电极157源自其中电荷载流子迁移率显著高于重掺杂的单晶碳化硅中的电荷载流子迁移率的材料。例如，辅助电极157可以由含有金属的层和/或重掺杂的多晶硅构成或者包括含有金属的层和/或重掺杂的多晶硅。在雪崩击穿的情况下，辅助电极使雪崩电流沿着低欧姆路径向第一负载端子L1排出而没有通过台面部分190的垂直电荷载流子流动，其中电荷载流子可以有效作为由源极区域110、主体区120和漂移区域131形成的寄生npn双极型结型晶体管的基极电流。以这种方式，辅助电极157结合屏蔽区140显著提高半导体器件500的雪崩耐受性。
与利用屏蔽区的通过台面部分190中的掺杂区的连接的方案相比，更多半导体材料可以被分配给晶体管功能性。相邻沟槽结构150之间的距离可以被减小并且直接邻接主体区120的漂移结构130的部分中的掺杂剂浓度可以进一步增加以降低反型沟道和漂移结构130之间的连接电阻。
第一部段151和第二部段152靠近彼此形成使得耗尽区沿着第一pn结pn1的横向延伸减小在栅极电介质153中有效的电场强度。
图2A和2B示出第一和第二部段151、152的不同实施例，其中在图2A中第一和第二部段151、152形成在不同的沟槽结构150中，并且在图2B中，第一和第二部段151、152形成在同一沟槽结构150的不同区段中。在图2A中，第一部段151排他地形成在第一沟槽结构1501中并且第二部段152排他地形成在第二沟槽结构1502中，其中第一和第二沟槽结构1501、1502通过台面部分190彼此分离。
第一和第二沟槽结构1501、1502可以是条形的具有与横截面平面正交的长轴，其中第一和第二沟槽结构1501、1502可以具有相同的宽度和相同的垂直延伸。根据其他实施例，第一沟槽结构1501的第一垂直延伸v1可以小于第二沟槽结构1502的第二垂直延伸v2。一个、两个或更多第一沟槽结构1501可以布置在一对相邻第二沟槽结构1502之间。
栅极电极155从第一表面101延伸到第一沟槽结构1501的底部。辅助电极157从第一表面101延伸到第二沟槽结构1502的底部。栅极电极155和辅助电极157可以通过重p掺杂的多晶硅的一个单一沉积工艺而产生。使栅极电极155与半导体主体100分离的栅极电介质153可以具有等于或小于将辅助电极157与，特别是漂移结构130横向分离的场电介质159的厚度的厚度。
在图2B中，第一部段151和第二部段152沿着沟槽结构150的水平纵轴交替。选择第二部段152沿着沟槽结构150的纵轴的延伸使得栅极电介质153的直接邻接漂移结构130的底部部分中的电场强度被减小到雪崩击穿被钉在第一pn结pn1处的程度。分离电介质156使辅助电极157与相同沟槽结构150中的栅极电极155电绝缘。栅极电介质153可以具有与场电介质159相同的厚度或者栅极电介质153可以比场电介质159更薄。
在图2C中，栅极电极155沿着垂直方向布置在辅助电极157的掩埋部分1571和第一表面101之间，使得栅极电极155使辅助电极157的掩埋部分1571与沟槽结构150的第一部段151中与第一表面101共面的平面间隔。具有第一厚度th1的栅极电介质153使栅极电极155与至少主体区120横向分离。具有第二厚度th2（其可以大于第一厚度th1）的场电介质159使辅助电极157与至少漂移结构130横向分离。
除了栅极电极155和半导体主体100之间的介电分离之外，栅极电极155可以填充沟槽结构150的完全的顶部区段。在场电介质159的在沟槽结构150的长侧上的相对侧壁上的两部分之间、在沟槽结构150的底部区段中，辅助电极157可以完全填充沟槽结构150。
沟槽结构150的垂直投影中的屏蔽区140可以具有至少0.5 μm（例如至少1.5 μm）的垂直延伸v0。
在平行于图2D的横截面平面的平面中的第二部段中，沟槽结构150可以包括电连接辅助电极157与半导体器件500的第一负载端子L1、与其辅助端子或者与其内部网络节点的连接结构。连接结构可以是深接触。根据实施例，栅极电极155和分离电介质156在第二部段中不存在，并且辅助电极的连接部分在与第一表面101共面的平面和掩埋的部分1571之间延伸。
在图2D中，第一部段151包括辅助结构的在底部区段中的掩埋部分1571，所述底部区段在包括栅极电极155的顶部区段和沟槽结构150的底部之间。屏蔽区140形成沿着沟槽结构150的完全水平的纵向延伸的连续条带。第二部段152进一步包括辅助电极157的连接部分1572。分离电介质156包括在第一部段151中平行于第一表面101延伸的水平部分。
图3A到3C示出半导体器件500，其包括来自具有六方晶格的宽带隙半导体材料（例如，2H-SiC（2H多型体（polytype）的SiC）、6H-SIC或15R-SiC）的半导体主体100。根据实施例，半导体材料是4H多型体的碳化硅（4H-SiC）。
半导体主体100的前侧处的第一表面101可以与主晶面相符，其中第一表面101是平面的。替换地，第一表面101的取向可以相对于主晶面倾斜一个离轴角度α，其绝对值可以是至少2°并且至多12°，例如大约4°，其中第一表面101可以是平面的或者可以包括向彼此偏移并且相对于水平平均平面倾斜所述离轴角度α的平行第一表面区段以及，相对于第一表面区段倾斜并且连接第一表面区段第二表面区段，使得第一表面101的横截面线近似于锯齿线。
平行于平面第一表面101或者锯齿状第一表面101的平均平面的方向是水平方向。平面第一表面101或者锯齿状第一表面101的平均平面的法线104限定垂直方向。
在图示的实施例中，<0001>晶轴相对于法线104倾斜离轴角度α>0，<11-20>晶轴相对于水平面倾斜离轴角度α，并且<1-100>晶轴与图3B的横截面平面正交延伸。
在半导体主体100的背部上，第二表面102平行于第一表面101延伸。前部的第一表面101和后部的第二表面102之间的距离与半导体器件500的标称阻断能力正相关。半导体主体100的在第一和第二表面101、102之间的总厚度可以在数百nm至数百μm的范围内。
晶体管单元TC沿着第一表面101形成在前侧。漂移结构130将晶体管单元TC与第二表面102分离。漂移结构130可以包括直接邻接第二表面102的重掺杂的基底部分139和在晶体管单元TC和重掺杂的基底部分139之间的轻掺杂的漂移区域131。
重掺杂的基底部分139可以是或者可以包括从晶锭获得的衬底部分并且与直接邻接第二表面102的第二负载电极320形成欧姆接触。基底部分139中的平均掺杂剂浓度足够高以确保与第二负载电极320的欧姆接触。在半导体器件500是或者包括IGFET的情况下，基底部分139具有与漂移区域131相同的导电类型。在半导体器件500是IGBT的情况下，基底部分139具有漂移区域131的互补导电类型或者包括两种导电类型的区域。
漂移区域131可以形成在通过在基底部分139上的外延而生长的层中。漂移区域131中的平均净掺杂剂浓度可以在从1E15 cm-3到5E16 cm-3的范围内。漂移结构130可以包括另外的掺杂区，例如漂移区域131的导电类型的场停止区域、势垒区域或者相反掺杂的区。在图示的实施例中，漂移结构130包括直接邻接漂移区域131的与基底部分139相对的电流扩展区域132。电流扩展区域132中的平均掺杂剂浓度是漂移区域131中的平均掺杂剂浓度的至少150%，例如漂移区域131中的平均掺杂剂浓度的至少两倍。
漂移区域131可以直接邻接基底部分139或者缓冲层，所述缓冲层与漂移区域131形成单极同质结，可以直接在漂移区域131和基底部分139之间（夹在其之间），其中举例来说，缓冲层的垂直延伸可以是近似1 μm并且缓冲层中的平均掺杂剂浓度可以在从3E17 cm-3到1E18 cm-3的范围内。缓冲层可以使半导体主体100中的机械应力松弛，可以减小缺陷密度和/或可以有助于对漂移结构130中的电场进行定形。
沿着沟槽结构150形成晶体管单元TC，所述沟槽结构150从第一表面101延伸到半导体主体100中并且延伸到漂移结构130中。半导体主体100的台面部分190使相邻的沟槽结构150彼此横向分离。
沟槽结构150沿着第一水平方向的纵向延伸大于沟槽结构150沿着与第一水平方向正交的第二水平方向的宽度。沟槽结构150可以是从晶体管单元区的一侧延伸到相对侧的长条带，其中沟槽结构150的长度可以高达数百微米或者数毫米。根据其他实施例，多个分离的沟槽结构150可以沿着从晶体管单元区的一侧延伸到相对侧的线而形成。沟槽结构150的底部可以被加边缘或者整圆。
沟槽结构150可以相等地间隔，可以具有相等的宽度，并且可以形成规则的图案，其中沟槽结构150的间距（中心到中心距离）可以在从1 μm到10 μm（例如从2 μm到5 μm）的范围内。沟槽结构150的垂直延伸可以在从0.3µm到5µm的范围内，例如在从0.5µm到2µm的范围内。
沟槽结构150的长侧处的侧壁可以垂直于第一表面101、相对于法线104歪斜、或者可以随着到第一表面101的距离的增加而变尖。例如，沟槽结构150相对于垂直方向的锥角可以等于所述离轴角度α或者可以偏离所述离轴角度α不大于±1度，使得两个相对纵向台面侧壁中的至少第一台面侧壁191形成在具有高电荷载流子迁移率的主晶面（例如，{11-20}晶面）中。
与第一台面侧壁191相对的第二台面侧壁192可以相对于主晶面倾斜两倍的离轴角度α，例如倾斜4度或更多，例如倾斜大约8度。第一和第二台面侧壁191、192在中间台面部分190的相对纵向侧上并且直接邻接两个相邻的沟槽结构150。
每个台面部分190可以包括具有互连区段的一个源极区域110或者可以包括两个或更多源极区域110，其在台面部分190之内彼此分离但是通过穿过直接邻接台面部分190的台面接触结构315的低阻抗路径而彼此电连接。源极区域110直接邻接至少第一台面侧壁191并且可以直接邻接第二台面侧壁192或者可以与第二台面侧壁192间隔开。
台面部分190进一步包括将源极区域110与漂移结构130分离的主体区120，其中主体区120与漂移结构130形成第二pn结pn2并且与源极区域110形成第三pn结pn3。主体区120直接邻接至少第一台面侧壁191并且可以直接邻接第二台面侧壁192或者可以与第二台面侧壁192间隔开。主体区120的垂直延伸对应于晶体管单元TC的沟道长度并且可以在从0.2μm到1.5 μm的范围内。与主体区120形成单极结的钝化区域129可以沿着第二台面侧壁192形成。
台面接触结构315延伸通过层间电介质210并且电连接源极区域110和主体区120与前侧处的第一负载电极310。台面接触结构315可以在第一表面101上结束并且可以沿着台面部分190的水平纵向方向与源极区域110以及与主体区120交替地直接接触。例如，源极区域110可以主要地或排他地沿着第一部段151形成，并且主体区120可以主要地或排他地沿着第二部段152直接邻接第一表面101。
第一负载电极310可以形成或者可以电连接或耦合到第一负载端子L1，其可以有效作为MCD的阳极端子，作为IGFET的源极端子或者作为IGBT的发射极端子。
第二负载电极320直接邻接第二表面102和漂移结构130的基底部分139。后侧处的第二负载电极320可以形成或者可以电连接或耦合到第二负载端子L2，其可以有效作为MCD的阴极端子，作为IGFET的漏极端子或者作为IGBT的集电极端子。
屏蔽区140可以沿着沟槽结构150的底部形成，例如可以直接邻接沟槽结构150的底部。屏蔽区140与漂移结构130（例如，与漂移区域131）形成第一pn结pn1。屏蔽区140可以关于沟槽结构150的垂直中心轴对称。屏蔽区140可以完全在沟槽结构150的垂直投影之内，或者可以仅仅在沟槽结构150的垂直投影的中心部分中形成。屏蔽区140中的平均掺杂剂浓度可以在从1E17 cm-³到2E19 cm-³（例如从8E17 cm-³到8E18 cm-³）的范围内。
沟槽结构150包括导电栅极电极155，其可以包括重掺杂（例如，p掺杂）多晶硅和/或含有金属的层，或者由其构成。栅极电极155可以电连接到形成或者电连接或耦合到栅极端子的栅极金属化物。
沿着至少第一台面侧壁191，栅极电介质153将栅极电极155与半导体主体100分离。栅极电介质153可以包括半导体电介质或者由半导体电介质构成，所述半导体电介质例如是热生长或沉积的半导体氧化物（例如氧化硅）、半导体氮化物（例如沉积或热生长的氮化硅）、半导体氮氧化物（例如氮氧化硅），任何其他沉积的介电材料或其任何组合。根据实施例，栅极电介质153基于在沉积之后致密化且部分氮化的氧化硅。栅极电介质153可以被形成用于在从1.0 V到8 V的范围内的晶体管单元TC的阈值电压。
沟槽结构150进一步包括与屏蔽区140形成低电阻界面的辅助电极157。例如，辅助电极157与屏蔽区140欧姆接触，特别地低欧姆接触。根据实施例，辅助电极157可以直接邻接屏蔽区140。辅助电极157和屏蔽区140之间的在沟槽的底部处的界面可以平行于第一表面101。辅助电极157可以包括重掺杂（例如，p掺杂）的多晶硅和/或含有金属的层，或者由其构成。
辅助电极157电连接到与栅极端子G的电位不同并且与第二负载端子L2不同的电位。根据实施例，辅助电极157电连接到第一负载端子L1、辅助端子或内部网络节点。
分离电介质156使辅助电极157与栅极电极155分离。场电介质159可以使辅助电极157与漂移结构130横向分离。场电介质159可以沿着沟槽结构150的侧壁形成并且在沟槽底部处可以具有开口。在一个示例中，场电介质159排他地沿着沟槽结构150的侧壁形成并且开口可以具有整个沟槽底部的尺寸。根据另一个实施例，场电介质159可以包括沿着沟槽底部延伸的部分，其中剩余的开口小于整个沟槽底部。
场电介质159的厚度th2可以大于栅极电介质153的厚度th1。例如，场电介质159的厚度th2可以是栅极电介质153的厚度th1的至少120%，例如至少150%。
分离电介质156和场电介质159可以具有相同的配置和/或可以包括相同的材料或者可以具有不同的配置和/或可以包括不同的材料。例如，分离电介质156和场电介质159可以包括沉积的氧化硅、氮化硅、氮氧化硅、任何其他沉积的介电材料或其任何组合。替换地或者除了沉积层之外，场电介质159可以包括热生长的氧化硅或氮氧化硅。场电介质159的介电击穿电压显著高于栅极电介质153的介电击穿电压。
在沟槽结构150的第一部段151中，栅极电极155形成在辅助电极157的掩埋部分1571和与第一表面101共面的平面之间。栅极电极155使掩埋部分1571与第一表面101间隔开，其中栅极电极155完全填充沟槽结构150的在第一部段151中的顶部区段，并且从栅极电介质153的在第一沟槽侧壁处的部分延伸到栅极电介质153的在相对沟槽侧壁处的部分，其中所述第一沟槽侧壁平行于沟槽结构150的纵向方向延伸。辅助电极157的掩埋部分1571完全填充沟槽结构150的底部部分并且从场电介质159的在沟槽结构150的第一沟槽侧壁上的部分延伸到场电介质159的在相对沟槽侧壁上的部分。
在沟槽结构150的第二部段152中，栅极电极155不存在并且辅助电极157通过垂直路径与第一负载电极直接连接。
根据实施例，辅助电极157的连接部分1572可以在掩埋部分1571和第一部分101之间延伸，其中辅助接触结构317将连接部分1572与第一负载电极310电连接。连接部分1572可以完全填充第二部段152的顶部区段并且可以从场电介质159的在沟槽结构150的第一沟槽侧壁上的部分延伸到场电介质159的在第二相对沟槽侧壁上的部分。
沿着沟槽结构150的水平纵向方向，第二部段152可以与第一部段151交替，其中水平纵向方向平行于第一表面101。沿着水平纵向方向，具有栅极电极155的第一部段151与没有栅极电极155的第二部段152的长度比可以是至少5:1，例如至少10:1。
在导通状态下，钝化区域129可以抑制沿着第二台面侧壁192的沟道形成，沿着所述第二台面侧壁192，电荷载流子迁移率可以显著低于沿着第一台面侧壁191。在导通状态下，负载电流排他地沿着第一台面侧壁191流动。
在阻断模式下，沿着第一pn结pn1延伸的耗尽区域横向延伸到电流扩展区域132中并且保护栅极电介质153不受施加在第二负载端子L2处的高电压的影响，使得栅极电介质153中的电场强度不超过3.5 MV/cm，例如不超过3 MV/cm。与作为对比示例的台面部分190中的p掺杂区相比，通过沟槽结构150的底部处的辅助电极157电连接屏蔽区140在雪崩击穿的情况下以高效率使电荷载流子（例如空穴）从n掺杂漂移区域131穿过第一pn结pn1排出。因此可以减小相邻沟槽结构150之间的距离使得增加有效晶体管面积。
沿着屏蔽区140电压击穿被钉住，并且结果产生的击穿电流可以由具有比掺杂的单晶碳化硅更好的电导率的导电材料容纳。在雪崩情况下通过台面部分190的任何电荷载流子流动的缺少完全抑制由n掺杂源极区域110、p掺杂主体区120和n掺杂漂移结构130形成的寄生npn双极结型晶体管的接通。
屏蔽区140在沟槽结构150的垂直投影中的放置通过穿过开口沟槽的底部的注入来促进屏蔽区140的形成。因此，能够以比较低的加速能量来形成深屏蔽区140。深屏蔽区140与更加重的掺杂的电流扩展区域132组合可以导致横向补偿结构，其促进导通状态电阻的进一步减小。
连接部分1572将沟槽结构150中的栅极电极155横断成分离的栅极部分，其通过分离电介质156与连接部分1572绝缘。沟槽结构150中的分离的栅极部分可以在包括栅极连接线且嵌入在层间电介质210中的金属化层中彼此电连接，所述层间电介质210使第一负载电极310与半导体主体100分离。根据实施例，沟槽结构150中的栅极电极155的分离栅极部分可以通过具有栅极电极155的材料的栅极导体结构158而电连接，其中栅极导体结构158形成在第一负载电极310和第一表面101之间的平面中。
图4A至4E指的是其中栅极导体结构158电连接栅极电极155的分离的栅极部分的实施例。栅极导体结构158可以布置在第一表面101上或者在其上方。
图4A示出栅极导体结构158，其包括在第一部段151中的栅极电极155的垂直投影中的第一连接部分1581，在相邻第二部段152之间的台面部分190的垂直投影中平行于第二部段152延伸的第二连接部分1582。第一和第二连接部分1581、1582可以彼此邻接。根据图示的实施例，第三连接部分1583横向连接第一和第二连接部分1581、1582。第一连接部分1581可以直接在第一部段151中的栅极电极155上方并且连接到所述栅极电极155。第二连接部分158可以在台面部分190上方并且与其间隔开。栅极导体结构158可以形成具有用于隔离的辅助接触结构317和用于台面接触结构315的开口的网格。
如图4B中图示的，栅极导体结构158的第一连接部分1581在栅极电极155的垂直投影中。来自高导电材料（例如，含有金属的材料）的源极接触插头316可以沿着台面部分190的纵向中心轴形成，并且可以直接邻接台面接触结构315。
源极接触插头316穿过源极区域110延伸到主体区120中。由于即使在雪崩情况下，也几乎没有电荷载流子被从主体区120中排出，所以源极接触插头316可以被匹配成提供到源极区域110的低欧姆连接。例如，源极接触插头316可以在没有铝（Al）的情况下形成。来自镍（Ni）或者包括薄硅化镍（NiSi）层和例如钨（W）的增强部分的组合的源极接触插头316提供到源极区域110的低欧姆接触和充分高的电导率以用于防止主体区120浮置。
图4C示出，栅极导体结构158的第二连接部分1582在台面部分190的垂直投影中。源极接触插头316也可以形成在第二连接部分1582的垂直投影中。
根据图4D，辅助接触结构317电连接第二部段152中的辅助电极的连接部分1572与第一负载电极310。分离电介质156包括横向分离辅助电极157的连接部分1572与栅极电极155的垂直部分。
图4E示出栅极导体结构158的第二连接部分1582的完全纵向延伸。沿着台面部分190的纵向方向，连续地并且没有间隙地形成掩埋的源极接触插头316。
在具有如在图3A和3B中图示的晶相的4H-SiC半导体主体100中，第一台面侧壁191可以展现比第二台面侧壁192显著更高的电荷载流子迁移率。在其中沟槽方向垂直于第一表面101的晶相偏离（off -orientation）方向的情况下，沿着第二台面侧壁192通过主体区120的反型沟道的形成可以被抑制以便实现均匀的阈值电压。例如，所有源极区域110与第二台面侧壁192间隔，主体区120的直接邻接第二台面侧壁192的部分中的掺杂剂浓度可以显著增加，例如由于图3B中示出的钝化区域129，或者栅极电介质153的厚度沿着第二台面侧壁192比沿着第一台面侧壁191可以显著更大。
在图5A和5B中，第二台面侧壁192平行于第一台面侧壁191并且两个台面侧壁191、192相对于法线104倾斜所述离轴角度α使得电荷载流子迁移率沿着第一和第二台面侧壁191、192近似相等。例如，图5A至5B的沟槽结构150可以使用直接离子束刻蚀来形成，其中直接离子束以相对于法线104倾斜离轴角度α的角度进行撞击。
在图6A和6B中，半导体器件500是具有p掺杂主体区120的n沟道场效应晶体管。<0001>主晶轴相对于法线104向(11-20)主晶面的方向中倾斜离轴角度α。沟槽结构150的水平纵轴在<11-20>晶向的垂直平面中，并且垂直的第一和第二台面侧壁191、192是(-1100)和(1-100)晶面。两个晶面中的电荷载流子迁移率近似相等使得第一和第二台面侧壁191、192两者的使用过补偿相对于(11-20)晶面的较低电荷载流子迁移率。
在图7A和7B中，半导体器件500是另一个n沟道场效应晶体管，其具有向<1-100>晶轴的方向中倾斜所述离轴角度α的<0001>主晶轴。沟槽结构150的纵轴平行于<1-100>晶向，并且垂直的第一和第二台面侧壁191、192是具有近似相同的电荷载流子迁移率的(11-20)和(-1-120)晶面。
在图7B中，辅助电极157包括界面层1575。界面层1575与屏蔽区140形成低电阻接触的部分，例如欧姆接触。例如，界面层1575可以直接邻接屏蔽区140。界面层1575可以具有至少5 nm的厚度，例如至少10 nm，并且可以含有至少一种金属，例如铝。根据实施例，界面层1575包括氮化铝或铝钛的层。举例来说，辅助电极157的另一部分可以具有重掺杂（例如，p掺杂）的多晶硅。
在图8A和8B中，沿着线B-B和B’-B’的横截面可以是完全相同的或者可以在一个或多个细节方面（例如关于横向尺寸和关于源极区域110的部分的存在或缺少）彼此不同。
沟槽结构150从碳化硅主体100的前侧处的第一表面101延伸到所述碳化硅主体100中。沟槽结构150形成网格，其包括横断第二组第二条带部分162的第一组第一条带部分161。一个组的条带部分161、162可以彼此平行延伸，或者一个组可以包括条带部分的非平行的对称对，其中对称对的条带部分关于中间中心轴彼此对称。
第一条带部分161可以以规则的距离横断第二条带部分162。条带部分161、162可以是直的或者可以是弯曲的，其中弯曲的条带部分161、162可以包括重复的弯曲序列。
根据图示的实施例，第一条带部分161是直的并且平行于彼此且正交地横断平行于彼此延伸的直第二条带部分162。
沟槽结构150可以包括辅助电极157和栅极电极155，其中栅极电极155可以沿着垂直方向在辅助电极157和被第一表面101跨越的平面之间布置。在沟槽结构150的底部处，屏蔽区140可以直接邻接辅助电极157。屏蔽区140可以与辅助电极157形成低欧姆接触，并且可以与碳化硅主体100中的漂移结构130形成第一pn结pn1。
漂移结构130可以形成在沟槽结构150和碳化硅主体100的背侧处的第二表面102之间，并且可以包括低掺杂的漂移区域131。
在沟槽150的两个相邻的第一条形部分161以及两个相邻的第二条形部分162之间，形成碳化硅主体100的台面部分190。举例来说，台面部分190的水平横截面可以是矩形（例如方形）、菱形、六边形或八边形。水平横截面的边缘可以是尖锐的、倒棱的或经整圆的。
在台面部分190中，主体区120可以跨过台面部分190的完全水平横截面延伸。主体区120与漂移结构130（例如与低掺杂的漂移区域131）或者与电流扩展区域形成第二pn结pn2，主体区120与源极区域110形成第三pn结pn3。
源极区域110可以形成在主体区120和第一表面101之间。源极区域110和主体区120的重掺杂的接触部分128可以是条形的，并且可以沿着台面部分190的顶表面191并排地形成，使得台面部分190可以形成具有小的水平横截面面积。
根据另一个实施例，源极区域110可以沿着台面部分190的完整圆周延伸，并且可以沿着顶表面191完全围绕接触部分128，其中形成在主体区120中的反型沟道可以沿着台面部分190的完整圆周直接连接到源极区域110。
接触部分可以从第一表面101延伸到主体区域120的主部分125，其中接触部分128可以具有比主部分125更高的掺杂剂浓度，并且其中主部分125使接触部分128与沟槽结构150、与漂移结构130或者与两者分离。例如，接触部分128中的最大掺杂剂浓度可以是主部分125中的最大掺杂剂浓度至少两倍。
栅极电介质153可以沿着台面部分190的上部区段的完整圆周形成，其中上部区段包括主体区120。栅极电介质153可以由氧化硅形成，或者可以包括氧化硅和/或具有大于3.9的介电常数的介电材料。
在半导体器件500的导通状态下，反型沟道可以形成在台面部分190的多于两个侧上，例如形成在台面部分190的三个侧上或者沿着台面部分190的完整圆周形成，其中每单位面积的有效总沟道宽度可以大于条形台面部分。更大的总沟道宽度减小导通状态电阻RDSon。
场电介质159可以使辅助电极157与漂移结构130横向分离。场电介质157可以形成以经受住沿着沟槽结构150发生的最大电场强度并且可以比栅极电介质153更厚和/或可以包括具有比栅极电介质153的材料更低的介电常数（例如，低于3.9）的材料。例如，场电介质159可以包括氮化硅Si3N4或者由其构成。
第一负载电极310可以直接邻接台面部分190的顶表面191。由于碳化硅示出比硅更高的带隙，所以碳化硅晶体管单元不太倾向于闩锁并且源极区域110和接触部分128的横向对准比在硅器件中较不严格。第一负载电极310可以与源极区域110以及与主体区120形成平面欧姆接触，并且可以避免沟槽接触的复杂处理。
辅助电极157可以在包括晶体管单元TC的晶体管单元阵列之外在沟槽结构150的端部部分中，和/或在晶体管单元阵列之内的选择位置处电连接到第一负载电极310。例如，辅助电极157可以包括从沟槽结构150的顶部延伸到其底部的连接部分。连接部分在条带部分161、162之一中可以使栅极电极155局部中断。连接部分可以放置得使得栅极电极155在条带部分161、162之一中的局部中断被邻近条带部分161、162中的栅极电极155的连续部分绕过。
后侧上的第二负载电极320可以直接接触漂移结构130的基底部分139。基底部分139可以与第二负载电极320形成欧姆接触并且可以直接邻接漂移区域131。
屏蔽区140的形状可以是平滑水平层的形状，所述平滑水平层被导通状态电流的比较小的反掺杂通道穿孔但是具有与剩余部分中的漏极结构130的比较平坦的界面，使得屏蔽区140能够以高效率保护主体区120不受第二负载电极320处的电位的影响。
与具有大的反掺杂通道和/或在与漂移结构130的界面处具有台阶的屏蔽结构相比，所述屏蔽区140可以提供电场的更均匀的分布。均匀的电场提高半导体器件500的电压阻断能力和耐辐射性。
高效的屏蔽还减小耗尽区域对于主体120的效应使得可以减小主体区120的垂直延伸和晶体管单元的反型沟道的长度。由于在碳化硅中，至少对于具有1700V和更小的标称阻断电压的半导体器件而言，反型沟道的电阻支配导通状态电阻，所以有效的层状屏蔽区140可以用来显著减小导通状态电阻RDSon。这种效应通过将台面部分190的多于两个侧用于反型沟道而加强沟道宽度的增加。
高度有效的屏蔽区140可以进一步允许漂移结构130沿着第二pn结pn2的区中的更高掺杂。更高的掺杂提高导通状态电流通过漂移结构的横向分布并且可以进一步减小导通状态电阻RDSon。屏蔽区140进一步减小漏极诱导的势垒降低（DIBL），使得第二负载电极320处的电位对晶体管单元TC的阈值电压的影响保持为低的。
而且在短路条件的情况下，屏蔽区140有效地屏蔽主体区120并且减弱沟道长度的减小。由于沟道长度的减小造成增加的漏极电流，所以通过避免沟道长度减小，屏蔽区有效地提高短路耐受性。
由于屏蔽区140通过碳化硅晶体之外的低阻抗路径直接连接到第一负载电极310，屏蔽区140可以用作高效的主体二极管。低阻抗路径的电阻减弱可能由晶体管单元TC的开关触发的振荡。
通过屏蔽区140的电压击穿造成生成的空穴沿着穿过辅助电极157的低欧姆路径到达第一负载电极310。栅极电介质153和场电介质159保持摆脱由碳化硅晶体的靠近栅极电介质153和/或场电介质159的部分中的电荷载流子生成所引起的负面效应。
屏蔽区140可以进一步减小反向传输能力Crss，其中低Crss允许更快的开关循环和/或更低的开关损耗。在另一方面，屏蔽区140形成栅极到源极电容器的部分，其提供半导体器件500的考虑到漏极到源极电压VDS波动和噪声的更稳定的行为。
在图9A至9B中，栅极电极155向下延伸到沟槽底部，并且场电介质159的部分将屏蔽区140与栅极电极157分离。场电极159可以具有比栅极电介质153更大的厚度。第一台面部分191可以包括晶体管单元TC的主体区域120和源极区域110。第二台面部分192可以包括屏蔽区140的导电类型的二极管区127。二极管区127可以连接屏蔽区140与第一负载电极310。
漂移结构130可以包括直接邻接主体区120的电流扩展区132。电流扩展区132具有漂移区域131的导电类型并且使导通状态电荷载流子流动水平分布。电流扩展区132可以减小在屏蔽区140的相邻部分之间发生的结场效应，或者可以用来调整结场效应的强度。
沟槽结构150可以具有垂直侧壁，相对于垂直方向倾斜的侧壁、或者凸出的侧壁。沟槽结构150的条带部分161、162可以随着到第一表面101的距离的增加而变尖，其中可以减小屏蔽区140的相邻部分之间的结场效应。替换地，沟槽结构150的条带部分161、162可以随着到第一表面101的距离的减小而变尖，其中可以进一步增加屏蔽区140的相邻部分之间的结场效应以及屏蔽区140的屏蔽效率。
图10A示出台面部分190，其水平横截面是菱形。沟槽结构150包括平行的第一条带部分161和以倾斜角γ横断第一条带161的平行的第二条带部分162，其中倾斜角γ可以小于90°并且至少是10°。第一条带部分161和第二条带部分162是直条带。
图10B示出台面部分190，其水平横截面是正六边形。沟槽结构150包括平行的第一条带部分161以及横断第一条带部分161的第二条带部分162。该组第二条带部分162包括第二条带部分162的对称的对，其中对称的对的第二条带部分162相对于中间对称轴彼此对称。第一条带部分161的区段可以与第二条带部分162的区段重叠。第一条带161和第二条带162是弯曲的条带。
图11和12A至12G示出制造碳化硅器件的方法的示例性实施例。碳化硅器件可以是如本文中特别是结合图1、2A、2B、2C、2D、3A、3B、3C、4A、4B、4C、4D、4E、5A、5B、6A、6B、7A、7B、8A、8B、9A、9B、10A和10B的实施例描述的半导体器件。反之亦然，在本文中描述的半导体器件可以利用如结合图11和图12A至12G的实施例描述的方法来制造。
根据图11，一种制造具有包括沟槽栅极电极的晶体管单元TC的碳化硅器件的方法，包括在碳化硅衬底的工艺表面中形成沟槽（912），其中半导体衬底包括与漂移层形成第二pn结的主体层，并且其中沟槽穿过主体层延伸并且暴露漂移层结构。穿过沟槽的底部，注入掺杂剂以形成屏蔽区（914），其中屏蔽区与漂移层结构形成第一pn结。在沟槽750的相对长侧上形成介电间隔物（916）。沉积导电材料以形成辅助电极的掩埋部分，所述掩埋部分与屏蔽区形成低电阻接触（918）。该方法以比较少的附加努力提供了比较深的屏蔽区。
图12A至12G指的是在碳化硅衬底700的基础上制造碳化硅器件的方法。碳化硅衬底700可以属于4H-SiC并且可以包括重掺杂的基底衬底705，举例来说，其可以是通过锯切从硅锭获得的碳化硅薄片。基底衬底705可以是重掺杂的，例如重n掺杂。与基底衬底705形成单极结的漂移层结构730可以例如通过外延形成在基底衬底705的工艺表面上。来自漂移层结构730的相反导电类型的主体层720可以例如通过外延或者通过注入掺杂剂而形成在漂移层结构730的顶部表面上。漂移层结构730的导电类型的源极层710可以例如通过将施主注入到先前生长的主体层720的一部分中或者通过沉积（例如通过外延）而形成在主体层720上。也可以在稍后的工艺阶段形成源极层710。
根据实施例，可以例如通过离子注入来形成主体层720的导电类型的重掺杂的接触部分。接触部分可以从碳化硅衬底700的工艺表面701向下延伸到主体层720或者延伸到主体层720中。
在源极层710的工艺表面701上，或者如果可适用的话，在主体层720上沉积掩模层。光刻从掩模层形成沟槽掩模790。在沟槽掩模790中的一个或多个开口的垂直投影中形成一个网格状沟槽或多个条形沟槽750，其中所述一个或多个沟槽穿过主体层720延伸并且延伸到漂移层结构730中。
图12A示出具有主体层720的碳化硅衬底700，所述主体层720与漂移层结构730形成第二pn结pn2并且与源极层710形成第三pn结pn3。沟槽750对主体层720进行穿孔，并且延伸到漂移层结构730的上部部分中。关于（一个或多个）沟槽750的、以及碳化硅衬底700的在沟槽750之间或者在单个沟槽750的区段之间的台面区段796的形状和尺寸，参考参照先前的图描述的沟槽结构和台面部分的形状和尺寸。
可以穿过一个或多个沟槽750的底部注入与漂移层结构730的导电类型相反的导电类型的掺杂剂，其中可以将沟槽掩模790用作注入掩模。
图12B示出通过在（一个或多个）沟槽750的垂直投影中的注入而形成的一个或多个屏蔽区140。可以以比较适度的加速能量来形成比较深的屏蔽区140。可以沉积可从碳化硅选择性地移除的辅助材料792，并且加热处理可以对注入损伤进行退火和/或激活注入的掺杂剂，这可以修复碳化硅衬底700的晶格。
图12C示出可以部分或完全填充一个或多个沟槽750和/或可以覆盖（一个或多个）沟槽750的辅助材料792。辅助材料792可以在加热处理期间稳定台面区段796。辅助材料792可以被移除并且在氧化环境中的加热处理可以在碳化硅衬底700的暴露的部分上形成牺牲氧化物层794。
图12D示出对（一个或多个）沟槽750加衬里的牺牲氧化物层794。牺牲氧化物层794可以被移除。牺牲氧化物层794的形成和移除可以从（一个或多个）沟槽750的侧壁移除掺杂剂原子。替换地或附加地，可以通过在注入之前氧化和/或沉积来形成牺牲氧化物层，其中牺牲氧化物层可以有效作为用于注入的杂散氧化物。
介电间隔物759可以例如通过间隔物工艺而形成在（一个或多个）沟槽750的侧壁上，所述间隔物工艺包括均匀厚度的共形层的沉积和通过各向异性刻蚀的对沉积的层的水平部分的选择性移除。
图12E示出介电间隔物759，其覆盖（一个或多个）沟槽750的侧壁并且使（一个或多个）沟槽750的底部暴露。界面层可以例如通过镍铝NiAl的硅化而形成在（一个或多个）沟槽750的底部处。另一导电材料可以被沉积并且凹进以在沟槽750的底部区段中形成辅助电极157的至少掩埋部分1571。凹进可以包括CMP（化学机械抛光）。分离电介质156可以选择性地形成在辅助电极157的材料的暴露表面上。例如，辅助电极157的形成包括重掺杂的多晶硅的沉积，并且分离电介质156的形成可以包括氧化工艺，其在多晶硅上的生长速率显著大于在单晶碳化硅上的生长速率。在形成分离电介质156之前和之后，掩埋部分1571可以用作刻蚀掩模，所述刻蚀掩模用于移除介电间隔物759的暴露部分以从介电间隔物759的底部部分形成使掩埋部分1571与漂移层结构730横向分离的场电介质159。
图12E示出用分离电介质156覆盖并且通过场电介质159与漂移层结构730横向分离的掩埋部分1571。
沟槽掩模790可以被移除，栅极介电层753可以例如通过沉积氧化硅、在热处理下使沉积的氧化硅致密化以及向沉积的层中引入氮来形成。导电材料，例如重掺杂的多晶硅可以被沉积和凹进以填充所述（一个或多个）沟槽750的顶部区段。凹进可以包括CMP。
图12F示出从（一个或多个）沟槽750的顶部区段中的重掺杂多晶材料形成的栅极电极155。层间电介质可以被沉积并且部分凹进以暴露碳化硅衬底700的工艺表面701。凹进可以包括CMP。
尽管本文中已经图示并且描述了特定实施例，但是本领域的普通技术人员将领会到，在不脱离本发明的范围的情况下，各种替换和/或等同实施方式可以替代所示出和描述的特定实施例。本申请旨在涵盖本文中所讨论的特定实施例的任何适应或变化。因此，旨在本发明仅由权利要求及其等同物来限制。

Claims (24)

1.一种半导体器件，包括：
从第一表面延伸到碳化硅半导体主体中的沟槽结构，其中所述沟槽结构包括在所述沟槽结构的底部处的辅助电极以及布置在所述辅助电极和所述第一表面之间的栅极电极；以及
邻接所述沟槽结构的底部处的辅助电极并且与漂移结构形成第一pn结的屏蔽区。
2.根据权利要求1所述的半导体器件，其中
所述辅助电极与所述屏蔽区低欧姆接触。
3.根据权利要求1和2中的任一项所述的半导体器件，其中
所述辅助电极包括从所述第一表面延伸到所述沟槽结构的底部的连接部分。
4.根据权利要求3所述的半导体器件，其中
包括所述栅极电极的所述沟槽结构的第一部段与包括所述连接部分的第二部段沿着所述沟槽结构的水平纵向方向交替，其中水平纵向方向平行于所述第一表面。
5.权利要求1至4中的任一项所述的半导体器件，进一步包括
在第一负载电极和所述第一表面之间的栅极导体结构，所述栅极导体结构连接所述沟槽结构中的所述栅极电极的分离部分。
6.根据权利要求5所述的半导体器件，其中
所述栅极导体结构包括直接邻接所述栅极电极的第一连接部分，在半导体主体的在所述沟槽结构中的相邻沟槽结构之间的台面部分上方的第二连接部分，以及横向连接第一和第二连接部分中的相邻连接部分的第三连接部分。
7.根据权利要求1至4中的任一项所述的半导体器件，其中
所述沟槽结构形成网格。
8.根据权利要求7所述的半导体器件，其中
在所述沟槽结构的条带部分之间形成的台面部分的水平横截面是矩形、菱形和六边形之一。
9.根据权利要求1至8中的任一项所述的半导体器件，其中
所述屏蔽区布置在所述沟槽结构的底部处的所述辅助电极之下。
10.根据权利要求1至9中的任一项所述的半导体器件，其中
所述沟槽结构包括使所述栅极电极和所述辅助电极分离的分离电介质。
11.根据权利要求1至10中的任一项所述的半导体器件，进一步包括
与所述漂移结构形成第二pn结以及与源极区域形成第三pn结的主体区，所述源极区域形成在所述第一表面和所述主体区之间。
12.根据权利要求11所述的半导体器件，其中
所述源极区域和所述主体区直接邻接所述第一表面。
13.根据权利要求11或12中的任一项所述的半导体器件，其中
沿着所述第一表面，所述源极区域水平环绕所述主体区的接触部分。
14.根据权利要求11至13中的任一项所述的半导体器件，其中
所述漂移结构包括轻掺杂的漂移区域和在所述主体区与漂移区域之间的电流扩展区域，其中所述电流扩展区域横向邻接所述屏蔽区，并且所述屏蔽区邻接所述漂移区域。
15.根据权利要求1至14中的任一项所述的半导体器件，其中
所述辅助电极包括邻接所述屏蔽区的金属界面层。
16.一种半导体器件，包括：
从第一表面延伸到碳化硅半导体主体中并且包括第一和第二部段的沟槽结构，所述第一和第二部段均从所述沟槽结构的第一侧壁延伸到所述沟槽结构的相对第二侧壁；
形成在第一部段中并且与所述沟槽结构的底部处的半导体主体介电绝缘的栅极电极；
形成在第二部段中的辅助电极；
邻接所述沟槽结构的底部处的所述辅助电极并且与所述半导体主体中的漂移结构形成第一pn结的屏蔽区；以及
使所述辅助电极和所述漂移结构分离的场电介质。
17.根据权利要求16所述的半导体器件，其中
所述第一部段形成在所述第一沟槽结构中并且所述第二部段形成在所述第二沟槽结构中。
18.根据权利要求17所述的半导体器件，其中
所述第一部段和所述第二部段沿着所述沟槽结构的水平纵向方向交替，其中水平纵轴平行于所述第一表面。
19.权利要求16至18中的任一项所述的半导体器件，进一步包括
与所述漂移结构形成第二pn结并且与源极区域形成第三pn结的主体区，其中所述源极区域形成在所述第一表面和所述主体区之间。
20.根据权利要求19所述的半导体器件，其中
所述漂移结构包括轻掺杂的漂移区域和在所述主体区与所述漂移区域之间的电流扩展区域，并且其中所述电流扩展区域横向邻接所述屏蔽区，并且所述屏蔽区直接邻接掺杂的漂移区域。
21.一种制造碳化硅器件的方法，所述方法包括：
在碳化硅衬底的工艺表面中形成沟槽，所述碳化硅衬底包括与漂移层结构形成第二pn结的主体层，其中所述主体层在所述工艺表面和所述漂移层结构之间并且其中所述沟槽暴露所述漂移层结构；
穿过沟槽的底部注入掺杂剂以形成屏蔽区，所述屏蔽区与所述漂移层结构形成第一pn结；
在沟槽的侧壁上形成介电间隔物；以及
在沟槽的底部区段中形成辅助电极的掩埋部分，其中所述掩埋部分邻接所述屏蔽区。
22.根据权利要求21所述的方法，其中
形成所述掩埋部分包括沉积重掺杂的多晶硅。
23.根据权利要求22所述的方法，进一步包括：
通过选择性的氧化物生长在所述掩埋部分的暴露表面上形成分离电介质。
24.根据权利要求20至23中的任一项所述的方法，进一步包括：
用辅助材料填充和/或覆盖沟槽并且对所述碳化硅衬底进行加热以用于激活穿过沟槽的底部注入的掺杂剂和/或用于对注入损伤进行退火。
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109585284A (zh) * 2018-11-27 2019-04-05 上海颛芯企业管理咨询合伙企业（有限合伙） 半导体器件及其形成方法
CN111162127A (zh) * 2018-11-07 2020-05-15 英飞凌科技股份有限公司 包括碳化硅本体的半导体器件和制造方法
CN111199969A (zh) * 2018-11-16 2020-05-26 英飞凌科技股份有限公司 具有集成体二极管的SiC功率半导体器件
CN111200022A (zh) * 2018-11-16 2020-05-26 英飞凌科技股份有限公司 具有集成的肖特基结的SiC功率半导体器件
CN113690302A (zh) * 2020-05-18 2021-11-23 华润微电子（重庆）有限公司 半导体器件及其制备方法
CN113690301A (zh) * 2020-05-18 2021-11-23 华润微电子（重庆）有限公司 半导体器件及其制备方法
WO2021232802A1 (zh) * 2020-05-18 2021-11-25 华润微电子（重庆）有限公司 Igbt器件及其制备方法
CN117747670A (zh) * 2024-02-20 2024-03-22 深圳腾睿微电子科技有限公司 SiC功率器件及其形成方法

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102014117780B4 (de) 2014-12-03 2018-06-21 Infineon Technologies Ag Halbleiterbauelement mit einer Grabenelektrode und Verfahren zur Herstellung
DE102014119465B3 (de) 2014-12-22 2016-05-25 Infineon Technologies Ag Halbleitervorrichtung mit streifenförmigen trenchgatestrukturen, transistormesas und diodenmesas
JP6720569B2 (ja) * 2015-02-25 2020-07-08 株式会社デンソー 半導体装置
DE102018104581B4 (de) 2017-03-24 2021-11-04 Infineon Technologies Ag Siliziumcarbid-Halbleitervorrichtung und Herstellungsverfahren
DE102017128633A1 (de) 2017-12-01 2019-06-06 Infineon Technologies Ag Siliziumcarbid-halbleiterbauelement mit grabengatestrukturen und abschirmgebieten
DE102018103973B4 (de) 2018-02-22 2020-12-03 Infineon Technologies Ag Siliziumcarbid-halbleiterbauelement
DE102019111308A1 (de) 2018-05-07 2019-11-07 Infineon Technologies Ag Siliziumcarbid halbleiterbauelement
IT201800007780A1 (it) * 2018-08-02 2020-02-02 St Microelectronics Srl Dispositivo mosfet in carburo di silicio e relativo metodo di fabbricazione
US10580878B1 (en) 2018-08-20 2020-03-03 Infineon Technologies Ag SiC device with buried doped region
DE102018124740A1 (de) * 2018-10-08 2020-04-09 Infineon Technologies Ag Halbleiterbauelement mit einem sic halbleiterkörper und verfahren zur herstellung eines halbleiterbauelements
JP7061954B2 (ja) * 2018-11-07 2022-05-02 三菱電機株式会社 半導体装置
US10586845B1 (en) 2018-11-16 2020-03-10 Infineon Technologies Ag SiC trench transistor device and methods of manufacturing thereof
DE102018130737A1 (de) * 2018-12-03 2020-06-04 Infineon Technologies Ag Grabenstrukturen enthaltende halbleitervorrichtung und herstellungsverfahren
US11257916B2 (en) * 2019-03-14 2022-02-22 Semiconductor Components Industries, Llc Electronic device having multi-thickness gate insulator
DE102019119121B3 (de) 2019-07-15 2020-09-03 Infineon Technologies Ag Graben-kontaktstruktur enthaltende halbleitervorrichtung und herstellungsverfahren
US11527695B2 (en) * 2019-08-15 2022-12-13 Em-Tech Fiber based thermoelectric device
US11217690B2 (en) * 2019-09-16 2022-01-04 Infineon Technologies Austria Ag Trench field electrode termination structure for transistor devices
DE102019129412A1 (de) 2019-10-31 2021-05-06 Infineon Technologies Ag Siliziumcarbid-vorrichtung mit graben-gatestruktur und herstellungsverfahren
JP7335190B2 (ja) 2020-03-23 2023-08-29 株式会社東芝 半導体装置
US11563080B2 (en) * 2020-04-30 2023-01-24 Wolfspeed, Inc. Trenched power device with segmented trench and shielding
US11393907B2 (en) 2020-08-12 2022-07-19 Infineon Technologies Austria Ag Transistor device with buried field electrode connection
US11437488B2 (en) * 2020-11-24 2022-09-06 Applied Materials, Inc. Split-gate MOSFET with gate shield
US11984499B2 (en) * 2021-01-11 2024-05-14 Shanghai Hestia Power Inc. Silicon carbide semiconductor device
DE102022121672A1 (de) 2022-08-26 2024-02-29 Infineon Technologies Ag Halbleitervorrichtung und verfahren zum herstellen einer halb-leitervorrichtung
DE102022210835A1 (de) 2022-10-14 2024-04-25 Robert Bosch Gesellschaft mit beschränkter Haftung Verfahren zum Herstellen einer vertikalen Feldeffekttransistorstruktur und entsprechende vertikale Feldeffekttransistorstruktur
CN116759460B (zh) * 2023-08-18 2024-04-05 深圳平创半导体有限公司 一种屏蔽栅沟槽型晶体管及其制作方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4086558B2 (ja) * 2002-06-21 2008-05-14 三洋電機株式会社 半導体装置およびその製造方法
CN103367405A (zh) * 2012-03-26 2013-10-23 株式会社东芝 半导体装置及其制造方法
CN105702715A (zh) * 2014-12-11 2016-06-22 英飞凌科技股份有限公司 形成具有屏蔽栅极的碳化硅器件的方法
JP2016181618A (ja) * 2015-03-24 2016-10-13 株式会社デンソー 半導体装置

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3964819B2 (ja) * 2003-04-07 2007-08-22 株式会社東芝 絶縁ゲート型半導体装置
US7638841B2 (en) * 2003-05-20 2009-12-29 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
JP5002148B2 (ja) 2005-11-24 2012-08-15 株式会社東芝 半導体装置
US8704295B1 (en) * 2008-02-14 2014-04-22 Maxpower Semiconductor, Inc. Schottky and MOSFET+Schottky structures, devices, and methods
US7989885B2 (en) 2009-02-26 2011-08-02 Infineon Technologies Austria Ag Semiconductor device having means for diverting short circuit current arranged in trench and method for producing same
WO2010110246A1 (ja) * 2009-03-25 2010-09-30 ローム株式会社 半導体装置
JP5580150B2 (ja) 2010-09-09 2014-08-27 株式会社東芝 半導体装置
JP5673393B2 (ja) 2011-06-29 2015-02-18 株式会社デンソー 炭化珪素半導体装置
US9443972B2 (en) 2011-11-30 2016-09-13 Infineon Technologies Austria Ag Semiconductor device with field electrode
US8637922B1 (en) 2012-07-19 2014-01-28 Infineon Technologies Ag Semiconductor device
US9293558B2 (en) 2012-11-26 2016-03-22 Infineon Technologies Austria Ag Semiconductor device
WO2016052203A1 (ja) 2014-09-30 2016-04-07 三菱電機株式会社 半導体装置
DE102014117556B4 (de) 2014-11-28 2020-10-01 Infineon Technologies Dresden Gmbh Halbleitervorrichtung mit vergrabenem dotiertem Bereich und Kontaktstruktur und Verfahren
DE102014117780B4 (de) 2014-12-03 2018-06-21 Infineon Technologies Ag Halbleiterbauelement mit einer Grabenelektrode und Verfahren zur Herstellung
DE102014119465B3 (de) * 2014-12-22 2016-05-25 Infineon Technologies Ag Halbleitervorrichtung mit streifenförmigen trenchgatestrukturen, transistormesas und diodenmesas
DE102015108440B3 (de) 2015-05-28 2016-10-06 Infineon Technologies Ag Streifenförmige elektrodenstruktur einschliesslich eines hauptteiles mit einer feldelektrode und eines die elektrodenstruktur abschliessenden endteiles
JP6479615B2 (ja) * 2015-09-14 2019-03-06 株式会社東芝 半導体装置の製造方法
DE102018104581B4 (de) 2017-03-24 2021-11-04 Infineon Technologies Ag Siliziumcarbid-Halbleitervorrichtung und Herstellungsverfahren

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4086558B2 (ja) * 2002-06-21 2008-05-14 三洋電機株式会社 半導体装置およびその製造方法
CN103367405A (zh) * 2012-03-26 2013-10-23 株式会社东芝 半导体装置及其制造方法
CN105702715A (zh) * 2014-12-11 2016-06-22 英飞凌科技股份有限公司 形成具有屏蔽栅极的碳化硅器件的方法
JP2016181618A (ja) * 2015-03-24 2016-10-13 株式会社デンソー 半導体装置

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111162127A (zh) * 2018-11-07 2020-05-15 英飞凌科技股份有限公司 包括碳化硅本体的半导体器件和制造方法
CN111162127B (zh) * 2018-11-07 2023-08-29 英飞凌科技股份有限公司 包括碳化硅本体的半导体器件和制造方法
CN111199969A (zh) * 2018-11-16 2020-05-26 英飞凌科技股份有限公司 具有集成体二极管的SiC功率半导体器件
CN111200022A (zh) * 2018-11-16 2020-05-26 英飞凌科技股份有限公司 具有集成的肖特基结的SiC功率半导体器件
CN111199969B (zh) * 2018-11-16 2022-06-03 英飞凌科技股份有限公司 具有集成体二极管的SiC功率半导体器件
CN109585284A (zh) * 2018-11-27 2019-04-05 上海颛芯企业管理咨询合伙企业（有限合伙） 半导体器件及其形成方法
CN113690302A (zh) * 2020-05-18 2021-11-23 华润微电子（重庆）有限公司 半导体器件及其制备方法
CN113690301A (zh) * 2020-05-18 2021-11-23 华润微电子（重庆）有限公司 半导体器件及其制备方法
WO2021232802A1 (zh) * 2020-05-18 2021-11-25 华润微电子（重庆）有限公司 Igbt器件及其制备方法
CN113690301B (zh) * 2020-05-18 2024-01-26 华润微电子（重庆）有限公司 半导体器件及其制备方法
CN117747670A (zh) * 2024-02-20 2024-03-22 深圳腾睿微电子科技有限公司 SiC功率器件及其形成方法

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Publication number Publication date
US11177354B2 (en) 2021-11-16
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CN108630758B (zh) 2022-01-14

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