CN111162127A - 包括碳化硅本体的半导体器件和制造方法 - Google Patents

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Abstract

包括碳化硅本体的半导体器件和制造方法。一种碳化硅本体包括具有第一导电类型的漂移结构、本体区和屏蔽区。本体区和屏蔽区具有第二导电类型并且位于碳化硅本体的第一表面和漂移结构之间。第一和第二沟槽栅极条延伸到碳化硅本体中。本体区与第一沟槽栅极条的第一侧壁接触。屏蔽区与第二沟槽栅极条的第二侧壁接触。第二侧壁在与第一表面平行的横向第一方向上具有第一长度（L1）。第一导电类型的补充区与第二侧壁的一个或多个界面区接触。一个或多个界面区具有沿第一方向的组合的第二长度（L21+L22+...L2n）。第二长度（L2）至多是第一长度（L1）的40％。

Description

包括碳化硅本体的半导体器件和制造方法
技术领域
本公开涉及一种具有碳化硅本体的半导体器件，尤其涉及一种具有沟槽栅极条（trench gate stripe）的半导体器件。
背景技术
功率半导体器件通常在用于转换电能的电路中，例如，在DC/AC转换器、AC/AC转换器或AC/DC转换器中以及在驱动重感应负载的电路中，例如在电机驱动器电路中,是开关和整流器。与硅相比，碳化硅（SiC）的介电击穿场强度高。因此，SiC器件可以比具有相同电压阻断（voltage blocking）能力的等效（equivalent）硅器件明显更薄。
SiC TMOSFET（SiC沟槽金属氧化物半导体场效应晶体管）的晶体管单元可以是不对称的，其中条状沟槽栅电极沿着沟槽栅极条的两个相对的纵向侧壁中的一个控制晶体管沟道。
期望改进基于具有沟槽栅电极的不对称晶体管单元的SiC器件的器件特性。
发明内容
本公开的实施例涉及一种包括碳化硅本体的半导体器件。碳化硅本体包括第一导电类型的漂移结构、本体区和屏蔽区（shielding region）。本体区和屏蔽区具有第二导电类型并且位于漂移结构和碳化硅本体的第一表面之间。半导体器件还包括延伸到碳化硅本体中的第一和第二沟槽栅极条。本体区与第一沟槽栅极条的第一侧壁接触。屏蔽区与第二沟槽栅极条的第二侧壁接触。第二侧壁在平行于第一表面的第一方向上具有第一长度。第一导电类型的补充区（supplementary region）与第二侧壁的一个或多个界面区接触。
本公开的另一实施例涉及包括碳化硅本体的另一半导体器件。碳化硅本体包括第一导电类型的漂移结构、本体区和屏蔽区。本体区和屏蔽区具有第二导电类型并且位于漂移结构和碳化硅本体的第一表面之间。半导体器件还包括延伸到碳化硅本体中的第一和第二沟槽栅极条。本体区与第一沟槽栅极条的第一侧壁接触。屏蔽区与第二沟槽栅极条的第二侧壁接触。第二侧壁在平行于第一表面的第一方向上具有第一长度。第一导电类型的补充区与第二侧壁的一个或多个界面区接触。屏蔽区的表面部分分离补充区和第一表面。
本公开的另外的实施例涉及包括碳化硅本体的另外的半导体器件。碳化硅本体包括第一导电类型的漂移结构、本体区和屏蔽区。本体区和屏蔽区具有第二导电类型并且位于漂移结构和碳化硅本体的第一表面之间。半导体器件还包括延伸到碳化硅本体中的第一和第二沟槽栅极条。本体区与第一沟槽栅极条的第一侧壁接触。屏蔽区与第二沟槽栅极条的第二侧壁接触。第二侧壁在平行于第一表面的第一方向上具有第一长度。第一导电类型的补充区与第二侧壁的一个或多个界面区接触。接触部分从第一表面延伸到碳化硅本体中。接触部分与补充区接触。
附图说明
包括附图以提供对本发明的进一步理解，并且附图被合并在本说明书中并构成本说明书的一部分。附图示出了半导体器件的实施例，并与说明书一起用于解释实施例的原理。在以下详细描述和权利要求中描述了进一步的实施例。
图1A-1C示出了根据实施例的具有沟槽栅极条和补充区的半导体器件的一部分的一个示意性水平和两个垂直横截面视图。
图2A-2B示出了根据与n沟道SiC-MOSFET相关的实施例的具有沟槽栅极条的半导体器件的一部分的示意性水平和垂直横截面视图。
图3A-3B 示出了根据在终止区（termination region）中具有补充区的实施例的半导体器件的一部分的示意性顶视图和垂直横截面视图。
图4A-4B示出了根据具有比源极区更大的垂直延伸的补充区的实施例的半导体器件的一部分的示意性水平和垂直横截面视图。
图5A-5B示出了根据具有形成在到碳化硅本体的第一表面一定距离处的补充区的实施例的半导体器件的一部分的示意性水平和垂直横截面视图。
图6A-6B示出了根据具有宽接触部分的实施例的半导体器件的一部分的示意性水平和垂直横截面视图。
图7A-7B示出了根据具有窄接触部分的实施例的半导体器件的一部分的示意性水平和垂直横截面视图。
具体实施方式
在下面的详细描述中，参考了形成详细描述的一部分并且其中通过图示的方式示出了可以实施半导体器件的特定实施例的附图。应当理解，在不脱离本公开的范围的情况下，可以利用其他实施例并且可以进行结构或逻辑改变。例如，针对一个实施例示出或描述的特征可以在其他实施例上使用或与其他实施例结合使用，以产生又一个实施例。本公开旨在包括此类修改和变化。使用特定语言描述了示例，其不应被解释为限制所附权利要求的范围。附图未按比例并且仅用于说明目的。如果没有另外说明，相应的元素在不同的图中由相同的附图标记表示。
术语“具有”、“含有”、“包括”、“包含”以及诸如此类是开放的，并且这些术语指示所述结构、元素或特征的存在，但不排除附加元素或特征。除非上下文另有明确指示，否则冠词“一”、“一个”和“该”旨在包括复数以及单数。
术语“电连接的”描述了电连接的元件之间的永久的低电阻连接，例如相关元件之间的直接接触或经由金属和/或重掺杂半导体材料的低电阻连接。术语“电耦合的”包括适于信号和/或功率传输的一个或多个中间元件可以被连接在电耦合的元件之间，例如，可控制以临时提供第一状态中的低电阻连接和第二状态中的高电阻电解耦合的元件。
安全操作区（SOA）定义了电压和电流条件，在该电压和电流条件上，可以预期半导体器件操作而没有自我损坏（self-damage）。SOA由比如最大连续负载电流、最大栅极电压以及其他之类的器件参数的公布的最大值给出。
附图通过在掺杂类型“n”或“p”旁边指示“-”或“+”来说明相对掺杂浓度。例如，“n-”表示低于“n”掺杂区域的掺杂浓度的掺杂浓度，而“n+”掺杂区域具有比“n”掺杂区域高的掺杂浓度。相同相对掺杂浓度的掺杂区域不一定具有相同的绝对掺杂浓度。例如，两个不同的“n”掺杂区域可以具有相同或不同的绝对掺杂浓度。
相同导电类型的并且具有不同掺杂剂浓度的两个邻近的掺杂区域形成单极结，例如沿两个掺杂区域之间的边界表面的n/n+或p/p+结。在单极结处，与单极结正交（orthogonal）的掺杂剂浓度分布可以显示阶梯或转折点，在该阶梯或转折点处，掺杂剂浓度分布从凹入（concave）改变为凸出（convex），或反之亦然。
针对物理尺寸给出的范围包括边界值。例如，参数y从a至b的范围读作
Figure 189404DEST_PATH_IMAGE002
。对于具有例如“最多”和“最少”之类的一个边界值的范围，这同样适用。
来自化学化合物或合金的层或结构的主要成分是原子形成化学化合物或合金的这样的元素。例如，镍和硅是硅化镍（nickel silicide）层的主要成分，并且铜和铝是铜铝合金的主要成分。
根据至少一个实施例，半导体器件可以包括碳化硅本体。碳化硅本体可以包括漂移结构、本体区和屏蔽区。漂移结构具有第一导电类型。本体区和屏蔽区具有第二导电类型，其与第一导电类型互补。例如，漂移结构是n掺杂的，并且本体和屏蔽区就是p掺杂的，或者反之亦然。本体区和屏蔽区位于漂移结构和碳化硅本体的第一表面之间。碳化硅本体可以包括另外的掺杂层和/或横向分离的掺杂区域。
漂移结构至少包括起电压维持层作用的漂移区，其中如果半导体器件处于阻断状态，则耗尽区主要在漂移区中形成。选择漂移区的垂直延伸和漂移区中的掺杂剂浓度，使得半导体器件达到其标称阻断电压能力。漂移结构可以包括第一导电类型的另外的掺杂区域，例如，电流扩展层、接触部分、场停止（field stop）层、缓冲层和/或势垒（barrier）层。
第一和第二沟槽栅极条形成延伸到碳化硅本体中的沟槽栅极结构。每个沟槽栅极条在平行于第一表面的横向第一方向上具有横向长度延伸。垂直于第一方向的沟槽栅极条的宽度可以小于横向长度延伸。例如，沟槽栅极条的宽度可以是沿着横向第一方向的沟槽栅极条的横向长度延伸的至多30％或至多10％。
每个沟槽栅极条在第一侧处具有第一侧壁并且在相对的第二侧处具有第二侧壁。第一侧壁和第二侧壁沿第一方向可以具有相同的长度。例如，沟槽栅极条、第一和第二侧壁沿沟槽栅极结构的横向长度延伸可以具有相同的长度。至少第二侧壁具有沿第一方向的第一长度。
本体区与第一沟槽栅极条的第一侧壁接触。屏蔽区与第二沟槽栅极条的第二侧壁接触。
在半导体器件的导通状态，在本体区中形成反转沟道。本体区可以与第二沟槽栅极条的第二侧壁分离。例如，屏蔽区可以位于本体区和第二沟槽栅极条的第二侧壁之间。
屏蔽区可以具有比本体区更高的最大掺杂剂浓度。屏蔽区中的掺杂剂浓度可以足够高，使得沿着第二沟槽栅极条的第二侧壁不形成反转层，至少只要半导体器件在SOA内操作。屏蔽区与第一沟槽栅极条的第一侧壁分离。例如，本体区可以位于第一沟槽栅极条的第一侧壁和屏蔽区之间。
第一导电类型的补充区与第二侧壁的一个或多个界面区接触。界面区被定义为与补充区直接接触的第二侧壁的表面部分。总的/组合的界面区沿第一方向可以是连续的或不连续的。界面区沿第一方向具有总的/组合的第二长度。第二长度是沿第一方向的总的/组合的界面区的最大纵向延伸。第二长度在横向第一方向上是沟槽栅极条的第二侧壁的第一长度的至多40％，例如，至多30％、至多10％或至多1％。例如，在沿横向第一方向伸展（run）的至少一个截面平面中，补充区可以覆盖第二侧表面的至多40％。
补充区可以电连接和/或耦合到源极电位。沟槽栅极条中的栅电极可以被电连接或耦合到栅极电位。可以在栅电极和碳化硅本体之间形成栅极电介质。补充区和栅电极形成类似电容器的结构，其中界面区的总大小、栅极电介质的厚度和栅极电介质的材料确定了类似电容器的结构对半导体器件的整个栅极到源极（gate-to-source）电容Cgs的贡献。
Miller电容Cgd与栅极到源极电容Cgs之间的比Cgd/Cgs影响半导体器件无意接通的概率。具有一个或多个界面区的补充区可能足以确保Cgs对于无意接通的可忽略不计的低概率而言足够高，补充区的总纵向延伸长度是沟槽栅极条长度的至多40％。另外，沿着沟槽栅极条长度的至多40％的补充区的存在可以保持没有对屏蔽区的功能性的显著影响。补充区可能仅在可忽略不计的程度上影响屏蔽区的功能性。
根据实施例，碳化硅本体可以包括有源区和围绕该有源区的终止区。在有源区中占主导地位的是，负载电流在半导体器件的导通状态中在与第一表面正交的近似垂直的方向上流过碳化硅本体，其中负载电流在前侧处的第一负载电极和后侧处的第二负载电极的负载接触结构之间流动。终止区没有负载接触结构，使得仅一小部分负载电流可以横向扩散到终止区中。终止区可以围绕有源区形成框架。终止区可以包括延伸到沟槽栅极条中的栅极接触结构。终止区还可以包括场终止结构，其用于在半导体器件的阻断状态下支持在前侧处的横向电场。
补充区可以形成在终止区中并且可以在有源区中完全不存在。结果，在有源区中，屏蔽区可以沿着第一和第二沟槽栅极条之间的SiC台面（mesa）的完全水平横截面区域延伸，而没有沿着SiC台面的中断。可以提供补充区而没有对屏蔽区和负载接触结构之间的欧姆接触的质量的负面影响。
根据实施例，半导体器件还可以包括在第一表面和本体区之间的碳化硅本体中形成的源极区。补充区和源极区可以在结构上相连。换句话说，源极区和补充区可以彼此直接邻接。在源极区和补充区源自相同过程，例如，源自一个或多个相同的注入过程的情况下，源极区和补充区可以直接邻接第一导电类型的连续掺杂区的部分。如果形成源极区和形成补充区在至少一个过程中不同，例如，如果若干注入物中的至少一种仅在源极区和补充区中的一个中有效（effective），那么源极区和补充区就可以形成单极结。
根据实施例，补充区中的最大掺杂剂浓度可以不同于源极区中的最大掺杂剂浓度。当源极区和补充区中的掺杂剂浓度彼此解耦合时，可以单独选择每个掺杂剂浓度以解决不同的需求。根据替代实施例，补充区中和源极区中的最大掺杂剂浓度可以相等或可以彼此偏离不超过由过程瑕疵引入的量，例如不超过5％，例如不超过较高的最大掺杂浓度的1％。源极区和补充区可能来自相同过程。
根据实施例，补充区的最大垂直延伸可以大于源极区的最大垂直延伸。例如，补充区可以比源极区更深地延伸到碳化硅半导体本体中。由于栅极到源极电容取决于沿着第二侧壁的补充区的一个或多个界面区的总大小，所以增加补充区的垂直延伸可以增加Cgs而不增加第二长度，使得相对大的Cgs可以与负载接触结构和屏蔽区之间的可用接触区的低损耗相结合。与对源极区的注入相比，形成具有比源极区的最大垂直延伸更高的最大垂直延伸的补充区可以包括至少一个附加的注入步骤（特别是具有更高的注入能量）。
根据实施例，补充区和第二侧壁在一个单个的连续界面区中接触。单个界面区可以位于有源区中或终止区中，或者可以与有源区和终止区两者重叠。由于光刻过程限制，掺杂区域的横向尺寸的再生性（reproducibility）可能随着减少长度和宽度而恶化。一部分补充区可以组合高再生性而具有对可用接触区的低影响。
根据另一实施例，补充区可包括多个补充部分，其中屏蔽区的顶部可沿着横向第一方向与补充部分横向分离。将补充区分裂成多个补充部分可以沿第一方向提供更均匀的接触电阻和/或Cgs分布。
例如，相邻补充部分之间的距离和相邻补充部分之间的中心到中心距离沿着沟槽栅极条的整个长度可以是均匀的以提供均匀的Cgs分布。
替代地，相邻补充部分之间的距离和/或相邻补充部分之间的中心到中心距离可以是到终止区的距离的函数。例如，相邻补充部分之间的距离和中心到中心距离中的至少一个可以随着增加到终止区的最近部分的距离而增加或减少，以获得接触电阻和/或Cgs的特定分布。
根据实施例，补充区可以直接邻接第一表面。补充区可以直接连接到前侧处的负载接触结构，其中负载接触结构可以与碳化硅本体的第一表面接触。可以用形成源极区的相同过程来形成补充区。替代地，形成补充区可以包括用于形成源极区的过程中的一个或一些。
根据另一实施例，屏蔽区的表面部分可以将补充区与第一表面分离。补充区在到第一表面的一定距离处并且与第一表面间隔（所谓的“掩埋补充区”）。这样，沟槽栅极条之间的SiC台面的完整顶表面可用于在一侧上的源极区和/或屏蔽区与另一侧上的负载接触结构之间形成低电阻欧姆接触。
根据实施例，接触部分可以从第一表面延伸到碳化硅本体中，其中接触部分与补充区接触。接触部分可以至少与补充区形成横向欧姆接触区，并且可以扩大一侧上的第一负载电极与另一侧上的补充区、源极区和/或屏蔽区之间的总接触区。接触部分至少部分地形成在碳化硅本体的第一表面下方。
根据实施例，屏蔽区中的最大掺杂剂浓度可以高于本体区中的最大掺杂剂浓度。例如，屏蔽区中的掺杂剂浓度可以足够高，使得至少只要半导体器件在SOA内操作就没有反转层沿第二沟槽栅极条的第二侧壁形成。
根据至少一个其他实施例，半导体器件可以包括碳化硅本体，其中碳化硅本体可以包括漂移结构、本体区和屏蔽区。漂移结构具有第一导电类型。本体区和屏蔽区具有互补的第二导电类型并且可以位于漂移结构和碳化硅本体的第一表面之间。半导体器件还包括延伸到碳化硅本体中的第一和第二沟槽栅极条。本体区与第一沟槽栅极条的第一侧壁接触。屏蔽区与第二沟槽栅极条的第二侧壁接触。第二侧壁在平行于第一表面的第一方向上具有第一长度。第一导电类型的补充区与第二侧壁的一个或多个界面区接触。屏蔽区的表面部分可以位于补充区和第一表面之间。
补充区形成在距第一表面一定距离处（所谓的“掩埋补充区”）。通过掩埋补充区，沟槽栅极条之间的SiC台面的完整顶表面对于在负载接触结构与例如源极区之类的SiC台面中的屏蔽区和/或另外的掺杂区之间形成低电阻欧姆接触而言可以是可用的。因此，可以确保与屏蔽区的良好接触。
根据实施例，沿着第一方向，一个或多个界面区具有第一长度的至多40％的组合的第二长度。
根据另一实施例，补充区可以在碳化硅本体的有源区中沿着第二沟槽栅极条延伸。例如，沿着横向第一方向的一个或多个界面区的总长度可以是沟槽栅极条的第一长度的至少50％，例如至少90％，或者可以等于第一长度。通过增加补充区的总长度，可以有效地增加Cgs，因为补充区沿着沟槽栅极条的第二侧壁的较大部分延伸。同时，通过掩埋补充区来确保与屏蔽区的良好接触可以是可能的。
根据至少一个另外的实施例，半导体器件可以包括碳化硅本体，该碳化硅本体可以包括漂移结构、本体区和屏蔽区。漂移结构具有第一导电类型。本体区和屏蔽区具有互补的第二导电类型并且可以位于漂移结构和碳化硅本体的第一表面之间。半导体器件还包括延伸到碳化硅本体中的第一和第二沟槽栅极条。本体区与第一沟槽栅极条的第一侧壁接触。屏蔽区与第二沟槽栅极条的第二侧壁接触。第二侧壁在平行于第一表面的第一方向上具有第一长度。第一导电类型的补充区与第二侧壁的一个或多个界面区接触。接触部分可以从第一表面延伸到碳化硅本体中，其中接触部分与补充区接触。
根据实施例，一个或多个界面区具有第一长度的至多40％的组合的第二长度。
根据实施例，补充区可以沿着第二沟槽栅极条在碳化硅本体的有源区中延伸。例如，有源区中沿横向第一方向的一个或多个界面区的总长度可以是沟槽栅极条的第一长度的至少50％，例如至少90％，或者可以等于第一长度。
图1A和1B涉及包括晶体管单元TC的半导体器件500。半导体器件500可以是或可以包括IGFET（绝缘栅场效应晶体管），例如，通常意义上的MOSFET（金属氧化物半导体FET），作为示例包括具有金属栅极的FET以及具有来自半导体材料或者MCD（MOS控制的二极管）的栅极的FET。
碳化硅本体100可包括单晶碳化硅或由单晶碳化硅组成，单晶碳化硅是例如包括主要成分硅和碳的碳化硅晶体。碳化硅晶体可以包括不需要的杂质，例如氢、氧和/或氟，并且还可以包括预期的杂质，例如掺杂剂原子。碳化硅晶体的多形体（polytype）可以是15R、2H、6H或4H。碳化硅本体100可以包括通过外延生长的碳化硅层或由通过外延生长的碳化硅层组成。
在碳化硅本体100的前侧处的第一表面101可以是平面的或裂开（ripped）。正交于平面第一表面101或正交于裂开的第一表面101的平均平面（mean plane）的表面法线104限定了例如晶体管（单元）的垂直方向。正交于表面法线104的方向限定了晶体管的水平方向，其也被称为横向方向。纵向方向是下面的横向方向。
表面法线104可以与主晶格方向一致，或者可以倾斜向主晶格方向离轴角度，其中离轴角度可以在从2°至8°的范围内。在碳化硅本体100的后侧处，第二表面可以平行于平面第一表面101延伸或平行于裂开的第一表面101的平均平面延伸。
第一表面101和第二表面之间的碳化硅本体100的总厚度与半导体器件500的标称阻断能力有关，并且可以在数百nm到数百μm的范围内。
晶体管单元TC沿着沟槽栅极条150形成，沟槽栅极条150从第一表面101延伸到碳化硅本体100中。沟槽栅极条150可以是沿着横向第一方向291延伸穿过半导体器件500的有源区的长条。相邻沟槽栅极条150之间的碳化硅本体100的部分形成SiC台面190。在晶体管单元TC和第二表面之间，碳化硅本体100包括第一导电类型的漂移结构130。漂移结构130可以与第二负载电极320电连接。
沟槽栅极条150包括导电栅电极155，其可以包括重掺杂的多晶硅层和/或含金属的层，或由重掺杂的多晶硅层和/或含金属的层组成。栅电极155可以电连接到栅极金属化330，该栅极金属化330形成栅极端子G或电连接或耦合到栅极端子G。
栅极电介质159沿着沟槽栅极条150的至少一侧将栅电极155与碳化硅本体100分离。栅极电介质159可以包括热生长或沉积的氧化硅、氮化硅、氮氧化硅或另一个沉积的介电材料或其任何组合或者由热生长或沉积的氧化硅、氮化硅、氮氧化硅或另一个沉积的介电材料或其任何组合组成。可以选择栅极电介质159的厚度以获得具有在从1.0 V至8 V的范围内的阈值电压的晶体管单元TC。 沟槽栅极条150可以排他地包括栅电极155和栅极电介质159，或者除了栅电极155和栅极电介质159之外还可以包括导电和/或电介质结构。
沿着横向第一方向291的沟槽栅极条150的长度大于沿着与第一方向291正交的横向的第二方向292的沟槽栅极条150的宽度。
沟槽栅极条150可以等间隔，可以具有相等的宽度，并且可以形成规则的条图案，其中沟槽栅极条150之间的中心到中心的距离可以在从1μm至10μm的范围内，例如从2μm到5μm。沟槽栅极条150的垂直延伸可以在从0.3μm至5μm的范围内，例如在从0.5μm至2μm的范围内。在底部，沟槽栅极条150可以是圆的。
沟槽栅极条150可以相对于第一表面101垂直，或者可以随着增加到第一表面101的距离而逐渐变细（taper）。例如，沟槽栅极条150相对于垂直方向的锥角（taper angle）可以等于离轴角度或可以偏离离轴角度不大于±1度，使得SiC台面190的两个相对的纵向台面侧壁191、192的至少第一台面侧壁191形成在电荷载流子迁移率高的晶面（crystalplane）中，例如{11-20}的晶面中。与第一台面侧壁191相对的第二台面侧壁192可以向相同的晶面倾斜两倍离轴角度α，例如倾斜4度或更多，例如倾斜大约8度。第一和第二台面侧壁191、192在SiC台面190的相对的纵向侧上并且与两个相邻的沟槽栅极条150直接接触。
沟槽栅极条150的第一侧壁151与第一台面侧壁191接触。沟槽栅极条150的第二侧壁152与第二台面侧壁192接触。在与第二方向292平行的垂直横截面中，所有第一侧壁151在相同侧（左手侧），并且所有第二侧壁152在相对侧（右手侧）。第二侧壁152具有第一长度L1。第一侧壁151可以具有相同的长度。第一长度L1可以高达若干毫米。
所示实施例示出了在右手侧的第一沟槽栅极条150和图的左手侧的第二沟槽栅极条150之间的SiC台面190。SiC台面190包括源极区110、本体区120、屏蔽区140的第一部分和补充区170。源极区110在第一表面100和本体区120之间并且可以与第一沟槽栅极条150的第一侧壁151直接接触。
本体区120将源极区110和漂移结构130分离。本体区120和漂移结构130形成第一pn结pn1。本体区120和源极区110形成第二pn结pn2。本体区120直接邻接第一沟槽栅极条150的第一侧壁151。本体区120的垂直延伸对应于晶体管单元TC的沟道长度，并且可以在从0.2μm至1.5μm的范围内。源极区110和本体区120在前侧处与第一负载电极310电连接。
第一负载电极310可以形成第一负载端子LT1或可以与第一负载端子LT1电连接或耦合到第一负载端子LT1，第一负载端子LT1可以是MCD的阳极端子或IGFET的源极端子。第二负载电极320可以形成第二负载端子LT2或可以第二负载端子LT2电连接或耦合到第二负载端子LT2，第二负载端子LT2可以是MCD的阴极端子或IGFET的漏极端子。
屏蔽区140的第一部分布置在本体区120和第二沟槽栅极条150的第二侧壁152之间。屏蔽区140的第二部分可以与第二沟槽栅极条150垂直重叠。换句话说，屏蔽区140的第二部分形成在第二沟槽栅极条150的下方，例如，在沟槽栅极条150和第二表面102之间。屏蔽区140电连接或耦合到第一负载电极310。
屏蔽区140中的最大掺杂剂浓度可以高于本体区120中的最大掺杂剂浓度。屏蔽区140中的垂直掺杂剂浓度分布在沟槽栅极条150下方的位置处可以具有局部的最大值。沿着第二台面侧壁192，屏蔽区140中的掺杂剂浓度可以比沿第一台面侧壁191的本体区120中的掺杂剂浓度高，即至少是沿第一台面侧壁191的本体区120中的掺杂剂浓度的十倍高。
屏蔽区140和漂移结构130形成第三pn结pn3，其可以提供具有集成的续流（fly-back）二极管功能性的半导体器件500。另外，在半导体器件500的阻断状态下，沟槽栅极条150下方的屏蔽区140的第二部分可以针对施加到第二负载电极320的电位沿着第一侧壁151屏蔽栅极电介质159的有源部分。
补充区170与第二沟槽栅极条150的第二侧壁152的界面区175直接接触。补充区170和源极区110可以在结构上相连（如图所示）或者可以在结构上分离（未示出）。
补充区170可以形成从源极区110延伸到第二沟槽栅极条150的第二侧壁152的一个单个桥。在补充区170的外部，屏蔽区140的顶部141可以将源极区110与第二沟槽栅极条150的第二侧壁152分离。补充区170可以形成在SiC台面190的端部或接近SiC台面190的端部，或者形成在SiC台面190的中心部分中或者接近SiC台面190的中心部分，其中术语“端部”和“中心部分”是指沿第一方向291的SiC台面190的横向延伸。
补充区170沿横向的第二方向292的宽度w1可以在SiC台面190的台面宽度w0的从40％至60％的范围内。与第一表面101正交的补充区170的最大垂直延伸v2可以是至少200nm并且至多1 μm。
沿着横向第一方向291的补充区170的长度可以在整个宽度w1上恒定，也可以随着减少到第二侧壁152的距离而减少，或者可以随着减少到第二侧壁152的距离而增加。长度可以逐渐地增加或减少，逐渐地例如是线性地或逐步地。
界面区175具有沿第一方向291的第二长度L2，其中第二长度L2小于第二侧壁152的第一长度L1的40％，例如第一长度L1的约30％。替代地，小于1.5μm的第二长度L2可能足以实现期望的栅极到源极电容，其中第二长度L2的下边界值由过程限制给出。替代地，第二长度L2可以在从1.5μm至10μm的范围内，其中补充区170可以在与目标值的可接受的偏差以高可靠性形成，并且其中补充区170仅沿着SiC台面190的相对短的部分延伸。
晶体管单元TC可以是具有p掺杂体区120、n掺杂源极区110和n掺杂漂移结构130的n沟道FET单元。替代地，晶体管单元TC是具有n掺杂体区120、p掺杂源极区110和p掺杂漂移结构130的p沟道FET单元。以下描述指的是n沟道FET单元。
栅极电介质159将本体区120的部分与栅电极155电容耦合。当栅电极155处的电位超过半导体器件500的阈值电压时，电场引起本体区120中的少数电荷载流子沿着栅极电介质159形成反转沟道，其中反转沟道将源极区110与漂移结构130连接，从而接通半导体器件500。在导通状态下，第一和第二负载电极310、320之间的负载电流沿着第一台面侧壁191流动。屏蔽区140中相对高的掺杂剂浓度可以抑制在SOA内的操作条件下沿着第二台面侧壁192形成反转沟道。
在半导体器件500是IGFET的情况下，栅极到漏极电容Cgd在第二负载端子LT2和栅极端子G之间有效，栅极到源极电容Cgs在栅极端子G和第一负载端子LT1之间有效，并且漏极到源极电容Cds在第一和第二负载端子LT1、LT2之间有效。阈值电压电荷Qth定义将栅极端子G处的电位提升到阈值电压所需的电荷量，在该阈值电压处，漏极和源极之间的负载电流路径变为导电的（conductive），并且Miller电荷Qgd加载栅极到漏极电容Cgd。
通常，比Qgd/Qth影响当电压峰值通过Miller电容Cgd耦合到栅电极155时半导体器件500无意接通的概率，半导体器件500关断时可能产生所述电压峰值。Miller电容Cgd相对于Cgs越大，半导体器件500无意中接通的概率和风险就越高。无意的接通降低了包括半导体器件500的开关电路的效率。例如，如果半导体器件500用作半桥电路中的高侧开关或低侧开关，则可能发生两个开关都接通的短路状态。另一方面，随着减少比Qgd/Qth，在应用中触发不期望的振荡的概率增加。取决于比Qgd/Qth，半导体器件500具有无意接通的高风险或无意振荡的高风险。
在补充区170沿第一方向291具有相对低的延伸的情况下，充分地增加Cgs并且没有对其他器件参数的负面影响是可能的。
在图2A和2B中，半导体器件500是n沟道SiC-TMOSFET，其中第一负载电极310形成或电连接到源极端子S，并且第二负载电极320形成或电连接到漏极端子D。半导体器件500以具有第一表面101和第二表面102、多个晶体管单元TC、多个SiC台面190、多个沟槽栅极条150以及具有如参考图1A-1C描述的漂移结构130的碳化硅本体100为基础。
漂移结构130可以包括直接邻接第二表面102的重掺杂的接触部分139以及晶体管单元TC和重掺杂的接触部分139之间的轻掺杂漂移区131。
重掺杂的接触部分139可以是或可以包括从结晶块（crystalline ingot）获得的衬底部分，或者可以包括由外延而形成的层的重掺杂的部分。沿着第二表面102，接触部分139中的掺杂剂浓度足够高，以确保接触部分139和第二负载电极320之间的低电阻欧姆接触。
漂移区131可以形成在通过外延生长的层中。漂移区131中的平均净掺杂剂浓度可以在从1E15 cm-3至5E16 cm-3的范围内。漂移区131可以直接邻接接触部分139。替代地，形成与漂移区131的单极结的缓冲层可以位于漂移区131和接触部分139之间，其中，例如，缓冲层的垂直延伸可以是约1μm，并且其中缓冲层中的平均掺杂剂浓度可以在从3E17 cm-3至1E18 cm-3的范围内。
层间电介质210的条状部分将沟槽栅极条150中的栅电极155与第一负载电极310分离。负载接触结构315从第一负载电极310延伸穿过层间电介质210中的开口到SiC台面190，并且与源极区110和屏蔽区140直接接触。负载接触结构315可以在第一表面101上结束。替代地，负载接触结构315可以延伸到碳化硅本体100中。
第一负载电极310、负载接触结构315和第二负载电极320中的每一个可以由金属、金属化合物或金属合金作为（一个或多个）主要成分来构成，或包含金属、金属化合物或金属合金作为（一个或多个）主要成分。
例如，负载接触结构315可以包括薄的含金属的界面层311和厚的金属层312。薄的含金属的界面层311可以包括钛（Ti）、钽（Ta）、镍（Ni）和/或钼（Mo），并且与SiC台面190直接接触。厚的金属层312可以包括铜（Cu）、铝（Al）和/或铜-铝（CuAl）合金并直接在界面层311上形成。
补充区170包括多个横向分离的补充部分171和界面区175。在每个SiC台面190中，屏蔽区140的顶部141沿着第一方向291横向分离相邻的补充部分171。因此，若干分离的界面区175沿沟槽栅极条150的第二侧壁152形成。
沿着横向第二方向292的补充部分171的宽度w2可以在台面宽度w0的从40％至60％的范围内。沿横向第一方向291的界面区175中的一个的长度L2n可以在从1.5μm至10μm的范围内，其中单个补充部分171与第二侧壁152接触。沿第一方向291的所有界面区175的总长度
Figure 106544DEST_PATH_IMAGE004
给出多个界面区175的第二长度L2并且小于沟槽栅极条150的第一长度L1的40％。
相邻的补充部分170之间的中心到中心的距离和界面区175的横向长度L2x沿着SiC台面190可以是均匀的，以实现均匀分布的栅极到源极电容Cgs。替代地，相邻的补充部分171之间的中心到中心的距离和/或界面区175的横向长度L2n可以沿第一方向291改变，例如，作为到SiC台面190的端部的距离的函数，其中可以微调栅极到源极电容Cgs的位置分布。
相同SiC台面190的补充部分171和源极区110可以在结构上相连（如图所示）或可以在结构上分离（未示出）。在补充部分171和源极区110之间可能没有屏蔽区140的顶部141（如图所示），或者屏蔽区140的顶部141可以横向地将补充部分171与源极区110分离（未示出）。在相同SiC台面190中与源极区110横向分离的补充部分171可以彼此电连接并且经由直接邻接SiC台面190的负载接触结构315通过低阻抗路径电连接到源极区110。
沿着第一方向291，负载接触结构315交替地形成与屏蔽区140的顶部141并且与补充部分171的低电阻欧姆接触。
图3A-3B示出了碳化硅本体100的终止区690中的SiC台面190的台面端部199。终止区690形成围绕中心有源区610的框架。有源区610包括适合控制半导体器件500的负载电流的功能晶体管单元TC。终止区690没有功能晶体管单元TC。终止区690可以包括边缘终止结构，其适于容纳在半导体器件500的阻断模式下沿横向方向的电场。
在横向第一方向291上，沟槽栅极条150延伸穿过有源区610并且在有源区610的相对侧上延伸到终止区690中。每个SiC台面190可以包括有源区610中的一个台面主要部分195以及终止区690的两个相对部分中的两个台面端部199。
在终止区690中，栅极金属化330可以形成在台面端部199的垂直投影（projection）中并且形成在台面端部199之间的沟槽栅极条150的端部的垂直投影中。栅极接触结构335可以从栅极金属化330通过层间电介质210中的开口延伸到沟槽栅极条150中并且可以与沟槽栅极条150中的栅电极155直接接触。
第一负载电极310形成在有源区610中。台面主要部分195的垂直投影中的负载接触结构315从第一负载电极310通过层间电介质210中的开口延伸到台面主要部分195。
补充区170排他地形成在一个、若干个或所有SiC台面190的两个台面主要部分195中的一个中或两个中。有源区610可以完全没有补充区170的部分并且完全没有与沟槽栅极条150的第二侧壁152接触的n掺杂区。在有源区610内，接触结构315排他第与源极区110接触并与屏蔽区140的顶部141接触。
屏蔽区140可以包括屏蔽部分143和接触部分142。屏蔽部分143可以直接邻接漂移结构130。接触部分142通过重掺杂顶部141将屏蔽部分143与第一负载电极310连接。接触部分142中的平均净掺杂剂浓度是本体区120中的平均净掺杂剂浓度的至少十倍高。
漂移结构130包括在本体区120和漂移区131之间的电流扩散区132，其中电流扩散区132可以将本体区120与漂移区131分离，或者其中电流扩散区132可以与本体区120间隔。电流扩散区132中的平均掺杂剂浓度至少是漂移区131中的平均掺杂剂浓度的两倍，例如是漂移区131中的平均掺杂剂浓度的至少十倍高。
在图4A-4B的半导体器件500中，直接沿第二侧壁152的补充区170的最大垂直延伸v2大于源极区110的最大垂直延伸v1。v1和v2之间的过渡可包括一个或若干个阶梯或可以是渐进的，例如线性的。
在图5A-5B中，屏蔽区140的表面部分149将补充区170与第一表面101完全分离。屏蔽区140将形成在相同SiC台面190中的补充区170和源极区110分离。界面区175的第二长度可以是沟槽栅极条150的第一长度的至少50％，例如至少90％或100％，其中补充区170与第二侧壁152接触。替代地，第二长度可以是第一长度的至多40％，例如至多10％或至多1％。
在图6A-7B中，负载接触结构315包括从第一表面101延伸到碳化硅本体100中的接触部分316。接触部分316和补充区170形成横向接触界面。
在图6A-6B中，平行于横向的第二方向292的补充区170的横向宽度w1可以至多与层间电介质210与SiC台面190的重叠一样大，使得层间电介质210完全覆盖补充区170。
在第一表面101的平面中，接触部分316具有与接触结构315相同的横向宽度，其中接触部分316横向邻接SiC台面190的补充区170和源极区110两者。
在图7A-7B中，接触部分316比图6A-6B中所示的实施例中的窄。它们仅延伸到屏蔽区140中和/或延伸到补充区170中。
尽管这里已经说明和描述了具体实施例，但是本领域普通技术人员将理解，在不脱离本发明范围的情况下，可以用各种替换和/或等同的实现来代替所示出和描述的具体实施例。本申请旨在涵盖本文所讨论的具体实施方案的任何改编或变化。因此，本发明旨在仅由权利要求书及其等同物来限制。

Claims (16)

1.一种半导体器件，包括：
碳化硅本体（100），包括具有第一导电类型的漂移结构（130）、本体区（120）和屏蔽区（140），其中本体区（120）和屏蔽区（140）具有第二导电类型并且位于碳化硅本体（100）的第一表面（101）和漂移结构（130）之间；
延伸到碳化硅本体（100）中的第一和第二沟槽栅极条（150），其中本体区（120）与第一沟槽栅极条（150）的第一侧壁（151）接触，并且屏蔽区（140）与第二沟槽栅极条（150）的第二侧壁（152）接触；第二侧壁（152）在平行于第一表面（101）的第一方向（291）上具有第一长度（L1）；以及
第一导电类型的补充区（170），其中补充区（170）与第二侧壁的一个或多个界面区（175）接触，
一个或多个界面区（175）具有沿所述第一方向（291）的组合的第二长度
Figure 682980DEST_PATH_IMAGE002
，其中第二长度（L2）是第一长度（L1）的至多40％。
2.根据前述权利要求所述的半导体器件，其中，
碳化硅本体（100）包括有源区（610）和围绕有源区（610）的终止区（690），并且其中补充区（170）形成在终止区（690）中并且在有源区中不存在。
3.根据前述权利要求中的任一项所述的半导体器件，还包括：
在第一表面（101）与本体区（120）之间的源极区（110），其中，补充区（170）和源极区（110）在结构上相连。
4.根据前述权利要求所述的半导体器件，其中，
在补充区（170）中的最大掺杂剂浓度不同于在源极区（110）中的最大掺杂剂浓度。
5.根据两项前述权利要求中的任一项所述的半导体器件，其中，
补充区（170）的最大垂直延伸（v2）大于源极区（110）的最大垂直延伸（v1）。
6.根据前述权利要求中的任一项所述的半导体器件，包括：
多个界面区（175），其中屏蔽区（140）的顶部（141）将多个界面区（175）沿第一方向（291）横向分离。
7.根据前述权利要求中的任一项所述的半导体器件，其中，
一个或多个界面区（175）直接邻接第一表面（101）。
8.根据权利要求1至6中的任一项所述的半导体器件，其中，
屏蔽区（140）的表面部分（149）将补充区（170）与第一表面（101）分离。
9.根据前述权利要求中的任一项所述的半导体器件，还包括：
从第一表面（101）延伸到碳化硅本体（100）中的接触部分（316），其中接触部分（316）与补充区（170）接触。
10.根据前述权利要求中的任一项的半导体器件，其中，
在屏蔽区（140）中的最大掺杂剂浓度高于在本体区（120）中的最大掺杂剂浓度。
11.一种半导体器件，包括：
碳化硅本体（100），包括具有第一导电类型的漂移结构（130）、本体区（120）和屏蔽区（140），其中本体区（120）和屏蔽区（140）具有第二导电类型并且位于碳化硅本体（100）的第一表面（101）和漂移结构（130）之间；
延伸到碳化硅本体（100）中的第一和第二沟槽栅极条（150），其中本体区（120）与第一沟槽栅极条（150）的第一侧壁（151）接触，并且屏蔽区（140）与第二沟槽栅极条（150）的第二侧壁（152）接触；第二侧壁（152）在平行于第一表面（101）的第一方向（291）上具有第一长度（L1）；和
第一导电类型的补充区（170），其中补充区（170）与第二侧壁（152）的一个或多个界面区（175）接触，以及
屏蔽区（140）的表面部分（149）将补充区（170）与第一表面（101）分离。
12.根据前述权利要求所述的半导体器件，其中，
一个或多个界面区（175）沿第一方向（291）具有组合的第二长度
Figure 537803DEST_PATH_IMAGE004
，其中第二长度（L2）是第一长度（L1）的至多40％。
13.根据权利要求11所述的半导体器件，其中，
补充区（170）在碳化硅本体（100）的有源区（610）中沿着第二沟槽栅极条（150）延伸。
14.一种半导体器件，包括：
碳化硅本体（100），包括具有第一导电类型的漂移结构（130）、本体区（120）和屏蔽区（140），其中本体区（120）和屏蔽区（140）具有第二导电类型并且位于碳化硅本体（100）的第一表面（101）和漂移结构（130）之间；
延伸到碳化硅本体（100）中的第一和第二沟槽栅极条（150），其中本体区（120）与第一沟槽栅极条（150）的第一侧壁（151）接触，并且屏蔽区（140）与第二沟槽栅极条（150）的第二侧壁（152）接触；第二侧壁（152）在平行于第一表面（101）的第一方向（291）上具有第一长度（L1）；和
第一导电类型的补充区（170），其中补充区（170）与第二侧壁（152）的一个或多个界面区（175）接触；和
接触部分（316），从第一表面（101）延伸到碳化硅本体（100）中，其中接触部分（316）与补充区（170）接触。
15.根据前述权利要求所述的半导体器件，其中
一个或多个界面区（175）具有沿第一方向（291）的组合的第二长度
Figure 317540DEST_PATH_IMAGE006
，其中第二长度（L2）是第一长度（L1）的至多40％。
16.根据权利要求14所述的半导体器件，其中
补充区（170）在碳化硅本体（100）的有源区（610）中沿着第二沟槽栅极条（150）延伸。
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