JP2021136423A - 半導体装置 - Google Patents
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- H01L29/1608—Silicon carbide
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- H01L29/861—Diodes
Abstract
【課題】宇宙線破壊耐量を向上させることができる半導体装置を提供すること。【解決手段】オフ時に空乏層が拡がるｎ-型ドリフト領域３２の内部に、活性領域１からエッジ終端領域２にわたって、正孔を捕獲する再結合中心を導入して少数キャリアのライフタイムを短くしたライフタイムキラー導入領域９５が設けられている。ライフタイムキラー導入領域９５は、ヘリウム照射またはプロトン照射によりｎ-型炭化珪素層７２に再結合中心が導入されており、活性領域１の周囲を囲むようにエッジ終端領域２の表面に延在する。ライフタイムキラー導入領域９５を形成するためのヘリウム照射またはプロトン照射の照射量は、１×１０11／ｃｍ2以上程度であり、リーク電流特性とのトレードオフを考慮して適宜決定される。【選択図】図４
Description
この発明は、半導体装置に関する。
従来、高電圧や大電流を制御するパワー半導体装置には、例えば、バイポーラトランジスタやＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：金属−酸化膜−半導体の３層構造からなる絶縁ゲートを備えたＭＯＳ型電界効果トランジスタ）など複数種類あり、これらは用途に合わせて使い分けられている。
例えば、バイポーラトランジスタやＩＧＢＴは、ＭＯＳＦＥＴと比べて電流密度が高く大電流化が可能であるが、高速にスイッチングさせることができない。具体的には、バイポーラトランジスタは数ｋＨｚ程度のスイッチング周波数での使用が限界であり、ＩＧＢＴは数十ｋＨｚ程度のスイッチング周波数での使用が限界である。一方、ＭＯＳＦＥＴは、バイポーラトランジスタやＩＧＢＴに比べて電流密度が低く大電流化が難しいが、数ＭＨｚ程度までの高速スイッチング動作が可能である。
また、ＭＯＳＦＥＴの内部には、ＭＯＳＦＥＴの構造上、ｐ型ベース領域とｎ-型ドリフト領域とのｐｎ接合で形成される寄生ダイオードが内蔵される。このため、インバータ用デバイスとして用いるＭＯＳＦＥＴの寄生ダイオードを、当該ＭＯＳＦＥＴを保護するためのＦＷＤ（Ｆｒｅｅ Ｗｈｅｅｌｉｎｇ Ｄｉｏｄｅ：還流ダイオード）として使用可能である。パワー半導体装置とは、高電圧や大電流を制御して電力変換（電圧、電流、周波数等の物理量を他の物理量に変換）や整流等を行う電力制御用の半導体装置である。
パワー半導体装置の構成材料として、シリコン（Ｓｉ）が用いられている。市場では大電流と高速性とを兼ね備えたパワー半導体装置への要求が強く、ＩＧＢＴやＭＯＳＦＥＴはその改良に力が注がれ、現在ではほぼ材料限界に近いところまで開発が進んでいる。このため、パワー半導体装置の観点からシリコンに代わる半導体材料が検討されており、低オン電圧、高速特性、高温特性に優れた次世代のパワー半導体装置を作製（製造）可能な半導体材料として炭化珪素（ＳｉＣ）が注目を集めている。
炭化珪素は、化学的に非常に安定した半導体材料であり、バンドギャップが３ｅＶと広く、高温でも半導体として極めて安定的に使用することができる。また、炭化珪素は、最大電界強度もシリコンより１桁以上大きいため、オン抵抗を十分に小さくすることができる半導体材料として期待される。このような炭化珪素の特長は、炭化珪素だけでなく、シリコンよりもバンドギャップの広いすべての半導体（以下、ワイドバンドギャップ半導体とする）も同様に有する。
また、ＭＯＳＦＥＴでは、大電流化に伴い、半導体チップのおもて面に沿ってチャネル（反転層）が形成されるプレーナゲート構造とする場合と比べて、ゲートトレンチの側壁に沿って半導体チップのおもて面と直交する方向にチャネルが形成されるトレンチゲート構造とすることはコスト面で有利である。その理由は、トレンチゲート構造が単位面積当たりの単位セル（素子の構成単位）密度を増やすことができるため、単位面積当たりの電流密度を増やすことができるからである。
単位面積当たりの電流密度を増加させた分、単位セルの占有体積に応じた温度上昇率が高くなるため、放電効率の向上と信頼性の安定化とを図るために両面冷却構造が必要になる。さらに、パワー半導体装置の主動作を行うメイン半導体素子と同一の半導体基板（半導体チップ）に、当該メイン半導体素子を保護・制御するための回路部として電流センス部、温度センス部および過電圧保護部等の高機能部を配置した高機能構造とすることで信頼性を向上させたパワー半導体装置が提案されている。
さらに、ワイドバンドギャップ半導体を半導体材料として用いた半導体基板には、シリコンを半導体材料として用いた半導体基板と同様に、半導体基板と当該半導体基板上に堆積した金属等の導電層とのショットキー接触による整流特性を有するＳＢＤ（Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ：ショットキーバリアダイオード）を作製することができる。したがって、ワイドバンドギャップ半導体を半導体基板の材料として用いた高耐圧で低オン抵抗なＳＢＤを実現可能である。
例えば、炭化珪素を半導体材料として用いたＳＢＤ（以下、ＳｉＣ−ＳＢＤとする）は、シリコンを半導体材料として用いたｐｎ接合ダイオードと比べて、逆回復損失を低減可能なユニポーラデバイスである。このため、ＩＧＢＴが作製された半導体基板（以下、ＩＧＢＴチップとする）を集積したモジュールでは、シリコンを半導体材料として用いたＩＧＢＴチップと、当該ＩＧＢＴを保護するためのＦＷＤとして用いるＳｉＣ−ＳＢＤが作製された半導体基板と、を集積したハイブリッド方式が適用されている。
従来の半導体装置の構造として、炭化珪素を半導体材料として用いたＭＯＳＦＥＴ（以下、ＳｉＣ−ＭＯＳＦＥＴとする）について説明する。図１９は、従来の半導体装置の構造を示す断面図である。図１９に示す従来の炭化珪素半導体装置２２０は、炭化珪素からなる半導体基板（半導体チップ）２１０の活性領域２０１にトレンチゲート構造を備えた縦型のＳｉＣ−ＭＯＳＦＥＴであり、活性領域２０１の周囲を囲むエッジ終端領域２０２に耐圧構造を備える。
半導体基板２１０は、ｎ+型出発基板２７１上にｎ-型炭化珪素層２７２およびｐ型炭化珪素層２７３を順にエピタキシャル成長させてなる。半導体基板２１０のおもて面は、ｐ型炭化珪素層２７３のエッジ終端領域２０２の部分が除去されてなる段差２７４を境にして、チップ中央（半導体基板２１０の中央）側の部分（以下、第１面とする）２１０ａよりもチップ端部（半導体基板２１０の端部）側の部分（以下、第２面とする）２１０ｂでドレイン側（ドレイン電極２５１側）に凹んでいる。
この段差２７４により、ｐ型炭化珪素層２７３は半導体基板２１０のおもて面側にメサ状に残っている。ｎ-型炭化珪素層２７２およびｐ型炭化珪素層２７３は、それぞれｎ-型ドリフト領域２３２およびｐ型ベース領域２３４となる。半導体基板２１０のおもて面の第２面２１０ｂの表面領域においてｎ-型炭化珪素層２７２の内部にそれぞれ選択的に設けられた複数のｐ-型領域２９１および複数のｐ--型領域２９２でＪＴＥ構造２９３が構成される。
符号２０３は、活性領域２０１とエッジ終端領域２０２との間の中間領域である。符号２２１はソースパッドである。符号２３１は、ｎ+型出発基板２７１で構成されたｎ+型ドレイン領域である。符号２３３，２３５〜２３９，２５２，２５３，２９４は、それぞれ、ｎ型電流拡散領域、ｎ+型ソース領域、ｐ++型コンタクト領域、ゲートトレンチ、ゲート絶縁膜、ゲート電極、フィールド酸化膜、パッシベーション膜、およびｎ+型チャネルストッパ領域である。
符号２４１は、半導体基板とオーミック接触する金属膜である。符号２４２〜２４５は、バリアメタル２４６である。符号２４７，２４８はそれぞれ、めっき膜および端子ピンである。符号２４９，２５０は保護膜である。符号２６１，２６２，２８３はｐ+型領域である。符号２８４，２８５は、それぞれ、ｐ型ベース領域およびｐ++型コンタクト領域である。符号２１０ｃは、半導体基板２１０のおもて面の第３面（段差のメサエッジ）である。符号２８１，２８２はゲートランナー２８０を構成するゲート配線層である。
従来の半導体装置の構造の別の一例として、ＳｉＣ−ＳＢＤについて説明する。図２０は、従来の半導体装置の構造の別の一例を示す断面図である。図２０に示す従来の炭化珪素半導体装置３２０は、炭化珪素からなる半導体基板（半導体チップ）３１０の活性領域２０１にＪＢＳ（Ｊｕｎｃｔｉｏｎ Ｂａｒｒｉｅｒ Ｓｃｈｏｔｔｋｙ：接合障壁ショットキー）構造を備えたダイオードであり、活性領域３０１の周囲を囲むエッジ終端領域３０２に耐圧構造を備える。
半導体基板３１０は、ｎ+カソード領域３１１となるｎ+型出発基板３３１上にｎ-型ドリフト領域３１２となるｎ-型炭化珪素層３３２をエピタキシャル成長させてなる。活性領域３０１において半導体基板３１０のおもて面の表面領域には、ｎ-型炭化珪素層３３２の内部に、ＪＢＳ構造を構成する複数のｐ+型領域３１３が選択的に設けられている。活性領域３０１とエッジ終端領域３０２との境界付近に、ｐ+型領域３１３と離れて、活性領域３０１の周囲を囲むｐ+型領域３１４が選択的に設けられている。
エッジ終端領域３０２において半導体基板３１０のおもて面の表面領域には、ｎ-型炭化珪素層３３２の内部に、複数のｐ-型領域３１５と、ｎ+型チャネルストッパ領域３１６と、がそれぞれ選択的に設けられている。ｐ-型領域３１５は、ｐ+型領域３１４と離れて設けられている。ｐ-型領域３１５は、活性領域３０１を中心としてｐ+型領域３１４の周囲を同心状に囲み、フィールドリミッティングリング（ＦＬＲ：Ｆｉｅｌｄ Ｌｉｍｉｔｉｎｇ Ｒｉｎｇ）を構成する。
ｎ+型チャネルストッパ領域３１６は、ｐ-型領域３１５よりも外側（チップ端部側）に、ｐ-型領域３１５と離れて設けられている。符号３１７，３１７ａ，３１９，３２１，３２２，３２５は、それぞれ層間絶縁膜、コンタクトホール、アノードパッド、めっき膜、端子ピンおよびカソード電極である。符号３１８は、ｎ-型ドリフト領域３１２とショットキー接触する金属電極（以下、ショットキー電極とする）であり、アノード電極として機能する。符号３２３，３２４は保護膜である。
従来のパワー半導体装置として、正孔（ホール）を捕獲（トラップ）する再結合中心の導入により少数キャリア（ホール）のライフタイムを短くしたライフタイムキラー導入領域をｎ-型ドリフト領域の内部に設けることでターンオフ特性を改善した装置が提案されている（例えば、下記特許文献１参照。）。下記特許文献１では、ｎ-型ドリフト領域の上層のｎ型ドリフト領域および下層のｎ+型領域に接しない深さに、半導体基板の主面に平行な方向に一様な厚さでチップ端部間にわたってライフタイムキラー導入領域が設けられている。
従来のパワー半導体装置として、活性領域においてｎ-型ドリフト領域の全体に、少数キャリア（ホール）のライフタイムを短くしたライフタイムキラー導入領域を設けた縦型ＭＯＳＦＥＴが提案されている（例えば、下記特許文献２参照。）。下記特許文献２では、縦型ＭＯＳＦＥＴをインバータ用デバイスとして用いる際に、ＭＯＳＦＥＴのターンオフ時に、ＭＯＳＦＥＴの寄生ダイオードに大電流が流れたとしても、ｎ-型ドリフト領域内の正孔がｎ+型ドレイン領域まで到達することが抑制される。
従来のパワー半導体装置として、エッジ終端領域においてｎ-型ドリフト領域の全体に、少数キャリア（ホール）のライフタイムを短くしたライフタイムキラー導入領域を設けた縦型ＩＧＢＴが提案されている（例えば、下記特許文献３参照。）。下記特許文献３では、エッジ終端領域に形成される寄生バイポーラトランジスタのエミッタ領域（ＩＧＢＴのｐ+型コレクタ領域）からｎ-型ドリフト領域を経由してコレクタ領域（ＩＧＢＴのｎ+型エミッタ領域）に注入される正孔量が減少し、エッジ終端領域の耐圧が向上される。
従来、宇宙空間（地球の大気外の空間）を飛び交う陽子や重粒子等の極めて小さな粒子の流れ（宇宙線）は、宇宙空間で使用される半導体装置に大きな悪影響を及ぼすことが知られているが、近年になり地球の大気中で使用される半導体装置にも悪影響を及ぼすことが判明した。宇宙線が地球の大気中に入射すると、宇宙線と地球の大気中の元素との衝突により陽子や中性子、中間子等の多数の二次粒子の流れ（二次宇宙線）が発生する。
この多数の二次粒子のうち、特に電荷を持たない中性子（以下、二次宇宙線中性子とする）は、地球の大気中の元素の原子核との衝突でしか減速されない。このため、毎時間（１ｈｏｕｒ）あたり１０個／ｃｍ2程度の二次宇宙線中性子が１０ＭｅＶ以上の高エネルギーで地表に到達している。この高エネルギーの二次宇宙線中性子が電子機器の構成材料である半導体に入射されると、所定の割合で半導体中の元素と核反応を起こす。
この核反応が、半導体基板の、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＯＳ：相補型ＭＯＳ）構造の半導体メモリ等の半導体装置を構成する半導体素子が配置される領域（以下、素子領域とする）、パワー半導体装置を構成するＭＯＳＦＥＴやＩＧＢＴ、ダイオードなどの半導体素子の素子領域、またはこれらの素子領域近傍で発生すると、当該核反応で誘起される電荷が原因となり、半導体素子の劣化や破壊が生じる。
特に近年、半導体装置の信頼性が向上して故障率が低減していることから、二次宇宙線による破壊が地球の大気中で使用される半導体装置においても顕著になってきている。さらに、半導体装置の微細化により、中性子と半導体中の元素とが反応して発生するα線を原因として、ゲート絶縁破壊や、アバランシェ破壊、寄生バイポーラトランジスタ動作による破壊、寄生サイリスタによる破壊が増加している。
地球の大気中で使用されているパワー半導体装置を部品として適用し組み合わせたパワー半導体装置ユニットも地球から宇宙空間への移動手段となる乗り物の構成部品として使用されるようになっており、その使用頻度は増えている。このため、地球の大気中で使用されているパワー半導体装置についても宇宙線や二次宇宙線による破壊に対する耐性（以下、宇宙線破壊耐量とする）を向上させることが望まれる。
この発明は、上述した従来技術による課題を解消するため、宇宙線破壊耐量を向上させることができる半導体装置を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。活性領域は、シリコンよりもバンドギャップの広いワイドバンドギャップ半導体からなる半導体基板に設けられている。終端領域は、前記半導体基板に設けられ、前記活性領域の周囲を囲む。第１導電型領域は、前記活性領域から前記終端領域にわたって前記半導体基板の内部に設けられている。第２導電型領域は、前記活性領域において前記半導体基板の第１主面と前記第１導電型領域との間に設けられている。縦型半導体素子は、前記第１導電型領域と前記第２導電型領域とのｐｎ接合を有する。
前記縦型半導体素子は、前記半導体基板の前記第１主面から第２主面に向かう方向または前記第２主面から前記第１主面に向かう方向に電流が流れる。前記縦型半導体素子の第１電極は、前記半導体基板の前記第１主面上に設けられ、前記第２導電型領域に電気的に接続されている。前記縦型半導体素子の第２電極は、前記半導体基板の前記第２主面上に設けられ、前記第１導電型領域に電気的に接続されている。前記活性領域から前記終端領域にわたって前記第１導電型領域の内部に、少数キャリアのライフタイムが短いライフタイムキラー導入領域が設けられている。
また、この発明にかかる半導体装置は、上述した発明において、前記ライフタイムキラー導入領域は、前記終端領域の前記第１主面に延在することを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記ライフタイムキラー導入領域は、前記終端領域の前記第１主面において、前記活性領域の周囲を囲むことを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記ライフタイムキラー導入領域には、ワイドバンドギャップ半導体のバンドギャップ内に、ヘリウムまたはプロトンの不純物準位による再結合中心が導入されていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記半導体基板の前記第１主面に平行な方向に延在するストライプ状に、複数の前記ライフタイムキラー導入領域が設けられていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記ライフタイムキラー導入領域は、前記第１導電型領域の全体に設けられていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記ｐｎ接合が逆方向バイアスされたときに、前記第１導電型領域の内部に前記活性領域から前記終端領域に向かって空乏層が拡がることを特徴とする。
上述した発明によれば、縦型半導体素子のオフ時にエッジ終端領域から活性領域へ向かって流れて第１電極に引き抜かれる電流（以下、アバランシェ電流とする）が、二次宇宙線中性子に起因して発生する電荷によって増大することを抑制することができる。このため、二次宇宙線中性子に起因してアバランシェ降伏が起きることを抑制することができる。
本発明にかかる半導体装置によれば、宇宙線破壊耐量を向上させることができるという効果を奏する。
以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、本明細書では、ミラー指数の表記において、“−”はその直後の指数につくバーを意味しており、指数の前に“−”を付けることで負の指数を表している。
（実施の形態１）
実施の形態１にかかる半導体装置は、シリコン（Ｓｉ）よりもバンドギャップが広い半導体（ワイドバンドギャップ半導体）を半導体材料として用いて構成される。実施の形態１にかかる半導体装置の構造について、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いた場合を例に説明する。図１は、実施の形態１にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。
実施の形態１にかかる半導体装置は、シリコン（Ｓｉ）よりもバンドギャップが広い半導体（ワイドバンドギャップ半導体）を半導体材料として用いて構成される。実施の形態１にかかる半導体装置の構造について、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いた場合を例に説明する。図１は、実施の形態１にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。
図１に示す実施の形態１にかかる半導体装置２０は、炭化珪素からなる同一の半導体基板（半導体チップ）１０の活性領域１に、メイン半導体素子１１と、当該メイン半導体素子１１を保護・制御するための１つ以上の回路部と、を有する。活性領域１は、半導体基板１０の略中央（チップ中央）に設けられている。メイン半導体素子１１は、半導体装置２０の主動作を行う縦型ＭＯＳＦＥＴであり、後述するソースパッド（第１電極）２１ａにより互いに並列接続された複数の単位セル（素子の機能単位）で構成される。
メイン半導体素子１１は、活性領域１の有効領域（以下、メイン有効領域とする）１ａに配置されている。メイン有効領域１ａは、メイン半導体素子１１のオン時に、半導体基板１０の裏面からおもて面に向かう方向（深さ方向Ｚに対して反対方向）にメイン半導体素子１１の主電流（ドリフト電流）が流れる領域である。メイン有効領域１ａは、例えば略矩形状の平面形状を有し、活性領域１の大半の表面積を占める。略矩形状の平面形状のメイン有効領域１ａの３辺が後述する中間領域３に隣接する。
メイン半導体素子１１を保護・制御するための回路部は、例えば、電流センス部１２、温度センス部１３、過電圧保護部（不図示）および演算回路部（不図示）等の高機能部であり、活性領域１のメイン無効領域１ｂに配置される。メイン無効領域１ｂは、メイン半導体素子１１の単位セルが配置されていない領域であり、メイン半導体素子１１として機能しない。メイン無効領域１ｂは例えば略矩形状の平面形状を有し、略矩形状の平面形状のメイン有効領域１ａの残りの１辺と中間領域３との間に配置される。
活性領域１とエッジ終端領域２との間の中間領域３は、活性領域１に隣接して、活性領域１の周囲を囲む。中間領域３とエッジ終端領域２との境界は、例えば、後述する第１，３面１０ａ，１０ｃの境界である。エッジ終端領域２は、中間領域３と半導体基板１０の端部との間の領域であり、中間領域３を介して活性領域１の周囲を囲み、半導体基板１０のおもて面側の電界を緩和して耐圧を保持する。耐圧とは、半導体装置が誤動作や破壊を起こさない限界の電圧である。
メイン半導体素子１１のソースパッド（電極パッド）２１ａは、メイン有効領域１ａにおいて半導体基板１０のおもて面上に配置される。メイン半導体素子１１は、他の回路部に比べて電流能力が大きい。このため、メイン半導体素子１１のソースパッド２１ａは、メイン有効領域１ａと略同じ平面形状を有し、メイン有効領域１ａのほぼ全面を覆う。メイン半導体素子１１のソースパッド２１ａは、当該ソースパッド２１ａ以外の電極パッドと離れて配置されている。
ソースパッド２１ａ以外の電極パッドは、メイン無効領域１ｂにおいて半導体基板１０のおもて面上に互いに離れて配置される。ソースパッド２１ａ以外の電極パッドとは、メイン半導体素子１１のゲートパッド２１ｂ、電流センス部１２の電極パッド（ＯＣパッド）２２、温度センス部１３の電極パッド（アノードパッドおよびカソードパッド）２３ａ，２３ｂ、過電圧保護部の電極パッド（以下、ＯＶパッドとする：不図示）、および演算回路部の電極パッド（不図示）等である。
ソースパッド２１ａ以外の電極パッドは、例えば略矩形状の平面形状を有し、後述する端子ピン４８ｂ〜４８ｄやワイヤー（不図示）の接合に必要な表面積を有する。図１には、ソースパッド２１ａ以外の電極パッドがメイン無効領域１ｂと中間領域３との境界に沿って一列に配置された場合を示す。また、図１には、ソースパッド２１ａ、ゲートパッド２１ｂ、ＯＣパッド２２、アノードパッド２３ａおよびカソードパッド２３ｂを、それぞれＳ、Ｇ、ＯＣ、ＡおよびＫと付した矩形状に図示する（図１１，１２においても同様）。
電流センス部１２は、メイン半導体素子１１に並列接続され、メイン半導体素子１１と同じ条件で動作して、メイン半導体素子１１に流れる過電流（ＯＣ：Ｏｖｅｒ Ｃｕｒｒｅｎｔ）を検出する機能を有する。電流センス部１２は、メイン半導体素子１１と離れて配置されている。電流センス部１２は、メイン半導体素子１１と同一構成の単位セルを、メイン半導体素子１１の単位セルの個数（例えば１千個以上程度）よりも少ない個数（例えば１０個程度）で備えた縦型ＭＯＳＦＥＴであり、メイン半導体素子１１よりも表面積が小さい。
電流センス部１２の単位セルは、半導体基板１０の、ＯＣパッド２２で覆われた領域の一部の領域（以下、センス有効領域とする：ハッチング部分）１２ａに配置されている。電流センス部１２の単位セルは、半導体基板１０のおもて面に平行な方向に互いに隣接して配置される。電流センス部１２の単位セルが互いに隣接する方向は、例えば、メイン半導体素子１１の単位セルが互いに隣接する方向と同じである。電流センス部１２の単位セルは、ＯＣパッド２２により互いに並列接続されている。
また、半導体基板１０の、ＯＣパッド２２で覆われた領域のうち、センス有効領域１２ａを除く領域は、電流センス部１２として機能しないセンス無効領域１２ｂである。センス無効領域１２ｂには、電流センス部１２の単位セルが配置されていない。メイン無効領域１ｂの、センス有効領域１２ａを除く領域のほぼ全域において、半導体基板１０のおもて面の表面領域に、センス有効領域１２ａから後述するｐ型ベース領域３４ｂ（図２参照）が延在している。
温度センス部１３は、ダイオードの温度特性を利用してメイン半導体素子１１の温度を検出する機能を有する。温度センス部１３は、アノードパッド２３ａおよびカソードパッド２３ｂの直下に配置されている。温度センス部１３は、例えば、半導体基板１０のおもて面の層間絶縁膜４０上に設けられたポリシリコン（ｐｏｌｙ−Ｓｉ）層で構成されたポリシリコンダイオードであってもよいし、半導体基板１０の内部に形成されたｐ型領域とｎ型領域とのｐｎ接合で形成された拡散ダイオードであってもよい。
過電圧保護部（不図示）は、例えばサージ等の過電圧（ＯＶ：Ｏｖｅｒ Ｖｏｌｔａｇｅ）からメイン半導体素子１１を保護するダイオードである。電流センス部１２、温度センス部１３および過電圧保護部は、演算回路部により制御される。演算回路部は、電流センス部１２、温度センス部１３および過電圧保護部の出力信号に基づいてメイン半導体素子１１を制御する。演算回路部は、ＣＭＯＳ回路など複数の半導体素子で構成される。演算回路部の半導体素子ごとに電極パッドが配置される。
次に、実施の形態１にかかる半導体装置２０の断面構造について説明する。図２，３は、図１の活性領域の断面構造を示す断面図である。図４は、図１のエッジ終端領域の断面構造を示す断面図である。図２には、メイン有効領域１ａおよび電流センス部１２の断面構造（図１の切断線Ｘ１−Ｘ２−Ｘ３−Ｘ４における断面構造）を示す。図３には、メイン有効領域１ａ、センス有効領域１２ａおよび温度センス部１３の断面構造（図１の切断線Ｘ１−Ｘ２、切断線Ｘ３−Ｘ４および切断線Ｙ１−Ｙ２における断面構造）を示す。
図４には、活性領域１と中間領域３との境界付近から半導体基板１０の端部（チップ端部）までの断面構造（図１の切断線Ｘ１１−Ｘ１２における断面構造）を示す。図４には、メイン有効領域１ａと中間領域３との境界付近における中間領域３およびエッジ終端領域２の断面構造を示すが、中間領域３およびエッジ終端領域２は、活性領域１の周囲を囲む全周で図４に示す断面構造となっている。図２〜４には、メイン有効領域１ａおよびセンス有効領域１２ａそれぞれの単位セルの一部のみを示す。
メイン半導体素子１１は、メイン有効領域１ａにおいて半導体基板１０のおもて面側に、ｐ型ベース領域３４ａ、ｎ+型ソース領域３５ａ、トレンチ３７ａ、ゲート絶縁膜３８ａおよびゲート電極３９ａで構成された一般的なＭＯＳゲート（金属−酸化膜−半導体の３層構造からなる絶縁ゲート）を有する。半導体基板１０は、炭化珪素からなるｎ+型出発基板７１のおもて面上にｎ-型ドリフト領域（第１導電型領域）３２およびｐ型ベース領域（第２導電型領域）３４ａとなる各炭化珪素層７２，７３を順にエピタキシャル成長させてなる。
ｎ+型出発基板７１は、メイン半導体素子１１および電流センス部１２のｎ+型ドレイン領域３１となる。半導体基板１０の、ｐ型炭化珪素層７３側の主面をおもて面とし、ｎ+型出発基板７１側の主面（ｎ+型出発基板７１の裏面）を裏面とする。ここでは、メイン半導体素子１１、および、メイン半導体素子１１を保護・制御する回路部がピン状の配線部材（後述する端子ピン４８ａ〜４８ｄ）を用いた同一構成の配線構造を有する場合を例に説明するが、ピン状の配線部材に代えて、ワイヤーを用いた配線構造としてもよい。
トレンチ３７ａは、半導体基板１０のおもて面（ｐ型炭化珪素層７３の表面）から深さ方向Ｚにｐ型炭化珪素層７３を貫通してｎ-型炭化珪素層７２に達する。トレンチ３７ａは、例えば、半導体基板１０のおもて面に平行な方向に延びるストライプ状に配置されていてもよいし、半導体基板１０のおもて面側から見てマトリクス状に配置されていてもよい。図２〜４には、例えば電極パッド２１ｂ，２３ａ，２３ｂ，２２（図１参照）が並ぶ第１方向Ｘにストライプ状に延びるトレンチ３７ａを示す。
トレンチ３７ａの内部には、ゲート絶縁膜３８ａを介してゲート電極３９ａが設けられている。互いに隣り合うトレンチ３７ａ間において、半導体基板１０のおもて面の表面領域に、ｐ型ベース領域３４ａ、ｎ+型ソース領域３５ａおよびｐ++型コンタクト領域３６ａがそれぞれ選択的に設けられている。ｐ型ベース領域３４ａ、ｎ+型ソース領域３５ａおよびｐ++型コンタクト領域３６ａは、半導体基板１０のおもて面側から見て、トレンチ３７ａと同じ第１方向Ｘに直線状に延在する。
ｎ+型ソース領域３５ａおよびｐ++型コンタクト領域３６ａは、半導体基板１０のおもて面とｐ型ベース領域３４ａの間に、ｐ型ベース領域３４ａに接してそれぞれ選択的に設けられている。ｎ+型ソース領域３５ａおよびｐ++型コンタクト領域３６ａは、半導体基板１０のおもて面に露出されている。メイン有効領域１ａにおいて半導体基板１０のおもて面に露出とは、後述する層間絶縁膜４０の第１コンタクトホール４０ａの内部で後述するＮｉＳｉ膜４１ａに接することである。
ｎ+型ソース領域３５ａは、トレンチ３７ａの側壁においてゲート絶縁膜３８ａに接する。ｎ+型ソース領域３５ａは、第２方向Ｙに最も外側（チップ端部側）のトレンチ３７ａよりも外側には設けられていない。ｐ++型コンタクト領域３６ａは、ｎ+型ソース領域３５ａよりもトレンチ３７ａから離れて設けられている。ｐ++型コンタクト領域３６ａは設けられていなくてもよい。この場合、ｐ++型コンタクト領域３６ａに代えて、ｐ型ベース領域３４ａが半導体基板１０のおもて面まで達する。
半導体基板１０の内部において、ｐ型ベース領域３４ａとｎ+型ドレイン領域３１（ｎ+型出発基板７１）との間に、ｐ型ベース領域３４ａおよびｎ+型ドレイン領域３１に接して、ｎ-型ドリフト領域３２が設けられている。ｎ-型ドリフト領域３２の内部には、正孔（ホール）を捕獲（トラップ）する再結合中心を導入して少数キャリア（ホール）のライフタイムを短くしたライフタイムキラー導入領域９５（図２〜４のハッチング部分）が設けられている。ライフタイムキラー導入領域９５については後述する。
ｐ型ベース領域３４ａとｎ-型ドリフト領域３２との間に、これらの領域に接して、ｎ型電流拡散領域３３ａが設けられていてもよい。ｎ型電流拡散領域３３ａは、キャリアの広がり抵抗を低減させる、いわゆる電流拡散層（Ｃｕｒｒｅｎｔ Ｓｐｒｅａｄｉｎｇ Ｌａｙｅｒ：ＣＳＬ）である。ｎ型電流拡散領域３３ａは、後述する互いに隣り合う第１，２ｐ+型領域６１ａ，６２ａ間に設けられ、ｐ型ベース領域３４ａからトレンチ３７ａの底面よりもドレイン側（ドレイン電極（第２電極）５１側）に達する。
また、半導体基板１０の内部において、ｐ型ベース領域３４ａよりもｎ+型ドレイン領域３１に近い位置に、トレンチ３７ａの底面にかかる電界を緩和させる第１，２ｐ+型領域６１ａ，６２ａが設けられていてもよい。第１ｐ+型領域６１ａは、ｐ型ベース領域３４ａと離れて設けられ、深さ方向Ｚにトレンチ３７ａの底面に対向する。第２ｐ+型領域６２ａは、互いに隣り合うトレンチ３７ａ間に、第１ｐ+型領域６１ａおよびトレンチ３７ａと離れて設けられ、かつｐ型ベース領域３４ａに接する。
層間絶縁膜４０は、半導体基板１０のおもて面全面に設けられ、ゲート電極３９ａを覆う。メイン半導体素子１１のすべてのゲート電極３９ａは、図示省略する部分で、中間領域３の後述するゲートランナー８０（図４参照）を介してゲートパッド２１ｂ（図１参照）に電気的に接続されている。層間絶縁膜４０を深さ方向Ｚに貫通して半導体基板１０に達する第１コンタクトホール４０ａには、メイン半導体素子１１のｎ+型ソース領域３５ａおよびｐ++型コンタクト領域３６ａが露出されている。
ニッケルシリサイド（ＮｉＳｉ、Ｎｉ2Ｓｉまたは熱的に安定なＮｉＳｉ2：以下、まとめてＮｉＳｉとする）膜４１ａは、第１コンタクトホール４０ａの内部において半導体基板１０にオーミック接触し、ｎ+型ソース領域３５ａおよびｐ++型コンタクト領域３６ａに電気的に接続されている。ｐ++型コンタクト領域３６ａが設けられていない場合、ｐ++型コンタクト領域３６ａに代えて、ｐ型ベース領域３４ａが第１コンタクトホール４０ａに露出され、ＮｉＳｉ膜４１ａに電気的に接続される。
メイン有効領域１ａにおける層間絶縁膜４０およびＮｉＳｉ膜４１ａの表面全体に、層間絶縁膜４０およびＮｉＳｉ膜４１ａの表面に沿ってバリアメタル４６ａが設けられている。バリアメタル４６ａは、バリアメタル４６ａの各金属膜間またはバリアメタル４６ａを挟んで対向する領域間での相互反応を防止する機能を有する。バリアメタル４６ａは、例えば、第１窒化チタン（ＴｉＮ）膜４２ａ、第１チタン（Ｔｉ）膜４３ａ、第２ＴｉＮ膜４４ａおよび第２Ｔｉ膜４５ａを順に積層した積層構造を有していてもよい。
第１ＴｉＮ膜４２ａは、層間絶縁膜４０の表面全体を覆う。第１ＴｉＮ膜４２ａは、ＮｉＳｉ膜４１ａが形成された部分における半導体基板１０のおもて面上には設けられていない。第１Ｔｉ膜４３ａは、第１ＴｉＮ膜４２ａおよびＮｉＳｉ膜４１ａの表面に設けられている。第２ＴｉＮ膜４４ａは、第１Ｔｉ膜４３ａの表面に設けられている。第２Ｔｉ膜４５ａは、第２ＴｉＮ膜４４ａの表面に設けられている。バリアメタル４６ａは、例えば、温度センス部１３には設けられていない。
ソースパッド２１ａは、第２Ｔｉ膜４５ａの表面全面に設けられ、バリアメタル４６ａおよびＮｉＳｉ膜４１ａを介してｎ+型ソース領域３５ａおよびｐ型ベース領域３４ａに電気的に接続されている。ソースパッド２１ａは、例えば、５μｍ程度の厚さのアルミニウム（Ａｌ）膜、アルミニウム−シリコン（Ａｌ−Ｓｉ）膜またはアルミニウム−シリコン−銅（Ａｌ−Ｓｉ−Ｃｕ）膜であってもよい。ソースパッド２１ａ、バリアメタル４６ａおよびＮｉＳｉ膜４１ａは、メイン半導体素子１１のソース電極として機能する。
ソースパッド２１ａの上には、めっき膜４７ａおよびはんだ層（不図示）を介して、端子ピン４８ａの一方の端部が接合されている。端子ピン４８ａの他方の端部は、半導体基板１０のおもて面に対向するように配置された金属バー（不図示）に接合されている。また、端子ピン４８ａの他方の端部は、半導体基板１０を実装したケース（不図示）の外側に露出し、外部装置（不図示）と電気的に接続される。端子ピン４８ａは、所定直径を有する丸棒状（円柱状）の配線部材である。
端子ピン４８ａは、半導体基板１０のおもて面に対して略垂直に立てた状態でめっき膜４７ａにはんだ接合されている。端子ピン４８ａは、ソースパッド２１ａの電位を外部に取り出す外部接続用端子であり、外部の接地電位（最低電位）に接続されている。ソースパッド２１ａの表面のめっき膜４７ａ以外の部分は第１保護膜４９ａで覆われている。めっき膜４７ａと第１保護膜４９ａとの境界は第２保護膜５０ａで覆われている。第１，２保護膜４９ａ，５０ａは例えばポリイミド膜である。
ドレイン電極５１は、半導体基板１０の裏面（ｎ+型出発基板７１の裏面）全面にオーミック接触している。ドレイン電極５１上には、例えば、Ｔｉ膜、ニッケル（Ｎｉ）膜および金（Ａｕ）膜を順に積層した積層構造でドレインパッド（電極パッド：不図示）が設けられている。ドレインパッドは、絶縁基板の例えば銅箔等で形成された金属ベース板（不図示）にはんだ接合され、当該金属ベース板を介して冷却フィン（不図示）のベース部に少なくとも一部が接触している。
このように半導体基板１０のおもて面のソースパッド２１ａに端子ピン４８ａを接合し、かつ裏面のドレインパッドを絶縁基板の金属ベース板に接合することで、半導体基板１０は両主面それぞれに冷却構造を備えた両面冷却構造となっている。半導体基板１０で発生した熱は、半導体基板１０の裏面のドレインパッドに接合された金属ベース板を介して冷却フィンのフィン部から放熱され、かつ半導体基板１０のおもて面の端子ピン４８ａを接合した金属バーから放熱される。
電流センス部１２は、メイン半導体素子１１の対応する各部と同じ構成のｐ型ベース領域３４ｂ、ｎ+型ソース領域３５ｂ、ｐ++型コンタクト領域３６ｂ、トレンチ３７ｂ、ゲート絶縁膜３８ｂ、ゲート電極３９ｂおよび層間絶縁膜４０を備える。電流センス部１２のＭＯＳゲートの各部は、メイン無効領域１ｂのセンス有効領域１２ａに設けられている。ｐ型ベース領域３４ｂは、半導体基板１０のおもて面の表面領域のｎ-型領域３２ａにより、メイン半導体素子１１のｐ型ベース領域３４ａと分離されている。
ｐ型ベース領域３４ｂは、例えばセンス有効領域１２ａからメイン無効領域１ｂのほぼ全域に延在している。電流センス部１２は、メイン半導体素子１１と同様に、ｎ型電流拡散領域３３ｂおよび第１，２ｐ+型領域６１ｂ，６２ｂを有していてもよい。ｐ++型コンタクト領域３６ｂは、設けられていなくてもよい。ゲート電極３９ｂは、中間領域３のゲートランナー８０を介してゲートパッド２１ｂ（図１参照）に電気的に接続されている。ゲート電極３９ｂは、層間絶縁膜４０に覆われている。
センス有効領域１２ａにおいて層間絶縁膜４０には、深さ方向Ｚに貫通して半導体基板１０に達する第２コンタクトホール４０ｂが設けられ、ｎ+型ソース領域３５ｂおよびｐ++型コンタクト領域３６ｂが露出されている。センス有効領域１２ａにおいて半導体基板１０のおもて面には、メイン半導体素子１１と同様に、ＮｉＳｉ膜４１ｂおよびバリアメタル４６ｂが設けられている。符号４２ｂ〜４５ｂは、それぞれバリアメタル４６ｂを構成する第１ＴｉＮ膜、第１Ｔｉ膜、第２ＴｉＮ膜および第２Ｔｉ膜である。
ＮｉＳｉ膜４１ｂは、第２コンタクトホール４０ｂの内部において半導体基板１０にオーミック接触し、ｎ+型ソース領域３５ｂおよびｐ++型コンタクト領域３６ｂに電気的に接続されている。ｐ++型コンタクト領域３６ｂが設けられていない場合、ｐ++型コンタクト領域３６ｂに代えて、ｐ型ベース領域３４ｂが第２コンタクトホール４０ｂに露出され、ＮｉＳｉ膜４１ｂに電気的に接続される。バリアメタル４６ｂは、センス無効領域１２ｂにおける層間絶縁膜４０上に延在している。
バリアメタル４６ｂの表面全面に、ソースパッド２１ａと離れて、ＯＣパッド２２が設けられている。ＯＣパッド２２は、バリアメタル４６ｂおよびＮｉＳｉ膜４１ｂを介してｎ+型ソース領域３５ｂおよびｐ型ベース領域３４ｂに電気的に接続されている。ＯＣパッド２２は、例えば、ソースパッド２１ａと同じ材料で、ソースパッド２１ａと同時に形成される。ＯＣパッド２２、バリアメタル４６ｂおよびＮｉＳｉ膜４１ｂは、電流センス部１２のソース電極として機能する。
ＯＣパッド２２上に、ソースパッド２１ａ上の配線構造と同じ配線構造で、端子ピン４８ｂが接合される。端子ピン４８ｂは、端子ピン４８ａよりも小さい直径を有する丸棒状（円柱状）の配線部材である。端子ピン４８ｂは、例えばＯＣパッド２２の電位を外部に取り出す外部接続用端子であり、外部の抵抗体（不図示）を介してＯＣパッド２２を接地電位に接続する。符号４７ｂ，４９ｂ，５０ｂは、それぞれＯＣパッド２２上の配線構造を構成するめっき膜および第１，２保護膜である。
メイン有効領域１ａのｐ型ベース領域３４ａおよびセンス有効領域１２ａのｐ型ベース領域３４ｂは、半導体基板１０の表面領域の図示省略するｎ-型領域により、素子分離のためのｐ型領域（不図示）と分離されている。素子分離のためのｐ型領域とは、エッジ終端領域２に活性領域１の周囲を囲む略矩形状に設けられ、活性領域１とエッジ終端領域２とを電気的に分離する寄生ダイオードをｎ-型ドリフト領域３２とのｐｎ接合で形成するフローティングのｐ型領域である。
温度センス部１３は、例えば、ｐ型アノード領域であるｐ型ポリシリコン層７５とｎ型カソード領域であるｎ型ポリシリコン層７６とのｐｎ接合で形成されたポリシリコンダイオードである（図３）。ｐ型ポリシリコン層７５およびｎ型ポリシリコン層７６は、メイン無効領域１ｂにおいて、層間絶縁膜４０上に設けられている。温度センス部１３は、層間絶縁膜４０により、半導体基板１０、メイン半導体素子１１および電流センス部１２と電気的に絶縁されている。
アノードパッド２３ａおよびカソードパッド２３ｂは、それぞれ、これらを覆う層間絶縁膜７７の第３，４コンタクトホール７７ａ，７７ｂにおいてｐ型ポリシリコン層７５およびｎ型ポリシリコン層７６に接する。アノードパッド２３ａおよびカソードパッド２３ｂは、例えば、ソースパッド２１ａと同じ材料で、ソースパッド２１ａと同時に形成される。アノードパッド２３ａ上およびカソードパッド２３ｂ上には、それぞれ、ソースパッド２１ａ上の配線構造と同じ配線構造で端子ピン４８ｃ，４８ｄが接合されている。
端子ピン４８ｃ，４８ｄは、それぞれアノードパッド２３ａおよびカソードパッド２３ｂの電位を外部に取り出す外部接続用端子である。端子ピン４８ｃ，４８ｄは、温度センス部１３の電流能力に応じた所定の直径を有する丸棒状の配線部材である。符号４７ｃ，４７ｄは、それぞれアノードパッド２３ａ上の配線構造およびカソードパッド２３ｂ上の配線構造を構成するめっき膜である。符号４９ｃ，５０ｃは、それぞれ温度センス部１３上の配線構造を構成する第１，２保護膜である。
図２〜４には図示省略するが、メイン無効領域１ｂには、電流センス部１２および温度センス部１３の他に、ゲートパッド部１４（図１参照）が設けられている。ゲートパッド部１４は、メイン半導体素子１１のゲートパッド２１ｂ（図１参照）が設けられた領域である。ゲートパッド部１４には、メイン有効領域１ａからメイン半導体素子１１のＭＯＳゲートが延在していてもよい。ゲートパッド部１４に形成されたＭＯＳゲートは、層間絶縁膜４０で覆われている。
ゲートパッド２１ｂは、メイン無効領域１ｂにおける層間絶縁膜４０上に、他の電極パッドと離れて設けられている。ゲートパッド２１ｂは、例えば、ソースパッド２１ａと同じ材料で、ソースパッド２１ａと同時に形成され、図示省略するＮｉＳｉ膜およびバリアメタルで構成される。ゲートパッド２１ｂ上にも、例えばソースパッド２１ａ上の配線構造と同じ配線構造で、ゲートパッド２１ｂの電位を外部に取り出す外部接続用端子である端子ピン（不図示）が接合されている。
半導体基板１０のおもて面には、例えばエッジ終端領域２の全域にわたってｐ型炭化珪素層７３が除去されていることで、内側（チップ中央側）の部分（第１面）１０ａよりも外側の部分（第２面）１０ｂをドレイン側に低くした（凹ませた）段差７４が形成されている。この段差７４よりも内側にｐ型炭化珪素層７３がメサ（台形）状に残り、段差７４よりも外側においてｎ-型炭化珪素層７２の表面（露出面）が半導体基板１０のおもて面の第２面１０ｂになっている。
半導体基板１０のおもて面の、第１面１０ａと第２面１０ｂとをつなぐ部分（段差７４のメサエッジ：以下、第３面とする）１０ｃにより、活性領域１および中間領域３とエッジ終端領域２とが素子分離されている。半導体基板１０のおもて面の段差７４は１段であってもよいし、複数段であってもよい（図４では１段）。中間領域３において半導体基板１０のおもて面の第１面１０ａの表面領域には、ｐ+型領域（以下、最外ｐ+型領域とする）８３、ｐ型ベース領域８４およびｐ++型コンタクト領域８５が設けられている。
これら最外ｐ+型領域８３、ｐ型ベース領域８４およびｐ++型コンタクト領域８５はソースパッド２１ａの電位に固定され、中間領域３において半導体基板１０のおもて面の第１面１０ａの面内で電界を均一にして耐圧を向上させる機能を有する。最外ｐ+型領域８３、ｐ型ベース領域８４およびｐ++型コンタクト領域８５は、活性領域１の周囲を環状に囲む。最外ｐ+型領域８３は、メイン半導体素子１１の、第２方向Ｙに中間領域３に隣接する第２ｐ+型領域６２ａに連結されている。
また、最外ｐ+型領域８３は、上述したように活性領域１の周囲を囲む環状に設けられ、メイン半導体素子１１のすべての第１，２ｐ+型領域６１ａ，６２ａの第１方向Ｘの端部（長手方向の端部）に連結されている。また、最外ｐ+型領域８３は、中間領域３から段差７４よりも外側へ延在し、半導体基板１０のおもて面の第３面１０ｃと第２面１０ｂとの略矩形状の平面形状の境界を全周にわたって囲む。最外ｐ+型領域８３は、電流センス部１２の第１，２ｐ+型領域６１ｂ，６２ｂに連結されていてもよい。
ｐ型ベース領域８４は、図示省略する部分で、メイン半導体素子１１のｐ型ベース領域３４ａに連結されている。ｐ型ベース領域８４は、最外ｐ+型領域８３とｐ++型コンタクト領域８５との間に設けられ、半導体基板１０のおもて面の第３面１０ｃに露出されている。半導体基板１０のおもて面の第１〜３面１０ａ〜１０ｃに露出とは、第１〜３面１０ａ〜１０ｃ上のフィールド酸化膜５２に接することである。ｐ型ベース領域８４は、電流センス部１２のｐ型ベース領域３４ｂに連結されていてもよい。
ｐ++型コンタクト領域８５は、半導体基板１０のおもて面の第１面１０ａとｐ型ベース領域８４との間に、ｐ型ベース領域８４に接して設けられている。ｐ++型コンタクト領域８５は、半導体基板１０のおもて面の第１，３面１０ａ，１０ｃに露出されている。ｐ++型コンタクト領域８５は、ＭＯＳＦＥＴのオフ時にｎ-型ドリフト領域３２からソースパッド２１ａへホール（正孔）を引き抜くための引き抜き領域であり、活性領域１においてメイン半導体素子１１のＮｉＳｉ膜４１ａに接する。
中間領域３における半導体基板１０のおもて面の第１面１０ａおよび半導体基板１０のおもて面の第２，３面１０ｂ，１０ｃを覆うように、フィールド酸化膜５２および層間絶縁膜４０が順に積層されている。中間領域３においてフィールド酸化膜５２と層間絶縁膜４０との間に、深さ方向Ｚにｐ++型コンタクト領域８５に対向するゲートポリシリコン配線層８１が設けられている。ゲート金属配線層８２は、層間絶縁膜４０に開口された第５コンタクトホール４０ｃ内でゲートポリシリコン配線層８１に接する。
ゲート金属配線層８２は、例えば、ソースパッド２１ａと同じ材料で、ソースパッド２１ａと同時に形成される。ゲートポリシリコン配線層８１およびゲート金属配線層８２は、半導体基板１０のおもて面側から見て活性領域１の周囲を囲む環状に設けられ、ゲートランナー８０を構成する。ゲートランナー８０には、メイン半導体素子１１のすべてのゲート電極３９ａ、電流センス部１２のすべてのゲート電極３９ｂ、およびゲートパッド２１ｂ（図１参照）が電気的に接続される。
ゲートランナー８０は、メイン半導体素子１１のすべてのゲート電極３９ａおよび電流センス部１２のすべてのゲート電極３９ｂと、ゲートパッド２１ｂと、を電気的に接続する。パッシベーション膜５３は、エッジ終端領域２および中間領域３の層間絶縁膜４０と、ゲート金属配線層８２と、を覆う。パッシベーション膜５３は、例えば窒化シリコン（ＳｉＮ）膜である。パッシベーション膜５３の複数の開口部にそれぞれ異なる電極パッド（ソースパッド２１ａ、ゲートパッド２１ｂ、ＯＣパッド２２、アノードパッド２３ａおよびカソードパッド２３ｂ）が露出する。
エッジ終端領域２には、耐圧構造としてＪＴＥ構造９３が設けられている。ＪＴＥ構造９３は、最外ｐ+型領域８３よりも不純物濃度が低く、外側に配置されるほど不純物濃度を低くした複数のｐ型領域（ここでは複数のｐ-型領域９１および複数のｐ--型領域９２：図４にそれぞれ異なる斜線のハッチングで示す）を選択的に配置した耐圧構造である。複数のｐ-型領域９１および複数のｐ--型領域９２は、半導体基板１０のおもて面の第２面１０ｂの表面領域においてｎ-型炭化珪素層７２の内部に選択的に設けられ、第２面１０ｂに露出されている。
ｐ-型領域９１およびｐ--型領域９２は、半導体基板１０のおもて面側から見て活性領域１の周囲を環状に囲む。複数のｐ-型領域９１は互いに離れて設けられ、外側に配置されるほど幅が狭くなっている。最も内側（チップ中央側）のｐ-型領域９１は、半導体基板１０のおもて面の第２，３面１０ｂ，１０ｃとの境界に位置し、第２面１０ｂに露出されている。最も内側のｐ-型領域９１は、最外ｐ+型領域８３の外側に隣接する。最も内側のｐ-型領域９１の内側の端部は、最外ｐ+型領域８３に囲まれている。
複数のｐ--型領域９２は互いに離れて設けられ、外側に配置されるほど幅が狭くなっている。最も内側のｐ--型領域９２は、最外ｐ+型領域８３の外側に隣接する。最も内側のｐ--型領域９２は、最も内側のｐ-型領域９１の、最外ｐ+型領域８３よりも外側の部分を囲み、かつ外側へ延在して最外ｐ+型領域８３よりも外側に位置するすべてのｐ-型領域９１を囲む。最も内側のｐ--型領域９２は、互いに隣り合うｐ-型領域９１間において、半導体基板１０のおもて面の第２面１０ｂに露出される。
互いに隣り合うｐ--型領域９２間には、ドレイン側からｎ-型ドリフト領域３２が延在し、半導体基板１０のおもて面の第２面１０ｂまで達している。したがって、ＪＴＥ構造９３は、互いに隣り合うｐ-型領域９１間のそれぞれに、ｐ-型領域９１よりもｐ型不純物濃度の低いｐ--型領域９２が配置され、かつ互いに隣り合うｐ--型領域９２間のそれぞれに、ｐ--型領域９２よりもｐ型不純物濃度の低いｎ-型ドリフト領域３２が配置された構造となっている。
このように、互いに隣り合うｐ-型領域９１間にｐ--型領域９２を設けた構造とすることで、当該構造としない場合と比べて、互いに隣り合うｐ-型領域９１間のｐ型不純物濃度勾配が小さくなり、互いに隣り合うｐ-型領域９１間にかかる電界が緩和される。互いに隣り合うｐ--型領域９２間にｎ-型ドリフト領域３２を設けた構造とすることで、当該構造としない場合と比べて、互いに隣り合うｐ--型領域９２間のｐ型不純物濃度勾配が小さくなり、互いに隣り合うｐ-型領域９１間にかかる電界が緩和される。
ｐ-型領域９１およびｐ--型領域９２は、最外ｐ+型領域８３によりｐ型ベース領域３４ａ，３４ｂと電気的に接続される。ｐ-型領域９１およびｐ--型領域９２とｎ-型ドリフト領域３２とのｐｎ接合で、エッジ終端領域２での所定耐圧が確保される。半導体基板１０のおもて面の第２面１０ｂの表面領域において、ｎ-型炭化珪素層７２の内部に、ｎ+型チャネルストッパ領域９４が選択的に設けられている。ｎ+型チャネルストッパ領域９４は、ＪＴＥ構造９３よりも外側に、ＪＴＥ構造９３と離れて設けられ、チップ端部に露出されている。
次に、ライフタイムキラー導入領域９５について詳細に説明する。ライフタイムキラー導入領域９５は、ｎ-型炭化珪素層７２に正孔を捕獲する再結合中心を導入した領域である。ライフタイムキラー導入領域９５が設けられている部分でｎ-型ドリフト領域３２の少数キャリア（ホール）のライフタイムが短くなっている。ライフタイムキラー導入領域９５は、炭化珪素のバンドギャップのほぼ真ん中（伝導帯および価電子帯から離れた深いエネルギー準位）に不純物準位を形成可能なヘリウム（Ｈｅ）照射やプロトン（Ｈ+）照射によりｎ-型炭化珪素層７２に再結合中心が導入されてなる。
バンドギャップのほぼ真ん中に不純物準位を形成することで、不純物準位との再結合時に発生するリーク電流が増えるが、リーク電流の大きさはバンドギャップの広さで決まり、バンドギャップが広いほどリーク電流を小さくすることができる。上述したように炭化珪素のバンドギャップはシリコンと比べて広いため、炭化珪素のバンドギャップのほぼ真ん中に不純物準位を形成したとしても、当該不純物準位での再結合時に発生するリーク電流は、半導体装置２０の電気的特性に問題が生じない程度に極めて小さい。
炭化珪素のバンドギャップのほぼ真ん中に形成された不純物準位は、半導体基板１０に入射された高エネルギーの二次宇宙線中性子の核反応により生成されたα線の入射箇所で発生する電荷（ホール・エレクトロンペア（ｅ+ｅ-））を捕獲する再結合中心となる。例えば、炭化珪素のバンドギャップの価電子帯に近い浅いエネルギー準位に不純物準位を形成した場合、不純物準位で捕獲した電荷を価電子帯付近から伝導帯へ遷移させるために、バンドギャップとほぼ同じエネルギーが必要となる。
一方、炭化珪素のバンドギャップのほぼ真ん中に不純物準位を形成することで、不純物準位で捕獲した電荷を伝導帯へ遷移させるためのエネルギーは、バンドギャップの半分のエネルギーとなる。それに加えて、不純物準位で捕獲した電荷（ホール・エレクトロンペア）の電子（エレクトロン（ｅ-））が不純物準位から価電子帯へ遷移したときに放出されるエネルギーを、当該ホール・電荷の正孔（ホール（ｅ+））を不純物準位から伝導帯へ遷移させるためのエネルギーとして用いることができる。
また、ライフタイムキラー導入領域９５は、メイン半導体素子１１のオフ時に、第１，２ｐ+型領域６１ａ，６２ａとｎ型電流拡散領域３３ａおよびｎ-型ドリフト領域３２との間のｐｎ接合から空乏層が広がる領域に配置される。これにより、メイン半導体素子１１のオフ時に半導体基板１０に入射された二次宇宙線中性子に起因して生成されるα線によって発生する電荷を不純物準位で再結合させて低減させることができるため、当該電荷を原因とするアバランシェ破壊を抑制することができる。
例えば、ライフタイムキラー導入領域９５は、第１，２ｐ+型領域６１ａ，６２ａとｎ型電流拡散領域３３ａおよびｎ-型ドリフト領域３２との間のｐｎ接合を含み、当該ｐｎ接合よりもドレイン側に設けられている。それに加えて、ライフタイムキラー導入領域９５は、ゲート電極３９ａに形成されないように、トレンチ３７ａの底面よりもｎ+型ドレイン領域３１に近い位置に配置される。ライフタイムキラー導入領域９５がゲート電極３９ａに形成された場合、メイン半導体素子１１のゲート特性が劣化するからである。
例えば、ライフタイムキラー導入領域９５は、メイン有効領域１ａのｎ-型ドリフト領域３２の内部の異なる深さ位置に、半導体基板１０のおもて面に平行な方向に延在する直線状に互いに離れて複数設けられている。ライフタイムキラー導入領域９５は、メイン半導体素子１１のトレンチ３７ａの底面よりもドレイン側に位置していればよく、メイン有効領域１ａの第１，２ｐ+型領域６１ａ，６２ａとｎ型電流拡散領域３３ａおよびｎ-型ドリフト領域３２との間のｐｎ接合よりもソース側（ｎ+型ソース領域３５ａ側）に延在していてもよい。
これら複数のライフタイムキラー導入領域９５は、メイン有効領域１ａと同様に、電流センス部１２のトレンチ３７ｂの底面よりもドレイン側において、メイン無効領域１ｂのｎ-型ドリフト領域３２にも延在している。また、複数のライフタイムキラー導入領域９５は、半導体基板１０のおもて面に平行な方向に活性領域１からエッジ終端領域２へ延在し、かつエッジ終端領域２において活性領域１の周囲を囲むように半導体基板１０のおもて面の第２面１０ｂ側へ例えばＬ字状の断面形状で延在して第２面１０ｂに達する（図４）。
ライフタイムキラー導入領域９５の深さ方向Ｚに直線状に延在する部分の幅は種々変更可能であり、例えばチップ端部側に配置されるほど広くしてもよい。複数のライフタイムキラー導入領域９５は、半導体基板１０のおもて面に平行な方向に活性領域１からチップ端部まで延在してもよい（不図示）。この場合、さらに、エッジ終端領域２においてｎ-型ドリフト領域３２の内部に、半導体基板１０のおもて面の第２面１０ｂから深さ方向Ｚに直線状に延在する複数のライフタイムキラー導入領域が設けられてもよい。
すなわち、エッジ終端領域２においてｎ-型ドリフト領域３２の内部に、格子状の断面形状でライフタイムキラー導入領域が設けられてもよい。半導体基板１０のおもて面の第２面１０ｂから深さ方向Ｚに直線状に延在する複数のライフタイムキラー導入領域を設ける場合、深さ方向Ｚに直線状に延在する複数のライフタイムキラー導入領域は、半導体基板１０のおもて面側から見て、半導体基板１０のおもて面に平行な方向に延在するストライプ状に配置されてもよいし、活性領域の周囲を囲む環状に配置されてもよい。
メイン半導体素子１１のオフ時に空乏層が拡がるｎ-型ドリフト領域３２に、二次宇宙線中性子の入射に起因して発生する電荷を消滅させることができる再結合中心が可能な限り多く導入されていることが好ましい。このため、ライフタイムキラー導入領域９５は、活性領域１からエッジ終端領域２にわたってｎ-型ドリフト領域３２の内部に広範囲に設けられていることが好ましい。活性領域１からチップ端部にわたってｎ-型ドリフト領域３２の全体にライフタイムキラー導入領域９５が設けられていてもよい。
実施の形態１にかかる半導体装置２０の動作について説明する。メイン半導体素子１１のソース電極（ソースパッド２１ａ）に対して正の電圧がドレイン電極５１に印加された状態で、メイン半導体素子１１のゲート電極３９ａにしきい値電圧以上の電圧が印加されると、メイン半導体素子１１のｐ型ベース領域３４ａのトレンチ３７ａに沿った部分にｎ型の反転層（チャネル）が形成される。それによって、メイン半導体素子１１のｎ+型ドレイン領域３１からｎ+型ソース領域３５ａへ向かって電流（以下、メイン電流とする）が流れ、メイン半導体素子１１がオンする。
このとき、メイン半導体素子１１と同じ条件で、電流センス部１２のソース電極（ＯＣパッド２２）に対して正の電圧がドレイン電極５１に印加された状態で、電流センス部１２のゲート電極３９ｂにしきい値電圧以上の電圧が印加されると、電流センス部１２のｐ型ベース領域３４ｂのトレンチ３７ｂに沿った部分にｎ型の反転層が形成される。それによって、電流センス部１２のｎ+型ドレイン領域３１からｎ+型ソース領域３５ｂへ向かって電流（以下、センス電流とする）が流れ、電流センス部１２がオンする。
センス電流は、電流センス部１２のｎ+型ソース領域３５ｂと接地点との間に接続された、外部部品である抵抗体を通って接地点へと流れる。これによって、当該抵抗体で電圧降下が生じる。メイン半導体素子１１に過電流が印加された場合、メイン半導体素子１１に過電流の大きさに応じて電流センス部１２のセンス電流が大きくなり、電流センス部１２のｎ+型ソース領域３５ｂと接地点との間の抵抗体での電圧降下も大きくなる。この抵抗体での電圧降下の大きさを監視することで、メイン半導体素子１１での過電流を検知可能である。
一方、メイン半導体素子１１は、ゲート電極３９ａにしきい値電圧未満の電圧が印加されたときに、第１，２ｐ+型領域６１ａ，６２ａとｎ型電流拡散領域３３ａおよびｎ-型ドリフト領域３２との間のｐｎ接合が逆バイアスされることで、オフ状態を維持する。電流センス部１２のゲート電極３９ｂにもしきい値電圧未満の電圧が印加され、電流センス部１２は、第１，２ｐ+型領域６１ｂ，６２ｂとｎ型電流拡散領域３３ｂおよびｎ-型ドリフト領域３２との間のｐｎ接合が逆バイアスされることで、オフ状態を維持する。
メイン半導体素子１１および電流センス部１２がオフ状態を維持しているときに、メイン半導体素子１１および電流センス部１２のｎ-型ドリフト領域３２には、活性領域１からエッジ終端領域２へ空乏層が拡がる。このとき、半導体基板１０に高エネルギーの二次宇宙線中性子が入射され、二次宇宙線中性子と半導体中の元素と核反応が起きた場合、α線が生成され、二次宇宙線中性子の入射箇所付近にα線が入射され、電荷（ホール・エレクトロンペア（ｅ+ｅ-））が発生する。
このように半導体基板１０にα線が入射されたとしても、α線の入射箇所からｎ-型ドリフト領域３２の広範囲に電荷が発生する前に、ライフタイムキラー導入領域９５に導入された複数の再結合中心で電荷が捕獲され、捕獲された電荷は再結合されて消滅する。このため、実施の形態１にかかる半導体装置２０のオフ時に、二次宇宙線中性子の入射箇所付近で、二次宇宙線中性子に起因して発生する電荷によってアバランシェ降伏が発生することを抑制することができる。
次に、実施の形態１にかかる半導体装置２０の製造方法について説明する。図５〜１０は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。図５〜１０には、メイン半導体素子１１のみを示すが、同一の半導体基板１０に作製されるすべての素子の各部は例えばメイン半導体素子１１の各部と同時に形成される。まず、図５に示すように、炭化珪素からなるｎ+型出発基板（半導体ウエハ）７１を用意する。
ｎ+型出発基板７１は、例えば窒素（Ｎ）ドープの炭化珪素単結晶基板であってもよい。次に、ｎ+型出発基板７１のおもて面に、ｎ+型出発基板７１よりも低濃度に窒素がドープされたｎ-型炭化珪素層７２をエピタキシャル成長させる。メイン半導体素子１１が耐圧３３００Ｖクラスである場合、ｎ-型炭化珪素層７２の厚さｔ１は、例えば３０μｍ程度であってもよい。
次に、図６に示すように、フォトリソグラフィおよび例えばＡｌ等のｐ型不純物のイオン注入により、メイン有効領域１ａにおいてｎ-型炭化珪素層７２の表面領域に、第１ｐ+型領域６１ａおよびｐ+型領域１０１をそれぞれ選択的に形成する。第１ｐ+型領域６１ａおよびｐ+型領域１０１は、例えば、第１方向Ｘ（奥行き方向：図２〜４参照）に交互に繰り返し配置され、第２方向Ｙ（横方向：図２〜４参照）にストライプ状に延在する。
次に、フォトリソグラフィおよび例えば窒素等のｎ型不純物のイオン注入により、メイン有効領域１ａの全域にわたってｎ-型炭化珪素層７２の表面領域にｎ型領域１０２を形成する。ｎ型領域１０２は、第１ｐ+型領域６１ａとｐ+型領域１０１との間に、これらｐ+型領域６１ａ，１０１に接して形成される。ｎ型領域１０２と、ｐ+型領域６１ａ，１０１と、の形成順序を入れ替えてもよい。
互いに隣り合うｐ+型領域６１ａ，１０１間の距離ｄ２は例えば１．５μｍ程度である。ｐ+型領域６１ａ，１０１は、例えば深さｄ１および不純物濃度がそれぞれ０．５μｍ程度および５．０×１０18／ｃｍ3程度である。ｎ型領域１０２の深さｄ３および不純物濃度は、例えば、それぞれ０．４μｍ程度および１．０×１０17／ｃｍ3程度である。ｎ-型炭化珪素層７２の、イオン注入されていない部分がｎ-型ドリフト領域３２となる。
次に、図７に示すように、ｎ-型炭化珪素層７２上にさらに例えば窒素等のｎ型不純物をドープしたｎ-型炭化珪素層を例えば０．５μｍ程度の厚さｔ２でエピタキシャル成長させて、ｎ-型炭化珪素層７２の厚さを厚くする。次に、フォトリソグラフィおよびＡｌ等のｐ型不純物のイオン注入により、ｎ-型炭化珪素層７２の厚さを増した部分７２ａに、ｐ+型領域１０１に達するｐ+型領域１０３を選択的に形成する。
次に、フォトリソグラフィおよび例えば窒素などのｎ型不純物のイオン注入により、ｎ-型炭化珪素層７２の厚さを増した部分７２ａに、ｎ型領域１０２に達するｎ型領域１０４を選択的に形成する。ｐ+型領域１０１，１０３同士が連結されて第２ｐ+型領域６２ａが形成され、ｎ型領域１０２，１０４同士が連結されてｎ型電流拡散領域３３ａが形成される。ｐ+型領域１０３とｎ型領域１０４との形成順序を入れ替えてもよい。
次に、図８に示すように、ｎ-型炭化珪素層７２上に、例えばＡｌ等のｐ型不純物をドープしたｐ型炭化珪素層７３をエピタキシャル成長させる。ｐ型炭化珪素層７３の厚さｔ３および不純物濃度は、例えば、それぞれ１．３μｍ程度および４．０×１０17／ｃｍ3程度である。ここまでの工程により、ｎ+型出発基板７１上にｎ-型炭化珪素層７２およびｐ型炭化珪素層７３を順に積層した半導体基板１０（半導体ウエハ）が作製される。
次に、フォトリソグラフィおよびエッチングにより、例えばエッジ終端領域２の全域にわたってｐ型炭化珪素層７３を除去する。これによって、半導体基板１０のおもて面に段差７４が形成され、エッジ終端領域２において半導体基板１０のおもて面に、ｎ-型炭化珪素層７２が露出された第２面１０ｂと、ｐ型炭化珪素層７３が露出された第３面１０ｃと、が形成される（図４参照）。このエッチングにより、半導体基板１０のおもて面の第２面１０ｂに露出されるｎ-型炭化珪素層７２の表面領域が若干除去されてもよい。
次に、フォトリソグラフィおよびイオン注入を１組とする工程を異なる条件で繰り返し行い、メイン有効領域１ａにおいてｐ型炭化珪素層７３の表面領域に、ｎ+型ソース領域３５ａおよびｐ++型コンタクト領域３６ａをそれぞれ選択的に形成する。メイン有効領域１ａのｐ型炭化珪素層７３の、ｎ+型ソース領域３５ａおよびｐ++型コンタクト領域３６ａと、ｎ-型炭化珪素層７２と、の間の部分がｐ型ベース領域３４ａとなる。
また、フォトリソグラフィおよびアルミニウム（Ａｌ）等のｐ型不純物のイオン注入を１組とする工程を異なる条件で繰り返し行い、エッジ終端領域２においてｎ-型炭化珪素層７２の表面領域に、複数のｐ-型領域９１および複数のｐ--型領域９２をそれぞれ選択的に形成する。ｐ-型領域９１およびｐ--型領域９２の各ドーズ量は、例えば、それぞれ、２．７８×１０13／ｃｍ2程度および１．３９×１０13／ｃｍ2程度であってもよい。
次に、イオン注入で形成した拡散領域（第１，２ｐ+型領域６１ａ，６２ａ、ｎ型電流拡散領域３３ａ、ｎ+型ソース領域３５ａ、ｐ++型コンタクト領域３６ａ、ｐ-型領域９１およびｐ--型領域９２）について、不純物活性化のための例えば１７００℃程度の温度で２分間程度の熱処理（活性化アニール）を行う。活性化アニールは、すべての拡散領域の形成後にまとめて１回行ってもよいし、イオン注入により拡散領域を形成するごとに行ってもよい。
次に、図９に示すように、フォトリソグラフィおよびエッチングにより、半導体基板１０のおもて面からｎ+型ソース領域３５ａおよびｐ型ベース領域３４ａを貫通してｎ型電流拡散領域３３ａに達し、深さ方向Ｚ（縦方向：図２〜４参照）に第１ｐ+型領域６１ａに対向するトレンチ３７ａを形成する。トレンチ３７ａは、例えば、第１ｐ+型領域６１ａに達して、第１ｐ+型領域６１ａの内部で終端してもよい。
次に、図１０に示すように、半導体基板１０のおもて面およびトレンチ３７ａの内壁に沿ってゲート絶縁膜３８ａを形成する。ゲート絶縁膜３８ａは、例えば、酸素（Ｏ2）雰囲気中において１０００℃程度の温度で形成した熱酸化膜であってもよいし、高温酸化（ＨＴＯ：Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）による堆積膜であってもよい。次に、トレンチ３７ａの内部に埋め込むように、半導体基板１０のおもて面に例えばリンドープのポリシリコン層を形成する。
次に、ポリシリコン層を選択的に除去して、ポリシリコン層の、ゲート電極３９ａとなる部分をトレンチ３７ａの内部に残す。また、上述したようにメイン半導体素子１１を形成する際に、半導体基板１０に作製されるすべての素子（電流センス部１２、温度センス部１３等の高機能部：図２，３参照）の各部および中間領域３の各部（最外ｐ+型領域８３、ｐ型ベース領域８４およびｐ++型コンタクト領域８５：図４参照）を、メイン半導体素子１１の各部と同じ不純物濃度および深さの各部と同時に形成する。
次に、エッジ終端領域２および中間領域３において半導体基板１０のおもて面にフィールド酸化膜５２を形成する。次に、半導体基板１０のおもて面全面に層間絶縁膜４０を形成する。メイン半導体素子１１は、半導体基板１０のおもて面の表面領域に形成された島状のｐ型ベース領域３４ａ内に配置する。これによって、メイン半導体素子１１は、ｐ型ベース領域３４ａとｎ-型ドリフト領域３２とのｐｎ接合分離により、半導体基板１０に作製されるすべての素子と分離される。
電流センス部１２は、メイン半導体素子１１と同じ構造で、半導体基板１０のおもて面の表面領域に形成された島状のｐ型ベース領域３４ｂ内に配置すればよい。温度センス部１３として、層間絶縁膜４０上にｐ型ポリシリコン層７５とｎ型ポリシリコン層７６（図３参照）とのｐｎ接合によるポリシリコンダイオードを形成し、当該ポリシリコンダイオードを層間絶縁膜７７で覆えばよい。中間領域３のゲートポリシリコン配線層８１は、例えば、メイン半導体素子１１のゲート電極３９ａと同時に形成すればよい。
次に、層間絶縁膜４０およびゲート絶縁膜３８ａを選択的に除去して、第１〜５コンタクトホール４０ａ，４０ｂ，７７ａ，７７ｂ，４０ｃを形成する。第１コンタクトホール４０ａには、メイン半導体素子１１のｎ+型ソース領域３５ａおよびｐ++型コンタクト領域３６ａを露出させる。第２コンタクトホール４０ｂには、電流センス部１２のｎ+型ソース領域３５ｂおよびｐ++型コンタクト領域３６ｂを露出させる。第３〜５コンタクトホール７７ａ，７７ｂ，４０ｃには、それぞれｐ型ポリシリコン層７５、ｎ型ポリシリコン層７６およびゲートポリシリコン配線層８１を露出させる。
次に、熱処理により層間絶縁膜４０，７７を平坦化（リフロー）する。次に、層間絶縁膜４０のみを覆う第１ＴｉＮ膜４２ａを形成する。次に、半導体基板１０のおもて面の、第１コンタクトホール４０ａに露出される部分にオーミック接触するＮｉＳｉ膜４１ａを形成する。次に、半導体基板１０のおもて面に、ＮｉＳｉ膜４１ａおよび第１ＴｉＮ膜４２ａを覆うように、第１Ｔｉ膜４３ａ、第２ＴｉＮ膜４４ａおよび第２Ｔｉ膜４５ａを順に積層してバリアメタル４６ａを形成する。次に、第２Ｔｉ膜４５ａ上にソースパッド２１ａを堆積にする。
また、第２コンタクトホール４０ｂ内にも、第１コンタクトホール４０ａ内のＮｉＳｉ膜４１ａおよびバリアメタル４６ａと同時に、ＮｉＳｉ膜４１ａおよびバリアメタル４６ａそれぞれと同じ構成でＮｉＳｉ膜４１ｂおよびバリアメタル４６ｂを形成する。また、第２〜５コンタクトホール４０ｂ，７７ａ，７７ｂ，４０ｃ内のそれぞれにも、ソースパッド２１ａと同時に、ソースパッド２１ａと同じ構成で、ＯＣパッド２２、アノードパッド２３ａ、カソードパッド２３ｂおよびゲート金属配線層８２を形成する。次に、半導体基板１０の裏面にオーミック接触するドレイン電極５１を形成し、ドレイン電極５１の表面に例えばＴｉ膜、Ｎｉ膜および金（Ａｕ）膜を順に積層してドレインパッド（不図示）を形成する。
次に、半導体基板１０のおもて面からのヘリウム照射またはプロトン照射により、ｎ-型ドリフト領域３２の所定位置にライフタイムキラー導入領域９５（図４参照）を選択的に形成する。このとき、一般的な遮蔽膜を用いて、ライフタイムキラー導入領域９５を形成しない領域にヘリウムやプロトンが照射されないように遮蔽する。開口パターンの異なる遮蔽膜を用いてヘリウム照射またはプロトン照射を複数段行うことで、ｎ-型ドリフト領域３２の所定位置にライフタイムキラー導入領域９５を形成する。ヘリウム照射またはプロトン照射の照射量は、例えば１×１０11／ｃｍ2以上１×１０15／ｃｍ2以下程度であり、リーク電流特性とのトレードオフを考慮して適宜決定される。
次に、半導体基板１０のおもて面にポリイミドからなる第１保護膜４９ａ〜４９ｃを選択的に形成し、これら第１保護膜４９ａ〜４９ｃの開口部にそれぞれ異なる各電極パッド２１ａ，２１ｂ，２２，２３ａ，２３ｂを露出させる。次に、一般的なめっき前処理の後、一般的なめっき処理により、電極パッド２１ａ，２１ｂ，２２，２３ａ，２３ｂの、第１保護膜４９ａ〜４９ｃの開口部に露出する部分にめっき膜４７ａ〜４７ｄを形成する。次に、めっき膜４７ａ〜４７ｄを乾燥させるための熱処理（ベーク）を行う。
次に、ポリイミドからなる第２保護膜５０ａ〜５０ｃを形成して、めっき膜４７ａ〜４７ｄと第１保護膜４９ａ〜４９ｃとの各境界を覆う。次に、ポリイミド膜（第１保護膜４９ａ〜４９ｃおよび第２保護膜５０ａ〜５０ｃ）の強度を向上させるための熱処理（キュア）を行う。次に、めっき膜４７ａ〜４７ｄ上に、それぞれはんだ層により端子ピン４８ａ〜４８ｄを接合する。
次に、例えばプラズマＣＶＤ（Ｐｌａｓｍａ−Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：化学的気相成長）法により、パッシベーション膜５３として、例えば窒化シリコン膜を形成する。その後、半導体基板１０（半導体ウエハ）をダイシング（切断）して個々のチップ状に個片化することで、図１〜４に示す半導体装置２０が完成する。
以上、説明したように、実施の形態１によれば、メイン半導体素子のオフ時に空乏層が拡がるｎ-型ドリフト領域の内部に、活性領域からエッジ終端領域にわたって、ヘリウム照射またはプロトン照射により、正孔を捕獲する再結合中心を導入したライフタイムキラー導入領域が設けられている。これにより、メイン半導体素子のオフ時に二次宇宙線中性子に起因して発生する電荷がｎ-型ドリフト領域内で広範囲に発生する前に、当該電荷をライフタイムキラー導入領域内の複数の再結合中心で捕獲し、再結合して消滅させることができる。
したがって、メイン半導体素子のオフ時に半導体基板に二次宇宙線中性子が入射されたとしても、メイン半導体素子のオフ時にエッジ終端領域から活性領域へ向かって流れてソースパッドに引き抜かれる正孔電流（以下、アバランシェ電流とする）が、二次宇宙線中性子に起因して発生する電荷によって増大することを抑制することができる。これにより、宇宙線破壊耐量を向上させることができ、二次宇宙線中性子に起因して発生する電荷によってアバランシェ降伏が発生することを抑制することができる。
（実施の形態２）
次に、実施の形態２にかかる半導体装置について説明する。図１１，１２は、実施の形態２にかかる半導体装置を半導体基板のおもて面側から見たレイアウトの一例を示す平面図である。図１１に示す実施の形態２にかかる半導体装置２０’が実施の形態１にかかる半導体装置２０（図１〜４参照）と異なる点は、同一の半導体基板１０の活性領域１に、メイン半導体素子１１および電流センス部１２のみを備える点である。
次に、実施の形態２にかかる半導体装置について説明する。図１１，１２は、実施の形態２にかかる半導体装置を半導体基板のおもて面側から見たレイアウトの一例を示す平面図である。図１１に示す実施の形態２にかかる半導体装置２０’が実施の形態１にかかる半導体装置２０（図１〜４参照）と異なる点は、同一の半導体基板１０の活性領域１に、メイン半導体素子１１および電流センス部１２のみを備える点である。
実施の形態２においては、メイン無効領域１ｂにゲートパッド２１ｂおよびＯＣパッド２２のみが配置されている。このため、メイン半導体素子１１と同一の半導体基板１０に、メイン半導体素子１１を保護・制御するための回路部として、電流センス部１２とともに、電流センス部１２以外の高機能部も配置されている場合と比べて、メイン無効領域１ｂの表面積が小さくなっている。
ゲートパッド２１ｂが配置されるメイン無効領域１ｂ’と、ＯＣパッド２２が配置されるメイン無効領域１ｂ’と、が互いに離れて配置されていてもよい（図１２）。
以上、説明したように、実施の形態２によれば、同一の半導体基板の活性領域にメイン半導体素子および電流センス部のみを備える場合においても、実施の形態１と同様の効果を得ることができる。
（実施の形態３）
次に、実施の形態３にかかる半導体装置について説明する。図１３は、実施の形態３にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。図１４は、図１３の切断線Ｘ２１−Ｘ２２における断面構造を示す断面図である。実施の形態３にかかる半導体装置１２０は、実施の形態１にかかる半導体装置２０の構成を適用したＪＢＳ（接合障壁ショットキー）構造を備えたＳＢＤである。
次に、実施の形態３にかかる半導体装置について説明する。図１３は、実施の形態３にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。図１４は、図１３の切断線Ｘ２１−Ｘ２２における断面構造を示す断面図である。実施の形態３にかかる半導体装置１２０は、実施の形態１にかかる半導体装置２０の構成を適用したＪＢＳ（接合障壁ショットキー）構造を備えたＳＢＤである。
図１３に示すように、実施の形態３にかかる半導体装置１２０は、活性領域１４１において、半導体基板（半導体チップ）１１０のおもて面側にＪＢＳ構造を備える。活性領域１４１は、半導体基板１１０の略中央（チップ中央）に設けられている。半導体基板１１０は、炭化珪素からなるｎ+型出発基板１３１のおもて面上にｎ-型ドリフト領域１１２となるｎ-型炭化珪素層１３２をエピタキシャル成長させてなる。
ｎ+型出発基板１３１は、ｎ+型カソード領域１１１となる。半導体基板１１０の、ｎ-型炭化珪素層１３２側の主面をおもて面とし、ｎ+型出発基板１３１側の主面（ｎ+型出発基板１３１の裏面）を裏面とする。活性領域１４１と半導体基板１１０の端部（チップ端部）との間の領域はエッジ終端領域１４２である。エッジ終端領域１４２は、活性領域１４１に隣接して設けられ、活性領域１４１の周囲を囲む。
活性領域１４１において半導体基板１１０のおもて面の表面領域には、ｎ-型炭化珪素層１３２の内部に、ＪＢＳ構造を構成する複数のｐ+型領域１１３が選択的に設けられている。複数のｐ+型領域１１３は、例えば、半導体基板１１０のおもて面に平行な方向にストライプ状に延在してもよいし（図１３）、半導体基板１１０のおもて面側から見て格子状に配置されていてもよい（不図示）。ｐ+型領域１１３の幅は例えば２μｍ程度であり、互いに隣り合うｐ+型領域１１３間の幅は３μｍ程度であってもよい。
活性領域１４１とエッジ終端領域１４２との境界において半導体基板１１０のおもて面の表面領域には、ｎ-型炭化珪素層１３２の内部に、ｐ+型領域１１３と離れて、ｐ+型領域１１４が選択的に設けられている。ｐ+型領域１１４は、活性領域１４１の周囲を例えば角部を丸めた略矩形状に囲む。ｐ+型領域１１４および後述する複数のｐ-型領域１１５は、隣り合う領域同士が互いに等間隔になるように配置されている。
エッジ終端領域１４２において半導体基板１１０のおもて面の表面領域には、ｎ-型炭化珪素層１３２の内部に、複数のｐ-型領域１１５と、ｎ+型チャネルストッパ領域１１６と、がそれぞれ選択的に設けられている。ｐ-型領域１１５は、ｐ+型領域１１４と離れて設けられている。ｐ-型領域１１５は、活性領域１４１を中心としてｐ+型領域１１４の周囲を例えば角部を丸めた略矩形状で同心状に囲み、ＦＬＲを構成する。
ｎ+型チャネルストッパ領域１１６は、ｐ-型領域１１５よりも外側（チップ端部側）に、ｐ-型領域１１５と離れて設けられている。ｎ+型チャネルストッパ領域１１６は、略矩形状の平面形状の半導体基板１１０の端部に沿って略矩形状に、ｎ+型チャネルストッパ領域１１６よりも内側（チップ中央側）の素子構造全体（複数のｐ+型領域１１３、ｐ+型領域１１４および複数のｐ-型領域１１５）を囲む。
ｎ-型炭化珪素層１３２の、複数のｐ+型領域１１３、ｐ+型領域１１４および複数のｐ-型領域１１５と、ｎ+型カソード領域１１１と、の間の部分がｎ-型ドリフト領域１１２である。ｎ-型ドリフト領域１１２の全体に、正孔を捕獲する再結合中心を導入して少数キャリア（ホール）のライフタイムを短くしたライフタイムキラー導入領域９５’（図１４のハッチング部分）が設けられている。
ライフタイムキラー導入領域９５’は、ショットキー電極１１８が接する部分のｎ-型ドリフト領域１１２、複数のｐ+型領域１１３、ｐ+型領域１１４の表面部分には設けられていなくともよい。このようにすることで、ライフタイムキラーが導入されたことによるリーク電流の上昇を抑えることができる。表面部分とはおおよそ表面（ショットキー電極１１８と半導体基板１１０との界面）から１μｍ以内程度の範囲である。ライフタイムキラー導入領域９５’は、実施の形態１と同様にヘリウム照射またはプロトン照射により形成される。
層間絶縁膜１１７は、エッジ終端領域１４２における半導体基板１１０のおもて面の全体を覆う。層間絶縁膜１１７のコンタクトホール１１７ａには、活性領域１４１における半導体基板１１０のおもて面の全面が露出されている。活性領域１４１における半導体基板１１０のおもて面には、ｐ+型領域１１３と、ｐ+型領域１１４の一部と、が露出されている。半導体基板１１０のおもて面に露出とは、層間絶縁膜１１７のコンタクトホール１１７ａの内部で後述するショットキー電極１１８に接することである。
層間絶縁膜１１７のコンタクトホール１１７ａにおいて、半導体基板１１０のおもて面の全面にショットキー電極１１８が設けられている。ショットキー電極１１８は、例えばチタンシリサイド（ＴｉＳｉ）層と炭化チタン（ＴｉＣ）層とを順に積層してなる。ショットキー電極１１８は、ｎ-型ドリフト領域１１２、ｐ+型領域１１３およびｐ+型領域１１４に接し、これらの領域に電気的に接続されている。ショットキー電極１１８は、ｎ-型ドリフト領域１１２とショットキー接触し、アノード電極として機能する。
ショットキー電極１１８は、例えば角部（頂点部）を丸めた略矩形状の平面形状を有する。ショットキー電極１１８の角部を丸めることで、ショットキー電極１１８の角部に電界が集中することを抑制することができる。ショットキー電極１１８は、例えば１５０μｍ程度の曲率半径で角部を丸めた正方形状の平面形状を有していてもよい。ショットキー電極１１８の端部は、例えば４μｍの幅でｐ+型領域１１４を覆う。
ショットキー電極１１８の上には、アノードパッド１１９が設けられている。アノードパッド１１９は、例えば、実施の形態１のソースパッド２１ａ（図１参照）と同じ材料で形成される。アノードパッド１１９は、層間絶縁膜１１７上に延在していてもよい。アノードパッド１１９上に、実施の形態１のソースパッド２１ａ上の配線構造と同じ配線構造で、端子ピン１２２が接合されている。符号１４０は、端子ピン１２２が接合される外部電極である。
端子ピン１２２は、アノードパッド１１９の電位を外部に取り出す外部接続用端子である。端子ピン１２２は、実施の形態３にかかる半導体装置１２０（ＳＢＤ）の電流能力に応じた所定の直径を有する丸棒状の配線部材である。符号１２１，１２３，１２４は、それぞれアノードパッド１１９上の配線構造を構成するめっき膜および第１，２保護膜である。半導体基板１１０の裏面（ｎ+型出発基板１３１の裏面）には、ｎ+型出発基板１３１にオーミック接触するカソードパッド１２５が設けられている。
次に、実施の形態３にかかる半導体装置１２０の動作について説明する。実施の形態３にかかる半導体装置１２０は、例えば、一般的なインバータを構成するＭＯＳＦＥＴに並列接続され、当該ＭＯＳＦＥＴのスイッチング時（オン・オフ）の逆流電流を回生または遮断して、当該ＭＯＳＦＥＴを保護するＦＷＤとして用いられる。当該ＭＯＳＦＥＴには、例えば実施の形態１にかかる半導体装置２０のメイン半導体素子１１が用いられる。
インバータを構成するＭＯＳＦＥＴおよび実施の形態３にかかる半導体装置１２０（ＳＢＤ）は、インバータ動作時に高電圧および大電流の条件でスイッチングされる。実施の形態３にかかる半導体装置１２０において、カソード電極（カソードパッド１２５）に対して正の電圧がアノード電極（アノードパッド１１９）に印加される順方向バイアス時、ｐ+型領域１１３からｎ+型カソード領域１１１へ順方向電流が流れる。
一方、実施の形態３にかかる半導体装置１２０において、カソード電極（カソードパッド１２５）に対して負の電圧がアノード電極（アノードパッド１１９）に印加される逆方向バイアス時、ｐ+型領域１１３とｎ-型ドリフト領域１１２とのｐｎ接合からｐ+型領域１１３およびｎ-型ドリフト領域１１２内に空乏層が拡がり、ｎ+型カソード領域１１１からｐ+型領域１１３へ逆方向電流が流れる。
この逆方向バイアス時に、半導体基板１１０に高エネルギーの二次宇宙線中性子が入射されても、実施の形態１と同様に、ｎ-型炭化珪素層１３２に導入された複数の再結合中心により電荷（ホール・エレクトロンペア（ｅ+ｅ-））を再結合して消滅させることができる。インバータを構成するＭＯＳＦＥＴのスイッチング動作は、実施の形態１にかかる半導体装置２０のメイン半導体素子１１と同様である。
次に、実施の形態３にかかる半導体装置１２０の製造方法について説明する。図１５〜１８は、実施の形態３にかかる半導体装置の製造途中の状態を示す断面図である。
まず、図１５に示すように、炭化珪素からなるｎ+型出発基板１３１を用意する。ｎ+型出発基板１３１は、例えば窒素ドープの炭化珪素単結晶基板であってもよい。ｎ+型出発基板１３１の不純物濃度および厚さｔ１１は、例えば、それぞれ１×１０18／ｃｍ3程度におよび３００μｍ程度であってもよい。ｎ+型出発基板１３１のおもて面は、例えば（０００１）面、いわゆるＳｉ面であってもよいし、（０００−１）面、いわゆるＣ面であってもよい。
次に、ｎ+型出発基板１３１のおもて面に、ｎ+型出発基板１３１よりも低濃度に窒素がドープされたｎ-型炭化珪素層１３２をエピタキシャル成長させて半導体基板（半導体ウエハ）１１０を作製する。ｎ-型炭化珪素層１３２の不純物濃度および厚さｔ１２は、例えばそれぞれ１．８×１０16／ｃｍ3程度におよび６μｍ程度であってもよい。図１４〜１８では、ｎ+型出発基板１３１の厚さｔ１１およびｎ-型炭化珪素層１３２の厚さｔ１２を実際と異なる比率で図示している。
次に、図１６に示すように、フォトリソグラフィおよびリン（Ｐ）等のｎ型不純物のイオン注入により、エッジ終端領域１４２においてｎ-型炭化珪素層１３２の表面領域に、ｎ+型チャネルストッパ領域１１６を選択的に形成する。次に、図１７に示すように、フォトリソグラフィおよびアルミニウム等のｐ型不純物のイオン注入により、活性領域１４１およびエッジ終端領域１４２においてｎ-型炭化珪素層１３２の表面領域に、ｐ+型領域１１３、ｐ+型領域１１４およびｐ-型領域１１５をそれぞれ選択的に形成する。
イオン注入で形成する拡散領域（ｐ+型領域１１３と、ｐ+型領域１１４、ｐ-型領域１１５およびｎ+型チャネルストッパ領域１１６）の形成順序は入れ替えてもよい。次に、これらのイオン注入で形成した拡散領域について、不純物活性化のための例えば１６５０℃程度の温度で４分間程度の熱処理（活性化アニール）を行う。活性化アニールは、すべての拡散領域の形成後にまとめて１回行ってもよいし、イオン注入により拡散領域を形成するごとに行ってもよい。
次に、図１８に示すように、半導体基板１１０のおもて面全面に層間絶縁膜１１７を形成する。次に、層間絶縁膜１１７を選択的に除去して、コンタクトホール１１７ａを形成する。コンタクトホール１１７ａには、活性領域１４１における半導体基板１１０のおもて面全面を露出させる。次に、熱処理により層間絶縁膜１１７を平坦化する。
次に、半導体基板１１０のおもて面の、コンタクトホール１１７ａに露出される部分にショットキー接触するショットキー電極１１８を形成する。ショットキー電極１１８は、例えば、真空雰囲気において半導体基板１１０のおもて面に蒸着したチタン層を、アルゴン（Ａｒ）雰囲気で５００℃程度の温度で５分間程度の熱処理することで形成される。
次に、ショットキー電極１１８上にアノードパッド１１９を堆積する。次に、半導体基板１１０の裏面にオーミック接触するカソード電極（カソードパッド１２５）を形成し、カソード電極の表面に例えばＴｉ膜、Ｎｉ膜および金膜を順に積層してドレインパッド（不図示）を形成する。次に、実施の形態１と同様に半導体基板１１０のおもて面からのヘリウム照射またはプロトン照射により、ｎ-型炭化珪素層１３２の全体にライフタイムキラー導入領域９５’を形成する。このとき、ｎ-型炭化珪素層１３２の最表面にはライフタイムキラー導入領域９５’を設けなくともよい。最表面とは表面から１μｍ以内の範囲をさす。
次に、半導体基板１０のおもて面にポリイミドからなる第１保護膜１２３を選択的に形成し、これら第１保護膜１２３の開口部にアノードパッド１１９を露出させる。次に、一般的なめっき前処理を行う。次に、一般的なめっき処理により、アノードパッド１１９の、第１保護膜１２３の開口部に露出する部分にめっき膜１２１を形成する工程以降を、実施の形態１と同様に、第２保護膜１２４の形成、端子ピン１２２の接合、ダイシング（切断）を行うことで、図１３，１４に示す半導体装置１２０が完成する。
以上、説明したように、実施の形態３によれば、逆方向バイアス時に、実施の形態１，２と同様に、半導体基板に入射された二次宇宙線中性子に起因して発生する電荷をｎ-型ドリフト領域内の不純物準位で再結合させて低減させることができる。このため、ＭＯＳＦＥＴと比べてリーク電流が１桁程度大きいＳＢＤについても、アバランシェ電流を抑制して電界を緩和させることができ、アバランシェ降伏破壊を抑制することができる。
以上において本発明は、上述した各実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、白金（Ｐｔ）や金（Ａｕ）、バナジウム（Ｖ）といった元素を用いてライフタイムキラー導入領域を形成してもよい。この場合、イオン注入だけでなく炭化珪素層をエピタキシャル成長する時にこれらの元素を導入することも可能となる。
さらには、炭化珪素層の一部にライフタイムの低い層を設けておき、エッジ終端領域にヘリウムやプロトンを注入することでライフタイムキラー導入領域をエッジ終端領域の表面に露出させることもできる。また、炭化珪素を半導体材料にすることに代えて、炭化珪素以外のワイドバンドギャップ半導体を半導体材料とした場合においても本発明を適用可能である。また、本発明は、導電型（ｎ型、ｐ型）を反転させても同様に成り立つ。
以上のように、本発明にかかる半導体装置は、高電圧や大電流を制御するパワー半導体装置に有用である。
１，１４１ 活性領域
１ａ メイン有効領域
１ｂ，１ｂ’ メイン無効領域
２，１４２ エッジ終端領域
３ 中間領域
１０，１１０ 半導体基板
１０ａ〜１０ｃ 半導体基板のおもて面の第１〜３面
１１ メイン半導体素子
１２ 電流センス部
１２ａ センス有効領域
１２ｂ センス無効領域
１３ 温度センス部
１４ ゲートパッド部
２０，２０’，１２０ 半導体装置
２１ａ ソースパッド（電極パッド）
２１ｂ ゲートパッド（電極パッド）
２２ ＯＣパッド（電極パッド）
２３ａ，１１９ アノードパッド（電極パッド）
２３ｂ，１２５ カソードパッド（電極パッド）
３１ ｎ+型ドレイン領域
３２，１１２ ｎ-型ドリフト領域
３２ａ ｎ-型領域
３３ａ，３３ｂ ｎ型電流拡散領域
３４ａ，３４ｂ，８４ ｐ型ベース領域
３５ａ，３５ｂ ｎ+型ソース領域
３６ａ，３６ｂ，８５ ｐ++型コンタクト領域
３７ａ，３７ｂ トレンチ
３８ａ，３８ｂ ゲート絶縁膜
３９ａ，３９ｂ ゲート電極
４０，７７，１１７ 層間絶縁膜
４０ａ，４０ｂ，４０ｃ，７７ａ，７７ｂ，１１７ａ コンタクトホール
４１ａ，４１ｂ ＮｉＳｉ膜
４２ａ，４２ｂ 第１ＴｉＮ膜
４３ａ，４３ｂ 第１Ｔｉ膜
４４ａ，４４ｂ 第２ＴｉＮ膜
４５ａ，４５ｂ 第２Ｔｉ膜
４６ａ，４６ｂ バリアメタル
４７ａ〜４７ｄ，１２１ めっき膜
４８ａ〜４８ｄ，１２２ 端子ピン
４９ａ〜４９ｃ，１２３ 第１保護膜
５０ａ〜５０ｃ，１２４ 第２保護膜
５１ ドレイン電極
５２ フィールド酸化膜
５３ パッシベーション膜
６１ａ，６１ｂ，６２ａ，６２ｂ，８３，１０１，１０３，１１３，１１４ ｐ+型領域
７１，１３１ ｎ+型出発基板
７２，１３２ ｎ-型炭化珪素層
７２ａ ｎ-型炭化珪素層の厚さを増した部分
７３ ｐ型炭化珪素層
７４ 半導体基板のおもて面の段差
７５ ｐ型ポリシリコン層
７６ ｎ型ポリシリコン層
８０ ゲートランナー
８１ ゲートポリシリコン配線層
８２ ゲート金属配線層
９１ ＪＴＥ構造のｐ-型領域
９２ ＪＴＥ構造のｐ--型領域
９３ ＪＴＥ構造
９４，１１６ ｎ+型チャネルストッパ領域
９５，９５' ライフタイムキラー導入領域
１０２，１０４ ｎ型領域
１１１ ｎ+型カソード領域
１１５ ｐ-型領域
１１８ ショットキー電極
ｄ１ ｐ+型領域の深さ
ｄ２ 互いに隣り合うｐ+型領域間の距離
ｄ３ ｎ型領域の深さ
ｔ１ ｎ-型炭化珪素層の、ｎ+型出発基板上に最初に積層する厚さ
ｔ２ ｎ-型炭化珪素層の、厚さを増した部分の厚さ
ｔ３ ｐ型炭化珪素層の厚さ
ｔ１１ ｎ+型出発基板の厚さ
ｔ１２ ｎ-型炭化珪素層の厚さ
Ｘ 半導体基板のおもて面に平行な方向（第１方向）
Ｙ 半導体基板のおもて面に平行でかつ第１方向と直交する方向（第２方向）
Ｚ 深さ方向
１ａ メイン有効領域
１ｂ，１ｂ’ メイン無効領域
２，１４２ エッジ終端領域
３ 中間領域
１０，１１０ 半導体基板
１０ａ〜１０ｃ 半導体基板のおもて面の第１〜３面
１１ メイン半導体素子
１２ 電流センス部
１２ａ センス有効領域
１２ｂ センス無効領域
１３ 温度センス部
１４ ゲートパッド部
２０，２０’，１２０ 半導体装置
２１ａ ソースパッド（電極パッド）
２１ｂ ゲートパッド（電極パッド）
２２ ＯＣパッド（電極パッド）
２３ａ，１１９ アノードパッド（電極パッド）
２３ｂ，１２５ カソードパッド（電極パッド）
３１ ｎ+型ドレイン領域
３２，１１２ ｎ-型ドリフト領域
３２ａ ｎ-型領域
３３ａ，３３ｂ ｎ型電流拡散領域
３４ａ，３４ｂ，８４ ｐ型ベース領域
３５ａ，３５ｂ ｎ+型ソース領域
３６ａ，３６ｂ，８５ ｐ++型コンタクト領域
３７ａ，３７ｂ トレンチ
３８ａ，３８ｂ ゲート絶縁膜
３９ａ，３９ｂ ゲート電極
４０，７７，１１７ 層間絶縁膜
４０ａ，４０ｂ，４０ｃ，７７ａ，７７ｂ，１１７ａ コンタクトホール
４１ａ，４１ｂ ＮｉＳｉ膜
４２ａ，４２ｂ 第１ＴｉＮ膜
４３ａ，４３ｂ 第１Ｔｉ膜
４４ａ，４４ｂ 第２ＴｉＮ膜
４５ａ，４５ｂ 第２Ｔｉ膜
４６ａ，４６ｂ バリアメタル
４７ａ〜４７ｄ，１２１ めっき膜
４８ａ〜４８ｄ，１２２ 端子ピン
４９ａ〜４９ｃ，１２３ 第１保護膜
５０ａ〜５０ｃ，１２４ 第２保護膜
５１ ドレイン電極
５２ フィールド酸化膜
５３ パッシベーション膜
６１ａ，６１ｂ，６２ａ，６２ｂ，８３，１０１，１０３，１１３，１１４ ｐ+型領域
７１，１３１ ｎ+型出発基板
７２，１３２ ｎ-型炭化珪素層
７２ａ ｎ-型炭化珪素層の厚さを増した部分
７３ ｐ型炭化珪素層
７４ 半導体基板のおもて面の段差
７５ ｐ型ポリシリコン層
７６ ｎ型ポリシリコン層
８０ ゲートランナー
８１ ゲートポリシリコン配線層
８２ ゲート金属配線層
９１ ＪＴＥ構造のｐ-型領域
９２ ＪＴＥ構造のｐ--型領域
９３ ＪＴＥ構造
９４，１１６ ｎ+型チャネルストッパ領域
９５，９５' ライフタイムキラー導入領域
１０２，１０４ ｎ型領域
１１１ ｎ+型カソード領域
１１５ ｐ-型領域
１１８ ショットキー電極
ｄ１ ｐ+型領域の深さ
ｄ２ 互いに隣り合うｐ+型領域間の距離
ｄ３ ｎ型領域の深さ
ｔ１ ｎ-型炭化珪素層の、ｎ+型出発基板上に最初に積層する厚さ
ｔ２ ｎ-型炭化珪素層の、厚さを増した部分の厚さ
ｔ３ ｐ型炭化珪素層の厚さ
ｔ１１ ｎ+型出発基板の厚さ
ｔ１２ ｎ-型炭化珪素層の厚さ
Ｘ 半導体基板のおもて面に平行な方向（第１方向）
Ｙ 半導体基板のおもて面に平行でかつ第１方向と直交する方向（第２方向）
Ｚ 深さ方向
Claims (7)
- シリコンよりもバンドギャップの広いワイドバンドギャップ半導体からなる半導体基板に設けられた活性領域と、
前記半導体基板に設けられ、前記活性領域の周囲を囲む終端領域と、
前記活性領域から前記終端領域にわたって前記半導体基板の内部に設けられた第１導電型領域と、
前記活性領域において前記半導体基板の第１主面と前記第１導電型領域との間に設けられた第２導電型領域と、
前記第１導電型領域と前記第２導電型領域とのｐｎ接合を有し、前記半導体基板の前記第１主面から第２主面に向かう方向または前記第２主面から前記第１主面に向かう方向に電流が流れる縦型半導体素子と、
前記半導体基板の前記第１主面上に設けられ、前記第２導電型領域に電気的に接続された、前記縦型半導体素子の第１電極と、
前記半導体基板の前記第２主面上に設けられ、前記第１導電型領域に電気的に接続された、前記縦型半導体素子の第２電極と、
を備え、
前記活性領域から前記終端領域にわたって前記第１導電型領域の内部に、少数キャリアのライフタイムが短いライフタイムキラー導入領域が設けられていることを特徴とする半導体装置。 - 前記ライフタイムキラー導入領域は、前記終端領域の前記第１主面に延在することを特徴とする請求項１に記載の半導体装置。
- 前記ライフタイムキラー導入領域は、前記終端領域の前記第１主面において、前記活性領域の周囲を囲むことを特徴とする請求項２に記載の半導体装置。
- 前記ライフタイムキラー導入領域には、ワイドバンドギャップ半導体のバンドギャップ内に、ヘリウムまたはプロトンの不純物準位による再結合中心が導入されていることを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
- 前記半導体基板の前記第１主面に平行な方向に延在するストライプ状に、複数の前記ライフタイムキラー導入領域が設けられていることを特徴とする請求項１〜４のいずれか一つに記載の半導体装置。
- 前記ライフタイムキラー導入領域は、前記第１導電型領域の全体に設けられていることを特徴とする請求項１〜４のいずれか一つに記載の半導体装置。
- 前記ｐｎ接合が逆方向バイアスされたときに、前記第１導電型領域の内部に前記活性領域から前記終端領域に向かって空乏層が拡がることを特徴とする請求項１〜６のいずれか一つに記載の半導体装置。
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