JP2004140067A - 炭化珪素半導体装置 - Google Patents
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Abstract
【解決手段】炭化珪素半導体基体中の第1導電型のドレイン領域10と、ドレイン領域10と接続されて形成される第1導電型のドリフト領域20と、ドリフト領域20上の所定領域に形成され、炭化珪素半導体とヘテロ接合する第2導電型のヘテロ半導体領域60と、第2導電型のヘテロ半導体領域60に接続するように形成され、ドリフト領域20には接続されない第1導電型のヘテロ半導体領域50と、第2導電型のヘテロ半導体領域60の表面に形成され、少なくともドリフト領域20及び第1導電型のヘテロ半導体領域50まで延設されるゲート絶縁膜30と、ゲート絶縁膜30の上に形成されたゲート電極40と、ドレイン領域10に接触するドレイン電極90と、第1導電型のへテロ半導体領域50に接触するソース電極80とを備える。
【選択図】 図1
Description
【発明の属する技術分野】
本発明は、炭化珪素半導体装置に関する。
【0002】
【従来の技術】
【特許文献】特開平10−233503号公報(第5−6頁、図1)
【非特許文献】V. V. Afanasev, M. Bassler, G. Pensl and M. Schulz, Phys. Stat. Sol. (A) 162 (1997) 321.。
【0003】
炭化珪素(以下SiC)はバンドギャップが広く、また、最大絶縁破壊電界がシリコン(以下Si)と比較して一桁も大きい。さらに、SiCの自然酸化物はSiO2であり、Siと同様の方法により容易にSiCの表面上に熱酸化膜を形成できる。このため、SiCは電気自動車の高速/高耐圧スイッチング素子、特に高電力ユニ/バイポーラ素子として用いた際に非常に優れた材料となることが期待される。
【0004】
従来のSiCパワーMOSFET構造は、例えば上記特許文献に開示されている。この従来のSiCパワーMOSFETでは、高濃度N+型SiC基板上にN−型SiCエピタキシャル領域が形成されている。そして、エピタキシャル領域の表層部における所定領域には、P−型ベース領域、及びN+型ソース領域が形成される。また、N−型SiCエピタキシャル領域の上にはゲート絶縁膜を介してゲート電極が配置され、ゲート電極は層間絶縁膜にて覆われている。P−型ベース領域及びN+型ソース領域に接するようにソース電極が形成されるとともに、N+型SiC基板の裏面にはドレイン電極が形成されている。
【0005】
このSiCパワーMOSFETの動作としては、ドレイン電極とソース電極との間に電圧が印加された状態で、ゲート電極に正の電圧が印加されると、ゲート電極に対向したP−型ベース領域の表層に反転型のチャネル領域が形成され、ドレイン電極からソース電極へと電流を流すことが可能となる。また、ゲート電極に印加された電圧を取り去ることによって、ドレイン電極とソース電極との間は電気的に絶縁され、スイッチング機能を示すことになる。
【0006】
【発明が解決しようとする課題】
しかしながら、上記特許文献に示されたSiCパワーMOSFETには以下のような課題がある。すなわち、ゲート絶縁膜と反転型のチャネル領域との界面に不完全な結晶構造、すなわち多量の界面準位が存在する(上記非特許文献参照)。このため、ゲート電極に電圧を印加して形成したチャネル領域表層の反転型チャネルを通るキャリアの移動度が非常に小さく、チャネル抵抗が大きいという問題があった。チャネル長を短く形成できればチャネル抵抗自体は小さくなる。しかし、チャネル領域が短すぎると、ゲート電極及びソース電極を接地した状態でドレイン電極に高電圧を印加した場合、チャネル領域でパンチスルーが起こる恐れがあるため、実際チャネル長を1μm以下に形成することは難しく、結果的にSiCパワーMOSFETのオン抵抗が高くなるという問題があった。
【0007】
本発明は、上記のごとき従来技術の問題を解決するためになされたものであり、低オン抵抗の高耐圧電界効果トランジスタである炭化珪素半導体装置を提供することを目的とする。
【0008】
【課題を解決するための手段】
上記課題を解決するため、本発明は、炭化珪素半導体基体中の第1導電型のドレイン領域と、該ドレイン領域と接続される第1導電型のドリフト領域と、該ドリフト領域上に形成され、炭化珪素半導体とヘテロ接合する第2導電型のヘテロ半導体領域と、該第2導電型のヘテロ半導体領域に接続され、ドリフト領域には接続されない第1導電型のヘテロ半導体領域と、前記第2導電型のヘテロ半導体領域の表面に形成され、ドリフト領域及び第1導電型のヘテロ半導体領域まで延設されるゲート絶縁膜と、該ゲート絶縁膜の上に形成されたゲート電極と、前記ドレイン領域に接触するドレイン電極と、前記第1導電型のへテロ半導体領域に接触するソース電極とを備えたことを特徴とする。
【0009】
【発明の効果】
本発明によれば、低オン抵抗の高耐圧電界効果トランジスタである炭化珪素半導体装置を提供することができる。
【0010】
【発明の実施の形態】
以下、図面を用いて本発明の実施の形態について詳細に説明する。なお、以下で説明する図面で、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【0011】
以下、この発明の実施の形態を図面に従って説明する。なお、本実施の形態で用いられる炭化珪素(SiC)のポリタイプは4Hが代表的であるが、6H、3C等その他のポリタイプでも構わない。また、ヘテロ半導体領域に多結晶シリコンを用いた例で説明したが、ヘテロ半導体領域を形成する材料はこの限りではない(詳細は後述)。さらに、本実施の形態ではすべてドレイン電極を半導体基板裏面に形成し、ソース電極を基板表面に配置して電流を素子内部に縦方向に流す構造の炭化珪素半導体装置で説明したが、例えばドレイン電極をソース電極と同じく基板表面に配置して、電流を横方向に流す構造の炭化珪素半導体装置でも本発明が適用可能である。本実施の形態においては、例えばドレイン領域10がN型となるような構成で説明したが、P型となるような構成にしてもよい。
【0012】
また、本発明の主旨を逸脱しない範囲での変形を含むことは言うまでもない。
【0013】
実施の形態1
図1は本発明による炭化珪素半導体装置の実施の形態1を示している。ドレイン領域となるN+型SiC基板10上にN−型エピタキシャル領域20が積層される。このエピタキシャル領域20上の所定領域にはP−型多結晶シリコン層60が形成される。P−型多結晶シリコン層60とエピタキシャル領域20とはヘテロ接合しており、図13のエネルギーバンド図に示すように接合界面にはエネルギー障壁140が存在している。また、N−型エピタキシャル領域20上の所定領域には、絶縁膜70を介して、P−型多結晶シリコン層60に接続されたN+型多結晶シリコン層50が形成されている。さらに、P−型多結晶シリコン層60の表面にゲート絶縁膜30が形成される。このゲート絶縁膜30は少なくともドリフト領域20と、及びN+型多結晶シリコン層50まで延設される。ゲート絶縁膜30上にはゲート電極40が形成される。N+型多結晶シリコン層50はソース電極80に接続される。N+型SiC基板10の裏面にはドレイン電極90が形成されている。
【0014】
この炭化珪素半導体装置は、ソース電極80を接地し、ドレイン電極90に正の電圧Vdを印加して使用する。そして、このとき、ゲート電極40が接地されていると、素子の特性は、P−型多結晶シリコン層60とSiCエピタキシャル領域20とのヘテロ接合ダイオードの逆方向バイアス特性となる。
【0015】
すなわち、エピタキシャル領域20側には、ドレイン電圧Vdに応じて空乏層が伸びる。一方で、P−型多結晶シリコン層60内では少数キャリアである電子がエネルギー障壁140を越えられずに接合界面に蓄積する。その様子を示したのが図14である。そして、エピタキシャル領域20側に伸びる空乏層に見合う電気力線がこの電子の蓄積層で終端し、P−型多結晶シリコン層60側では電界がシールドされる。それゆえ、先にP−型多結晶シリコン層60がブレークダウンを起こすということはなく、ドレイン電圧Vdが所定電圧Vbになって初めてドレイン電極90からソース電極80へと急激に電流が流れ始める。
【0016】
また、上述したようなヘテロ接合ダイオードの逆方向バイアス特性では、P−型多結晶シリコン層60の厚さを例えば200Å程度まで薄くしても300V以上もの耐圧が確保できることが実験で確認されている。それゆえ、本発明の構成を用いた炭化珪素半導体装置では、ヘテロ半導体領域60の厚さを薄くしても、上記P−型多結晶シリコン層60側では電界がシールドされる効果によりパンチスルーが起こる恐れがなく、チャネル長は少なくともヘテロ半導体領域60の厚さ例えば200Å程度まで短くすることができるため、著しくチャネル抵抗を小さくすることが可能である。
【0017】
一方で、ゲート電極40に正電圧が印加されると、P−型多結晶シリコン層60は強反転状態となり表層にN+型層が形成される。さらに、P−型多結晶シリコン層60とSiCエピタキシャル領域20とのヘテロ接合界面に電界が作用し、電界集中によりヘテロ接合面がなすエネルギー障壁の厚さが薄くなる。図15にその様子を示す。点線で示したエネルギーレベルがゲート電圧印加前であり、実線のそれがゲート電圧印加後を示す。その結果、ドレイン電圧Vdが所定電圧Vb以下であってもトンネル現象が生じて電流が流れ始める。
【0018】
つまり、本発明による炭化珪素半導体装置は、ドレイン電圧VdをVb以下に保ち、この状態にてゲート電極40に正電圧を印加することにより、ドレイン電極90とソース電極80との間の電流制御を行うものである。
【0019】
すなわち、本実施の形態1の炭化珪素半導体装置は、炭化珪素半導体基体中の第1導電型のドレイン領域10と、ドレイン領域10と接続されて形成される第1導電型のドリフト領域20と、ドリフト領域20上の所定領域に形成され、炭化珪素半導体とヘテロ接合する第2導電型のヘテロ半導体領域60と、第2導電型のヘテロ半導体領域60に接続するように形成され、ドリフト領域20には接続されない第1導電型のヘテロ半導体領域50と、第2導電型のヘテロ半導体領域60の表面に形成され、少なくともドリフト領域20及び第1導電型のヘテロ半導体領域50まで延設されるゲート絶縁膜30と、ゲート絶縁膜30の上に形成されたゲート電極40と、ドレイン領域10に接触するドレイン電極90と、第1導電型のへテロ半導体領域50に接触するソース電極80とを備えたことを特徴とする。
【0020】
次に、本実施の形態1の炭化珪素半導体装置の製造方法の一例を、図10(a)〜(e)の断面図を用いて説明する。
【0021】
まず、図10(a)の工程においては、N+型SiC基板10の上に、例えば不純物濃度が1014〜1018cm−3、厚さが1〜100μmのN−型SiCエピタキシャル領域20が形成されている。
【0022】
図10(b)の工程においては、エピタキシャル領域20に対して犠牲酸化を行い、その犠牲酸化膜を除去した後に、例えば0.01〜10μm程度CVD酸化膜を堆積し、パターニングを行って絶縁膜70を形成する。
【0023】
図10(c)の工程においては、多結晶シリコン層を厚さ例えば0.1から10μm程度減圧CVD法を用いて堆積する。その後、この多結晶シリコン層に所望の不純物を導入し、P−型多結晶シリコン層60、N+型多結晶シリコン層50をそれぞれ形成する。この方法としては、堆積した多結晶シリコン層のさらに上に、高濃度にドーピングされたデポ膜を堆積し、600〜1000℃程度の熱処理によりデポ膜中の不純物を多結晶シリコン層中に熱拡散させるか、または、イオン注入により不純物を直接多結晶シリコン層中に導入してもよい。また、多結晶シリコン層におけるキャリアの移動度を向上させるために、例えば多結晶シリコン層をアニールして単結晶化または多結晶のグレインサイズを大きくしてもよい。さらに、多結晶シリコン層にレーザー光を照射することにより結晶化させてもよい。
【0024】
図10(d)の工程においては、例えばCVD酸化膜を堆積してゲート絶縁膜30を形成し、ゲート絶縁膜30上に再度多結晶シリコン層を厚さ例えば0.1から10μm程度、減圧CVD法を用いて堆積する。その後、この多結晶シリコン層40に所望の不純物を導入し、パターニングを行ってゲート電極40を形成する。
【0025】
図10(e)の工程においては、N+型多結晶シリコン層50に接触するようにソース電極80を形成し、SiC基板10の裏面にドレイン電極90として金属膜を蒸着し、例えば600〜1300℃程度で熱処理してオーミック電極とする。
【0026】
このようにして図1に示す炭化珪素半導体装置が完成する。
【0027】
この炭化珪素半導体装置においては、SiCとヘテロ半導体とのヘテロ接合を利用することにより簡素な構成で高速/高耐圧のスイッチング素子が作製可能となる。また、チャネルが形成されるヘテロ半導体領域60とゲート絶縁膜30の接合界面は準位が少なく、キャリアは界面準位の影響を受けずにチャネルを通過できる。さらに、チャネルとなるヘテロ半導体領域60の厚さを薄くしてもパンチスルーが起こる恐れがなく、チャネル長(ドリフト領域20から第1導電型のヘテロ半導体領域50までの、第2導電型のヘテロ半導体領域60の長さ)を例えば200Åと短くすることが可能であるため、著しくチャネル抵抗を小さくできる。
【0028】
さらに、本半導体装置は、基本となる素子構造の作製において、高エネルギーのイオン注入による不純物導入が必要ない。その結果、結晶性回復を兼ねた1500℃以上もの不純物活性化アニールは不要であり、製造工程の負荷が減らせるとともに高温アニールで生じる表面モフォロジーの悪化も回避できる。
【0029】
なお、上記特許文献の従来技術では、P−型ベース領域をN−型SiCエピタキシャル領域内に形成するためには深い拡散領域を形成する必要があり、そのためには高エネルギーのイオン注入による不純物導入が欠かせない。高エネルギーのイオン注入を行うと、SiCエピタキシャル領域中に欠陥が発生し、リーク電流増加の原因となりやすい。また、結晶性回復を兼ねた不純物活性化のために、例えば1500℃以上もの高温アニールが必要であるが、高温アニール後に表面モフォロジ−が悪化するという問題があった。本発明では、このような問題を解決できると共に、特にノーマリーオフの電圧駆動型で、製造工程の簡単な炭化珪素半導体装置を提供することが可能である。
【0030】
また、ゲート電極40にゲート絶縁膜30を介して対向する第1導電型のドリフト領域20の表面の一部に、絶縁電界緩和層70が形成されていることを特徴とする。このような構造により、ヘテロ半導体領域60とドリフト領域20(もしくは高濃度半導体領域100)とのヘテロ接合へ印加される電界が、絶縁電界緩和層70により緩和されるので、素子の高耐圧化が図れるとともに、リーク電流を低減することができる。
【0031】
またゲート絶縁膜30にかかる電界が、絶縁電界緩和層70とドリフト領域20との接合界面からドリフト領域20に伸びる空乏層によって緩和されるので、ゲート絶縁膜の信頼性が向上する。
【0032】
さらに、本例では、第2導電型の電界緩和領域110の形成に欠かせない、高エネルギーのイオン注入による不純物導入が不要である。その結果、結晶性回復を兼ねた1500℃以上もの不純物活性化アニールは行わなくてよく、製造工程の負荷が減らせるとともに、高温アニールで生じる表面モフォロジーの悪化も回避できる。
【0033】
なお、炭化珪素とヘテロ接合をしてスイッチング素子として機能するための条件としては、ヘテロ半導体領域のバンドギャップが炭化珪素のバンドギャップよりも小さいことが必要となる。逆にヘテロ半導体領域のバンドギャップが炭化珪素のバンドギャップよりも大きい場合では、両者はヘテロ接合をするが、スイッチング素子として機能しない。したがって、炭化珪素半導体とヘテロ接合するヘテロ半導体領域60及び50が、炭化珪素よりもバンドギャップが小さい半導体材料よりなり、例えば単結晶シリコン、アモルファスシリコン、多結晶シリコンの少なくとも1つからなることを特徴とする。すなわち、これらの材料は炭化珪素よりもバンドギャップが小さく、炭化珪素とヘテロ接合を形成する。このため、本発明による炭化珪素半導体装置において、ヘテロ半導体領域にこれらの材料を用いると、上記記載の効果が得られやすい。また、単結晶シリコン、アモルファスシリコンまたは多結晶シリコンにおいては、炭化珪素基板上への堆積、または酸化、パターニング、選択的エッチング、選択的伝導度制御等が容易である。
【0034】
実施の形態2
図2は本発明による炭化珪素半導体装置の実施の形態2を示している。構成上の図1との相違は、P−型多結晶シリコン層60がゲート絶縁膜30と隣接する領域を、N+型高濃度SiC領域100としたことである。
【0035】
P−型多結晶シリコン層をN+型SiC領域100にヘテロ接合させると、N+型SiC領域100にはキャリアが多量に存在することに加えて、N+型SiC領域100への空乏層の拡がりが小さくなり、エネルギー障壁の厚さが薄く形成される。その結果、低いゲート電圧で障壁のトンネル電流を流すことができ、ゲート電圧による主電流の制御が容易になる。
【0036】
すなわち、実施の形態2の炭化珪素半導体装置では、実施の形態1記載の効果に加え、ゲート電圧による素子主電流の制御性が向上するという効果が得られる。このとき、P−型多結晶シリコン層60とN+型SiC領域100との耐圧は低いが、フィールドプレート効果により、絶縁膜70下部からN−型エピタキシャル領域20内に空乏層が伸びるので、P−型多結晶シリコン層60とN+型SiC領域100との接合にかかる電界がシールドされるから、ドレイン耐圧の低下を防止できる。このように、本実施の形態2では、ゲート電極40にゲート絶縁膜30を介して対向する第1導電型のドリフト領域20の一部に、少なくともドリフト領域20よりも不純物濃度が高い第1導電型の高濃度半導体領域100が形成されており、第1導電型の高濃度半導体領域100が第2導電型のヘテロ半導体領域60に接触していることを特徴とする。このように、第1導電型の高濃度半導体領域100をヘテロ半導体領域60に接触するように形成することにより、高濃度半導体領域100にはキャリアが多量に存在することに加えて、高濃度半導体領域100への空乏層の拡がりが小さくなり、エネルギー障壁の厚さが薄く形成される。その結果、上記の効果に加え、低いゲート電圧で障壁のトンネル電流を流すことができ、ゲート電圧による主電流の制御が容易になる。
【0037】
実施の形態3
図3は本発明による炭化珪素半導体装置の実施の形態3を示している。構成上の図2との相違は、N+型多結晶シリコン層50下のSiCエピタキシャル領域20の部分に、ソース電極80に接続されたP+型SiC電界緩和領域110を配置したことである。
【0038】
本例では、実施の形態2で示したフィールドプレート効果による電界シールドに比べ、P+型SiC電界緩和領域110からN−型エピタキシャル領域20へとより空乏層を伸ばすことができる。このため、P−型多結晶シリコン層60とN+型SiC領域100との接合にかかる電界がシールドされるから、ドレイン耐圧の低下を防止することができる。
【0039】
またゲート絶縁膜30に印加される電界が緩和されるのでゲート絶縁膜の信頼性が向上する。
【0040】
このように、本実施の形態3では、ゲート電極40にゲート絶縁膜30を介して対向する第1導電型のドリフト領域20の表面の一部に、第2導電型の電界緩和領域110が形成されていることを特徴とする。この第2導電型の電界緩和領域110により、素子の耐圧がこの領域と、ドリフト領域20とのダイオード逆方向耐圧で決まるように設計できるため、高耐圧素子が得られる。
【0041】
また、ゲート絶縁膜30にかかる電界が、第2導電型の電界緩和領域110とドリフト領域20との接合界面からドリフト領域20に伸びる空乏層によって緩和されるので、ゲート絶縁膜30の信頼性が向上する。
【0042】
なお本例ではP+型SiC電界緩和領域110はソース電極80に接続された例で説明したが、接続されていなくても構わない。
【0043】
実施の形態4
図4は本発明による炭化珪素半導体装置の実施の形態4を示している。構成上の図3との相違は、N+型多結晶シリコン層50下のSiCエピタキシャル領域20の部分に形成される溝120内に絶縁膜70を形成している点である。本例を適用することでN+型SiC領域100に対してより深い位置から空乏層を伸ばすことができ、P−型多結晶シリコン層60とN+型SiC領域100との接合にかかる電界をシールドしやすい。その結果、効果的にドレイン耐圧の低下を防止することができる。また、ゲート絶縁膜30に印加される電界が緩和されるのでゲート絶縁膜30の信頼性が向上する。
【0044】
本例の作製においては、実施の形態3と異なり、高エネルギーのイオン注入による不純物導入が必要ない。その結果、結晶性回復を兼ねた1500℃以上もの不純物活性化アニールは不要であり、製造工程の負荷が減らせるとともに、高温アニールで生じる表面モフォロジーの悪化も回避できる。
【0045】
実施の形態5
図5は本発明による炭化珪素半導体装置の実施の形態5を示している。ドレイン領域となるN+型SiC基板10上に、N−型エピタキシャル領域20が積層される。エピタキシャル領域20表層部の所定領域には所定深さを有する溝120が形成される。そして、溝120に沿って、ドリフト領域20上の所定領域にP−型多結晶シリコン層60が形成される。P−型多結晶シリコン層60とSiCエピタキシャル領域20とはヘテロ接合しており、図13のエネルギーバンド図に示すように、接合界面にはエネルギー障壁140が存在している。また、同じく溝120に沿ってN+型多結晶シリコン層50がP−型多結晶シリコン層60上に積層される。
【0046】
溝120内にはゲート絶縁膜30を介してゲート電極40が形成されている。N+型多結晶シリコン層50はソース電極80に接続される。N+型SiC基板10の裏面にはドレイン電極90が形成されている。
【0047】
このように、本実施の形態5では、炭化珪素半導体基体中の第1導電型のドレイン領域10と、ドレイン領域10と接続されて形成される第1導電型のドリフト領域20と、ドリフト領域20の表層部の所定領域に形成され、所定深さを有する溝120と、溝120に沿って、ドリフト領域20上の所定領域に形成され、炭化珪素半導体とヘテロ接合する第2導電型のヘテロ半導体領域60と、同じく溝120に沿って、第2導電型のヘテロ半導体領域60上に積層されて形成される第1導電型のヘテロ半導体領域50と、溝120内にゲート絶縁膜30を介して充填されるゲート電極40と、ドレイン領域10に接触するドレイン電極90と、第1導電型のへテロ半導体領域50に接触するソース電極80とを備えたことを特徴とする。
【0048】
このため、実施の形態1記載の効果に加え、トレンチゲート構造により素子の面積効率を高め、オン抵抗の低減と素子の微細化が可能である。また、第2導電型のヘテロ半導体領域60と第1導電型のヘテロ半導体領域50を積層できることから、第2導電型のヘテロ半導体領域60の厚さを薄く形成することが容易であり、チャネル長を短くするのに効果的な構造である。
【0049】
さらに、ヘテロ接合界面方向に対してゲート絶縁膜30を直交させることで、ゲート電極40からへテロ接合界面までの電気力線の長さを短くすることができる。このため、ゲート電極40からの電界によるエネルギー障壁の厚さの制御性をさらに向上させることができる。その結果、低いゲート電圧で障壁のトンネル電流を流すことができ、ゲート電圧による主電流の制御が容易になる。
【0050】
この炭化珪素半導体装置の動作は、基本的に図1に示す実施の形態1と同様である。すなわち、ソース電極80を接地し、ドレイン電極90に正の電圧Vdを印加して使用する。そして、このとき、ゲート電極40が接地されていると、素子の特性はP−型多結晶シリコン層60とSiCエピタキシャル領域20とのヘテロ接合ダイオードの逆方向バイアス特性となる。
【0051】
一方で、ゲート電極40に正電圧が印加されると、P−型多結晶シリコン層60は強反転状態となり、表層にN+型層が形成される。さらに、P−型多結晶シリコン層60とSiCエピタキシャル領域20とのヘテロ接合界面に電界が作用し、電界集中によりヘテロ接合面がなすエネルギー障壁の厚さが薄くなる。その結果、ドレイン電圧Vdが所定電圧Vb以下であってもトンネル現象が生じて電流が流れ始める。
【0052】
図1に示す実施の形態1と図5に示す実施の形態5の構造上の相違は2つある。1つ目は、P−型多結晶シリコン層60とN+型多結晶シリコン層50とを積層して形成している点である。2つ目はP−型多結晶シリコン層60とN+型多結晶シリコン層50を深さ方向に貫通する溝120を形成し、その溝120内にゲート電極40を形成するトレンチゲート構造を形成している点である。
【0053】
本例におけるトレンチゲート構造の適用により、素子の面積効率を高め、オン抵抗の低減と素子の微細化が可能である。また、P−型多結晶シリコン層60とN+型多結晶シリコン層50を積層できることから、P−型多結晶シリコン層60の厚さを薄く形成することが容易であり、チャネル長を短くするのに効果的な構造である。
【0054】
さらに、ヘテロ接合界面方向に対してゲート絶縁膜を直交させることで、ゲート電極からへテロ接合界面までの電気力線の長さを短くすることができる。このため、ゲート電極からの電界によるエネルギー障壁の厚さの制御性をさらに向上させることができる。その結果、低いゲート電圧で障壁のトンネル電流を流すことができ、ゲート電圧による主電流の制御が容易になる。
【0055】
次に、本実施の形態5の炭化珪素半導体装置の製造方法の一例を、図11(a)〜(e)の断面図を用いて説明する。
【0056】
まず、図11(a)の工程においては、N+型SiC基板10の上に、例えば不純物濃度が1014〜1018cm−3、厚さが1〜100μmのN−型SiCエピタキシャル領域20が形成されている。
【0057】
図11(b)の工程においては、エピタキシャル領域20に対して犠牲酸化を行い、その犠牲酸化膜を除去した後に、多結晶シリコン層を厚さ例えば0.1から10μm程度減圧CVD法を用いて堆積する。そして、この多結晶シリコン層に所望の不純物を導入し、P−型多結晶シリコン層60とする。次に、再度減圧CVD法を用いて多結晶シリコン層を厚さ例えば0.1から10μm程度P−型多結晶シリコン層60上に積層する。このとき、堆積した多結晶シリコン層に対して所望の不純物導入を行ってN+型多結晶シリコン層50を形成する。
【0058】
この多結晶シリコン層に所望の不純物を導入する方法としては、堆積した多結晶シリコン層のさらに上に、高濃度にドーピングされたデポ膜を堆積し、600〜1000℃程度の熱処理により、デポ膜中の不純物を多結晶シリコン層中に熱拡散させるか、または、イオン注入により不純物を直接多結晶シリコン層中に導入してもよい。また、多結晶シリコン層におけるキャリアの移動度を向上させるために、例えば多結晶シリコン層をアニールして単結晶化または多結晶のグレインサイズを大きくしてもよい。さらに、多結晶シリコン層にレーザー光を照射することにより結晶化させてもよい。
【0059】
図11(c)の工程においては、N+型多結晶シリコン層50及びP−型多結晶シリコン層60を深さ方向に貫通してN−型エピタキシャル領域20に達する、例えば0.1から10μmの深さの溝120を形成する。
【0060】
図11(d)の工程においては、例えばCVD酸化膜を堆積してゲート絶縁膜30を形成し、ゲート絶縁膜30上に再度多結晶シリコン層を厚さ例えば0.1から10μm程度、減圧CVD法を用いて堆積する。その後、この多結晶シリコン層に所望の不純物を導入する。次に、この多結晶シリコン層のパターニングを行って、溝120内にゲート電極40を形成する。
【0061】
図11(e)の工程においては、N+型多結晶シリコン層50に接触するようにソース電極80を形成し、SiC基板10の裏面にドレイン電極90として金属膜を蒸着し、例えば600〜1300℃程度で熱処理してオーミック電極とする。
【0062】
このようにして図5に示す炭化珪素半導体装置が完成する。
【0063】
実施の形態6
図6は本発明による炭化珪素半導体装置の実施の形態6を示している。構成上の図5との相違は、P−型多結晶シリコン層60下のSiCエピタキシャル領域20の部分にN+型SiC領域100を配置したことである。
【0064】
P−型多結晶シリコン層をN+型SiC領域100にヘテロ接合させると、N+型SiC領域100にはキャリアが多量に存在することに加えて、N+型SiC領域100への空乏層の拡がりが小さくなり、エネルギー障壁の厚さが薄く形成される。その結果、低いゲート電圧で障壁のトンネル電流を流すことができ、ゲート電圧による主電流の制御が容易になる。
【0065】
すなわち、実施の形態6の炭化珪素半導体装置では、実施の形態5記載の効果に加え、ゲート電圧による素子主電流の制御性が向上するという効果が得られる。
【0066】
このとき、P−型多結晶シリコン層60とN+型SiC領域100との耐圧は低いが、フィールドプレート効果によりゲート絶縁膜30下部からN−型エピタキシャル領域20内に空乏層が伸びるので、P−型多結晶シリコン層60とN+型SiC領域100との接合にかかる電界がシールドされるから、ドレイン耐圧の低下を防止できる。
【0067】
実施の形態7
図7は本発明による炭化珪素半導体装置の実施の形態7を示している。構成上の図6との相違は、溝120底部のゲート絶縁膜30下のSiCエピタキシャル領域20の部分に、P+型SiC電界緩和領域110を配置したことである。
【0068】
本例では、実施の形態6で示したフィールドプレート効果による電界シールドに比べ、P+型SiC電界緩和領域110からN−型エピタキシャル領域20へとより空乏層を伸ばすことができる。このため、P−型多結晶シリコン層60とN+型SiC領域100との接合にかかる電界がシールドされるから、ドレイン耐圧の低下を防止することができる。
【0069】
また、溝120底部のゲート絶縁膜30に印加される電界が緩和されるので、ゲート絶縁膜の信頼性が向上する。
【0070】
なお、本例においてP+型SiC電界緩和領域110は、図示されない奥行き方向でソース電極80に接続されていても構わない。
【0071】
実施の形態8
図8は本発明による炭化珪素半導体装置の実施の形態8を示している。ドレイン領域となるN+型SiC基板10上に、N−型エピタキシャル領域20が積層される。エピタキシャル領域20上の所定領域には所定深さを有する溝120が形成され、溝120内にはP−型多結晶シリコン層60が形成される。P−型多結晶シリコン層60とSiCエピタキシャル領域20とはヘテロ接合しており、図13のエネルギーバンド図に示すように、接合界面にはエネルギー障壁140が存在している。また、溝120内にはこのP−型多結晶シリコン層60を介してN+型多結晶シリコン層60が形成される。さらに、P−型多結晶シリコン層60の表面にゲート絶縁膜30が形成される。このゲート絶縁膜30は少なくともドリフト領域20と、及びN+型多結晶シリコン層50まで延設される。ゲート絶縁膜30上にはゲート電極40が形成される。N+型多結晶シリコン層50はソース電極80に接続される。N+型SiC基板10の裏面にはドレイン電極90が形成されている。
【0072】
すなわち、本実施の形態8では、炭化珪素半導体基体中の第1導電型のドレイン領域10と、ドレイン領域10と接続されて形成される第1導電型のドリフト領域20と、ドリフト領域20の表層部の所定領域に形成され、所定深さを有する溝120と、溝120内に形成され、炭化珪素半導体とヘテロ接合する第2導電型のヘテロ半導体領域60と、溝120内に第2導電型のヘテロ半導体領域60を介して形成される第1導電型のヘテロ半導体領域50と、第2導電型のヘテロ半導体領域60の表面に形成され、少なくともドリフト領域20及び第1導電型のヘテロ半導体領域50まで延設されるゲート絶縁膜30と、ゲート絶縁膜30の上に形成されたゲート電極40と、ドレイン領域10に接触するドレイン電極90と、第1導電型のへテロ半導体領域50に接触するソース電極80とを備えたことを特徴とする。
【0073】
このため、実施の形態1記載の効果に加え、ゲート絶縁膜30にかかる電界が溝120内のヘテロ半導体領域60により緩和されるので、ゲート絶縁膜30の信頼性が向上する。また、ヘテロ接合界面方向に対してゲート絶縁膜30を直交させることで、ゲート電極40からへテロ接合界面までの電気力線の長さを短くすることができる。このため、ゲート電極40からの電界によるエネルギー障壁の厚さの制御性をさらに向上させることができる。その結果、低いゲート電圧で障壁のトンネル電流を流すことができ、ゲート電圧による主電流の制御が容易になる。
【0074】
この炭化珪素半導体装置の動作は、基本的に図1に示す実施の形態1と同様である。すなわち、ソース電極80を接地し、ドレイン電極90に正の電圧Vdを印加して使用する。そして、このとき、ゲート電極40が接地されていると、素子の特性はP−型多結晶シリコン層60とSiCエピタキシャル領域20とのヘテロ接合ダイオードの逆方向バイアス特性となる。
【0075】
一方で、ゲート電極40に正電圧が印加されると、P−型多結晶シリコン層60は強反転状態となり、表層にN+型層が形成される。さらに、P−型多結晶シリコン層60とSiCエピタキシャル領域20とのヘテロ接合界面に電界が作用し、電界集中によりヘテロ接合面がなすエネルギー障壁の厚さが薄くなる。その結果、ドレイン電圧Vdが所定電圧Vb以下であってもトンネル現象が生じて電流が流れ始める。
【0076】
図1に示す実施の形態1と図5に示す実施の形態5の構造上の相違は、溝120を形成し、その中にP−型多結晶シリコン層60を形成している点である。
【0077】
本例における構造の適用により、ゲート絶縁膜30にかかる電界が溝120内のヘテロ半導体領域60により緩和されるので、ゲート絶縁膜30の信頼性が向上する。また、ヘテロ接合界面方向に対してゲート絶縁膜30を直交させることで、ゲート電極40からへテロ接合界面までの電気力線の長さを短くすることができる。このため、ゲート電極40からの電界によるエネルギー障壁の厚さの制御性をさらに向上させることができる。その結果、低いゲート電圧で障壁のトンネル電流を流すことができ、ゲート電圧による主電流の制御が容易になる。
【0078】
次に、本実施の形態8の炭化珪素半導体装置の製造方法の一例を、図12(a)〜(f)の断面図を用いて説明する。
【0079】
まず、図12(a)の工程においては、N+型SiC基板10の上に、例えば不純物濃度が1014〜1018cm−3、厚さが1〜100μmのN−型SiCエピタキシャル領域20が形成されている。
【0080】
図12(b)の工程においては、例えば0.1から10μmの深さの溝120を形成する。
【0081】
図12(c)の工程においては、エピタキシャル領域20に対して犠牲酸化を行い、その犠牲酸化膜を除去した後に、多結晶シリコン層60を厚さ例えば0.1から10μm程度減圧CVD法を用いて堆積する。その後、この多結晶シリコン層に所望の不純物を導入し、P−型多結晶シリコン層とする。この方法としては、堆積した多結晶シリコン層のさらに上に、高濃度にドーピングされたデポ膜を堆積し、600〜1000℃程度の熱処理により、デポ膜中の不純物を多結晶シリコン層中に熱拡散させるか、または、イオン注入により不純物を直接多結晶シリコン層中に導入してもよい。また、多結晶シリコン層におけるキャリアの移動度を向上させるために、例えば多結晶シリコン層をアニールして単結晶化または多結晶のグレインサイズを大きくしてもよい。さらに、多結晶シリコン層にレーザー光を照射することにより結晶化させてもよい。
【0082】
図12(d)の工程においては、例えばCMP法を用いて多結晶シリコン層60を機械的化学研磨し、多結晶シリコン層60を溝120内部に残す。次に、溝120内のP−型多結晶シリコン層60の所定領域に、所定深さまで所望の不純物を導入し、N+型多結晶シリコン層50を形成する。
【0083】
図12(e)の工程においては、例えばCVD酸化膜を堆積してゲート絶縁膜30を形成し、ゲート絶縁膜30上に再度多結晶シリコン層を厚さ例えば0.1から10μm程度、減圧CVD法を用いて堆積する。その後、多結晶シリコン層40に所望の不純物を導入する。次に、多結晶シリコン層40のパターニングを行ってゲート電極40を形成する。
【0084】
図12(f)の工程においては、N+型多結晶シリコン層50に接触するようにソース電極80を形成し、SiC基板10の裏面にドレイン電極90として金属膜を蒸着し、例えば600〜1300℃程度で熱処理してオーミック電極とする。
【0085】
このようにして図8に示す炭化珪素半導体装置が完成する。
【0086】
実施の形態9
図9は本発明による炭化珪素半導体装置の実施の形態9を示している。構成上の図8との相違は、ゲート絶縁膜下のSiCエピタキシャル領域20の部分に、N+型高濃度SiC領域100を配置したことである。
【0087】
P−型多結晶シリコンをN+型SiC領域100にヘテロ接合させると、N+型SiC領域100にはキャリアが多量に存在することに加えて、N+型SiC領域100への空乏層の拡がりが小さくなり、エネルギー障壁の厚さが薄く形成される。その結果、低いゲート電圧で障壁のトンネル電流を流すことができ、ゲート電圧による主電流の制御が容易になる。
【0088】
すなわち、実施の形態9の炭化珪素半導体装置では、実施の形態8記載の効果に加え、ゲート電圧による素子主電流の制御性が向上するという効果が得られる。このとき、P−型多結晶シリコン層60とN+型SiC領域100との耐圧は低いが、P−型多結晶シリコン層60とN−型エピタキシャル領域20の接合界面からN−型エピタキシャル領域20内に空乏層が伸びるので、P−型多結晶シリコン層60とN+型SiC領域100との接合にかかる電界がシールドされるから、ドレイン耐圧の低下を防止できる。
【図面の簡単な説明】
【図1】本発明の実施の形態1を示す断面図
【図2】本発明の実施の形態2を示す断面図
【図3】本発明の実施の形態3を示す断面図
【図4】本発明の実施の形態4を示す断面図
【図5】本発明の実施の形態5を示す断面図
【図6】本発明の実施の形態6を示す断面図
【図7】本発明の実施の形態7を示す断面図
【図8】本発明の実施の形態8を示す断面図
【図9】本発明の実施の形態9を示す断面図
【図10】本発明の実施の形態1の製造工程を示す断面図
【図11】本発明の実施の形態5の製造工程を示す断面図
【図12】本発明の実施の形態8の製造工程を示す断面図
【図13】Siと4H−SiCのエネルギーバンド図
【図14】Siと4H−SiCのエネルギーバンド図(ドレイン電圧印加、ゲート電圧オフ時)
【図15】Siと4H−SiCのエネルギーバンド図(ドレイン電圧印加、ゲート電圧オン時)
【符号の説明】
10・・・N+型SiC基板
20・・・N−型SiCエピタキシャル領域(ドリフト領域)
30・・・ゲート絶縁膜
40・・・ゲート電極
50・・・N+型多結晶シリコン
60・・・P−型多結晶シリコン
70・・・絶縁膜
80・・・ソース電極
90・・・ドレイン電極
100・・・N+型SiC領域
110・・・P+型SiC領域
120・・・溝
130・・・層間膜
140・・・ヘテロ接合障壁
150・・・P−型SiC領域
160・・・N+型SiC領域(ソース領域)
170・・・チャネル領域
Claims (8)
- 炭化珪素半導体基体中の第1導電型のドレイン領域と、該ドレイン領域と接続されて形成される第1導電型のドリフト領域と、該ドリフト領域上の所定領域に形成され、炭化珪素半導体とヘテロ接合する第2導電型のヘテロ半導体領域と、該第2導電型のヘテロ半導体領域に接続するように形成され、前記ドリフト領域には接続されない第1導電型のヘテロ半導体領域と、前記第2導電型のヘテロ半導体領域の表面に形成され、少なくとも前記ドリフト領域及び前記第1導電型のヘテロ半導体領域まで延設されるゲート絶縁膜と、該ゲート絶縁膜の上に形成されたゲート電極と、前記ドレイン領域に接触するドレイン電極と、前記第1導電型のへテロ半導体領域に接触するソース電極と、を備えたことを特徴とする炭化珪素半導体装置。
- 炭化珪素半導体基体中の第1導電型のドレイン領域と、該ドレイン領域と接続されて形成される第1導電型のドリフト領域と、該ドリフト領域の表層部の所定領域に形成され、所定深さを有する溝と、該溝に沿って、前記ドリフト領域上の所定領域に形成され、炭化珪素半導体とヘテロ接合する第2導電型のヘテロ半導体領域と、同じく前記溝に沿って、前記第2導電型のヘテロ半導体領域上に積層されて形成される第1導電型のヘテロ半導体領域と、前記溝内にゲート絶縁膜を介して充填されるゲート電極と、前記ドレイン領域に接触するドレイン電極と、前記第1導電型のへテロ半導体領域に接触するソース電極と、を備えたことを特徴とする炭化珪素半導体装置。
- 炭化珪素半導体基体中の第1導電型のドレイン領域と、該ドレイン領域と接続されて形成される第1導電型のドリフト領域と、該ドリフト領域の表層部の所定領域に形成され、所定深さを有する溝と、該溝内に形成され、炭化珪素半導体とヘテロ接合する第2導電型のヘテロ半導体領域と、前記溝内に前記第2導電型のヘテロ半導体領域を介して形成される第1導電型のヘテロ半導体領域と、前記第2導電型のヘテロ半導体領域の表面に形成され、少なくとも前記ドリフト領域及び前記第1導電型のヘテロ半導体領域まで延設されるゲート絶縁膜と、該ゲート絶縁膜の上に形成されたゲート電極と、前記ドレイン領域に接触するドレイン電極と、前記第1導電型のへテロ半導体領域に接触するソース電極と、を備えたことを特徴とする炭化珪素半導体装置。
- 前記ゲート電極にゲート絶縁膜を介して対向する前記第1導電型のドリフト領域の一部に、少なくとも前記ドリフト領域よりも不純物濃度が高い第1導電型の高濃度半導体領域が形成されており、該第1導電型の高濃度半導体領域が前記第2導電型のヘテロ半導体領域に接触していることを特徴とする請求項1乃至3のいずれか記載の炭化珪素半導体装置。
- 前記ゲート電極にゲート絶縁膜を介して対向する前記第1導電型のドリフト領域の表面の一部に、第2導電型の電界緩和領域が形成されていることを特徴とする請求項1乃至4のいずれか記載の炭化珪素半導体装置。
- 前記ゲート電極にゲート絶縁膜を介して対向する前記第1導電型のドリフト領域の表面の一部に、絶縁電界緩和層が形成されていることを特徴とする請求項1乃至5のいずれか記載の炭化珪素半導体装置。
- 炭化珪素半導体とヘテロ接合する前記ヘテロ半導体領域が、炭化珪素よりもバンドギャップが小さい半導体材料よりなることを特徴とする請求項1乃至6のいずれか記載の炭化珪素半導体装置。
- 前記炭化珪素よりもバンドギャップが小さい半導体材料が単結晶シリコン、アモルファスシリコン、多結晶シリコンの少なくとも1つであることを特徴とする請求項7記載の炭化珪素半導体装置。
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