JP2006100357A - 半導体装置の製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 211
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 46
- 125000005842 heteroatom Chemical group 0.000 claims abstract description 128
- 239000000758 substrate Substances 0.000 claims abstract description 63
- 238000000059 patterning Methods 0.000 claims abstract description 7
- 239000010410 layer Substances 0.000 claims description 60
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 39
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims description 34
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 33
- 238000000034 method Methods 0.000 claims description 20
- 238000005530 etching Methods 0.000 claims description 19
- 239000000463 material Substances 0.000 claims description 19
- 230000003647 oxidation Effects 0.000 claims description 12
- 238000007254 oxidation reaction Methods 0.000 claims description 12
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 4
- 238000005498 polishing Methods 0.000 claims description 3
- 239000000126 substance Substances 0.000 claims description 3
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 2
- 239000011229 interlayer Substances 0.000 claims description 2
- 239000003963 antioxidant agent Substances 0.000 description 21
- 230000003078 antioxidant effect Effects 0.000 description 21
- 230000005684 electric field Effects 0.000 description 14
- 230000004888 barrier function Effects 0.000 description 11
- 239000010936 titanium Substances 0.000 description 11
- 229910052581 Si3N4 Inorganic materials 0.000 description 10
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 10
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 9
- 239000002772 conduction electron Substances 0.000 description 9
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 7
- 239000012535 impurity Substances 0.000 description 7
- 229910052698 phosphorus Inorganic materials 0.000 description 7
- 239000011574 phosphorus Substances 0.000 description 7
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 6
- RLOWWWKZYUNIDI-UHFFFAOYSA-N phosphinic chloride Chemical compound ClP=O RLOWWWKZYUNIDI-UHFFFAOYSA-N 0.000 description 6
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 5
- 238000001312 dry etching Methods 0.000 description 5
- 238000000206 photolithography Methods 0.000 description 5
- 229910052719 titanium Inorganic materials 0.000 description 5
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- DDFHBQSCUXNBSA-UHFFFAOYSA-N 5-(5-carboxythiophen-2-yl)thiophene-2-carboxylic acid Chemical compound S1C(C(=O)O)=CC=C1C1=CC=C(C(O)=O)S1 DDFHBQSCUXNBSA-UHFFFAOYSA-N 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 239000011259 mixed solution Substances 0.000 description 3
- 229910052759 nickel Inorganic materials 0.000 description 3
- 239000007787 solid Substances 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000004913 activation Effects 0.000 description 2
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 2
- -1 aluminum ions Chemical class 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 2
- 238000005566 electron beam evaporation Methods 0.000 description 2
- 238000001017 electron-beam sputter deposition Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 238000005224 laser annealing Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 238000001451 molecular beam epitaxy Methods 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 239000007790 solid phase Substances 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 229910002601 GaN Inorganic materials 0.000 description 1
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 230000003064 anti-oxidating effect Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 229910003460 diamond Inorganic materials 0.000 description 1
- 239000010432 diamond Substances 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 238000010992 reflux Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7827—Vertical transistors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
- H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
- H01L29/1608—Silicon carbide
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/26—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys
- H01L29/267—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys in different semiconductor regions, e.g. heterojunctions
Abstract
【課題】導通時における駆動力を向上させる。
【解決手段】所定の開口を有するマスク層を用いて、基板１とドレイン領域２からなる半導体基体の一主面側に所定の溝１５を形成する工程と、少なくとも溝１５の側壁に接して、該溝１５からはみ出すように埋め込み領域１１を形成する工程と、半導体基体並びに埋め込み領域１１に接するようにヘテロ半導体層３０を形成する工程と、ヘテロ半導体層３０をパターニングし、ヘテロ半導体領域３を形成する工程とを含む。
【選択図】 図３
【解決手段】所定の開口を有するマスク層を用いて、基板１とドレイン領域２からなる半導体基体の一主面側に所定の溝１５を形成する工程と、少なくとも溝１５の側壁に接して、該溝１５からはみ出すように埋め込み領域１１を形成する工程と、半導体基体並びに埋め込み領域１１に接するようにヘテロ半導体層３０を形成する工程と、ヘテロ半導体層３０をパターニングし、ヘテロ半導体領域３を形成する工程とを含む。
【選択図】 図３
Description
本発明は、半導体装置の製造方法に関する。
本発明の背景となる従来技術として、本出願人が出願した下記特許文献１がある。
この従来技術では、Ｎ＋型炭化珪素基板上にＮ−型炭化珪素エピタキシャル領域が形成された半導体基体の一主面に、Ｎ−型多結晶シリコン領域とＮ＋型多結晶シリコン領域とが接するように形成されており、エピタキシャル領域とＮ−型多結晶シリコン領域並びにＮ＋型多結晶シリコン領域とはヘテロ接合をしている。また、エピタキシャル領域とＮ＋型多結晶シリコン領域との接合部に隣接して、ゲート絶縁膜を介してゲート電極が形成されている。Ｎ−型多結晶シリコン領域はソース電極に接続され、Ｎ＋型炭化珪素基板の裏面にはドレイン電極が形成されている。
上記のような構成の従来技術の半導体装置は、ソース電極を接地し、ドレイン電極に所定の正の電位を印加した状態で、ゲート電極の電位を制御することで、スイッチとして機能する。つまり、ゲート電極を接地した状態では、Ｎ−型多結晶シリコン領域並びにＮ＋型多結晶シリコン領域とエピタキシャル領域とのヘテロ接合には逆バイアスが印加され、ドレイン電極とソース電極との間に電流は流れない。しかし、ゲート電極に所定の正電圧が印加された状態では、Ｎ＋型多結晶シリコン領域とエピタキシャル領域とのヘテロ接合界面にゲート電界が作用し、ゲート酸化膜界面のヘテロ接合面がなすエネルギー障壁の厚さが薄くなるため、ドレイン電極とソース電極との間に電流が流れる。この従来技術においては、電流の遮断・導通の制御チャネルとしてヘテロ接合部を用いるため、チャネル長がヘテロ障壁の厚み程度で機能することから、低抵抗の導通特性が得られる。
この従来技術では、Ｎ＋型炭化珪素基板上にＮ−型炭化珪素エピタキシャル領域が形成された半導体基体の一主面に、Ｎ−型多結晶シリコン領域とＮ＋型多結晶シリコン領域とが接するように形成されており、エピタキシャル領域とＮ−型多結晶シリコン領域並びにＮ＋型多結晶シリコン領域とはヘテロ接合をしている。また、エピタキシャル領域とＮ＋型多結晶シリコン領域との接合部に隣接して、ゲート絶縁膜を介してゲート電極が形成されている。Ｎ−型多結晶シリコン領域はソース電極に接続され、Ｎ＋型炭化珪素基板の裏面にはドレイン電極が形成されている。
上記のような構成の従来技術の半導体装置は、ソース電極を接地し、ドレイン電極に所定の正の電位を印加した状態で、ゲート電極の電位を制御することで、スイッチとして機能する。つまり、ゲート電極を接地した状態では、Ｎ−型多結晶シリコン領域並びにＮ＋型多結晶シリコン領域とエピタキシャル領域とのヘテロ接合には逆バイアスが印加され、ドレイン電極とソース電極との間に電流は流れない。しかし、ゲート電極に所定の正電圧が印加された状態では、Ｎ＋型多結晶シリコン領域とエピタキシャル領域とのヘテロ接合界面にゲート電界が作用し、ゲート酸化膜界面のヘテロ接合面がなすエネルギー障壁の厚さが薄くなるため、ドレイン電極とソース電極との間に電流が流れる。この従来技術においては、電流の遮断・導通の制御チャネルとしてヘテロ接合部を用いるため、チャネル長がヘテロ障壁の厚み程度で機能することから、低抵抗の導通特性が得られる。
しかしながら、上記従来技術においては、炭化珪素エピタキシャル領域上に形成した多結晶シリコン領域をパターニングして、多結晶シリコン領域と炭化珪素エピタキシャル領域とのチャネル界面を形成する際、ドライエッチングのような物理的エッチングを用いると、炭化珪素エピタキシャル領域のエッチング面にダメージが生じ、駆動力が低下する。
本発明は、上記のような従来技術の問題を解決するためになされたものであり、駆動力の低下を抑制できる半導体装置の製造方法を提供することを目的とする。
本発明は、上記のような従来技術の問題を解決するためになされたものであり、駆動力の低下を抑制できる半導体装置の製造方法を提供することを目的とする。
上記課題を解決するために、本発明は、第一導電型の半導体基体の一主面に接し、該半導体基体とはバンドギャップが異なるヘテロ半導体領域と、前記ヘテロ半導体領域と前記半導体基体との接合部にゲート絶縁膜を介して形成されたゲート電極と、前記ヘテロ半導体領域と接続されたソース電極と、前記半導体基体とオーミック接続されたドレイン電極とを有する半導体装置の製造方法において、所定の開口を有するマスク層を用いて、前記半導体基体の一主面側に所定の溝を形成する工程と、少なくとも前記溝の側壁に接して、該溝からはみ出すように埋め込み領域を形成する工程と、前記半導体基体並びに前記埋め込み領域に接するようにヘテロ半導体層を形成する工程と、前記ヘテロ半導体層をパターニングし、前記ヘテロ半導体領域を形成する工程とを含む構成になっている。
本発明によれば、駆動力を向上することができる半導体装置の製造方法を提供することができる。
以下、図面を用いて本発明の実施の形態について詳細に説明する。なお、以下で説明する図面で、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
（実施の形態１）
《構造》
図１は本発明による半導体装置の第１の実施の形態を示している。図は構造単位セルが２つ対面した断面図である。本実施の形態においては、炭化珪素（ＳｉＣ）を基板材料とした半導体装置を一例として説明する。
例えば炭化珪素のポリタイプが４ＨタイプのＮ＋型である基板１上にＮ−型の炭化珪素エピタキシャル層からなるドレイン領域２が形成され、ドレイン領域２の基板１との接合面に対向する主面に接するように、例えばＮ型の多結晶シリコンからなるヘテロ半導体領域３が形成されている。つまり、ドレイン領域２とヘテロ半導体領域３との接合部は、炭化珪素と多結晶シリコンのバンドギャップが異なる材料によるヘテロ接合からなっており、その接合界面にはエネルギー障壁が存在している。ヘテロ半導体領域３とドレイン領域２との接合部に接するように、例えばシリコン酸化膜からなるゲート絶縁膜４が形成されている。また、ゲート絶縁膜４上にはゲート電極５が、ヘテロ半導体領域３のドレイン領域２との接合面に対向する対面にはソース電極６が、基板１にはドレイン電極７が接続するように形成されている。本実施の形態においては、図１に示すように、ドレイン領域２に溝１５を形成して、ゲート電極５を埋め込んだいわゆるトレンチ型の構成となっている。
（実施の形態１）
《構造》
図１は本発明による半導体装置の第１の実施の形態を示している。図は構造単位セルが２つ対面した断面図である。本実施の形態においては、炭化珪素（ＳｉＣ）を基板材料とした半導体装置を一例として説明する。
例えば炭化珪素のポリタイプが４ＨタイプのＮ＋型である基板１上にＮ−型の炭化珪素エピタキシャル層からなるドレイン領域２が形成され、ドレイン領域２の基板１との接合面に対向する主面に接するように、例えばＮ型の多結晶シリコンからなるヘテロ半導体領域３が形成されている。つまり、ドレイン領域２とヘテロ半導体領域３との接合部は、炭化珪素と多結晶シリコンのバンドギャップが異なる材料によるヘテロ接合からなっており、その接合界面にはエネルギー障壁が存在している。ヘテロ半導体領域３とドレイン領域２との接合部に接するように、例えばシリコン酸化膜からなるゲート絶縁膜４が形成されている。また、ゲート絶縁膜４上にはゲート電極５が、ヘテロ半導体領域３のドレイン領域２との接合面に対向する対面にはソース電極６が、基板１にはドレイン電極７が接続するように形成されている。本実施の形態においては、図１に示すように、ドレイン領域２に溝１５を形成して、ゲート電極５を埋め込んだいわゆるトレンチ型の構成となっている。
《製造方法》
次に、図１に示した本発明の第１の実施の形態による炭化珪素半導体装置の製造方法を、図２（ａ）〜図３（ｈ）を用いて説明する。
まず、図２（ａ）に示すように、Ｎ＋型の炭化珪素基板１の上にＮ−型のドレイン領域２をエピタキシャル成長させて形成したＮ型の炭化珪素半導体基体上に、酸化防止膜（マスク層）８として、例えば、ＬＰ−ＣＶＤ法によって形成された窒化シリコン膜を堆積している。さらに、窒化シリコン膜の酸化防止膜８上に、フォトリソグラフィとエッチングにより所定の開口を有するマスク層９を形成する。
次に、図２（ｂ）に示すように、マスク層９をマスクとして用いて、例えば反応性イオンエッチング（ドライエッチング）により、酸化防止膜８とドレイン領域２の表層部をエッチングし、ドレイン領域２は所定の深さをエッチングして溝１５を形成する。なお、窒化シリコン膜の酸化防止膜８及びドレイン領域２をエッチングする方法として、異方性のあるエッチング方法であれば他のエッチング方法を用いてもよい。
次に、図２（ｃ）に示すように、エッチングされたドレイン領域２にはドライエッチングよってエッチングダメージが生じているため、それを取り除くために、例えば１１００℃のドライＯ２酸化にて犠牲酸化を行い、犠牲酸化膜１０を形成する。このとき、本実施の形態においては、酸化防止膜８としてＬＰＣＶＤによって形成された窒化シリコン膜を用いているため、炭化珪素からなるドレイン領域２と比較的酸化レートが近いことから、同程度の犠牲酸化膜１０が窒化シリコン膜の酸化防止膜８上にも形成される。このため、ドレイン領域２の側壁上端部と酸化防止膜８の端部はほぼ同一面を維持できる。なお、犠牲酸化膜１０の形成方法としては、ドライＯ２酸化での酸化を一例としてあげているが、ドレイン領域２のエッチングダメージが入った領域を酸化膜中に取り込めさえできれば、どのような方法でもかまわない。
次に、図１に示した本発明の第１の実施の形態による炭化珪素半導体装置の製造方法を、図２（ａ）〜図３（ｈ）を用いて説明する。
まず、図２（ａ）に示すように、Ｎ＋型の炭化珪素基板１の上にＮ−型のドレイン領域２をエピタキシャル成長させて形成したＮ型の炭化珪素半導体基体上に、酸化防止膜（マスク層）８として、例えば、ＬＰ−ＣＶＤ法によって形成された窒化シリコン膜を堆積している。さらに、窒化シリコン膜の酸化防止膜８上に、フォトリソグラフィとエッチングにより所定の開口を有するマスク層９を形成する。
次に、図２（ｂ）に示すように、マスク層９をマスクとして用いて、例えば反応性イオンエッチング（ドライエッチング）により、酸化防止膜８とドレイン領域２の表層部をエッチングし、ドレイン領域２は所定の深さをエッチングして溝１５を形成する。なお、窒化シリコン膜の酸化防止膜８及びドレイン領域２をエッチングする方法として、異方性のあるエッチング方法であれば他のエッチング方法を用いてもよい。
次に、図２（ｃ）に示すように、エッチングされたドレイン領域２にはドライエッチングよってエッチングダメージが生じているため、それを取り除くために、例えば１１００℃のドライＯ２酸化にて犠牲酸化を行い、犠牲酸化膜１０を形成する。このとき、本実施の形態においては、酸化防止膜８としてＬＰＣＶＤによって形成された窒化シリコン膜を用いているため、炭化珪素からなるドレイン領域２と比較的酸化レートが近いことから、同程度の犠牲酸化膜１０が窒化シリコン膜の酸化防止膜８上にも形成される。このため、ドレイン領域２の側壁上端部と酸化防止膜８の端部はほぼ同一面を維持できる。なお、犠牲酸化膜１０の形成方法としては、ドライＯ２酸化での酸化を一例としてあげているが、ドレイン領域２のエッチングダメージが入った領域を酸化膜中に取り込めさえできれば、どのような方法でもかまわない。
次に、図２（ｄ）に示すように、犠牲酸化膜１０（図２（ｃ））を例えばフッ化アンモニウムとフッ酸との混合溶液でウエットエッチングして除去する。
次に、図３（ｅ）に示すように、例えばＳＯＧなどリフローが可能な材料を用いて、埋め込み領域１１を形成する。本実施の形態においては、酸化防止膜８の溝も含む溝１５の上端部とほぼ同一面となるように埋め込み領域１１を形成した場合を示しているが、少なくともドレイン領域２と酸化防止膜８との接合界面に接するように形成されていれば、完全に埋まっていなくても、もしくは該溝からはみ出していても問題ない。また、埋め込み領域１１を形成する際に、酸化防止膜８上にも埋め込み領域の材料を形成し、その後、エッチバックして埋め込み領域を形成してもよい。
次に、図３（ｅ）に示すように、例えばＳＯＧなどリフローが可能な材料を用いて、埋め込み領域１１を形成する。本実施の形態においては、酸化防止膜８の溝も含む溝１５の上端部とほぼ同一面となるように埋め込み領域１１を形成した場合を示しているが、少なくともドレイン領域２と酸化防止膜８との接合界面に接するように形成されていれば、完全に埋まっていなくても、もしくは該溝からはみ出していても問題ない。また、埋め込み領域１１を形成する際に、酸化防止膜８上にも埋め込み領域の材料を形成し、その後、エッチバックして埋め込み領域を形成してもよい。
次に、図３（ｆ）に示すように、例えばリン酸溶液にて窒化シリコンからなる酸化防止膜８を除去した後、例えばＬＰ−ＣＶＤ法により多結晶シリコンを堆積する。その後、例えばＰＯＣｌ３雰囲気中にてリンドーピングを行い、Ｎ型の多結晶シリコンからなるヘテロ半導体層３０を形成する。なお、この多結晶シリコン層は、電子ビーム蒸着法やスパッタ法などで堆積した後にレーザーアニールなどで再結晶化させて形成しても、例えば分子線エピタキシーなどでヘテロエピタキシャル成長させた単結晶シリコンで形成してもかまわない。また、該多結晶シリコン層へのドーピングには、イオン注入と注入後の活性化熱処理との組み合わせを用いてもかまわない。
次に、図３（ｇ）に示すように、多結晶シリコンのヘテロ半導体層３０の所定の領域にフォトリソグラフィとエッチングにより所定の開口を有するマスク層（図示省略）を形成し、例えば、反応性イオンエッチング（ドライエッチング）により、ヘテロ半導体層３０の一部をエッチングしてヘテロ半導体領域３を形成する。そして、例えば、酸化物で形成された埋め込み領域１１（図３（ｆ））を例えばフッ化アンモニウムとフッ酸との混合溶液でウエットエッチングする。
最後に、図３（ｈ）に示すように、ヘテロ半導体領域３並びにドレイン領域２の内壁に沿って、ゲート絶縁膜４を堆積する。さらにゲート電極５となる多結晶シリコン層を堆積する。その後、ＰＯＣｌ３を用いた固層拡散により、リンをゲート電極５となる多結晶シリコン層中にドーピングする。その後、フォトリソグラフィやエッチング等によりゲート電極５を形成した後、裏面側に相当する基板１には例えば、チタン（Ｔｉ）、ニッケル（Ｎｉ）からなるドレイン電極７を形成し、表面側に相当するヘテロ半導体領域３には、チタン（Ｔｉ）、アルミニウム（Ａｌ）を順に堆積することでソース電極６を形成し（絶縁膜によりゲート電極５とは絶縁させる）、図１に示した本発明の第１の実施の形態による炭化珪素半導体装置を完成させる。なお、本実施の形態においてはゲート電極５が溝に埋め込まれた形状を一例として示しているが、ゲート絶縁膜４を介してヘテロ半導体領域３に乗り上げるように形成されていてもかまわない。また、ソース電極６が絶縁膜を介してゲート電極を覆うように隣同士が繋がった形状を一例として示しているが、繋がっていなくてもかまわない。
上記のように本実施の形態では、第一導電型の半導体基体（基板１とドレイン領域２）と、該半導体基体の一主面に接し、該半導体基体とはバンドギャップが異なるヘテロ半導体領域３と、ヘテロ半導体領域３と前記半導体基体との接合部にゲート絶縁膜４を介して形成されたゲート電極５と、ヘテロ半導体領域３と接続されたソース電極６と、前記半導体基体とオーミック接続されたドレイン電極７とを有する半導体装置の製造方法において、所定の開口を有するマスク層９を用いて、前記半導体基体の一主面側に所定の溝１５を形成する第一の工程と、少なくとも溝１５の側壁に接して、かつ、該溝１５からはみ出すように埋め込み領域１１を形成する第二の工程と、前記半導体基体並びに埋め込み領域１１に接するようにヘテロ半導体層３０を形成する第三の工程と、ヘテロ半導体層３０をパターニングし、ヘテロ半導体領域３を形成する第四の工程とを少なくとも含むという構成になっている。
このような構成により、本実施の形態の半導体装置は、従来からある製造技術で容易に実現することが可能であるとともに、本製造方法をとることで、エッチングダメージを取り除いたドレイン領域２の溝１５の上端部とヘテロ半導体領域３の端部とがほぼ同一面になる構造を容易に形成することができる。このことから、ドレイン領域２とヘテロ半導体領域３の接合界面に対してほぼ垂直に対向するようにゲート絶縁膜４を介したゲート電極５を形成することができるので、ゲート電極５に印加した電圧に応じて効率よくヘテロ接合界面に電界が伸びるため、導通時の駆動力が向上する。また、酸化防止膜８として窒化シリコン膜を用いることで、ドレイン領域２が炭化珪素からなる本実施の形態においては、ドレイン領域２の溝１５の上端部とヘテロ半導体領域３の端部とをほぼ同一面にさらに容易に形成することができる。
また、前記第四の工程において、ヘテロ半導体層３０をエッチバックすることによってヘテロ半導体領域３を形成してもよい。これによりソース電極６を平坦な表面上に形成でき、半導体装置の信頼性を向上できる。
また、埋め込み領域１１が、前記第三の工程の後で取り除くことが可能な材料からなる。これにい製造工程が容易となる。すなわち、埋め込み領域１１の材料として、ウェットエッチングでエッチングし易く、かつ、ドレイン領域２並びにヘテロ半導体領域３と比較的大きな選択比を有するような材料を用いているため、製造工程が容易となる。
また、前記第四の工程の後で、ヘテロ半導体領域３と前記半導体基体とのヘテロ接合界面に接するようにゲート絶縁膜４を形成する工程を有する。これによりヘテロ接合絶縁ゲート電界効果トランジスタを容易な製造プロセスで提供できる。
このような構成により、本実施の形態の半導体装置は、従来からある製造技術で容易に実現することが可能であるとともに、本製造方法をとることで、エッチングダメージを取り除いたドレイン領域２の溝１５の上端部とヘテロ半導体領域３の端部とがほぼ同一面になる構造を容易に形成することができる。このことから、ドレイン領域２とヘテロ半導体領域３の接合界面に対してほぼ垂直に対向するようにゲート絶縁膜４を介したゲート電極５を形成することができるので、ゲート電極５に印加した電圧に応じて効率よくヘテロ接合界面に電界が伸びるため、導通時の駆動力が向上する。また、酸化防止膜８として窒化シリコン膜を用いることで、ドレイン領域２が炭化珪素からなる本実施の形態においては、ドレイン領域２の溝１５の上端部とヘテロ半導体領域３の端部とをほぼ同一面にさらに容易に形成することができる。
また、前記第四の工程において、ヘテロ半導体層３０をエッチバックすることによってヘテロ半導体領域３を形成してもよい。これによりソース電極６を平坦な表面上に形成でき、半導体装置の信頼性を向上できる。
また、埋め込み領域１１が、前記第三の工程の後で取り除くことが可能な材料からなる。これにい製造工程が容易となる。すなわち、埋め込み領域１１の材料として、ウェットエッチングでエッチングし易く、かつ、ドレイン領域２並びにヘテロ半導体領域３と比較的大きな選択比を有するような材料を用いているため、製造工程が容易となる。
また、前記第四の工程の後で、ヘテロ半導体領域３と前記半導体基体とのヘテロ接合界面に接するようにゲート絶縁膜４を形成する工程を有する。これによりヘテロ接合絶縁ゲート電界効果トランジスタを容易な製造プロセスで提供できる。
また、前記第一の工程と前記第二の工程との間において、犠牲酸化工程を有する。エッチングダメージを取り除きつつ、ドレイン領域２の溝１５の上端部とヘテロ半導体領域３の端部とがほぼ同一面になる構造を容易に形成することができる。このことから、ドレイン領域２とヘテロ半導体領域３の接合界面に対してほぼ垂直に対向するようにゲート絶縁膜４を介したゲート電極５を形成することができるので、ゲート電極５に印加した電圧に応じて効率よくヘテロ接合界面に電界が伸びるため、導通時の駆動力が向上する。
また、前記半導体基体が炭化珪素からなる。これにより一般的な半導体材料を用いて高耐圧の半導体装置を容易に実現することができる。
また、ヘテロ半導体領域３が単結晶シリコン、多結晶シリコンもしくはアモルファスシリコンの少なくとも一つからなる。これにより一般的な半導体材料を用いて半導体装置を容易に実現することができる。
また、マスク層である酸化防止膜８が炭化珪素の熱酸化レートに近い値をもつ材料からなる。これにより、同程度の犠牲酸化膜１０が窒化シリコン膜の酸化防止膜８上にも形成される。このため、ドレイン領域２の側壁上端部と酸化防止膜８の端部はほぼ同一面を維持できる。
また、前記半導体基体が炭化珪素からなる。これにより一般的な半導体材料を用いて高耐圧の半導体装置を容易に実現することができる。
また、ヘテロ半導体領域３が単結晶シリコン、多結晶シリコンもしくはアモルファスシリコンの少なくとも一つからなる。これにより一般的な半導体材料を用いて半導体装置を容易に実現することができる。
また、マスク層である酸化防止膜８が炭化珪素の熱酸化レートに近い値をもつ材料からなる。これにより、同程度の犠牲酸化膜１０が窒化シリコン膜の酸化防止膜８上にも形成される。このため、ドレイン領域２の側壁上端部と酸化防止膜８の端部はほぼ同一面を維持できる。
《動作》
次に、動作について説明する。本実施の形態においては、例えばソース電極６を接地し、ドレイン電極７に正電位を印加して使用する。
まず、ゲート電極５を例えば接地電位もしくは負電位とした場合、遮断状態を保持する。すなわち、ヘテロ半導体領域３とドレイン領域２とのヘテロ接合界面には、それぞれ伝導電子に対するエネルギー障壁が形成されているためである。
次に、遮断状態から導通状態へと転じるべくゲート電極５に正電位を印加した場合、ゲート絶縁膜４を介してヘテロ半導体領域３とドレイン領域２とが接するヘテロ接合界面までゲート電界が及ぶため、ゲート電極５の近傍のヘテロ半導体領域３並びにドレイン領域２には伝導電子の蓄積層が形成される。すなわち、ゲート電極５の近傍のヘテロ半導体領域３とドレイン領域２との接合界面におけるヘテロ半導体領域３側のポテンシャルが押し下げられ、かつ、ドレイン領域２側のエネルギー障壁が急峻になることからエネルギー障壁中を伝導電子が導通することが可能となる。このとき、本製造方法をとることで、エッチングダメージを取り除いたドレイン領域２の溝１５の上端部とヘテロ半導体領域３の端部とがほぼ同一面になる構造を容易に形成することができる。このことから、ドレイン領域２とヘテロ半導体領域３の接合界面に対してほぼ垂直に対向するようにゲート絶縁膜４を介したゲート電極５を形成することができるので、ゲート電極５に印加した電圧に応じて効率よくヘテロ接合界面に電界が伸びるため、高い駆動力が得られる。
次に、導通状態から遮断状態に移行すべく、再びゲート電極５を接地電位とすると、ヘテロ半導体領域３並びにドレイン領域２のヘテロ接合界面に形成されていた伝導電子の蓄積状態が解除され、エネルギー障壁中のトンネリングが止まる。そして、ヘテロ半導体領域３からドレイン領域２への伝導電子の流れが止まり、さらにドレイン領域２中にあった伝導電子は基板１に流れ、枯渇すると、ドレイン領域２側にはヘテロ接合部から空乏層が広がり、遮断状態となる。
次に、動作について説明する。本実施の形態においては、例えばソース電極６を接地し、ドレイン電極７に正電位を印加して使用する。
まず、ゲート電極５を例えば接地電位もしくは負電位とした場合、遮断状態を保持する。すなわち、ヘテロ半導体領域３とドレイン領域２とのヘテロ接合界面には、それぞれ伝導電子に対するエネルギー障壁が形成されているためである。
次に、遮断状態から導通状態へと転じるべくゲート電極５に正電位を印加した場合、ゲート絶縁膜４を介してヘテロ半導体領域３とドレイン領域２とが接するヘテロ接合界面までゲート電界が及ぶため、ゲート電極５の近傍のヘテロ半導体領域３並びにドレイン領域２には伝導電子の蓄積層が形成される。すなわち、ゲート電極５の近傍のヘテロ半導体領域３とドレイン領域２との接合界面におけるヘテロ半導体領域３側のポテンシャルが押し下げられ、かつ、ドレイン領域２側のエネルギー障壁が急峻になることからエネルギー障壁中を伝導電子が導通することが可能となる。このとき、本製造方法をとることで、エッチングダメージを取り除いたドレイン領域２の溝１５の上端部とヘテロ半導体領域３の端部とがほぼ同一面になる構造を容易に形成することができる。このことから、ドレイン領域２とヘテロ半導体領域３の接合界面に対してほぼ垂直に対向するようにゲート絶縁膜４を介したゲート電極５を形成することができるので、ゲート電極５に印加した電圧に応じて効率よくヘテロ接合界面に電界が伸びるため、高い駆動力が得られる。
次に、導通状態から遮断状態に移行すべく、再びゲート電極５を接地電位とすると、ヘテロ半導体領域３並びにドレイン領域２のヘテロ接合界面に形成されていた伝導電子の蓄積状態が解除され、エネルギー障壁中のトンネリングが止まる。そして、ヘテロ半導体領域３からドレイン領域２への伝導電子の流れが止まり、さらにドレイン領域２中にあった伝導電子は基板１に流れ、枯渇すると、ドレイン領域２側にはヘテロ接合部から空乏層が広がり、遮断状態となる。
また、本構造においても、従来構造と同様に、例えばソース電極６を接地し、ドレイン電極７に負電位が印加された逆方向導通（還流動作）も可能である。
例えばソース電極６並びにゲート電極５を接地電位とし、ドレイン電極７に所定の正電位が印加されると、伝導電子に対するエネルギー障壁は消滅し、ドレイン領域２側からヘテロ半導体領域３に伝導電子が流れ、逆導通状態となる。このとき、正孔の注入はなく、伝導電子のみで導通するため、逆導通状態から遮断状態に移行する際の逆回復電流による損失も小さい。なお、上述したゲート電極５を接地にせずに制御電極として使用する場合も可能である。
〈図４の構造〉
図４の構造は、図１の構造と比較して、ヘテロ半導体領域３が平坦に形成され、溝１５の側壁にゲート絶縁膜４が形成され、ゲート電極５が溝１５に平坦に埋め込まれ、ソース電極６が素子の表面に平坦に形成されている点が異なる。
次に、図４に示した構造の炭化珪素半導体装置の製造方法を、図５（ａ）〜（ｃ）を用いて説明する。
まず、図１の構造の製造工程を示す図３（ｆ）までは図１の構造と同様である。図３（ｆ）に示す構造において、ケミカル・メカニカル・ポリッシュ（ＣＭＰ(Chemical Mechanical Polishing)）により、ヘテロ半導体領域３を平坦に加工し、図５（ａ）に示すように、ヘテロ半導体領域３と埋め込み領域１１とを含む表面を平坦に形成する。
次に、例えば、酸化物で形成された埋め込み領域１１を例えばフッ化アンモニウムとフッ酸との混合溶液でウエットエッチングし、図５（ｂ）に示す状態にする。
最後に、図５（ｃ）に示すように、図１の構造と同様に、ヘテロ半導体領域３並びにドレイン領域２の内壁に沿って、ゲート絶縁膜４を堆積する。さらにゲート電極５となる多結晶シリコン層を堆積する。その後、ＰＯＣｌ３を用いた固層拡散により、リンをゲート電極５となる多結晶シリコン層中にドーピングする。その後、フォトリソグラフィやエッチング等によりゲート電極５を形成した後、裏面側に相当する基板１には例えば、チタン（Ｔｉ）、ニッケル（Ｎｉ）からなるドレイン電極７を形成し、表面側に相当するヘテロ半導体領域３には、チタン（Ｔｉ）、アルミニウム（Ａｌ）を順に堆積することでソース電極６を形成し（絶縁膜によりゲート電極５とは絶縁させる）、図４に示した本発明の構造の炭化珪素半導体装置を完成させる。なお、本実施の形態においても、図１と同様に、ゲート電極５が溝に埋め込まれた形状を一例として示しているが、ゲート絶縁膜４を介してヘテロ半導体領域３に乗り上げるように形成されていてもかまわない。また、ソース電極６が絶縁膜を介してゲート電極を覆うように隣同士が繋がった形状を一例として示しているが、繋がっていなくてもかまわない。
このようにヘテロ半導体層３０（図３（ｆ）参照）をパターニングし、ヘテロ半導体領域３を形成する前記第四の工程において、ヘテロ半導体層３０をケミカル・メカニカル・ポリッシュすることによってヘテロ半導体領域３を形成する。これにより図１の構造の製造工程において、図３（ｇ）に示したように、ヘテロ半導体層３０の所定の領域にフォトリソグラフィとエッチングにより所定の開口を有するマスク層（図示省略）を形成しなくても済み、工程を簡略化できる。また、素子の表面を平坦にできるので、断線等の信頼性に関する問題を抑制できる。
例えばソース電極６並びにゲート電極５を接地電位とし、ドレイン電極７に所定の正電位が印加されると、伝導電子に対するエネルギー障壁は消滅し、ドレイン領域２側からヘテロ半導体領域３に伝導電子が流れ、逆導通状態となる。このとき、正孔の注入はなく、伝導電子のみで導通するため、逆導通状態から遮断状態に移行する際の逆回復電流による損失も小さい。なお、上述したゲート電極５を接地にせずに制御電極として使用する場合も可能である。
〈図４の構造〉
図４の構造は、図１の構造と比較して、ヘテロ半導体領域３が平坦に形成され、溝１５の側壁にゲート絶縁膜４が形成され、ゲート電極５が溝１５に平坦に埋め込まれ、ソース電極６が素子の表面に平坦に形成されている点が異なる。
次に、図４に示した構造の炭化珪素半導体装置の製造方法を、図５（ａ）〜（ｃ）を用いて説明する。
まず、図１の構造の製造工程を示す図３（ｆ）までは図１の構造と同様である。図３（ｆ）に示す構造において、ケミカル・メカニカル・ポリッシュ（ＣＭＰ(Chemical Mechanical Polishing)）により、ヘテロ半導体領域３を平坦に加工し、図５（ａ）に示すように、ヘテロ半導体領域３と埋め込み領域１１とを含む表面を平坦に形成する。
次に、例えば、酸化物で形成された埋め込み領域１１を例えばフッ化アンモニウムとフッ酸との混合溶液でウエットエッチングし、図５（ｂ）に示す状態にする。
最後に、図５（ｃ）に示すように、図１の構造と同様に、ヘテロ半導体領域３並びにドレイン領域２の内壁に沿って、ゲート絶縁膜４を堆積する。さらにゲート電極５となる多結晶シリコン層を堆積する。その後、ＰＯＣｌ３を用いた固層拡散により、リンをゲート電極５となる多結晶シリコン層中にドーピングする。その後、フォトリソグラフィやエッチング等によりゲート電極５を形成した後、裏面側に相当する基板１には例えば、チタン（Ｔｉ）、ニッケル（Ｎｉ）からなるドレイン電極７を形成し、表面側に相当するヘテロ半導体領域３には、チタン（Ｔｉ）、アルミニウム（Ａｌ）を順に堆積することでソース電極６を形成し（絶縁膜によりゲート電極５とは絶縁させる）、図４に示した本発明の構造の炭化珪素半導体装置を完成させる。なお、本実施の形態においても、図１と同様に、ゲート電極５が溝に埋め込まれた形状を一例として示しているが、ゲート絶縁膜４を介してヘテロ半導体領域３に乗り上げるように形成されていてもかまわない。また、ソース電極６が絶縁膜を介してゲート電極を覆うように隣同士が繋がった形状を一例として示しているが、繋がっていなくてもかまわない。
このようにヘテロ半導体層３０（図３（ｆ）参照）をパターニングし、ヘテロ半導体領域３を形成する前記第四の工程において、ヘテロ半導体層３０をケミカル・メカニカル・ポリッシュすることによってヘテロ半導体領域３を形成する。これにより図１の構造の製造工程において、図３（ｇ）に示したように、ヘテロ半導体層３０の所定の領域にフォトリソグラフィとエッチングにより所定の開口を有するマスク層（図示省略）を形成しなくても済み、工程を簡略化できる。また、素子の表面を平坦にできるので、断線等の信頼性に関する問題を抑制できる。
〈図６、図７の製造方法〉
次に、図６（ａ）〜図７（ｆ）を用いて、本実施の形態の他の製造方法について説明する。完成後の構造は図４の構造と同様である。
まず、図１の構造の製造工程を示す図２（ｄ）までは図１の構造と同様である。図２（ｄ）に示す構造において、図６（ａ）に示すように、酸化防止膜（マスク層）８並びにドレイン領域２の内壁に沿って、ゲート絶縁膜４を堆積する。さらにゲート電極５となる多結晶シリコン層５０を堆積する。その後、ＰＯＣｌ３を用いた固層拡散により、リンをゲート電極５となる多結晶シリコン層５０中にドーピングする。
次に、多結晶シリコン層５０をエッチバックして図６（ａ）に示す状態にし、ゲート電極５を形成する。
次に、図６（ｃ）に示すように、ゲート電極７の上部に熱酸化によりキャップ酸化膜１６を形成する。
次に、図６（ａ）〜図７（ｆ）を用いて、本実施の形態の他の製造方法について説明する。完成後の構造は図４の構造と同様である。
まず、図１の構造の製造工程を示す図２（ｄ）までは図１の構造と同様である。図２（ｄ）に示す構造において、図６（ａ）に示すように、酸化防止膜（マスク層）８並びにドレイン領域２の内壁に沿って、ゲート絶縁膜４を堆積する。さらにゲート電極５となる多結晶シリコン層５０を堆積する。その後、ＰＯＣｌ３を用いた固層拡散により、リンをゲート電極５となる多結晶シリコン層５０中にドーピングする。
次に、多結晶シリコン層５０をエッチバックして図６（ａ）に示す状態にし、ゲート電極５を形成する。
次に、図６（ｃ）に示すように、ゲート電極７の上部に熱酸化によりキャップ酸化膜１６を形成する。
次に、図７（ｄ）に示すように、酸化防止膜８上のゲート絶縁膜４及びキャップ酸化膜１６の上部をドライエッチングにより除去する。
次に、図７（ｅ）に示すように、例えばリン酸溶液にて窒化シリコンからなる酸化防止膜８を除去した後、例えばＬＰ−ＣＶＤ法により多結晶シリコンを堆積する。その後、例えばＰＯＣｌ３雰囲気中にてリンドーピングを行い、Ｎ型の多結晶シリコンからなるヘテロ半導体層３０を形成する。なお、この多結晶シリコン層は、電子ビーム蒸着法やスパッタ法などで堆積した後にレーザーアニールなどで再結晶化させて形成しても、例えば分子線エピタキシーなどでヘテロエピタキシャル成長させた単結晶シリコンで形成してもかまわない。また、該多結晶シリコン層へのドーピングには、イオン注入と注入後の活性化熱処理との組み合わせを用いてもかまわない。
最後に、図４の構造と同様に、図７（ｆ）に示すように、ケミカル・メカニカル・ポリッシュによりヘテロ半導体領域３を平坦に加工し、裏面側に相当する基板１には例えば、チタン（Ｔｉ）、ニッケル（Ｎｉ）からなるドレイン電極７を形成し、表面側に相当するヘテロ半導体領域３には、チタン（Ｔｉ）、アルミニウム（Ａｌ）を順に堆積することでソース電極６を形成し、図４に示した本発明の構造の炭化珪素半導体装置を完成させる。
次に、図７（ｅ）に示すように、例えばリン酸溶液にて窒化シリコンからなる酸化防止膜８を除去した後、例えばＬＰ−ＣＶＤ法により多結晶シリコンを堆積する。その後、例えばＰＯＣｌ３雰囲気中にてリンドーピングを行い、Ｎ型の多結晶シリコンからなるヘテロ半導体層３０を形成する。なお、この多結晶シリコン層は、電子ビーム蒸着法やスパッタ法などで堆積した後にレーザーアニールなどで再結晶化させて形成しても、例えば分子線エピタキシーなどでヘテロエピタキシャル成長させた単結晶シリコンで形成してもかまわない。また、該多結晶シリコン層へのドーピングには、イオン注入と注入後の活性化熱処理との組み合わせを用いてもかまわない。
最後に、図４の構造と同様に、図７（ｆ）に示すように、ケミカル・メカニカル・ポリッシュによりヘテロ半導体領域３を平坦に加工し、裏面側に相当する基板１には例えば、チタン（Ｔｉ）、ニッケル（Ｎｉ）からなるドレイン電極７を形成し、表面側に相当するヘテロ半導体領域３には、チタン（Ｔｉ）、アルミニウム（Ａｌ）を順に堆積することでソース電極６を形成し、図４に示した本発明の構造の炭化珪素半導体装置を完成させる。
上記のように本実施の形態では、第一導電型の半導体基体（基板１とドレイン領域２）と、該半導体基体の一主面に接し、該半導体基体とはバンドギャップが異なるヘテロ半導体領域３と、ヘテロ半導体領域３と前記半導体基体との接合部にゲート絶縁膜４を介して形成されたゲート電極５と、ヘテロ半導体領域３と接続されたソース電極６と、前記半導体基体とオーミック接続されたドレイン電極７とを有する半導体装置の製造方法において、所定の開口を有するマスク層を用いて、前記半導体基体の一主面側に所定の溝１５を形成する第一の工程と、少なくとも溝１５の側壁に接してゲート絶縁膜４を形成する第二の工程と、ゲート絶縁膜４に接してゲート電極５を形成する第三の工程と、前記半導体基体に接し、かつ、ゲート電極５上に層間絶縁膜であるキャップ酸化膜１６を介してヘテロ半導体層３０を形成する第四の工程と、ヘテロ半導体層３０をパターニングし、ヘテロ半導体領域３を形成する第五の工程とを少なくとも含むという構成になっている。
このような構成により、本実施の形態の半導体装置は、従来からある製造技術で容易に実現することが可能であるとともに、本製造方法をとることで、エッチングダメージを取り除いたドレイン領域２の溝１５の上端部とヘテロ半導体領域３の端部とがほぼ同一面になる構造を容易に形成することができる。このことから、ドレイン領域２とヘテロ半導体領域３の接合界面に対してほぼ垂直に対向するようにゲート絶縁膜４を介したゲート電極５を形成することができるので、ゲート電極５に印加した電圧に応じて効率よくヘテロ接合界面に電界が伸びるため、導通時の駆動力が向上する。また、酸化防止膜８として窒化シリコン膜を用いることで、ドレイン領域２が炭化珪素からなる本実施の形態においては、ドレイン領域２の溝１５の上端部とヘテロ半導体領域３の端部とをほぼ同一面にさらに容易に形成することができる。
また、ゲート絶縁膜４が少なくとも熱酸化によって形成した熱酸化膜を含む。これにより品質の良いゲート絶縁膜４を容易に形成することができるため、導通状態における駆動力向上が期待できると共に、高い信頼性を得ることができる。
なお、本発明の製造方法を用いて一例として図１、図４の構造で説明したが、例えば図８〜図１１に示すような構造にも本発明を適用できる。
このような構成により、本実施の形態の半導体装置は、従来からある製造技術で容易に実現することが可能であるとともに、本製造方法をとることで、エッチングダメージを取り除いたドレイン領域２の溝１５の上端部とヘテロ半導体領域３の端部とがほぼ同一面になる構造を容易に形成することができる。このことから、ドレイン領域２とヘテロ半導体領域３の接合界面に対してほぼ垂直に対向するようにゲート絶縁膜４を介したゲート電極５を形成することができるので、ゲート電極５に印加した電圧に応じて効率よくヘテロ接合界面に電界が伸びるため、導通時の駆動力が向上する。また、酸化防止膜８として窒化シリコン膜を用いることで、ドレイン領域２が炭化珪素からなる本実施の形態においては、ドレイン領域２の溝１５の上端部とヘテロ半導体領域３の端部とをほぼ同一面にさらに容易に形成することができる。
また、ゲート絶縁膜４が少なくとも熱酸化によって形成した熱酸化膜を含む。これにより品質の良いゲート絶縁膜４を容易に形成することができるため、導通状態における駆動力向上が期待できると共に、高い信頼性を得ることができる。
なお、本発明の製造方法を用いて一例として図１、図４の構造で説明したが、例えば図８〜図１１に示すような構造にも本発明を適用できる。
〈図８の構造〉
図４の構造の図１の構造と異なる点は、ドレイン領域２の基板１との接合面に対向する主面に接するように、例えばＮ型の多結晶シリコンからなるヘテロ半導体領域３とＰ型の多結晶シリコンからなる第二のヘテロ半導体領域１２とが形成されている点である。つまり、ドレイン領域２とヘテロ半導体領域３及び第二のヘテロ半導体領域１２との接合部は、ＳｉＣと多結晶シリコンとのバンドギャップが異なる材料によるヘテロ接合からなっており、その接合界面にはエネルギー障壁が存在している。ヘテロ半導体領域３とドレイン領域２との接合部に接するように、例えばシリコン酸化膜からなるゲート絶縁膜４が形成されている。また、ゲート絶縁膜４上にはゲート電極５が、ヘテロ半導体領域３及び第二のヘテロ半導体領域１２のドレイン領域２との接合面に対向する対面にはソース電極６が、基板１にはドレイン電極７が接続するように形成されている。
図８の構造の製造方法は、ヘテロ半導体領域３を形成した後に、ヘテロ半導体領域３の所定部分（第二のヘテロ半導体領域１２）に例えばヘテロ半導体領域３の導電型であるＮと反対導電型のＰ型の不純物を導入する。このようにヘテロ半導体領域の導電型や不純物濃度を自由に設計することができる。
図４の構造の図１の構造と異なる点は、ドレイン領域２の基板１との接合面に対向する主面に接するように、例えばＮ型の多結晶シリコンからなるヘテロ半導体領域３とＰ型の多結晶シリコンからなる第二のヘテロ半導体領域１２とが形成されている点である。つまり、ドレイン領域２とヘテロ半導体領域３及び第二のヘテロ半導体領域１２との接合部は、ＳｉＣと多結晶シリコンとのバンドギャップが異なる材料によるヘテロ接合からなっており、その接合界面にはエネルギー障壁が存在している。ヘテロ半導体領域３とドレイン領域２との接合部に接するように、例えばシリコン酸化膜からなるゲート絶縁膜４が形成されている。また、ゲート絶縁膜４上にはゲート電極５が、ヘテロ半導体領域３及び第二のヘテロ半導体領域１２のドレイン領域２との接合面に対向する対面にはソース電極６が、基板１にはドレイン電極７が接続するように形成されている。
図８の構造の製造方法は、ヘテロ半導体領域３を形成した後に、ヘテロ半導体領域３の所定部分（第二のヘテロ半導体領域１２）に例えばヘテロ半導体領域３の導電型であるＮと反対導電型のＰ型の不純物を導入する。このようにヘテロ半導体領域の導電型や不純物濃度を自由に設計することができる。
次に、本構造の動作について説明する。基本的には図１の構造と同様であるが、このような構成にすることにより、遮断性能がさらに向上する。すなわち、ヘテロ半導体領域３及び第二のヘテロ半導体領域１２とドレイン領域２とのヘテロ接合界面には、それぞれ伝導電子に対するエネルギー障壁が形成されているためである。このとき、ヘテロ半導体領域３及び第二のヘテロ半導体領域１２は共にシリコン材料からなるため、炭化珪素からなるドレイン領域２とのエネルギー障壁差ΔＥｃはほぼ同様となる。しかし、Ｎ型であるヘテロ半導体領域３とＰ型である第二のヘテロ半導体領域１２とでは、伝導帯からフェルミ準位までのエネルギーで示されるフェルミエネルギーに差があるため、ドレイン領域２の接合界面に伸びる空乏層の幅が異なる。つまり、第二のヘテロ半導体領域１２との接合界面から伸びる空乏層幅は、ヘテロ半導体領域３との接合界面から伸びる空乏層幅よりも大きいため、より高い遮断性、すなわち漏れ電流を低減することができる。さらに、例えば第二のヘテロ半導体領域１２の不純物濃度をヘテロ半導体領域３の不純物濃度よりも高く設定した場合、第二のヘテロ半導体領域１２とヘテロ半導体領域３とで構成されるＰＮダイオードのビルトイン電界によって生じる空乏層がヘテロ半導体領域３側に伸張することから、ヘテロ半導体領域３とドレイン領域とのヘテロ接合部における漏れ電流をさらに低減することもできる。
さらに本構造において、ヘテロ半導体領域３をゲート電極５からゲート電界が及ぶ程度の幅に設計した場合、例えばゲート電極５を負電位として、例えばヘテロ半導体領域３の全域に反転領域を形成すれば、半導体装置としての遮断性をますます高めることも可能である。
〈図９の構造〉
図９の構造は、図１の構造において、ゲート絶縁膜４とドレイン領域２との間の所定部分に、ドレイン領域２より高濃度のＮ＋型の導通領域１３が形成されている。以下、製造方法の一例について説明する。
例えば、図２（ｄ）に示した状態において、例えばＰＯＣｌ３雰囲気中にてより高い温度でリンドーピングを行うと、炭化珪素表面にリンが導入され、Ｎ＋型の導通領域１３が形成される。なお、不純物の導入は固相拡散による不純物導入を用いても、あるいは例えばイオン注入などの不純物導入方法を用いてもよい。
このような構成にすることにより、導通状態においては、ヘテロ半導体領域３と導通領域１３とのヘテロ接合のエネルギー障壁を緩和させ、ヘテロ半導体領域３から導通領域１３を介してドレイン領域２へと多数キャリアが流れやすくなり、より高い導通特性を得、さらにオン抵抗を低減することができる。
さらに本構造において、ヘテロ半導体領域３をゲート電極５からゲート電界が及ぶ程度の幅に設計した場合、例えばゲート電極５を負電位として、例えばヘテロ半導体領域３の全域に反転領域を形成すれば、半導体装置としての遮断性をますます高めることも可能である。
〈図９の構造〉
図９の構造は、図１の構造において、ゲート絶縁膜４とドレイン領域２との間の所定部分に、ドレイン領域２より高濃度のＮ＋型の導通領域１３が形成されている。以下、製造方法の一例について説明する。
例えば、図２（ｄ）に示した状態において、例えばＰＯＣｌ３雰囲気中にてより高い温度でリンドーピングを行うと、炭化珪素表面にリンが導入され、Ｎ＋型の導通領域１３が形成される。なお、不純物の導入は固相拡散による不純物導入を用いても、あるいは例えばイオン注入などの不純物導入方法を用いてもよい。
このような構成にすることにより、導通状態においては、ヘテロ半導体領域３と導通領域１３とのヘテロ接合のエネルギー障壁を緩和させ、ヘテロ半導体領域３から導通領域１３を介してドレイン領域２へと多数キャリアが流れやすくなり、より高い導通特性を得、さらにオン抵抗を低減することができる。
〈図１０の構造〉
図１０の構造は、図１の構造に加えて、ゲート電極５とヘテロ半導体領域３が対向する部分から所定の距離離れたところに、ヘテロ半導体領域３に接するように、ドレイン領域２の表面に電界緩和領域１４が形成されている。以下、製造方法の一例について説明する。
図１の構造の図２（ａ）において、例えばヘテロ半導体層３０を形成する前に、所定の開口を有するマスク層をマスクとして、アルミニウムイオンもしくはボロンイオンをイオン注入して、Ｐ型の電界緩和領域１４を形成する。なお、固相拡散により形成してもよい。その後の工程は、図１の構造と同様である。
このような構成にすることにより、導通状態においては、ヘテロ半導体領域３とドレイン領域２とのヘテロ接合のエネルギー障壁を緩和させ、より高い導通特性を得ることができる。つまり、オン抵抗がさらに小さくなり、導通性能が向上する。
また、遮断状態においては、電界緩和領域１４とドレイン領域２との間にドレイン電位に応じた空乏層が拡がる。つまり、ヘテロ半導体領域３とドレイン領域２とのヘテロ接合界面に印加されていたドレイン電界が電界緩和領域１４によって緩和されるため、さらに漏れ電流が低減され、遮断性能がさらに向上する。
図１０の構造は、図１の構造に加えて、ゲート電極５とヘテロ半導体領域３が対向する部分から所定の距離離れたところに、ヘテロ半導体領域３に接するように、ドレイン領域２の表面に電界緩和領域１４が形成されている。以下、製造方法の一例について説明する。
図１の構造の図２（ａ）において、例えばヘテロ半導体層３０を形成する前に、所定の開口を有するマスク層をマスクとして、アルミニウムイオンもしくはボロンイオンをイオン注入して、Ｐ型の電界緩和領域１４を形成する。なお、固相拡散により形成してもよい。その後の工程は、図１の構造と同様である。
このような構成にすることにより、導通状態においては、ヘテロ半導体領域３とドレイン領域２とのヘテロ接合のエネルギー障壁を緩和させ、より高い導通特性を得ることができる。つまり、オン抵抗がさらに小さくなり、導通性能が向上する。
また、遮断状態においては、電界緩和領域１４とドレイン領域２との間にドレイン電位に応じた空乏層が拡がる。つまり、ヘテロ半導体領域３とドレイン領域２とのヘテロ接合界面に印加されていたドレイン電界が電界緩和領域１４によって緩和されるため、さらに漏れ電流が低減され、遮断性能がさらに向上する。
〈図１１の構造〉
図１１の構造は、図１の構造の変形例で、図２（ａ）において、酸化防止膜８を形成する前に、ドレイン領域２に溝１７を形成し、その後、ヘテロ半導体層３０を形成する。以降の工程は、図１の構造と同様である。このような構成により、図１の構造よりもヘテロ半導体領域３における漏れ電流をさらに低減することができる。
以上説明したように、本発明の基本プロセスを用いて、図８〜図１１に示すような様々な構造を形成することができる。
図１１の構造は、図１の構造の変形例で、図２（ａ）において、酸化防止膜８を形成する前に、ドレイン領域２に溝１７を形成し、その後、ヘテロ半導体層３０を形成する。以降の工程は、図１の構造と同様である。このような構成により、図１の構造よりもヘテロ半導体領域３における漏れ電流をさらに低減することができる。
以上説明したように、本発明の基本プロセスを用いて、図８〜図１１に示すような様々な構造を形成することができる。
以上、本実施の形態の全ての構造において、炭化珪素を基板材料とした半導体装置を一例として説明したが、基板材料はシリコン、シリコンゲルマニウム、窒化ガリウム、ダイヤモンドなどその他の半導体材料でもかまわない。また、全ての構造において、炭化珪素のポリタイプとして４Ｈタイプを用いて説明したが、６Ｈ、３Ｃ等その他のポリタイプでもかまわない。また、全ての構造において、ドレイン電極７とソース電極６とをドレイン領域２を挟んで対向するように配置し、ドレイン電流を縦方向に流す所謂縦型構造のトランジスタで説明してきたが、例えばドレイン電極７とソース電極６とを同一主面上に配置し、ドレイン電流を横方向に流す所謂横型構造のトランジスタであってもかまわない。
また、ヘテロ半導体領域３あるいは第二のヘテロ半導体領域１２に用いる材料として多結晶シリコンを用いた例で説明したが、炭化珪素とヘテロ接合を形成する材料であればどの材料でもかまわない。また、一例として、ドレイン領域２としてＮ型の炭化珪素を、ヘテロ半導体領域３としてＮ型の多結晶シリコンを用いて説明しているが、それぞれＮ型の炭化珪素とＰ型の多結晶シリコン、Ｐ型の炭化珪素とＰ型の多結晶シリコン、Ｐ型の炭化珪素とＮ型の多結晶シリコンの如何なる組み合わせでもよい。
さらに本発明の主旨を逸脱しない範囲での変形を含むことは言うまでもない。
また、ヘテロ半導体領域３あるいは第二のヘテロ半導体領域１２に用いる材料として多結晶シリコンを用いた例で説明したが、炭化珪素とヘテロ接合を形成する材料であればどの材料でもかまわない。また、一例として、ドレイン領域２としてＮ型の炭化珪素を、ヘテロ半導体領域３としてＮ型の多結晶シリコンを用いて説明しているが、それぞれＮ型の炭化珪素とＰ型の多結晶シリコン、Ｐ型の炭化珪素とＰ型の多結晶シリコン、Ｐ型の炭化珪素とＮ型の多結晶シリコンの如何なる組み合わせでもよい。
さらに本発明の主旨を逸脱しない範囲での変形を含むことは言うまでもない。
なお、特許請求の範囲における、半導体基体の一主面側に所定の溝を形成するために用いるマスク層は、実施の形態におけるマスク層９及び酸化防止膜８に相当する。
１…基板 ２…ドレイン領域
３…ヘテロ半導体領域 ４…ゲート絶縁膜
５…ゲート電極 ６…ソース電極
７…ドレイン電極 ８…酸化防止膜
９…マスク層 １０…犠牲酸化膜
１１…埋め込み領域 １２…第二のヘテロ半導体領域
１３…導電領域 １４…電界緩和領域
１５…溝 １６…キャップ酸化膜
１７…溝 ３０…ヘテロ半導体層
３…ヘテロ半導体領域 ４…ゲート絶縁膜
５…ゲート電極 ６…ソース電極
７…ドレイン電極 ８…酸化防止膜
９…マスク層 １０…犠牲酸化膜
１１…埋め込み領域 １２…第二のヘテロ半導体領域
１３…導電領域 １４…電界緩和領域
１５…溝 １６…キャップ酸化膜
１７…溝 ３０…ヘテロ半導体層
Claims (11)
- 第一導電型の半導体基体と、
前記半導体基体の一主面に接し、該半導体基体とはバンドギャップが異なるヘテロ半導体領域と、
前記ヘテロ半導体領域と前記半導体基体との接合部にゲート絶縁膜を介して形成されたゲート電極と、
前記ヘテロ半導体領域と接続されたソース電極と、
前記半導体基体とオーミック接続されたドレイン電極と
を有する半導体装置の製造方法において、
所定の開口を有するマスク層を用いて、前記半導体基体の一主面側に所定の溝を形成する第一の工程と、
少なくとも前記溝の側壁に接して、かつ、該溝からはみ出すように埋め込み領域を形成する第二の工程と、
前記半導体基体並びに前記埋め込み領域に接するようにヘテロ半導体層を形成する第三の工程と、
前記ヘテロ半導体層をパターニングし、前記ヘテロ半導体領域を形成する第四の工程と
を少なくとも含むことを特徴とする半導体装置の製造方法。 - 前記第四の工程において、前記ヘテロ半導体層をエッチバックすることによって前記ヘテロ半導体領域を形成することを特徴とする請求項１記載の半導体装置の製造方法。
- 前記第四の工程において、前記ヘテロ半導体層をケミカル・メカニカル・ポリッシュすることによって前記ヘテロ半導体領域を形成することを特徴とする請求項１記載の半導体装置の製造方法。
- 前記埋め込み領域が、前記第三の工程の後で取り除くことが可能な材料からなることを特徴とする請求項１乃至３のいずれか記載の半導体装置の製造方法。
- 前記第四の工程の後で、前記ヘテロ半導体領域と前記半導体基体とのヘテロ接合界面に接するように前記ゲート絶縁膜を形成する工程を有することを特徴とする請求項１乃至４のいずれか記載の半導体装置の製造方法。
- 第一導電型の半導体基体と、
前記半導体基体の一主面に接し、該半導体基体とはバンドギャップが異なるヘテロ半導体領域と、
前記ヘテロ半導体領域と前記半導体基体との接合部にゲート絶縁膜を介して形成されたゲート電極と、
前記ヘテロ半導体領域と接続されたソース電極と、
前記半導体基体とオーミック接続されたドレイン電極と
を有する半導体装置の製造方法において、
所定の開口を有するマスク層を用いて、前記半導体基体の一主面側に所定の溝を形成する第一の工程と、
少なくとも前記溝の側壁に接して前記ゲート絶縁膜を形成する第二の工程と、
前記ゲート絶縁膜に接して前記ゲート電極を形成する第三の工程と、
前記半導体基体に接し、かつ、前記ゲート電極上に層間絶縁膜を介してヘテロ半導体層を形成する第四の工程と、
前記ヘテロ半導体層をパターニングし、前記ヘテロ半導体領域を形成する第五の工程と
を少なくとも含むことを特徴とする半導体装置の製造方法。 - 前記ゲート絶縁膜が、少なくとも熱酸化によって形成した熱酸化膜を含むことを特徴とする請求項６記載の半導体装置の製造方法。
- 前記第一の工程と前記第二の工程との間において、犠牲酸化工程を有することを特徴とする請求項１乃至７のいずれか記載の半導体装置の製造方法。
- 前記半導体基体が炭化珪素からなることを特徴とする請求項１乃至８のいずれか記載の半導体装置の製造方法。
- 前記ヘテロ半導体領域が単結晶シリコン、多結晶シリコンもしくはアモルファスシリコンの少なくとも一つからなることを特徴とする請求項１乃至９のいずれか記載の半導体装置の製造方法。
- 前記マスク層が炭化珪素の熱酸化レートに近い値をもつ材料からなることを特徴とする請求項９または１０記載の半導体装置の製造方法。
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| Application Number | Priority Date | Filing Date | Title |
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| JP4862254B2 (ja) | 2012-01-25 |
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| Date | Code | Title | Description |
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| A621 | Written request for application examination |
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|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20101018 |
|
| RD04 | Notification of resignation of power of attorney |
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|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110610 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110614 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110721 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110823 |
|
| A521 | Written amendment |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
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| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20111024 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141118 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
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