JP2004134644A - 炭化珪素半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】ゲート絶縁膜の絶縁耐圧を低下させることなく、高いチャネル移動度を有する炭化珪素半導体装置を提供することを課題とする。
【解決手段】炭化珪素半導体基板１に形成されたエピタキシャル層２の表層部に形成されたベース領域３ａ、３ｂと、ベース領域３ａ、３ｂの表層部に形成されたソース領域４ａ、４ｂと、ソース領域４ａ、４ｂとエピタキシャル層２との間のベース領域３ａ、３ｂ中にチャネル領域５ａ、５ｂが形成されるべく、チャネル領域５ａ、５ｂの上に形成されたゲート絶縁膜６とを有する炭化珪素半導体装置において、ゲート絶縁膜６とチャネル領域５ａ、５ｂと間に、炭化珪素とはバンドギャップが異なる半導体層１２を形成して構成される
【選択図】 図１
【解決手段】炭化珪素半導体基板１に形成されたエピタキシャル層２の表層部に形成されたベース領域３ａ、３ｂと、ベース領域３ａ、３ｂの表層部に形成されたソース領域４ａ、４ｂと、ソース領域４ａ、４ｂとエピタキシャル層２との間のベース領域３ａ、３ｂ中にチャネル領域５ａ、５ｂが形成されるべく、チャネル領域５ａ、５ｂの上に形成されたゲート絶縁膜６とを有する炭化珪素半導体装置において、ゲート絶縁膜６とチャネル領域５ａ、５ｂと間に、炭化珪素とはバンドギャップが異なる半導体層１２を形成して構成される
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、炭化珪素の基板を用いて形成された炭化珪素半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
炭化珪素（以下、ＳｉＣと呼ぶ）は、バンドギャップが広く、また最大絶縁破壊電界がシリコンと比較して一桁も大きい。さらに、ＳｉＣの自然酸化物はＳｉＯ２ であり、シリコンと同様の方法によりＳｉＣの表面上に熱酸化膜を容易に形成することができる。このため、ＳｉＣは電気自動車の高速／高電圧スイッチング素子、特に高電力ユニ／バイポーラ素子として用いた際に非常に優れた材料となることが期待されている。
【０００３】
図９はＳｉＣを用いたプレーナ型ＭＯＳＦＥＴの従来構造を示す断面図である。この種の従来構造としては、例えば以下に示す文献に記載されたものが知られている（特許文献１参照）。図９において、高濃度Ｎ＋ 型のＳｉＣ基板９０１上にＮ− 型のＳｉＣエピタキシャル層９０２が形成されている。エピタキシャル層９０２の表層部における所定領域には、Ｐ型のベース領域９０３ａ、９０３ｂ、およびＮ＋ 型のソース領域９０４ａ、９０４ｂが形成されている。
【０００４】
なお、Ｐ型のベース領域９０３ａ、９０３ｂの表層部は、デバイス動作時にチャネル領域９０５ａ、９０５ｂとして機能する。また、Ｎ− 型のＳｉＣエピタキシャル層９０２の上には、ゲート絶縁膜９０６を介してポリシリコンゲート９０７が配置され、ポリシリコンゲート９０７は層間絶縁膜９０９にて覆われている。Ｎ＋ 型のソース領域９０４ａ、９０４ｂに接するようにソース電極９１０ａ、９１０ｂが形成されているとともに、ポリシリコンゲート９０７に接するようにゲート電極９０８画形成され、Ｎ＋ 型のＳｉＣ基板９０１の裏面にはドレイン電極９１１が形成されている。なお、Ｐ型のベース領域９０３ａ、９０３ｂは、図示されていないところでソース電極９１０ａ、９１０ｂと同電位となるように接続されている。
【０００５】
このようなプレーナ型ＭＯＳＦＥＴの動作としては、ソース電極９１０ａ、９１０ｂが接地され、ドレイン電極９１１に正の電圧が印加された状態で、ゲート電極９０８に正の電圧が印加されると、ゲート電極９０８に対向したＰ型のベース領域９０３ａ、９０３ｂの表層部のチャネル領域９０５ａ、９０５ｂに反転型チャネルが形成され、ソース電極９１０ａ、９１０ｂからドレイン電極９１１へと電子を流すことが可能となる。
【０００６】
【特許文献１】
特開平１０−２３３５０３号公報（第５−８頁、図１）
【０００７】
【非特許文献１】
Ｖ． Ｖ． Ａｆａｎａｓｅｖ， Ｍ． Ｂａｓｓｌｅｒ， Ｇ． Ｐｅｎｓｌ ａｎｄ Ｍ． Ｓｃｈｕｌｚ， Ｐｈｙｓ． Ｓｔａｔ． Ｓｏｌ． ａ １６２ （１９９７） ３２１．
【０００８】
【非特許文献２】
Ｖ． Ｖ． Ａｆａｎａｓｅｖ， Ａ． Ｓｔｅｓｍａｎｓ ａｎｄ Ｃ． Ｉ． Ｈａｒｒｉｓ， Ｍａｔｅｒｉａｌｓ Ｓｃｉｅｎｃｅ Ｆｏｒｕｍ Ｖｏｌｓ． ２６４−２６８ （１９９８） ｐｐ． ８５７−８６０
【０００９】
【発明が解決しようとする課題】
図１０に示すような従来のＳｉＣプレーナ型ＭＯＳＦＥＴでは、ゲート絶縁膜９０６とチャネル領域９０５ａ、９０５ｂとの界面に多量の界面準位が存在することが知られている（例えば、非特許文献１参照）。これら界面準位の起源の一つにカーボンクラスターがあることが知られている（例えば、非特許文献２参照）。
【００１０】
通常、ゲート絶縁膜９０６は、ＳｉＣを熱酸化することにより形成される。ＳｉＣを熱酸化すると、シリコンのみならずカーボンも酸化されることになる。酸化温度にもよるが、酸化反応が進むに従い、酸化されたカーボン原子の多くはＣＯ、ＣＯ２ などの形態を取り、酸化膜／ＳｉＣ界面から酸化膜中を拡散し酸化反応の系外へ排出される。しかし、一部のカーボン原子は、酸化膜／ＳｉＣ界面でクラスターを形成する。
【００１１】
このクラスターは、ｓｐ２結合したカーボン原子の集合体であり、これらが界面準位を形成する。カーボンクラスターのカーボン原子は酸化反応時にＳｉＣから供給されるため、ＳｉＣを熱酸化してゲート絶縁膜９０６を形成する限り、カーボンクラスターの発生は避けられず、酸化膜／ＳｉＣ界面との界面における界面準位の低減は困難である。このような理由から、ゲート電極９０８に電圧を印加してＰ型のベース領域９０３ａ、９０３ｂの表層部のチャネル領域９０５ａ、９０５ｂに反転型チャネルを形成しても、チャネル移動度が小さいという問題があった。
【００１２】
また、熱酸化を一切行わず、ＣＶＤ法などのデポジション法によって形成した酸化膜をゲート絶縁膜９０６に用いる試みもある。しかしながら、この場合には、形成した酸化膜の膜質が通常の熱酸化膜と比較して著しく劣るため、ゲート絶縁膜９０６の絶縁耐圧の低下を招いてしまうという問題があった。
【００１３】
そこで、本発明は、上記に鑑みてなされたものであり、その目的とするところは、ゲート絶縁膜の絶縁耐圧を低下させることなく、高いチャネル移動度を有する炭化珪素半導体装置及びその製造方法を提供することにある。
【００１４】
【課題を解決するための手段】
上記目的を達成するために、本発明の課題を解決する手段は、第１導電型の炭化珪素半導体基板と、前記炭化珪素半導体基板上に形成された第１導電型のベース領域と、前記ベース領域に形成された第１導電型のソース領域と、前記炭化珪素半導体基板上に形成された第１導電型のドレイン領域と、前記ソース領域と前記ドレイン領域との間に形成されるチャネル領域の上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート領域とを有する炭化珪素半導体装置において、前記チャネル領域上の前記ゲート絶縁膜と前記チャネル領域との間に、炭化珪素とバンドギャップが異なる半導体層を形成したことを特徴とする。
【００１５】
【発明の効果】
本発明によれば、ゲート絶縁膜とチャネル領域と間に、炭化珪素とはバンドギャップが異なる半導体層を挟む構造を採用したので、炭化珪素を直接、熱酸化してゲート絶縁膜を形成する必要がなくなり、カーボンクラスターは発生せず、それに伴い界面準位の発生も防止できる。これにより、チャネル領域にはカーボンクラスターに起因する界面準位が存在せず、高いチャネル移動度を実現することができる。
【００１６】
【発明の実施の形態】
以下、図面を用いて本発明の実施形態を説明する。
【００１７】
図１は本発明の第１の実施形態に係る炭化珪素半導体装置の構成を示す断面図である。図１に示す実施形態の炭化珪素半導体装置は、ＳｉＣプレーナ型ＭＯＳＦＥＴを一例としており、高濃度Ｎ＋ 型ＳｉＣ基板１上にＮ− 型ＳｉＣエピタキシャル層２が形成されている。そしてＮ− 型ＳｉＣエピタキシャル層２の表層部における所定領域には、Ｐ型ベース領域３ａ、３ｂ、およびＮ＋ 型ソース領域４ａ、４ｂが形成されている。なお、Ｐ型ベース領域３ａ、３ｂの表層部は、デバイス動作時にチャネル領域５ａ、５ｂとして機能する。
【００１８】
また、Ｎ− 型ＳｉＣエピタキシャル層２の上には、半導体層としてＰ− 型のポリシリコン層１２が形成されている。この半導体層は、ゲート電極８に印加される電圧を制御して半導体層をチャネルとして動作させるために、炭化珪素よりもバンドギャップが小さい材料で構成され、例えばポリシリコンに代えて単結晶シリコンを用いてもよい。ポリシリコン層１２は、ＳｉＣエピタキシャル層２、ソース領域４ａ、４ｂの一部、ならびにベース領域３ａ、３ｂの表層部のチャネル領域５ａ、５ｂと対向して積層形成され、ソース領域４ａ、４ｂとＳｉＣエピタキシャル層２とを電気的に繋ぐように形成されている。ポリシリコン層１２は、その膜厚が薄く形成されている。すなわち、ゲート電極８に電圧を印加した際に、ポリシリコン層１２を介してベース領域３ａ、３ｂの表層部にもゲート電界が及び、チャネル領域５ａ、５ｂに反転型チャネルが形成される程度に膜厚が薄く形成されている。
【００１９】
ポリシリコン層１２の上面にはゲート絶縁膜６を介してポリシリコンゲート７が配置され、ポリシリコンゲート７は層間絶縁膜９にて覆われている。Ｎ＋ 型ソース領域４ａ、４ｂに接するようにソース電極１０ａ、１０ｂが形成されるとともに、ポリシリコンゲート７に接するようにゲート電極８が形成されている。Ｎ＋ 型ＳｉＣ基板１の裏面には、ドレイン電極１１が形成されている。なお、Ｐ型ベース領域３ａ、３ｂは、図示されていないところでソース電極１０ａ、１０ｂと同電位となるように接続されている。
【００２０】
このようなプレーナ型ＭＯＳＦＥＴの動作としては、ドレイン電極１１とソース電極１０ａ、１０ｂとの間に電圧が印加された状態で、ゲート電極８に正の電圧が印加されると、Ｐ− 型のポリシリコン層１２を介して、ベース領域３ａ、３ｂの表層部にも電界が及び、チャネル領域５ａ、５ｂに反転型チャネルが形成される。これにより、ソース電極１０ａ、１０ｂからドレイン電極１１へと電子が流れ、導通状態となる。一方、ゲート電極８に印加された電圧を取り去ることによって、ドレイン電極１１とソース電極１０ａ、１０ｂとの間は電気的に絶縁され、遮断状態となる。このような動作により、プレーナ型ＭＯＳＦＥＴは、スイッチング素子として機能することになる。
【００２１】
次に、図１に示す構成を製造する方法の一実施形態を、図２に示す製造工程断面図を参照して説明する。
【００２２】
図２（ａ）において、まずＮ＋ 型ＳｉＣ基板１を用意する。基板１の不純物濃度は、例えば１×１０１９ｃｍ−３程度である。このＳｉＣ基板１の上面に、ＳｉＣ基板１よりも不純物濃度の低いＳｉＣエピタキシャル層２をＣＶＤ法にて堆積する。ＳｉＣエピタキシャル層２の不純物濃度及び厚さは、例えば１×１０１６ｃｍ−３、１０μｍ程度である。
【００２３】
次に、図２（ｂ）において、ＳｉＣエピタキシャル層２の上面に、ＬＰＣＶＤ法により酸化膜を堆積し、フォトリソグラフィーとエッチングにより、所定の位置に酸化膜マスク２０を形成する。その後、この酸化膜マスク２０を介してアルミニウム２１をイオン注入し、Ｐ型ベース領域３ａ、３ｂを形成する。アルミニウム２１の注入条件は、例えば加速エネルギー：１０〜３６０ｋｅＶ、総ドーズ量：２．５×１０１３ｃｍ−２、基板温度：８００℃の多段注入である。
【００２４】
次に、図２（ｃ）において、酸化膜マスク２０を希フッ酸により除去し、再度ＳｉＣエピタキシャル層２の上面にＣＶＤ法により酸化膜を堆積し、フォトリソグラフィーとエッチングにより、所定の位置に酸化膜マスク２２を形成する。その後、酸化膜マスク２２を介して燐２３をイオン注入し、ソース領域４ａ、４ｂを形成する。燐２３の注入条件は、例えば加速エネルギー：２０〜１５０ｋｅＶ、総ドーズ量：５×１０１５ｃｍ−２、基板温度：８００℃の多段注入である。
【００２５】
次に、図２（ｄ）において、酸化膜マスク２１を希フッ酸により除去し、アルゴン雰囲気中にて１５００℃で３０分間の熱処理を行い、注入したアルミニウム、燐を活性化させる。その後、ＬＰＣＶＤ法により、ＳｉＣエピタキシャル層２の上面に半導体層としてポリシリコン層１２を形成する。ここで、ポリシリコン層１２の膜厚は、ゲート電極８に電圧を印加した際に、ＳｉＣエピタキシャル層２の表層部のチャネル領域５ａ、５ｂにゲート電界が十分に及ぶ膜厚であればよいので、例えば膜厚２０ｎｍ程度とする。その後、ＢＢｒ３ の雰囲気中にてポリシリコン層１２にボロンを拡散する。ボロンの拡散条件は、例えば７００℃で２０分である。
【００２６】
次に、図２（ｅ）において、ゲート絶縁膜６としてＣＶＤ法により酸化膜を堆積し、さらにＬＰＣＶＤ法によりポリシリコンを堆積する。このポリシリコン層は先のポリシリコン層１２とは異なり、ポリシリコンゲート７として機能するものである。ここで、ゲート絶縁膜６の厚さは、例えば５０ｎｍ程度、ポリシリコン層の厚さは、例えば膜厚３５０ｎｍ程度である。その後、ＰＯＣｌ３ の雰囲気中にてポリシリコン層に燐２３を拡散する。燐２３の拡散条件は、例えば９５０℃で２０分である。
【００２７】
次に、図２（ｆ）において、フォトリソグラフィと反応性イオンエッチングにより、ポリシリコン層１２、ゲート絶縁膜６となる酸化膜ならびにポリシリコンゲート７となるポリシリコン層をエッチングし、ゲート絶縁膜６ならびにポリシリコンゲート７を形成する。その後、層間絶縁膜９としてＣＶＤ法により酸化膜を堆積する。
【００２８】
最後に、図５（ｇ）において、ＳｉＣ基板１の裏面にニッケルを堆積し、アルゴンの雰囲気中で１０００℃で１分間の熱処理を行い、ドレイン電極１１を形成する。その後、フォトリソグラフィとエッチングによりコンタクトホールを開孔し、アルミニウムを堆積し、ゲート電極８、ソース電極１０ａ、１０ｂを形成する。これにより、図１に示す構成のＳｉＣプレーナ型ＭＯＳＦＥＴが完成する。
【００２９】
なお、上記第１の実施形態は、請求項１，２，３，７，８に記載された発明に対応した実施形態である。
【００３０】
このような第１の実施形態においては、ゲート絶縁膜６は半導体層であるポリシリコン層１２の上面に形成されており、ＳｉＣを直接、熱酸化してゲート絶縁膜６を形成していない。このため、前述したカーボンクラスターは発生せず、それに伴う界面準位も発生しない。チャネル領域５ａ、５ｂは、ポリシリコン層１２の直下に位置することになるが、ポリシリコン層１２の厚さが薄いため、ゲート電極８に電圧を印加した際に、ポリシリコン層１２を介してベース領域３ａ、３ｂの表層部にもゲート電界が及び、チャネル領域５ａ、５ｂに反転型チャネルが形成される。先に述べたように、このチャネル領域５ａ、５ｂには、カーボンクラスターに起因する界面準位が存在しないため、高いチャネル移動度を実現することができる。
【００３１】
また、ベース領域３ａ、３ｂに挟まれたＳｉＣエピタキシャル層２の表層部に、半導体層であるポリシリコン層１２を配置している。これにより、ソース電極１０ａ、１０ｂとドレイン電極１１間に高電圧が印加された状態、且つゲート電極８が接地電位、すなわち遮断状態では、ポリシリコン層１２とＳｉＣエピタキシャル層２とのヘテロ接合界面のポリシリコン層１２側に蓄積された電子が電界をシールドする。したがって、ゲート絶縁膜６の絶縁破壊が生じるのを防止することができる。
【００３２】
また、半導体層の構成材料として単結晶シリコンまたはポリシリコンを用いているので、拡散やイオン注入による伝導度制御やエッチングのプロセスが容易になる。
【００３３】
上記効果は、請求項１，２，３，７，８に記載された技術内容によって達成される効果に相当する。
【００３４】
なお、上記第１の実施形態では、炭化珪素半導体装置として、プレーナ型ＭＯＳＦＥＴを一例として説明したが、本願発明は、例えば図３の第２の実施形態に示すように、ＳｉＣ基板１上に形成されたベース領域３ａにソース領域４ａとドレイン領域３０が対向して形成され、ソース領域４ａとドレイン領域３０間のベース領域３ａの表層にチャネル領域３１が形成されるようなＭＯＳＦＥＴの場合にも適用可能であり、第１の実施形態と同様の効果を得ることができる。
【００３５】
また、第１の実施形態では、図１に示すように半導体層としてのポリシリコン層１２がゲート絶縁膜６の直下の全ての領域に配置されている構成になっているが、例えば、図４の第３の実施形態又は図５の第４の実施形態に示すように、半導体層としてのポリシリコン層１２がソース領域４ａ、４ｂ、チャネル領域５ａ、５ｂ、又はＳｉＣエピタキシャル層２上に部分的に所定の位置に配置された構成の場合においても、第１の実施形態と同様の効果を得ることができる。
【００３６】
なお、上記第２の実施形態は、請求項１，７，８に記載された発明に対応した実施形態であり、第３の実施形態は、請求項１，２，３，７，８に記載された発明に対応した実施形態であり、第４の実施形態は、請求項１，２，３，７，８に記載された発明に対応した実施形態である。
【００３７】
図６は本発明の第５の実施形態に係る炭化珪素半導体装置の構成を示す断面図である。図６に示す第５の実施形態の炭化珪素半導体装置は、ＳｉＣプレーナ型ＭＯＳＦＥＴを一例としており、高濃度Ｎ＋ 型のＳｉＣ基板１上にＮ− 型のＳｉＣエピタキシャル層２が形成されている。ＳｉＣエピタキシャル層２の表層部における所定領域には、Ｐ型のベース領域３ａ、３ｂ、およびＮ＋ 型のソース領域４ａ、４ｂが形成されている。なお、Ｐ型ベース領域３ａ、３ｂの表層部はデバイス動作時にチャネル領域５ａ、５ｂとして機能する。Ｐ型のベース領域３ａ、３ｂに挟まれたＮ− 型のＳｉＣエピタキシャル層２の表層部には、ＳｉＣエピタキシャル層２よりも不純物濃度が高いＮ＋ 型の高濃度ＳｉＣ層６０が形成されている。
【００３８】
Ｎ＋ 型の高濃度ＳｉＣ層６０及びＰ型のベース領域３ａ、３ｂの上には、半導体層としてソース領域４ａ、４ｂと同導電型のＮ− 型のポリシリコン層１２が形成されている。ポリシリコン層１２とＮ＋ 型のソース領域４ａ、４ｂが接する領域のポリシリコン層は、Ｎ− 型のポリシリコン層１２より不純物濃度が高いＮ＋ 型の高濃度ポリシリコン層６１ａ、６１ｂで形成されている。
【００３９】
この半導体層は、ゲート電極８に印加される電圧を制御して半導体層をチャネルとして動作させるために、炭化珪素よりもバンドギャップが小さい材料で構成されており、例えばポリシリコンに代えて単結晶シリコンを用いてもよい。ポリシリコン層１２、６１ａ、６１ｂは、ＳｉＣエピタキシャル層２、ソース領域４ａ、４ｂの一部、ならびにベース領域３ａ、３ｂの表層部のチャネル領域５ａ、５ｂと対向して積層形成され、ソース領域４ａ、４ｂとＳｉＣ層６０とを電気的に繋ぐように形成されている。ポリシリコン層１２、６１ａ、６１ｂは、その膜厚が薄く形成されている。すなわち、ゲート電極８に電圧を印加した際に、ポリシリコン層１２を介してベース領域３ａ、３ｂの表層部にもゲート電界が及び、チャネル領域５ａ、５ｂに反転型チャネルが形成される程度に膜厚が薄く形成されている。
【００４０】
ポリシリコン層１２及び高濃度ポリシリコン層６１ａ、６１ｂの上面には、ゲート絶縁膜６を介してポリシリコンゲート７が配置され、ポリシリコンゲート７は層間絶縁膜９にて覆われている。Ｎ＋ 型のソース領域４ａ、４ｂに接するように、ソース電極１０ａ、１０ｂが形成されているとともに、ポリシリコンゲート７に接するようにゲート電極８が形成されている。Ｎ＋ 型のＳｉＣ基板１の裏面には、ドレイン電極１１が形成されている。なお、Ｐ型のベース領域３ａ、３ｂは、図示されていないところでソース電極１０ａ、１０ｂと同電位となるように接続されている。
【００４１】
このような構成のプレーナ型ＭＯＳＦＥＴの動作としては、前述した第１の実施形態におけるプレーナ型ＭＯＳＦＥＴのスイッチング動作に加えて、ドレイン電極１１とソース電極１０ａ、１０ｂとの間に電圧が印加された状態で、ゲート電極８に正の電圧が印加された導通状態時には、ゲート絶縁膜６を介してポリシリコン層１２、ならびにポリシリコン層１２に接するＮ＋ 型の高濃度ＳｉＣ層６０のヘテロ接合界面までゲート電界が及ぶ。これにより、ポリシリコン層１２に接するＮ＋ 型の高濃度ＳｉＣ層６０に電子の蓄積層が形成され、ヘテロ接合界面のエネルギー障壁が急峻になり、エネルギー障壁中をトンネリングすることによって、ポリシリコン層１２を経由してソース電極１０ａ、１０ｂからドレイン電極１１へ電子が流れる。
【００４２】
一方、ゲート電極８に印加された電圧を取り去って遮断状態にした場合には、ポリシリコン層１２に接するＮ＋ 型の高濃度ＳｉＣ層６０に形成された電子の蓄積層が消失し、急峻であったエネルギー障壁は緩やかになる。これにより、導通状態時に流れていた電子は、トンネリングすることができなくなり障壁によって遮られ、遮断状態となる。このような動作により、スイッチング素子として機能する。
【００４３】
次に、上記トンネリング動作を詳細に説明する。
【００４４】
まず、ソース電極１０ａ、１０ｂを発した電子は、ソース領域４ａ、４ｂに流れ込み、Ｎ＋ 型の高濃度ポリシリコン層６１ａ、６１ｂとソース領域４ａ、４ｂの界面に到達する。Ｎ＋ 型の高濃度ポリシリコン層６１ａ、６１ｂとソース領域４ａ、４ｂの接触は、Ｎ＋ 型の高濃度ポリシリコン層６１ａ、６１ｂとソース領域４ａ、４ｂ間のヘテロ接合界面のエネルギー障壁が急峻になり、オーミック接触になっている。このため、電子はソース領域４ａ、４ｂからＮ＋ 型の高濃度ポリシリコン層６１ａ、６１ｂへ流れ、さらにＮ− 型のポリシリコン層１２へと流れる。その後、ポリシリコン層１２中を流れる電子は、ポリシリコン層１２と
Ｎ＋ 型の高濃度ＳｉＣ層６０の界面に到達する。
【００４５】
ポリシリコン層１２とＮ＋ 型の高濃度ＳｉＣ層６０の界面はヘテロ接合になっており、電位状態に応じて図７（ａ）〜（ｃ）に示すようなエネルギーバンド構造を呈する。
【００４６】
以下、各電位状態におけるポリシリコン層１２とＮ＋ 型の高濃度ＳｉＣ層６０とのヘテロ接合界面の挙動について説明する。なお、図７（ａ）〜（ｃ）に示すエネルギーバンド構造は、界面準位の影響は考慮せずに理想的な半導体へテロ接合のエネルギー準位を図示している。図７（ａ）は、ゲート電極８、ソース電極１０ａ、１０ｂ、ドレイン電極１１のいずれの電極にも電圧を印加しない状態、すなわち熱平衡状態におけるバンド構造を示している。また、図７（ｂ）は、ゲート電極８、ソース電極１０ａ、１０ｂを共に接地電位とし、かつドレイン電極１１に然るべき正電位を印加した状態のエネルギーバンド構造を示している。
【００４７】
図７（ｂ）に示すように、ヘテロ接合界面のＮ＋ 型の高濃度ＳｉＣ層６０には、ドレイン電極１１に印加した電圧に応じて空乏層が拡がる。それに対して、半導体層であるポリシリコン層１２側に存在する電子は、エネルギー障壁７０を越えることができず、その接合界面には電子が蓄積される。このため、高濃度ＳｉＣ層６０側に拡がる空乏層に見合う電気力線が終端し、ポリシリコン層１２側ではドレイン電界がシールドされることになる。これにより、遮断状態を維持することが可能になる。
【００４８】
次に、遮断状態から導通状態へと転じるべくゲート電極８に電圧を印加した場合には、ポリシリコン層１２が薄く形成されているため、ゲート絶縁膜６を介してポリシリコン層１２ならびにポリシリコン層１２に接するＮ＋ 型の高濃度ＳｉＣ層６０のヘテロ接合界面までゲート電界が及ぶ。これにより、ポリシリコン層１２に接するＮ＋ 型の高濃度ＳｉＣ層６０に電子の蓄積層が形成される。すなわち、ポリシリコン層１２とＮ＋ 型の高濃度ＳｉＣ層６０の接合界面におけるエネルギーバンド構造は、図７（ｃ）中の破線で示すバンド構造から実線で示すバンド構造に変化する。
【００４９】
図７（ｂ）中の実線で示すバンド構造は、図７（ｃ）中の破線で示す、ゲート電極８を接地電位とした場合のバンド構造に比べて、ヘテロ接合界面の両側ともポテンシャルが押し下げられる。すなわち、ヘテロ接合界面のエネルギー障壁７０は、電子の蓄積効果により急峻になるため、エネルギー障壁７０中を電子がトンネリングすることが可能となる。このことから、それまでエネルギー障壁７０によって遮断されていた電子は、Ｎ＋ 型の高濃度ＳｉＣ層６０に流れて導通状態となる。
【００５０】
次に、導通状態から遮断状態に移行すべく、再びゲート電極８を接地電位とすると、ポリシリコン層１２とＮ＋ 型の高濃度ＳｉＣ層６０のヘテロ接合界面に形成されていた電子の蓄積状態が解除され、エネルギー障壁７０中のトンネリングが止まる。そして、ポリシリコン層１２からＮ＋ 型の高濃度ＳｉＣ層６０への電子の流れが止まる。さらに、Ｎ＋ 型の高濃度ＳｉＣ層６０中にあった電子が、ＳｉＣ基板１側に流れて枯渇すると、Ｎ＋ 型高濃度ＳｉＣ層６０側には、ヘテロ接合部から空乏層が広がり遮断状態となる。
【００５１】
次に、図６に示す構成を製造する方法の一実施形態を、図８に示す製造工程断面図を参照して説明する。
【００５２】
図８（ａ）において、まずＮ＋ 型ＳｉＣ基板１を用意する。基板１の不純物濃度は例えば１×１０１９ｃｍ−３程度である。このＳｉＣ基板１上面に、ＳｉＣ基板１よりも不純物濃度の低いＳｉＣエピタキシャル層２をＣＶＤ法にて堆積する。ＳｉＣエピタキシャル層２の不純物濃度及び厚さは、例えば、１×１０１６ｃｍ−３、１０μｍ程度である。
【００５３】
次に、図８（ｂ）において、ＳｉＣエピタキシャル層２の上面に、ＬＰＣＶＤ法により酸化膜を堆積し、フォトリソグラフィーとエッチングにより、所定の位置に酸化膜マスク８０を形成する。その後、この酸化膜マスク８０を介してアルミニウム８１をイオン注入し、Ｐ型のベース領域３ａ、３ｂを形成する。アルミニウム８１の注入条件は、例えば加速エネルギー：１０〜３６０ｋｅＶ、総ドーズ量：２．５×１０１３ｃｍ−２、基板温度：８００℃の多段注入である。
【００５４】
次に、図８（ｃ）において、酸化膜マスク８０を希フッ酸により除去し、再度ＳｉＣエピタキシャル層２の上面にＣＶＤ法により酸化膜を堆積し、フォトリソグラフィーとエッチングにより、所定の位置に酸化膜マスク８２を形成する。その後、酸化膜マスク８２を介して燐８３をイオン注入し、ソース領域４ａ、４ｂを形成する。燐８３の注入条件は、例えば加速エネルギー：２０〜１５０ｋｅＶ、総ドーズ量：５×１０１５ｃｍ−２、基板温度：８００℃の多段注入である。
【００５５】
次に、図８（ｄ）において、酸化膜マスク８１を希フッ酸により除去し、再度ＳｉＣエピタキシャル層２の上面にＣＶＤ法により酸化膜を堆積し、フォトリソグラフィーとエッチングにより、所定の位置に酸化膜マスク８４を形成する。その後、酸化膜マスク８４を介して燐８３をイオン注入し、高濃度ＳｉＣ層１３を形成する。燐８３の注入条件は、例えば加速エネルギー：５ｋｅＶ、総ドーズ量：１×１０１５ｃｍ−２、基板温度：８００℃である。
【００５６】
次に、図８（ｅ）において、酸化膜マスク８４を希フッ酸により除去し、アルゴン雰囲気中にて１５００℃で３０分間の熱処理を行い、注入したアルミニウム８１、燐８３を活性化させる。その後、ＬＰＣＶＤ法により、ＳｉＣエピタキシャル層２の上面に、半導体層としてポリシリコン層１２を形成する。ここで、ポリシリコン層１２の膜厚はゲート電極８に電圧を印加した際に、ＳｉＣエピタキシャル層２の表層部のチャネル領域５ａ、５ｂにゲート電界が十分に及ぶ膜厚であればよいので、例えば膜厚２０ｎｍ程度とする。その後、ＰＯＣｌ３の雰囲気中にてポリシリコン層１２に燐８３を拡散する。燐８３の拡散条件は、例えば７００℃で２０分である。
【００５７】
次に、図８（ｆ）において、ポリシリコン層１２の上面にＣＶＤ法によりシリコンナイトライド膜を堆積し、フォトリソグラフィーとエッチングにより、所定の位置に拡散防止マスク８５を形成する。その後、拡散法により拡散防止マスク８５を介して燐８３をポリシリコン層１２中に導入し、Ｎ＋ 型の高濃度ポリシリコン層６１ａ、６１ｂを形成する。燐８３の拡散条件は、例えば９５０℃で２０分である。
【００５８】
次に、図８（ｇ）において、ゲート絶縁膜６としてＣＶＤ法により酸化膜を堆積し、さらにＬＰＣＶＤ法によりポリシリコンを堆積する。このポリシリコン層は先のポリシリコン層１２とは異なり、ポリシリコンゲート７として機能するものである。ここで、ゲート絶縁膜６の厚さは、例えば５０ｎｍ程度、ポリシリコン層の厚さは、例えば膜厚３５０ｎｍ程度である。その後、ＰＯＣｌ３ の雰囲気中にてポリシリコン層に燐８３を拡散する。燐８３の拡散条件は、例えば９５０℃２０で２０分である。
【００５９】
次に、図８（ｈ）において、フォトリソグラフィと反応性イオンエッチングにより、ポリシリコン層１２、ゲート絶縁膜６となる酸化膜ならびにポリシリコンゲート７となるポリシリコン層をエッチングし、ゲート絶縁膜６ならびにポリシリコンゲート７を形成する。その後、層間絶縁膜９としてＣＶＤ法により酸化膜を堆積する。
【００６０】
最後に、図８（ｉ）において、ＳｉＣ基板１の裏面にニッケルを堆積し、アルゴンの雰囲気中で１０００℃で１分間の熱処理を行い、ドレイン電極１１を形成する。その後、フォトリソグラフィとエッチングによりコンタクトホールを開孔し、アルミニウムを堆積し、ゲート電極８、ソース電極１０ａ、１０ｂを形成する。これにより、図６に示す構成のＳｉＣプレーナ型ＭＯＳＦＥＴが完成する。
【００６１】
なお、上記第５の実施形態は、請求項４，５，６，７，８に記載された発明に対応した実施形態である。
【００６２】
このような第５の実施形態においては、半導体層であるポリシリコン層１２がソース領域４ａ、４ｂと同じ導電型のＮ型であるため、ソース電極１０ａ、１０ｂとドレイン電極１１間に高電圧が印加された状態で、ゲート電極８に然るべき電圧が印加されると、半導体層であるポリシリコン層１２中にも電子を流すことができる。すなわち、導通状態において反転型チャネルとは別の経路に、電子を流すことができるようになるので、オン抵抗を下げることができる。
【００６３】
また、ソース領域４ａ、４ｂが接する領域における半導体層のポリシリコン層６１ａ、６１ｂの不純物濃度を、ソース領域４ａ、４ｂが接しない領域における半導体層のポリシリコン層１２の不純物濃度と比較して高濃度にしているため、ポリシリコン層６１ａ、６１ｂとソース領域４ａ、４ｂ間のヘテロ接合界面のエネルギー障壁が急峻になる。このため、ソース電極１０ａ、１０ｂとドレイン電極１１間に高電圧が印加された状態で、ゲート電極８に然るべき電圧が印加された状態、すなわち導通状態において、ソース領域４ａ、４ｂからポリシリコン層６１ａ、６１ｂへと流れる電子は、ポリシリコン層６１ａ、６１ｂとソース領域４ａ、４ｂ間のヘテロ接合界面におけるエネルギー障壁７０中をトンネリングし易くなる。従って、導通状態時にポリシリコン層６１ａ、６１ｂ中を電子が流れ易くなり、オン抵抗をより下げることができる。
【００６４】
さらに、ベース領域３ａ、３ｂに挟まれたＳｉＣエピタキシャル層２の表層部には、ＳｉＣエピタキシャル層２より不純物濃度が高く、且つ同じ導電型であるＮ＋ 型の高濃度ＳｉＣ層６０が設けられている。これにより、ソース電極１０ａ、１０ｂとドレイン電極１１間に高電圧が印加された状態で、ゲート電極８に然るべき電圧が印加された状態、すなわち導通状態において、半導体層１２であるポリシリコン層１２を介してソース領域４ａ、４ｂからＳｉＣエピタキシャル層２へと流れる電子は、半導体層であるポリシリコン層１２とＮ＋ 型の高濃度ＳｉＣ層６０間のヘテロ接合界面におけるエネルギー障壁７０中をトンネリングし易くなる。従って、導通状態時に半導体層であるポリシリコン層１２を電子がさらに流れ易くなり、さらなる低オン抵抗化を図ることができる。
【００６５】
上記効果は、請求項４，５，６，７，８に記載された技術内容によって達成される効果に相当する。
【００６６】
なお、上記の実施例１から５のいずれにおいてもチャネル領域５ａ、５ｂ、３１が反転型チャネルの場合で説明しているが、蓄積型チャネルの場合でも、同様の効果を得ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る炭化珪素半導体装置の構成を示す図である。
【図２】本発明の第１の実施形態に係る炭化珪素半導体装置の製造方法を示す工程断面図である。
【図３】本発明の第２の実施形態に係る炭化珪素半導体装置の構成を示す図である。
【図４】本発明の第３の実施形態に係る炭化珪素半導体装置の構成を示す図である。
【図５】本発明の第４の実施形態に係る炭化珪素半導体装置の構成を示す図である。
【図６】本発明の第５の実施形態に係る炭化珪素半導体装置の構成を示す図である。
【図７】シリコン／ＳｉＣへテロ接合界面におけるエネルギーバンド構造を示す図である。
【図８】本発明の第５の実施形態に係る炭化珪素半導体装置の製造方法を示す工程断面図である。
【図９】従来の炭化珪素半導体装置の構成を示す図である。
【符号の説明】
１ ＳｉＣ基板
２ ＳｉＣエピタキシャル層
３ａ，３ｂ ベース領域
４ａ、４ｂ ソース領域
５ａ、５ｂ，３１ チャネル領域
６ ゲート絶縁膜
７ ポリシリコンゲート
８ ゲート電極
９ 層間絶縁膜
１０ａ、１０ｂ ソース電極
１１ ドレイン電極
１２ ポリシリコン層
２０，２２，８０，８２，８４ 酸化膜マスク
２１，８１ アルミニウム
２３，８３ 燐
３０ ドレイン領域
６０ 高濃度ＳｉＣ層
６１ａ，６１ｂ 高濃度ポリシリコン層
７０ エネルギー障壁
８５ 拡散防止マスク
【発明の属する技術分野】
本発明は、炭化珪素の基板を用いて形成された炭化珪素半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
炭化珪素（以下、ＳｉＣと呼ぶ）は、バンドギャップが広く、また最大絶縁破壊電界がシリコンと比較して一桁も大きい。さらに、ＳｉＣの自然酸化物はＳｉＯ２ であり、シリコンと同様の方法によりＳｉＣの表面上に熱酸化膜を容易に形成することができる。このため、ＳｉＣは電気自動車の高速／高電圧スイッチング素子、特に高電力ユニ／バイポーラ素子として用いた際に非常に優れた材料となることが期待されている。
【０００３】
図９はＳｉＣを用いたプレーナ型ＭＯＳＦＥＴの従来構造を示す断面図である。この種の従来構造としては、例えば以下に示す文献に記載されたものが知られている（特許文献１参照）。図９において、高濃度Ｎ＋ 型のＳｉＣ基板９０１上にＮ− 型のＳｉＣエピタキシャル層９０２が形成されている。エピタキシャル層９０２の表層部における所定領域には、Ｐ型のベース領域９０３ａ、９０３ｂ、およびＮ＋ 型のソース領域９０４ａ、９０４ｂが形成されている。
【０００４】
なお、Ｐ型のベース領域９０３ａ、９０３ｂの表層部は、デバイス動作時にチャネル領域９０５ａ、９０５ｂとして機能する。また、Ｎ− 型のＳｉＣエピタキシャル層９０２の上には、ゲート絶縁膜９０６を介してポリシリコンゲート９０７が配置され、ポリシリコンゲート９０７は層間絶縁膜９０９にて覆われている。Ｎ＋ 型のソース領域９０４ａ、９０４ｂに接するようにソース電極９１０ａ、９１０ｂが形成されているとともに、ポリシリコンゲート９０７に接するようにゲート電極９０８画形成され、Ｎ＋ 型のＳｉＣ基板９０１の裏面にはドレイン電極９１１が形成されている。なお、Ｐ型のベース領域９０３ａ、９０３ｂは、図示されていないところでソース電極９１０ａ、９１０ｂと同電位となるように接続されている。
【０００５】
このようなプレーナ型ＭＯＳＦＥＴの動作としては、ソース電極９１０ａ、９１０ｂが接地され、ドレイン電極９１１に正の電圧が印加された状態で、ゲート電極９０８に正の電圧が印加されると、ゲート電極９０８に対向したＰ型のベース領域９０３ａ、９０３ｂの表層部のチャネル領域９０５ａ、９０５ｂに反転型チャネルが形成され、ソース電極９１０ａ、９１０ｂからドレイン電極９１１へと電子を流すことが可能となる。
【０００６】
【特許文献１】
特開平１０−２３３５０３号公報（第５−８頁、図１）
【０００７】
【非特許文献１】
Ｖ． Ｖ． Ａｆａｎａｓｅｖ， Ｍ． Ｂａｓｓｌｅｒ， Ｇ． Ｐｅｎｓｌ ａｎｄ Ｍ． Ｓｃｈｕｌｚ， Ｐｈｙｓ． Ｓｔａｔ． Ｓｏｌ． ａ １６２ （１９９７） ３２１．
【０００８】
【非特許文献２】
Ｖ． Ｖ． Ａｆａｎａｓｅｖ， Ａ． Ｓｔｅｓｍａｎｓ ａｎｄ Ｃ． Ｉ． Ｈａｒｒｉｓ， Ｍａｔｅｒｉａｌｓ Ｓｃｉｅｎｃｅ Ｆｏｒｕｍ Ｖｏｌｓ． ２６４−２６８ （１９９８） ｐｐ． ８５７−８６０
【０００９】
【発明が解決しようとする課題】
図１０に示すような従来のＳｉＣプレーナ型ＭＯＳＦＥＴでは、ゲート絶縁膜９０６とチャネル領域９０５ａ、９０５ｂとの界面に多量の界面準位が存在することが知られている（例えば、非特許文献１参照）。これら界面準位の起源の一つにカーボンクラスターがあることが知られている（例えば、非特許文献２参照）。
【００１０】
通常、ゲート絶縁膜９０６は、ＳｉＣを熱酸化することにより形成される。ＳｉＣを熱酸化すると、シリコンのみならずカーボンも酸化されることになる。酸化温度にもよるが、酸化反応が進むに従い、酸化されたカーボン原子の多くはＣＯ、ＣＯ２ などの形態を取り、酸化膜／ＳｉＣ界面から酸化膜中を拡散し酸化反応の系外へ排出される。しかし、一部のカーボン原子は、酸化膜／ＳｉＣ界面でクラスターを形成する。
【００１１】
このクラスターは、ｓｐ２結合したカーボン原子の集合体であり、これらが界面準位を形成する。カーボンクラスターのカーボン原子は酸化反応時にＳｉＣから供給されるため、ＳｉＣを熱酸化してゲート絶縁膜９０６を形成する限り、カーボンクラスターの発生は避けられず、酸化膜／ＳｉＣ界面との界面における界面準位の低減は困難である。このような理由から、ゲート電極９０８に電圧を印加してＰ型のベース領域９０３ａ、９０３ｂの表層部のチャネル領域９０５ａ、９０５ｂに反転型チャネルを形成しても、チャネル移動度が小さいという問題があった。
【００１２】
また、熱酸化を一切行わず、ＣＶＤ法などのデポジション法によって形成した酸化膜をゲート絶縁膜９０６に用いる試みもある。しかしながら、この場合には、形成した酸化膜の膜質が通常の熱酸化膜と比較して著しく劣るため、ゲート絶縁膜９０６の絶縁耐圧の低下を招いてしまうという問題があった。
【００１３】
そこで、本発明は、上記に鑑みてなされたものであり、その目的とするところは、ゲート絶縁膜の絶縁耐圧を低下させることなく、高いチャネル移動度を有する炭化珪素半導体装置及びその製造方法を提供することにある。
【００１４】
【課題を解決するための手段】
上記目的を達成するために、本発明の課題を解決する手段は、第１導電型の炭化珪素半導体基板と、前記炭化珪素半導体基板上に形成された第１導電型のベース領域と、前記ベース領域に形成された第１導電型のソース領域と、前記炭化珪素半導体基板上に形成された第１導電型のドレイン領域と、前記ソース領域と前記ドレイン領域との間に形成されるチャネル領域の上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート領域とを有する炭化珪素半導体装置において、前記チャネル領域上の前記ゲート絶縁膜と前記チャネル領域との間に、炭化珪素とバンドギャップが異なる半導体層を形成したことを特徴とする。
【００１５】
【発明の効果】
本発明によれば、ゲート絶縁膜とチャネル領域と間に、炭化珪素とはバンドギャップが異なる半導体層を挟む構造を採用したので、炭化珪素を直接、熱酸化してゲート絶縁膜を形成する必要がなくなり、カーボンクラスターは発生せず、それに伴い界面準位の発生も防止できる。これにより、チャネル領域にはカーボンクラスターに起因する界面準位が存在せず、高いチャネル移動度を実現することができる。
【００１６】
【発明の実施の形態】
以下、図面を用いて本発明の実施形態を説明する。
【００１７】
図１は本発明の第１の実施形態に係る炭化珪素半導体装置の構成を示す断面図である。図１に示す実施形態の炭化珪素半導体装置は、ＳｉＣプレーナ型ＭＯＳＦＥＴを一例としており、高濃度Ｎ＋ 型ＳｉＣ基板１上にＮ− 型ＳｉＣエピタキシャル層２が形成されている。そしてＮ− 型ＳｉＣエピタキシャル層２の表層部における所定領域には、Ｐ型ベース領域３ａ、３ｂ、およびＮ＋ 型ソース領域４ａ、４ｂが形成されている。なお、Ｐ型ベース領域３ａ、３ｂの表層部は、デバイス動作時にチャネル領域５ａ、５ｂとして機能する。
【００１８】
また、Ｎ− 型ＳｉＣエピタキシャル層２の上には、半導体層としてＰ− 型のポリシリコン層１２が形成されている。この半導体層は、ゲート電極８に印加される電圧を制御して半導体層をチャネルとして動作させるために、炭化珪素よりもバンドギャップが小さい材料で構成され、例えばポリシリコンに代えて単結晶シリコンを用いてもよい。ポリシリコン層１２は、ＳｉＣエピタキシャル層２、ソース領域４ａ、４ｂの一部、ならびにベース領域３ａ、３ｂの表層部のチャネル領域５ａ、５ｂと対向して積層形成され、ソース領域４ａ、４ｂとＳｉＣエピタキシャル層２とを電気的に繋ぐように形成されている。ポリシリコン層１２は、その膜厚が薄く形成されている。すなわち、ゲート電極８に電圧を印加した際に、ポリシリコン層１２を介してベース領域３ａ、３ｂの表層部にもゲート電界が及び、チャネル領域５ａ、５ｂに反転型チャネルが形成される程度に膜厚が薄く形成されている。
【００１９】
ポリシリコン層１２の上面にはゲート絶縁膜６を介してポリシリコンゲート７が配置され、ポリシリコンゲート７は層間絶縁膜９にて覆われている。Ｎ＋ 型ソース領域４ａ、４ｂに接するようにソース電極１０ａ、１０ｂが形成されるとともに、ポリシリコンゲート７に接するようにゲート電極８が形成されている。Ｎ＋ 型ＳｉＣ基板１の裏面には、ドレイン電極１１が形成されている。なお、Ｐ型ベース領域３ａ、３ｂは、図示されていないところでソース電極１０ａ、１０ｂと同電位となるように接続されている。
【００２０】
このようなプレーナ型ＭＯＳＦＥＴの動作としては、ドレイン電極１１とソース電極１０ａ、１０ｂとの間に電圧が印加された状態で、ゲート電極８に正の電圧が印加されると、Ｐ− 型のポリシリコン層１２を介して、ベース領域３ａ、３ｂの表層部にも電界が及び、チャネル領域５ａ、５ｂに反転型チャネルが形成される。これにより、ソース電極１０ａ、１０ｂからドレイン電極１１へと電子が流れ、導通状態となる。一方、ゲート電極８に印加された電圧を取り去ることによって、ドレイン電極１１とソース電極１０ａ、１０ｂとの間は電気的に絶縁され、遮断状態となる。このような動作により、プレーナ型ＭＯＳＦＥＴは、スイッチング素子として機能することになる。
【００２１】
次に、図１に示す構成を製造する方法の一実施形態を、図２に示す製造工程断面図を参照して説明する。
【００２２】
図２（ａ）において、まずＮ＋ 型ＳｉＣ基板１を用意する。基板１の不純物濃度は、例えば１×１０１９ｃｍ−３程度である。このＳｉＣ基板１の上面に、ＳｉＣ基板１よりも不純物濃度の低いＳｉＣエピタキシャル層２をＣＶＤ法にて堆積する。ＳｉＣエピタキシャル層２の不純物濃度及び厚さは、例えば１×１０１６ｃｍ−３、１０μｍ程度である。
【００２３】
次に、図２（ｂ）において、ＳｉＣエピタキシャル層２の上面に、ＬＰＣＶＤ法により酸化膜を堆積し、フォトリソグラフィーとエッチングにより、所定の位置に酸化膜マスク２０を形成する。その後、この酸化膜マスク２０を介してアルミニウム２１をイオン注入し、Ｐ型ベース領域３ａ、３ｂを形成する。アルミニウム２１の注入条件は、例えば加速エネルギー：１０〜３６０ｋｅＶ、総ドーズ量：２．５×１０１３ｃｍ−２、基板温度：８００℃の多段注入である。
【００２４】
次に、図２（ｃ）において、酸化膜マスク２０を希フッ酸により除去し、再度ＳｉＣエピタキシャル層２の上面にＣＶＤ法により酸化膜を堆積し、フォトリソグラフィーとエッチングにより、所定の位置に酸化膜マスク２２を形成する。その後、酸化膜マスク２２を介して燐２３をイオン注入し、ソース領域４ａ、４ｂを形成する。燐２３の注入条件は、例えば加速エネルギー：２０〜１５０ｋｅＶ、総ドーズ量：５×１０１５ｃｍ−２、基板温度：８００℃の多段注入である。
【００２５】
次に、図２（ｄ）において、酸化膜マスク２１を希フッ酸により除去し、アルゴン雰囲気中にて１５００℃で３０分間の熱処理を行い、注入したアルミニウム、燐を活性化させる。その後、ＬＰＣＶＤ法により、ＳｉＣエピタキシャル層２の上面に半導体層としてポリシリコン層１２を形成する。ここで、ポリシリコン層１２の膜厚は、ゲート電極８に電圧を印加した際に、ＳｉＣエピタキシャル層２の表層部のチャネル領域５ａ、５ｂにゲート電界が十分に及ぶ膜厚であればよいので、例えば膜厚２０ｎｍ程度とする。その後、ＢＢｒ３ の雰囲気中にてポリシリコン層１２にボロンを拡散する。ボロンの拡散条件は、例えば７００℃で２０分である。
【００２６】
次に、図２（ｅ）において、ゲート絶縁膜６としてＣＶＤ法により酸化膜を堆積し、さらにＬＰＣＶＤ法によりポリシリコンを堆積する。このポリシリコン層は先のポリシリコン層１２とは異なり、ポリシリコンゲート７として機能するものである。ここで、ゲート絶縁膜６の厚さは、例えば５０ｎｍ程度、ポリシリコン層の厚さは、例えば膜厚３５０ｎｍ程度である。その後、ＰＯＣｌ３ の雰囲気中にてポリシリコン層に燐２３を拡散する。燐２３の拡散条件は、例えば９５０℃で２０分である。
【００２７】
次に、図２（ｆ）において、フォトリソグラフィと反応性イオンエッチングにより、ポリシリコン層１２、ゲート絶縁膜６となる酸化膜ならびにポリシリコンゲート７となるポリシリコン層をエッチングし、ゲート絶縁膜６ならびにポリシリコンゲート７を形成する。その後、層間絶縁膜９としてＣＶＤ法により酸化膜を堆積する。
【００２８】
最後に、図５（ｇ）において、ＳｉＣ基板１の裏面にニッケルを堆積し、アルゴンの雰囲気中で１０００℃で１分間の熱処理を行い、ドレイン電極１１を形成する。その後、フォトリソグラフィとエッチングによりコンタクトホールを開孔し、アルミニウムを堆積し、ゲート電極８、ソース電極１０ａ、１０ｂを形成する。これにより、図１に示す構成のＳｉＣプレーナ型ＭＯＳＦＥＴが完成する。
【００２９】
なお、上記第１の実施形態は、請求項１，２，３，７，８に記載された発明に対応した実施形態である。
【００３０】
このような第１の実施形態においては、ゲート絶縁膜６は半導体層であるポリシリコン層１２の上面に形成されており、ＳｉＣを直接、熱酸化してゲート絶縁膜６を形成していない。このため、前述したカーボンクラスターは発生せず、それに伴う界面準位も発生しない。チャネル領域５ａ、５ｂは、ポリシリコン層１２の直下に位置することになるが、ポリシリコン層１２の厚さが薄いため、ゲート電極８に電圧を印加した際に、ポリシリコン層１２を介してベース領域３ａ、３ｂの表層部にもゲート電界が及び、チャネル領域５ａ、５ｂに反転型チャネルが形成される。先に述べたように、このチャネル領域５ａ、５ｂには、カーボンクラスターに起因する界面準位が存在しないため、高いチャネル移動度を実現することができる。
【００３１】
また、ベース領域３ａ、３ｂに挟まれたＳｉＣエピタキシャル層２の表層部に、半導体層であるポリシリコン層１２を配置している。これにより、ソース電極１０ａ、１０ｂとドレイン電極１１間に高電圧が印加された状態、且つゲート電極８が接地電位、すなわち遮断状態では、ポリシリコン層１２とＳｉＣエピタキシャル層２とのヘテロ接合界面のポリシリコン層１２側に蓄積された電子が電界をシールドする。したがって、ゲート絶縁膜６の絶縁破壊が生じるのを防止することができる。
【００３２】
また、半導体層の構成材料として単結晶シリコンまたはポリシリコンを用いているので、拡散やイオン注入による伝導度制御やエッチングのプロセスが容易になる。
【００３３】
上記効果は、請求項１，２，３，７，８に記載された技術内容によって達成される効果に相当する。
【００３４】
なお、上記第１の実施形態では、炭化珪素半導体装置として、プレーナ型ＭＯＳＦＥＴを一例として説明したが、本願発明は、例えば図３の第２の実施形態に示すように、ＳｉＣ基板１上に形成されたベース領域３ａにソース領域４ａとドレイン領域３０が対向して形成され、ソース領域４ａとドレイン領域３０間のベース領域３ａの表層にチャネル領域３１が形成されるようなＭＯＳＦＥＴの場合にも適用可能であり、第１の実施形態と同様の効果を得ることができる。
【００３５】
また、第１の実施形態では、図１に示すように半導体層としてのポリシリコン層１２がゲート絶縁膜６の直下の全ての領域に配置されている構成になっているが、例えば、図４の第３の実施形態又は図５の第４の実施形態に示すように、半導体層としてのポリシリコン層１２がソース領域４ａ、４ｂ、チャネル領域５ａ、５ｂ、又はＳｉＣエピタキシャル層２上に部分的に所定の位置に配置された構成の場合においても、第１の実施形態と同様の効果を得ることができる。
【００３６】
なお、上記第２の実施形態は、請求項１，７，８に記載された発明に対応した実施形態であり、第３の実施形態は、請求項１，２，３，７，８に記載された発明に対応した実施形態であり、第４の実施形態は、請求項１，２，３，７，８に記載された発明に対応した実施形態である。
【００３７】
図６は本発明の第５の実施形態に係る炭化珪素半導体装置の構成を示す断面図である。図６に示す第５の実施形態の炭化珪素半導体装置は、ＳｉＣプレーナ型ＭＯＳＦＥＴを一例としており、高濃度Ｎ＋ 型のＳｉＣ基板１上にＮ− 型のＳｉＣエピタキシャル層２が形成されている。ＳｉＣエピタキシャル層２の表層部における所定領域には、Ｐ型のベース領域３ａ、３ｂ、およびＮ＋ 型のソース領域４ａ、４ｂが形成されている。なお、Ｐ型ベース領域３ａ、３ｂの表層部はデバイス動作時にチャネル領域５ａ、５ｂとして機能する。Ｐ型のベース領域３ａ、３ｂに挟まれたＮ− 型のＳｉＣエピタキシャル層２の表層部には、ＳｉＣエピタキシャル層２よりも不純物濃度が高いＮ＋ 型の高濃度ＳｉＣ層６０が形成されている。
【００３８】
Ｎ＋ 型の高濃度ＳｉＣ層６０及びＰ型のベース領域３ａ、３ｂの上には、半導体層としてソース領域４ａ、４ｂと同導電型のＮ− 型のポリシリコン層１２が形成されている。ポリシリコン層１２とＮ＋ 型のソース領域４ａ、４ｂが接する領域のポリシリコン層は、Ｎ− 型のポリシリコン層１２より不純物濃度が高いＮ＋ 型の高濃度ポリシリコン層６１ａ、６１ｂで形成されている。
【００３９】
この半導体層は、ゲート電極８に印加される電圧を制御して半導体層をチャネルとして動作させるために、炭化珪素よりもバンドギャップが小さい材料で構成されており、例えばポリシリコンに代えて単結晶シリコンを用いてもよい。ポリシリコン層１２、６１ａ、６１ｂは、ＳｉＣエピタキシャル層２、ソース領域４ａ、４ｂの一部、ならびにベース領域３ａ、３ｂの表層部のチャネル領域５ａ、５ｂと対向して積層形成され、ソース領域４ａ、４ｂとＳｉＣ層６０とを電気的に繋ぐように形成されている。ポリシリコン層１２、６１ａ、６１ｂは、その膜厚が薄く形成されている。すなわち、ゲート電極８に電圧を印加した際に、ポリシリコン層１２を介してベース領域３ａ、３ｂの表層部にもゲート電界が及び、チャネル領域５ａ、５ｂに反転型チャネルが形成される程度に膜厚が薄く形成されている。
【００４０】
ポリシリコン層１２及び高濃度ポリシリコン層６１ａ、６１ｂの上面には、ゲート絶縁膜６を介してポリシリコンゲート７が配置され、ポリシリコンゲート７は層間絶縁膜９にて覆われている。Ｎ＋ 型のソース領域４ａ、４ｂに接するように、ソース電極１０ａ、１０ｂが形成されているとともに、ポリシリコンゲート７に接するようにゲート電極８が形成されている。Ｎ＋ 型のＳｉＣ基板１の裏面には、ドレイン電極１１が形成されている。なお、Ｐ型のベース領域３ａ、３ｂは、図示されていないところでソース電極１０ａ、１０ｂと同電位となるように接続されている。
【００４１】
このような構成のプレーナ型ＭＯＳＦＥＴの動作としては、前述した第１の実施形態におけるプレーナ型ＭＯＳＦＥＴのスイッチング動作に加えて、ドレイン電極１１とソース電極１０ａ、１０ｂとの間に電圧が印加された状態で、ゲート電極８に正の電圧が印加された導通状態時には、ゲート絶縁膜６を介してポリシリコン層１２、ならびにポリシリコン層１２に接するＮ＋ 型の高濃度ＳｉＣ層６０のヘテロ接合界面までゲート電界が及ぶ。これにより、ポリシリコン層１２に接するＮ＋ 型の高濃度ＳｉＣ層６０に電子の蓄積層が形成され、ヘテロ接合界面のエネルギー障壁が急峻になり、エネルギー障壁中をトンネリングすることによって、ポリシリコン層１２を経由してソース電極１０ａ、１０ｂからドレイン電極１１へ電子が流れる。
【００４２】
一方、ゲート電極８に印加された電圧を取り去って遮断状態にした場合には、ポリシリコン層１２に接するＮ＋ 型の高濃度ＳｉＣ層６０に形成された電子の蓄積層が消失し、急峻であったエネルギー障壁は緩やかになる。これにより、導通状態時に流れていた電子は、トンネリングすることができなくなり障壁によって遮られ、遮断状態となる。このような動作により、スイッチング素子として機能する。
【００４３】
次に、上記トンネリング動作を詳細に説明する。
【００４４】
まず、ソース電極１０ａ、１０ｂを発した電子は、ソース領域４ａ、４ｂに流れ込み、Ｎ＋ 型の高濃度ポリシリコン層６１ａ、６１ｂとソース領域４ａ、４ｂの界面に到達する。Ｎ＋ 型の高濃度ポリシリコン層６１ａ、６１ｂとソース領域４ａ、４ｂの接触は、Ｎ＋ 型の高濃度ポリシリコン層６１ａ、６１ｂとソース領域４ａ、４ｂ間のヘテロ接合界面のエネルギー障壁が急峻になり、オーミック接触になっている。このため、電子はソース領域４ａ、４ｂからＮ＋ 型の高濃度ポリシリコン層６１ａ、６１ｂへ流れ、さらにＮ− 型のポリシリコン層１２へと流れる。その後、ポリシリコン層１２中を流れる電子は、ポリシリコン層１２と
Ｎ＋ 型の高濃度ＳｉＣ層６０の界面に到達する。
【００４５】
ポリシリコン層１２とＮ＋ 型の高濃度ＳｉＣ層６０の界面はヘテロ接合になっており、電位状態に応じて図７（ａ）〜（ｃ）に示すようなエネルギーバンド構造を呈する。
【００４６】
以下、各電位状態におけるポリシリコン層１２とＮ＋ 型の高濃度ＳｉＣ層６０とのヘテロ接合界面の挙動について説明する。なお、図７（ａ）〜（ｃ）に示すエネルギーバンド構造は、界面準位の影響は考慮せずに理想的な半導体へテロ接合のエネルギー準位を図示している。図７（ａ）は、ゲート電極８、ソース電極１０ａ、１０ｂ、ドレイン電極１１のいずれの電極にも電圧を印加しない状態、すなわち熱平衡状態におけるバンド構造を示している。また、図７（ｂ）は、ゲート電極８、ソース電極１０ａ、１０ｂを共に接地電位とし、かつドレイン電極１１に然るべき正電位を印加した状態のエネルギーバンド構造を示している。
【００４７】
図７（ｂ）に示すように、ヘテロ接合界面のＮ＋ 型の高濃度ＳｉＣ層６０には、ドレイン電極１１に印加した電圧に応じて空乏層が拡がる。それに対して、半導体層であるポリシリコン層１２側に存在する電子は、エネルギー障壁７０を越えることができず、その接合界面には電子が蓄積される。このため、高濃度ＳｉＣ層６０側に拡がる空乏層に見合う電気力線が終端し、ポリシリコン層１２側ではドレイン電界がシールドされることになる。これにより、遮断状態を維持することが可能になる。
【００４８】
次に、遮断状態から導通状態へと転じるべくゲート電極８に電圧を印加した場合には、ポリシリコン層１２が薄く形成されているため、ゲート絶縁膜６を介してポリシリコン層１２ならびにポリシリコン層１２に接するＮ＋ 型の高濃度ＳｉＣ層６０のヘテロ接合界面までゲート電界が及ぶ。これにより、ポリシリコン層１２に接するＮ＋ 型の高濃度ＳｉＣ層６０に電子の蓄積層が形成される。すなわち、ポリシリコン層１２とＮ＋ 型の高濃度ＳｉＣ層６０の接合界面におけるエネルギーバンド構造は、図７（ｃ）中の破線で示すバンド構造から実線で示すバンド構造に変化する。
【００４９】
図７（ｂ）中の実線で示すバンド構造は、図７（ｃ）中の破線で示す、ゲート電極８を接地電位とした場合のバンド構造に比べて、ヘテロ接合界面の両側ともポテンシャルが押し下げられる。すなわち、ヘテロ接合界面のエネルギー障壁７０は、電子の蓄積効果により急峻になるため、エネルギー障壁７０中を電子がトンネリングすることが可能となる。このことから、それまでエネルギー障壁７０によって遮断されていた電子は、Ｎ＋ 型の高濃度ＳｉＣ層６０に流れて導通状態となる。
【００５０】
次に、導通状態から遮断状態に移行すべく、再びゲート電極８を接地電位とすると、ポリシリコン層１２とＮ＋ 型の高濃度ＳｉＣ層６０のヘテロ接合界面に形成されていた電子の蓄積状態が解除され、エネルギー障壁７０中のトンネリングが止まる。そして、ポリシリコン層１２からＮ＋ 型の高濃度ＳｉＣ層６０への電子の流れが止まる。さらに、Ｎ＋ 型の高濃度ＳｉＣ層６０中にあった電子が、ＳｉＣ基板１側に流れて枯渇すると、Ｎ＋ 型高濃度ＳｉＣ層６０側には、ヘテロ接合部から空乏層が広がり遮断状態となる。
【００５１】
次に、図６に示す構成を製造する方法の一実施形態を、図８に示す製造工程断面図を参照して説明する。
【００５２】
図８（ａ）において、まずＮ＋ 型ＳｉＣ基板１を用意する。基板１の不純物濃度は例えば１×１０１９ｃｍ−３程度である。このＳｉＣ基板１上面に、ＳｉＣ基板１よりも不純物濃度の低いＳｉＣエピタキシャル層２をＣＶＤ法にて堆積する。ＳｉＣエピタキシャル層２の不純物濃度及び厚さは、例えば、１×１０１６ｃｍ−３、１０μｍ程度である。
【００５３】
次に、図８（ｂ）において、ＳｉＣエピタキシャル層２の上面に、ＬＰＣＶＤ法により酸化膜を堆積し、フォトリソグラフィーとエッチングにより、所定の位置に酸化膜マスク８０を形成する。その後、この酸化膜マスク８０を介してアルミニウム８１をイオン注入し、Ｐ型のベース領域３ａ、３ｂを形成する。アルミニウム８１の注入条件は、例えば加速エネルギー：１０〜３６０ｋｅＶ、総ドーズ量：２．５×１０１３ｃｍ−２、基板温度：８００℃の多段注入である。
【００５４】
次に、図８（ｃ）において、酸化膜マスク８０を希フッ酸により除去し、再度ＳｉＣエピタキシャル層２の上面にＣＶＤ法により酸化膜を堆積し、フォトリソグラフィーとエッチングにより、所定の位置に酸化膜マスク８２を形成する。その後、酸化膜マスク８２を介して燐８３をイオン注入し、ソース領域４ａ、４ｂを形成する。燐８３の注入条件は、例えば加速エネルギー：２０〜１５０ｋｅＶ、総ドーズ量：５×１０１５ｃｍ−２、基板温度：８００℃の多段注入である。
【００５５】
次に、図８（ｄ）において、酸化膜マスク８１を希フッ酸により除去し、再度ＳｉＣエピタキシャル層２の上面にＣＶＤ法により酸化膜を堆積し、フォトリソグラフィーとエッチングにより、所定の位置に酸化膜マスク８４を形成する。その後、酸化膜マスク８４を介して燐８３をイオン注入し、高濃度ＳｉＣ層１３を形成する。燐８３の注入条件は、例えば加速エネルギー：５ｋｅＶ、総ドーズ量：１×１０１５ｃｍ−２、基板温度：８００℃である。
【００５６】
次に、図８（ｅ）において、酸化膜マスク８４を希フッ酸により除去し、アルゴン雰囲気中にて１５００℃で３０分間の熱処理を行い、注入したアルミニウム８１、燐８３を活性化させる。その後、ＬＰＣＶＤ法により、ＳｉＣエピタキシャル層２の上面に、半導体層としてポリシリコン層１２を形成する。ここで、ポリシリコン層１２の膜厚はゲート電極８に電圧を印加した際に、ＳｉＣエピタキシャル層２の表層部のチャネル領域５ａ、５ｂにゲート電界が十分に及ぶ膜厚であればよいので、例えば膜厚２０ｎｍ程度とする。その後、ＰＯＣｌ３の雰囲気中にてポリシリコン層１２に燐８３を拡散する。燐８３の拡散条件は、例えば７００℃で２０分である。
【００５７】
次に、図８（ｆ）において、ポリシリコン層１２の上面にＣＶＤ法によりシリコンナイトライド膜を堆積し、フォトリソグラフィーとエッチングにより、所定の位置に拡散防止マスク８５を形成する。その後、拡散法により拡散防止マスク８５を介して燐８３をポリシリコン層１２中に導入し、Ｎ＋ 型の高濃度ポリシリコン層６１ａ、６１ｂを形成する。燐８３の拡散条件は、例えば９５０℃で２０分である。
【００５８】
次に、図８（ｇ）において、ゲート絶縁膜６としてＣＶＤ法により酸化膜を堆積し、さらにＬＰＣＶＤ法によりポリシリコンを堆積する。このポリシリコン層は先のポリシリコン層１２とは異なり、ポリシリコンゲート７として機能するものである。ここで、ゲート絶縁膜６の厚さは、例えば５０ｎｍ程度、ポリシリコン層の厚さは、例えば膜厚３５０ｎｍ程度である。その後、ＰＯＣｌ３ の雰囲気中にてポリシリコン層に燐８３を拡散する。燐８３の拡散条件は、例えば９５０℃２０で２０分である。
【００５９】
次に、図８（ｈ）において、フォトリソグラフィと反応性イオンエッチングにより、ポリシリコン層１２、ゲート絶縁膜６となる酸化膜ならびにポリシリコンゲート７となるポリシリコン層をエッチングし、ゲート絶縁膜６ならびにポリシリコンゲート７を形成する。その後、層間絶縁膜９としてＣＶＤ法により酸化膜を堆積する。
【００６０】
最後に、図８（ｉ）において、ＳｉＣ基板１の裏面にニッケルを堆積し、アルゴンの雰囲気中で１０００℃で１分間の熱処理を行い、ドレイン電極１１を形成する。その後、フォトリソグラフィとエッチングによりコンタクトホールを開孔し、アルミニウムを堆積し、ゲート電極８、ソース電極１０ａ、１０ｂを形成する。これにより、図６に示す構成のＳｉＣプレーナ型ＭＯＳＦＥＴが完成する。
【００６１】
なお、上記第５の実施形態は、請求項４，５，６，７，８に記載された発明に対応した実施形態である。
【００６２】
このような第５の実施形態においては、半導体層であるポリシリコン層１２がソース領域４ａ、４ｂと同じ導電型のＮ型であるため、ソース電極１０ａ、１０ｂとドレイン電極１１間に高電圧が印加された状態で、ゲート電極８に然るべき電圧が印加されると、半導体層であるポリシリコン層１２中にも電子を流すことができる。すなわち、導通状態において反転型チャネルとは別の経路に、電子を流すことができるようになるので、オン抵抗を下げることができる。
【００６３】
また、ソース領域４ａ、４ｂが接する領域における半導体層のポリシリコン層６１ａ、６１ｂの不純物濃度を、ソース領域４ａ、４ｂが接しない領域における半導体層のポリシリコン層１２の不純物濃度と比較して高濃度にしているため、ポリシリコン層６１ａ、６１ｂとソース領域４ａ、４ｂ間のヘテロ接合界面のエネルギー障壁が急峻になる。このため、ソース電極１０ａ、１０ｂとドレイン電極１１間に高電圧が印加された状態で、ゲート電極８に然るべき電圧が印加された状態、すなわち導通状態において、ソース領域４ａ、４ｂからポリシリコン層６１ａ、６１ｂへと流れる電子は、ポリシリコン層６１ａ、６１ｂとソース領域４ａ、４ｂ間のヘテロ接合界面におけるエネルギー障壁７０中をトンネリングし易くなる。従って、導通状態時にポリシリコン層６１ａ、６１ｂ中を電子が流れ易くなり、オン抵抗をより下げることができる。
【００６４】
さらに、ベース領域３ａ、３ｂに挟まれたＳｉＣエピタキシャル層２の表層部には、ＳｉＣエピタキシャル層２より不純物濃度が高く、且つ同じ導電型であるＮ＋ 型の高濃度ＳｉＣ層６０が設けられている。これにより、ソース電極１０ａ、１０ｂとドレイン電極１１間に高電圧が印加された状態で、ゲート電極８に然るべき電圧が印加された状態、すなわち導通状態において、半導体層１２であるポリシリコン層１２を介してソース領域４ａ、４ｂからＳｉＣエピタキシャル層２へと流れる電子は、半導体層であるポリシリコン層１２とＮ＋ 型の高濃度ＳｉＣ層６０間のヘテロ接合界面におけるエネルギー障壁７０中をトンネリングし易くなる。従って、導通状態時に半導体層であるポリシリコン層１２を電子がさらに流れ易くなり、さらなる低オン抵抗化を図ることができる。
【００６５】
上記効果は、請求項４，５，６，７，８に記載された技術内容によって達成される効果に相当する。
【００６６】
なお、上記の実施例１から５のいずれにおいてもチャネル領域５ａ、５ｂ、３１が反転型チャネルの場合で説明しているが、蓄積型チャネルの場合でも、同様の効果を得ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る炭化珪素半導体装置の構成を示す図である。
【図２】本発明の第１の実施形態に係る炭化珪素半導体装置の製造方法を示す工程断面図である。
【図３】本発明の第２の実施形態に係る炭化珪素半導体装置の構成を示す図である。
【図４】本発明の第３の実施形態に係る炭化珪素半導体装置の構成を示す図である。
【図５】本発明の第４の実施形態に係る炭化珪素半導体装置の構成を示す図である。
【図６】本発明の第５の実施形態に係る炭化珪素半導体装置の構成を示す図である。
【図７】シリコン／ＳｉＣへテロ接合界面におけるエネルギーバンド構造を示す図である。
【図８】本発明の第５の実施形態に係る炭化珪素半導体装置の製造方法を示す工程断面図である。
【図９】従来の炭化珪素半導体装置の構成を示す図である。
【符号の説明】
１ ＳｉＣ基板
２ ＳｉＣエピタキシャル層
３ａ，３ｂ ベース領域
４ａ、４ｂ ソース領域
５ａ、５ｂ，３１ チャネル領域
６ ゲート絶縁膜
７ ポリシリコンゲート
８ ゲート電極
９ 層間絶縁膜
１０ａ、１０ｂ ソース電極
１１ ドレイン電極
１２ ポリシリコン層
２０，２２，８０，８２，８４ 酸化膜マスク
２１，８１ アルミニウム
２３，８３ 燐
３０ ドレイン領域
６０ 高濃度ＳｉＣ層
６１ａ，６１ｂ 高濃度ポリシリコン層
７０ エネルギー障壁
８５ 拡散防止マスク
Claims (8)
- 第１導電型の炭化珪素半導体基板と、
前記炭化珪素半導体基板上に形成された第１導電型のベース領域と、
前記ベース領域に形成された第１導電型のソース領域と、
前記炭化珪素半導体基板上に形成された第１導電型のドレイン領域と、
前記ソース領域と前記ドレイン領域との間に形成されるチャネル領域の上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート領域と、
を有する炭化珪素半導体装置において、
前記チャネル領域上の前記ゲート絶縁膜と前記チャネル領域との間に、炭化珪素とバンドギャップが異なる半導体層を有する
ことを特徴とする炭化珪素半導体装置。 - 第１導電型の炭化珪素半導体基板の第１主面側に形成された第１導電型の炭化珪素エピタキシャル層と、
前記炭化珪素エピタキシャル層の表層部に、離間して形成された一対の第２導電型のベース領域と、
前記それぞれのベース領域の表層部に、前記ベース領域の深さよりも浅く形成された一対の第１導電型のソース領域と、
前記ソース領域と前記炭化珪素エピタキシャル層との間の前記ベース領域中にチャネル領域が形成されるべく、前記チャネル領域の上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート領域と、
前記炭化珪素半導体基板の第２主面側に形成されたドレイン電極と
を有する炭化珪素半導体装置において、
前記チャネル領域上の前記ゲート絶縁膜と前記チャネル領域との間に、炭化珪素とバンドギャップが異なる半導体層を形成し、
前記半導体層は、前記ベース領域の表層部に接し、かつ前記ソース領域と前記炭化珪素エピタキシャル層を繋ぐように配置形成されている
ことを特徴とする炭化珪素半導体装置。 - 前記半導体層は、
前記ベース領域に隣接した前記炭化珪素エピタキシャル層の表層部上に配置されている
ことを特徴とする請求項２に記載の炭化珪素半導体装置。 - 前記半導体層は、
その導電型が前記ソース領域と同一導電型である
ことを特徴とする請求項１，２又は３のいずれか１項に記載の炭化珪素半導体装置。 - 前記半導体層と前記ソース領域が接する領域における前記半導体層の不純物濃度は、前記半導体層と前記ソース領域が接しない領域における前記半導体層の不純物濃度よりも高濃度である
ことを特徴とする請求項１，２，３又は４のいずれか１項に記載の炭化珪素半導体装置。 - 前記ベース領域に隣接した前記炭化珪素エピタキシャル層の表層部に、前記炭化珪素エピタキシャル層よりも高い不純物濃度を有する第１導電型の炭化珪素層
を有することを特徴とする請求項２，３，４又は５のいずれか１項に記載の炭化珪素半導体装置。 - 前記半導体層は、単結晶シリコンまたはポリシリコンからなることを特徴とする請求項１，２，３，４，５又は６のいずれか１項に記載の炭化珪素半導体装置。
- 炭化珪素半導体基板上に、ソース領域とドレイン領域を形成し、ソース領域とドレイン領域との間に形成されるチャネル領域上に、ゲート絶縁膜を介してゲート領域を形成する炭化珪素半導体装置の製造方法において、
前記チャネル領域と前記ゲート絶縁膜との間に、炭化珪素とバンドギャップが異なる半導体層を形成する工程含む
ことを特徴とする炭化珪素半導体装置の製造方法。
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