JP2003249652A - 炭化珪素半導体装置及びその製造方法 - Google Patents
炭化珪素半導体装置及びその製造方法Info
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Abstract
(57)【要約】
【課題】低オン抵抗の高耐圧電界効果トランジスタを提
供する。 【解決手段】Ｎ＋型ＳｉＣ基板１０上に形成され、該基
板１０よりも低いドーパント濃度のＮ−型ＳｉＣエピタ
キシャル領域２０と、該エピタキシャル層２０の表層部
の所定領域に形成されるＮ＋型ソース領域７０と、エピ
タキシャル層２０の表層部の所定領域に形成され、所定
深さを有する第一の溝３０と、第一の溝３０内にゲート
酸化膜４０を介して充填されたゲート電極層５０と、エ
ピタキシャル層２０の表層部の所定領域に形成され、所
定深さを有する第二の溝３１と、第二の溝３１内に炭化
珪素のバンドギャップと異なるバンドギャップを有する
半導体材料を充填することにより形成されたヘテロ接合
半導体領域９０と、Ｎ＋型ソース領域７０に接触するソ
ース電極８０と、ドレイン電極１００と、ゲート電極層
５０に電圧を印加するゲート電極を有する。
供する。 【解決手段】Ｎ＋型ＳｉＣ基板１０上に形成され、該基
板１０よりも低いドーパント濃度のＮ−型ＳｉＣエピタ
キシャル領域２０と、該エピタキシャル層２０の表層部
の所定領域に形成されるＮ＋型ソース領域７０と、エピ
タキシャル層２０の表層部の所定領域に形成され、所定
深さを有する第一の溝３０と、第一の溝３０内にゲート
酸化膜４０を介して充填されたゲート電極層５０と、エ
ピタキシャル層２０の表層部の所定領域に形成され、所
定深さを有する第二の溝３１と、第二の溝３１内に炭化
珪素のバンドギャップと異なるバンドギャップを有する
半導体材料を充填することにより形成されたヘテロ接合
半導体領域９０と、Ｎ＋型ソース領域７０に接触するソ
ース電極８０と、ドレイン電極１００と、ゲート電極層
５０に電圧を印加するゲート電極を有する。
Description
【０００１】
【発明の属する技術分野】本発明は、炭化珪素半導体装
置及びその製造方法に関する。
置及びその製造方法に関する。
【０００２】
【従来の技術】炭化珪素（ＳｉＣ）はバンドギャップが
広く、また、最大絶縁破壊電界がシリコン（Ｓｉ）と比
較して一桁も大きい。さらに、ＳｉＣの自然酸化物はＳ
ｉＯ２であり、Ｓｉと同様の方法により容易にＳｉＣの
表面上に熱酸化膜を形成できる。このため、ＳｉＣは、
例えば電気自動車のための高速／高電圧スイッチング素
子、特に、高電力ユニ／バイポーラ素子として用いた際
に、非常に優れた材料となることが期待される。このよ
うな電力用半導体素子としては、一般的に、ＭＯＳ構造
を有するパワーＦＥＴ、とりわけ溝ゲート型ＭＯＳＦＥ
Ｔ、プレーナ型ＭＯＳＦＥＴの２種類の構造が使用され
る。そして、溝ゲート型ＭＯＳＦＥＴ構造は、プレーナ
型ＭＯＳＦＥＴよりも狭い表面積で低オン抵抗化でき、
高いチャネル密度とすることができる点で優れた特性を
有している。図８は、従来の溝ゲート型ＭＯＳＦＥＴの
構造を示す断面図であり、例えば特開２０００−８２８
１０号公報に開示されている。図８に示すように、高濃
度Ｎ＋型ＳｉＣ半導体基板１５上に、Ｎ−型ＳｉＣから
なるエピタキシャル領域２５及びＰ−型ＳｉＣからなる
エピタキシャル領域１４０が積層されている。そして、
Ｐ−型エピタキシャル領域１４０の表層部における所定
領域には、Ｎ＋型ソース領域７５が形成され、また、溝
３９がエピタキシャル領域１４０を貫通して、Ｎ−型エ
ピタキシャル領域２５まで達するように形成されてい
る。溝３９内には、ゲート絶縁膜４５を介して多結晶シ
リコン層５５が充填され、多結晶シリコン層５５は、層
間膜６７にて覆われている。ソース領域７５に接するよ
うにソース電極８５が形成されるとともに、Ｎ＋型Ｓｉ
Ｃ基板１５の裏面には、ドレイン電極１０５が形成され
ている。この溝ゲート型ＭＯＳＦＥＴの動作としては、
ドレイン電極１０５とソース電極８５との間に電圧が印
加された状態で、ゲート電極層５５に正の電圧が印加さ
れると、ゲート電極層５５に対向するＰ−型エピタキシ
ャル領域１４０の表層に反転型のチャネル領域が形成さ
れ、ドレイン電極１０５からソース電極８５へと電流を
流すことが可能となる。また、ゲート電極層５５に印加
された電圧を取り去ることによって、ドレイン電極１０
５とソース電極８５との間は電気的に絶縁され、スイッ
チング機能を示すことになる。
広く、また、最大絶縁破壊電界がシリコン（Ｓｉ）と比
較して一桁も大きい。さらに、ＳｉＣの自然酸化物はＳ
ｉＯ２であり、Ｓｉと同様の方法により容易にＳｉＣの
表面上に熱酸化膜を形成できる。このため、ＳｉＣは、
例えば電気自動車のための高速／高電圧スイッチング素
子、特に、高電力ユニ／バイポーラ素子として用いた際
に、非常に優れた材料となることが期待される。このよ
うな電力用半導体素子としては、一般的に、ＭＯＳ構造
を有するパワーＦＥＴ、とりわけ溝ゲート型ＭＯＳＦＥ
Ｔ、プレーナ型ＭＯＳＦＥＴの２種類の構造が使用され
る。そして、溝ゲート型ＭＯＳＦＥＴ構造は、プレーナ
型ＭＯＳＦＥＴよりも狭い表面積で低オン抵抗化でき、
高いチャネル密度とすることができる点で優れた特性を
有している。図８は、従来の溝ゲート型ＭＯＳＦＥＴの
構造を示す断面図であり、例えば特開２０００−８２８
１０号公報に開示されている。図８に示すように、高濃
度Ｎ＋型ＳｉＣ半導体基板１５上に、Ｎ−型ＳｉＣから
なるエピタキシャル領域２５及びＰ−型ＳｉＣからなる
エピタキシャル領域１４０が積層されている。そして、
Ｐ−型エピタキシャル領域１４０の表層部における所定
領域には、Ｎ＋型ソース領域７５が形成され、また、溝
３９がエピタキシャル領域１４０を貫通して、Ｎ−型エ
ピタキシャル領域２５まで達するように形成されてい
る。溝３９内には、ゲート絶縁膜４５を介して多結晶シ
リコン層５５が充填され、多結晶シリコン層５５は、層
間膜６７にて覆われている。ソース領域７５に接するよ
うにソース電極８５が形成されるとともに、Ｎ＋型Ｓｉ
Ｃ基板１５の裏面には、ドレイン電極１０５が形成され
ている。この溝ゲート型ＭＯＳＦＥＴの動作としては、
ドレイン電極１０５とソース電極８５との間に電圧が印
加された状態で、ゲート電極層５５に正の電圧が印加さ
れると、ゲート電極層５５に対向するＰ−型エピタキシ
ャル領域１４０の表層に反転型のチャネル領域が形成さ
れ、ドレイン電極１０５からソース電極８５へと電流を
流すことが可能となる。また、ゲート電極層５５に印加
された電圧を取り去ることによって、ドレイン電極１０
５とソース電極８５との間は電気的に絶縁され、スイッ
チング機能を示すことになる。
【０００３】
【発明が解決しようとする課題】しかしながら、図８に
示すようなＳｉＣ溝ゲート型ＭＯＳＦＥＴでは、チャネ
ルが形成されるゲート絶縁膜４５とエピタキシャル領域
１４０との界面に不完全な結晶構造、すなわち、多量の
界面準位が存在することが知られている（V. V.Afanase
v, M. Bassler, G. Pensl and M. Schulz, Phys. Stat.
Sol. (A) 162 (1997) 321.）。このため、ゲート電極
層５５に電圧を印加して形成した反転型チャネル領域に
多量の界面準位が存在し、これらが電子トラップとして
働くため、チャネル移動度を大きくできず、結果的にＳ
ｉＣ溝ゲート型ＭＯＳＦＥＴのオン抵抗が高くなるとい
う問題があった。このように、従来例の構造では、酸化
膜／ＳｉＣ界面に存在する多量の界面準位の影響でチャ
ネル抵抗が大きくなるという問題があった。本発明は、
上記のごとき従来技術の問題を解決するためになされた
ものであり、低オン抵抗の高耐圧電界効果トランジスタ
を提供することを目的とする。
示すようなＳｉＣ溝ゲート型ＭＯＳＦＥＴでは、チャネ
ルが形成されるゲート絶縁膜４５とエピタキシャル領域
１４０との界面に不完全な結晶構造、すなわち、多量の
界面準位が存在することが知られている（V. V.Afanase
v, M. Bassler, G. Pensl and M. Schulz, Phys. Stat.
Sol. (A) 162 (1997) 321.）。このため、ゲート電極
層５５に電圧を印加して形成した反転型チャネル領域に
多量の界面準位が存在し、これらが電子トラップとして
働くため、チャネル移動度を大きくできず、結果的にＳ
ｉＣ溝ゲート型ＭＯＳＦＥＴのオン抵抗が高くなるとい
う問題があった。このように、従来例の構造では、酸化
膜／ＳｉＣ界面に存在する多量の界面準位の影響でチャ
ネル抵抗が大きくなるという問題があった。本発明は、
上記のごとき従来技術の問題を解決するためになされた
ものであり、低オン抵抗の高耐圧電界効果トランジスタ
を提供することを目的とする。
【０００４】
【課題を解決するための手段】上記課題を解決するた
め、本発明においては特許請求の範囲に記載するような
構成をとる。すなわち、請求項１記載の炭化珪素半導体
装置は、炭化珪素半導体基板上に形成され、前記基板よ
りも低いドーパント濃度の第一導電型の半導体エピタキ
シャル層と、前記エピタキシャル層の表層部の所定領域
に形成される第一導電型のソース領域と、前記エピタキ
シャル層の表層部の所定領域に形成され、所定深さを有
する溝と、前記溝内にゲート絶縁膜を介して充填された
ゲート電極層と、前記エピタキシャル層の一主面上の所
定領域に、前記エピタキシャル層に接触するように、炭
化珪素のバンドギャップと異なるバンドギャップを有す
る半導体材料により形成されたヘテロ接合半導体領域
と、前記ソース領域に接触するソース電極と、ドレイン
電極と、前記ゲート電極層に電圧を印加するゲート電極
とを備えたことを特徴とする。また、請求項２記載の炭
化珪素半導体装置は、請求項１記載の炭化珪素半導体装
置において、前記ヘテロ接合半導体領域が、前記ゲート
電極に接続されていることを特徴とする。また、請求項
３記載の炭化珪素半導体装置は、炭化珪素半導体基板上
に形成され、前記基板よりも低いドーパント濃度の第一
導電型の半導体エピタキシャル層と、前記エピタキシャ
ル層の表層部の所定領域に形成される第一導電型のソー
ス領域と、前記エピタキシャル層の表層部の所定領域に
形成され、所定深さを有する第一の溝と、前記第一の溝
内にゲート絶縁膜を介して充填されたゲート電極層と、
前記エピタキシャル層の表層部の所定領域に形成され、
所定深さを有する第二の溝と、前記第二の溝内に炭化珪
素のバンドギャップと異なるバンドギャップを有する半
導体材料を充填することにより形成されたヘテロ接合半
導体領域と、前記ソース領域に接触するソース電極と、
ドレイン電極と、前記ゲート電極層に電圧を印加するゲ
ート電極とを備えたことを特徴とする。また、請求項４
記載の炭化珪素半導体装置は、請求項３記載の炭化珪素
半導体装置において、前記へテロ接合半導体領域が、前
記ソース電極に接続されていることを特徴とする。ま
た、請求項５記載の炭化珪素半導体装置は、請求項３記
載の炭化珪素半導体装置において、前記へテロ接合半導
体領域が、前記ゲート電極に接続されていることを特徴
とする。また、請求項６記載の炭化珪素半導体装置は、
請求項１乃至５記載の炭化珪素半導体装置において、前
記第二の溝が前記第一の溝よりも深く形成されているこ
とを特徴とする。また、請求項７記載の炭化珪素半導体
装置は、請求項１乃至６記載の炭化珪素半導体装置にお
いて、前記ヘテロ接合半導体領域が、不純物濃度の異な
る領域を持つことを特徴とする。また、請求項８記載の
炭化珪素半導体装置は、請求項１乃至７記載の炭化珪素
半導体装置において、前記炭化珪素のバンドギャップと
異なるバンドギャップを有する半導体材料が、単結晶シ
リコン、アモルファスシリコン、多結晶シリコンの少な
くともいずれかであることを特徴とする。また、請求項
９記載の炭化珪素半導体装置の製造方法は、請求項３乃
至８記載の炭化珪素半導体装置の製造方法において、前
記エピタキシャル層の表層部の所定領域に、前記ソース
領域を形成する工程と、前記エピタキシャル層の表層部
の所定領域に、所定深さを有する第一の溝を形成する工
程と、前記溝の側面及び底面に前記ゲート絶縁膜を形成
する工程と、前記第一の溝内に、前記ゲート絶縁膜を介
して前記ゲート電極層を充填する工程と、前記ゲート電
極層に不純物を導入する工程と、前記エピタキシャル層
の表層部の所定領域に、所定深さを有する第二の溝を形
成する工程と、前記第二の溝内に、炭化珪素のバンドギ
ャップと異なるバンドギャップを有する半導体材料を充
填することにより前記ヘテロ接合半導体領域を形成する
工程と、前記ヘテロ接合半導体領域に不純物を導入する
工程と、前記ソース領域と接続する前記ソース電極を形
成する工程と、前記ドレイン電極を形成する工程と、前
記ゲート電極層と接続する前記ゲート電極を形成する工
程とを有することを特徴とする。
め、本発明においては特許請求の範囲に記載するような
構成をとる。すなわち、請求項１記載の炭化珪素半導体
装置は、炭化珪素半導体基板上に形成され、前記基板よ
りも低いドーパント濃度の第一導電型の半導体エピタキ
シャル層と、前記エピタキシャル層の表層部の所定領域
に形成される第一導電型のソース領域と、前記エピタキ
シャル層の表層部の所定領域に形成され、所定深さを有
する溝と、前記溝内にゲート絶縁膜を介して充填された
ゲート電極層と、前記エピタキシャル層の一主面上の所
定領域に、前記エピタキシャル層に接触するように、炭
化珪素のバンドギャップと異なるバンドギャップを有す
る半導体材料により形成されたヘテロ接合半導体領域
と、前記ソース領域に接触するソース電極と、ドレイン
電極と、前記ゲート電極層に電圧を印加するゲート電極
とを備えたことを特徴とする。また、請求項２記載の炭
化珪素半導体装置は、請求項１記載の炭化珪素半導体装
置において、前記ヘテロ接合半導体領域が、前記ゲート
電極に接続されていることを特徴とする。また、請求項
３記載の炭化珪素半導体装置は、炭化珪素半導体基板上
に形成され、前記基板よりも低いドーパント濃度の第一
導電型の半導体エピタキシャル層と、前記エピタキシャ
ル層の表層部の所定領域に形成される第一導電型のソー
ス領域と、前記エピタキシャル層の表層部の所定領域に
形成され、所定深さを有する第一の溝と、前記第一の溝
内にゲート絶縁膜を介して充填されたゲート電極層と、
前記エピタキシャル層の表層部の所定領域に形成され、
所定深さを有する第二の溝と、前記第二の溝内に炭化珪
素のバンドギャップと異なるバンドギャップを有する半
導体材料を充填することにより形成されたヘテロ接合半
導体領域と、前記ソース領域に接触するソース電極と、
ドレイン電極と、前記ゲート電極層に電圧を印加するゲ
ート電極とを備えたことを特徴とする。また、請求項４
記載の炭化珪素半導体装置は、請求項３記載の炭化珪素
半導体装置において、前記へテロ接合半導体領域が、前
記ソース電極に接続されていることを特徴とする。ま
た、請求項５記載の炭化珪素半導体装置は、請求項３記
載の炭化珪素半導体装置において、前記へテロ接合半導
体領域が、前記ゲート電極に接続されていることを特徴
とする。また、請求項６記載の炭化珪素半導体装置は、
請求項１乃至５記載の炭化珪素半導体装置において、前
記第二の溝が前記第一の溝よりも深く形成されているこ
とを特徴とする。また、請求項７記載の炭化珪素半導体
装置は、請求項１乃至６記載の炭化珪素半導体装置にお
いて、前記ヘテロ接合半導体領域が、不純物濃度の異な
る領域を持つことを特徴とする。また、請求項８記載の
炭化珪素半導体装置は、請求項１乃至７記載の炭化珪素
半導体装置において、前記炭化珪素のバンドギャップと
異なるバンドギャップを有する半導体材料が、単結晶シ
リコン、アモルファスシリコン、多結晶シリコンの少な
くともいずれかであることを特徴とする。また、請求項
９記載の炭化珪素半導体装置の製造方法は、請求項３乃
至８記載の炭化珪素半導体装置の製造方法において、前
記エピタキシャル層の表層部の所定領域に、前記ソース
領域を形成する工程と、前記エピタキシャル層の表層部
の所定領域に、所定深さを有する第一の溝を形成する工
程と、前記溝の側面及び底面に前記ゲート絶縁膜を形成
する工程と、前記第一の溝内に、前記ゲート絶縁膜を介
して前記ゲート電極層を充填する工程と、前記ゲート電
極層に不純物を導入する工程と、前記エピタキシャル層
の表層部の所定領域に、所定深さを有する第二の溝を形
成する工程と、前記第二の溝内に、炭化珪素のバンドギ
ャップと異なるバンドギャップを有する半導体材料を充
填することにより前記ヘテロ接合半導体領域を形成する
工程と、前記ヘテロ接合半導体領域に不純物を導入する
工程と、前記ソース領域と接続する前記ソース電極を形
成する工程と、前記ドレイン電極を形成する工程と、前
記ゲート電極層と接続する前記ゲート電極を形成する工
程とを有することを特徴とする。
【０００５】
【発明の効果】本発明の請求項１記載の炭化珪素半導体
装置では、炭化珪素と異なるバンドギャップを有するヘ
テロ接合半導体領域と、炭化珪素エピタキシャル領域と
の接触面には、いわゆるヘテロ接合が形成される。ドレ
イン電極に高電圧を印加した時は、このヘテロ接合から
炭化珪素エピタキシャル領域へと空乏層が広がり、ドレ
イン電界を緩和するので、高ドレイン耐圧素子が得られ
る。また、炭化珪素半導体装置のオン時には、キャリア
は蓄積型チャネルを通過するため、同じく炭化珪素を用
いた反転型ＭＯＳＦＥＴに比べて、オン抵抗を低減する
ことができる。このとき、蓄積型チャネルは、素子断面
に対して縦方向に形成されるため、狭い表面積で低オン
抵抗化でき、高いチャネル密度とすることができる。以
上により、オン抵抗が極めて小さい高耐圧炭化珪素半導
体装置を得ることができる。また、請求項２記載の炭化
珪素半導体装置によれば、ヘテロ接合半導体領域をゲー
ト電極に接続したことで、ヘテロ接合に電圧を印加して
空乏層の広がりを制御できるため、請求項１記載の炭化
珪素半導体装置の効果に加え、チャネルのオフ性を向上
させることができる。また、炭化珪素半導体装置のオン
時に、ヘテロ接合半導体領域にゲート電圧を印加して、
ヘテロ半導体領域を通ってキャリア（ホール）をエピタ
キシャル層に注入することで伝導度変調を行い、さらな
るオン抵抗の低減が図れるように設計することも可能で
ある。また、請求項３記載の炭化珪素半導体装置によれ
ば、第二の溝を設け、その中にヘテロ接合半導体領域を
充填したことで、ゲート電極層とヘテロ接合半導体領域
の間に挟まれるエピタキシャル層にチャネル領域を形成
することができるから、請求項１記載の炭化珪素半導体
装置の効果に加え、ノーマリーオフ特性が得られやす
い。さらにドレイン電極に高電界を印加した時は、第二
の溝の底部に形成されるヘテロ接合から炭化珪素エピタ
キシャル領域へと広がる空乏層が、第一の溝の底部のゲ
ート絶縁膜へかかる電界を緩和するので、より高耐圧素
子とすることが可能である。また、請求項４記載の炭化
珪素半導体装置によれば、ヘテロ接合半導体領域をソー
ス電極に接続したことで、ヘテロ接合半導体領域の電位
をソース電位に固定し、ヘテロ接合の界面で電界をシー
ルドしてヘテロ接合半導体領域中への空乏層の伸張を防
げるため、請求項１、３記載の炭化珪素半導体装置の効
果に加え、より炭化珪素エピタキシャル層に空乏層が広
がりやすいという特長を有する。また、請求項５記載の
炭化珪素半導体装置によれば、ヘテロ接合半導体領域を
ゲート電極に接続したことで、ヘテロ接合に電圧を印加
して空乏層の広がりを制御できるため、請求項１、３記
載の炭化珪素半導体装置の効果に加え、チャネルのオフ
性を向上させることができる。また、炭化珪素半導体装
置のオン時に、ヘテロ接合半導体領域にゲート電圧を印
加して、ヘテロ半導体領域を通ってキャリア（ホール）
をエピタキシャル層に注入することで伝導度変調を行
い、さらなるオン抵抗の低減が図れるように設計するこ
とも可能である。また、請求項６記載の炭化珪素半導体
装置によれば、第二の溝を第一の溝よりも深く形成した
ため、ドレイン電極に高電界を印加した時は、第二の溝
の底部に形成されるヘテロ接合から炭化珪素エピタキシ
ャル領域へと広がる空乏層が、第一の溝の底部のゲート
絶縁膜へかかる電界をより緩和することが可能である。
装置では、炭化珪素と異なるバンドギャップを有するヘ
テロ接合半導体領域と、炭化珪素エピタキシャル領域と
の接触面には、いわゆるヘテロ接合が形成される。ドレ
イン電極に高電圧を印加した時は、このヘテロ接合から
炭化珪素エピタキシャル領域へと空乏層が広がり、ドレ
イン電界を緩和するので、高ドレイン耐圧素子が得られ
る。また、炭化珪素半導体装置のオン時には、キャリア
は蓄積型チャネルを通過するため、同じく炭化珪素を用
いた反転型ＭＯＳＦＥＴに比べて、オン抵抗を低減する
ことができる。このとき、蓄積型チャネルは、素子断面
に対して縦方向に形成されるため、狭い表面積で低オン
抵抗化でき、高いチャネル密度とすることができる。以
上により、オン抵抗が極めて小さい高耐圧炭化珪素半導
体装置を得ることができる。また、請求項２記載の炭化
珪素半導体装置によれば、ヘテロ接合半導体領域をゲー
ト電極に接続したことで、ヘテロ接合に電圧を印加して
空乏層の広がりを制御できるため、請求項１記載の炭化
珪素半導体装置の効果に加え、チャネルのオフ性を向上
させることができる。また、炭化珪素半導体装置のオン
時に、ヘテロ接合半導体領域にゲート電圧を印加して、
ヘテロ半導体領域を通ってキャリア（ホール）をエピタ
キシャル層に注入することで伝導度変調を行い、さらな
るオン抵抗の低減が図れるように設計することも可能で
ある。また、請求項３記載の炭化珪素半導体装置によれ
ば、第二の溝を設け、その中にヘテロ接合半導体領域を
充填したことで、ゲート電極層とヘテロ接合半導体領域
の間に挟まれるエピタキシャル層にチャネル領域を形成
することができるから、請求項１記載の炭化珪素半導体
装置の効果に加え、ノーマリーオフ特性が得られやす
い。さらにドレイン電極に高電界を印加した時は、第二
の溝の底部に形成されるヘテロ接合から炭化珪素エピタ
キシャル領域へと広がる空乏層が、第一の溝の底部のゲ
ート絶縁膜へかかる電界を緩和するので、より高耐圧素
子とすることが可能である。また、請求項４記載の炭化
珪素半導体装置によれば、ヘテロ接合半導体領域をソー
ス電極に接続したことで、ヘテロ接合半導体領域の電位
をソース電位に固定し、ヘテロ接合の界面で電界をシー
ルドしてヘテロ接合半導体領域中への空乏層の伸張を防
げるため、請求項１、３記載の炭化珪素半導体装置の効
果に加え、より炭化珪素エピタキシャル層に空乏層が広
がりやすいという特長を有する。また、請求項５記載の
炭化珪素半導体装置によれば、ヘテロ接合半導体領域を
ゲート電極に接続したことで、ヘテロ接合に電圧を印加
して空乏層の広がりを制御できるため、請求項１、３記
載の炭化珪素半導体装置の効果に加え、チャネルのオフ
性を向上させることができる。また、炭化珪素半導体装
置のオン時に、ヘテロ接合半導体領域にゲート電圧を印
加して、ヘテロ半導体領域を通ってキャリア（ホール）
をエピタキシャル層に注入することで伝導度変調を行
い、さらなるオン抵抗の低減が図れるように設計するこ
とも可能である。また、請求項６記載の炭化珪素半導体
装置によれば、第二の溝を第一の溝よりも深く形成した
ため、ドレイン電極に高電界を印加した時は、第二の溝
の底部に形成されるヘテロ接合から炭化珪素エピタキシ
ャル領域へと広がる空乏層が、第一の溝の底部のゲート
絶縁膜へかかる電界をより緩和することが可能である。
【０００６】また、請求項７記載の炭化珪素半導体装置
によれば、ヘテロ接合半導体領域内部で不純物濃度の異
なる領域を任意に設定できるという利点があり、素子の
応用範囲を広めることができる（実施の形態２にて説
明）。また、請求項８記載の炭化珪素半導体装置では、
炭化珪素のバンドギャップと異なるバンドギャップを有
する半導体材料として、単結晶シリコン、アモルファス
シリコン、多結晶シリコンの少なくともいずれかを用い
る。これらの材料は、炭化珪素よりもバンドギャップが
小さく、炭化珪素とこれらの材料による接合において
は、あたかもショットキー接合のごとき特性が得られ
る。このため、請求項１乃至７のいずれか記載の炭化珪
素半導体装置において、ゲート半導体材料にこれらの材
料を用いると、上記記載の効果が得られやすい。また、
単結晶シリコン、アモルファスシリコン、または多結晶
シリコンにおいては、炭化珪素基板上への堆積、または
酸化、パターニング、選択的エッチング、選択的伝導度
制御等が容易である。また、これらの材料においては、
例えば炭化珪素とのビルトイン電圧を、シリコン層の不
純物濃度の制御により変えられるため、請求項１乃至７
のいずれか記載の炭化珪素半導体装置に使用すれば、チ
ャネルのオフ性に優れ、ノーマリーオフ特性が得られや
すいという効果が得られる（実施の形態１にて説明）。
また、請求項９の炭化珪素半導体装置の製造方法によれ
ば、上記記載の効果を有する炭化珪素半導体装置を簡易
な製造工程により製造することができる。
によれば、ヘテロ接合半導体領域内部で不純物濃度の異
なる領域を任意に設定できるという利点があり、素子の
応用範囲を広めることができる（実施の形態２にて説
明）。また、請求項８記載の炭化珪素半導体装置では、
炭化珪素のバンドギャップと異なるバンドギャップを有
する半導体材料として、単結晶シリコン、アモルファス
シリコン、多結晶シリコンの少なくともいずれかを用い
る。これらの材料は、炭化珪素よりもバンドギャップが
小さく、炭化珪素とこれらの材料による接合において
は、あたかもショットキー接合のごとき特性が得られ
る。このため、請求項１乃至７のいずれか記載の炭化珪
素半導体装置において、ゲート半導体材料にこれらの材
料を用いると、上記記載の効果が得られやすい。また、
単結晶シリコン、アモルファスシリコン、または多結晶
シリコンにおいては、炭化珪素基板上への堆積、または
酸化、パターニング、選択的エッチング、選択的伝導度
制御等が容易である。また、これらの材料においては、
例えば炭化珪素とのビルトイン電圧を、シリコン層の不
純物濃度の制御により変えられるため、請求項１乃至７
のいずれか記載の炭化珪素半導体装置に使用すれば、チ
ャネルのオフ性に優れ、ノーマリーオフ特性が得られや
すいという効果が得られる（実施の形態１にて説明）。
また、請求項９の炭化珪素半導体装置の製造方法によれ
ば、上記記載の効果を有する炭化珪素半導体装置を簡易
な製造工程により製造することができる。
【０００７】
【発明の実施の形態】以下、本発明の実施の形態を図面
に従って説明する。なお、以下の実施の形態では、ヘテ
ロ接合半導体領域に多結晶シリコンを用いる例で説明す
るが、ゲート半導体材料は、この限りではない。また、
ここで用いられる炭化珪素（ＳｉＣ）のポリタイプは４
Ｈが代表的であるが、６Ｈ、３Ｃ等その他のポリタイプ
でも構わない。さらに、本発明の主旨を逸脱しない範囲
での変形を含むことは言うまでもない。 実施の形態１ 図１は、本発明の実施の形態１の溝ゲート型ＭＯＳＦＥ
Ｔの構造を示す図である。図１は、構造単位セルが２つ
連続した断面図である。ドレイン領域となるＮ＋型Ｓｉ
Ｃ基板１０上に、Ｎ−型ＳｉＣエピタキシャル領域２０
が積層されたウエハにおいて、Ｎ−型エピタキシャル領
域２０の所定の領域に、Ｎ＋型ソース領域７０が形成さ
れている。また、第一の溝３０の内部には、ゲート酸化
膜４０を介してゲート電極層（多結晶シリコン層）５０
が充填され、ゲート電極層５０は、層間膜６０にて覆わ
れている。Ｎ＋型ソース領域７０を貫通する第二の溝３
１内には、多結晶シリコンよりなるヘテロ接合半導体領
域（多結晶シリコン層）９０が充填されている。このヘ
テロ接合半導体領域９０及びＮ＋型ソース領域７０に接
触するように、ソース電極８０が形成され、Ｎ＋型Ｓｉ
Ｃ基板１０の裏面には、ドレイン電極１００が形成され
ている。なお、ゲート電極層５０は、図示されないとこ
ろでゲート電極（図示省略）と接続されている。なお、
本実施の形態１のこの構造は、特許請求の範囲の請求項
１に対応する。すなわち、炭化珪素半導体基板（Ｎ＋型
ＳｉＣ基板１０）上に形成され、前記基板よりも低いド
ーパント濃度の第一導電型の半導体エピタキシャル層
（Ｎ−型ＳｉＣエピタキシャル領域２０）と、前記エピ
タキシャル層の表層部の所定領域に形成される第一導電
型のソース領域（Ｎ＋型ソース領域７０）と、前記エピ
タキシャル層の表層部の所定領域に形成され、所定深さ
を有する溝（３０）と、前記溝内にゲート絶縁膜（ゲー
ト酸化膜４０）を介して充填されたゲート電極層（５
０）と、前記エピタキシャル層の一主面上の所定領域
に、前記エピタキシャル層に接触するように、炭化珪素
のバンドギャップと異なるバンドギャップを有する半導
体材料により形成されたヘテロ接合半導体領域（９０）
と、前記ソース領域に接触するソース電極（８０）と、
ドレイン電極（１００）と、前記ゲート電極層に電圧を
印加するゲート電極（図示省略）とを備えたことを特徴
とする。また、本実施の形態１のこの構造は、特許請求
の範囲の請求項４にも対応する。すなわち、前記ヘテロ
接合半導体領域（９０）が、前記ソース電極（８０）に
接続されていることを特徴とする。また、本実施の形態
１のこの構造は、特許請求の範囲の請求項３にも対応す
る。すなわち、炭化珪素半導体基板（Ｎ＋型ＳｉＣ基板
１０）上に形成され、前記基板よりも低いドーパント濃
度の第一導電型の半導体エピタキシャル層（Ｎ−型Ｓｉ
Ｃエピタキシャル領域２０）と、前記エピタキシャル層
の表層部の所定領域に形成される第一導電型のソース領
域（Ｎ＋型ソース領域７０）と、前記エピタキシャル層
の表層部の所定領域に形成され、所定深さを有する第一
の溝（３０）と、前記第一の溝内にゲート絶縁膜（ゲー
ト酸化膜４０）を介して充填されたゲート電極層（５
０）と、前記エピタキシャル層の表層部の所定領域に形
成され、所定深さを有する第二の溝（３１）と、前記第
二の溝内に炭化珪素のバンドギャップと異なるバンドギ
ャップを有する半導体材料を充填することにより形成さ
れたヘテロ接合半導体領域（９０）と、前記ソース領域
に接触するソース電極（８０）と、ドレイン電極（１０
０）と、前記ゲート電極層に電圧を印加するゲート電極
（図示省略）とを備えたことを特徴とする。また、本実
施の形態１のこの構造は、特許請求の範囲の請求項６に
も対応する。すなわち、前記第二の溝（３１）が前記第
一の溝（３０）よりも深く形成されていることを特徴と
する。また、本実施の形態１のこの構造は、特許請求の
範囲の請求項８にも対応する。すなわち、前記炭化珪素
のバンドギャップと異なるバンドギャップを有する半導
体材料（ヘテロ接合半導体領域９０の材料）が、単結晶
シリコン、アモルファスシリコン、多結晶シリコンの少
なくともいずれかであることを特徴とする。
に従って説明する。なお、以下の実施の形態では、ヘテ
ロ接合半導体領域に多結晶シリコンを用いる例で説明す
るが、ゲート半導体材料は、この限りではない。また、
ここで用いられる炭化珪素（ＳｉＣ）のポリタイプは４
Ｈが代表的であるが、６Ｈ、３Ｃ等その他のポリタイプ
でも構わない。さらに、本発明の主旨を逸脱しない範囲
での変形を含むことは言うまでもない。 実施の形態１ 図１は、本発明の実施の形態１の溝ゲート型ＭＯＳＦＥ
Ｔの構造を示す図である。図１は、構造単位セルが２つ
連続した断面図である。ドレイン領域となるＮ＋型Ｓｉ
Ｃ基板１０上に、Ｎ−型ＳｉＣエピタキシャル領域２０
が積層されたウエハにおいて、Ｎ−型エピタキシャル領
域２０の所定の領域に、Ｎ＋型ソース領域７０が形成さ
れている。また、第一の溝３０の内部には、ゲート酸化
膜４０を介してゲート電極層（多結晶シリコン層）５０
が充填され、ゲート電極層５０は、層間膜６０にて覆わ
れている。Ｎ＋型ソース領域７０を貫通する第二の溝３
１内には、多結晶シリコンよりなるヘテロ接合半導体領
域（多結晶シリコン層）９０が充填されている。このヘ
テロ接合半導体領域９０及びＮ＋型ソース領域７０に接
触するように、ソース電極８０が形成され、Ｎ＋型Ｓｉ
Ｃ基板１０の裏面には、ドレイン電極１００が形成され
ている。なお、ゲート電極層５０は、図示されないとこ
ろでゲート電極（図示省略）と接続されている。なお、
本実施の形態１のこの構造は、特許請求の範囲の請求項
１に対応する。すなわち、炭化珪素半導体基板（Ｎ＋型
ＳｉＣ基板１０）上に形成され、前記基板よりも低いド
ーパント濃度の第一導電型の半導体エピタキシャル層
（Ｎ−型ＳｉＣエピタキシャル領域２０）と、前記エピ
タキシャル層の表層部の所定領域に形成される第一導電
型のソース領域（Ｎ＋型ソース領域７０）と、前記エピ
タキシャル層の表層部の所定領域に形成され、所定深さ
を有する溝（３０）と、前記溝内にゲート絶縁膜（ゲー
ト酸化膜４０）を介して充填されたゲート電極層（５
０）と、前記エピタキシャル層の一主面上の所定領域
に、前記エピタキシャル層に接触するように、炭化珪素
のバンドギャップと異なるバンドギャップを有する半導
体材料により形成されたヘテロ接合半導体領域（９０）
と、前記ソース領域に接触するソース電極（８０）と、
ドレイン電極（１００）と、前記ゲート電極層に電圧を
印加するゲート電極（図示省略）とを備えたことを特徴
とする。また、本実施の形態１のこの構造は、特許請求
の範囲の請求項４にも対応する。すなわち、前記ヘテロ
接合半導体領域（９０）が、前記ソース電極（８０）に
接続されていることを特徴とする。また、本実施の形態
１のこの構造は、特許請求の範囲の請求項３にも対応す
る。すなわち、炭化珪素半導体基板（Ｎ＋型ＳｉＣ基板
１０）上に形成され、前記基板よりも低いドーパント濃
度の第一導電型の半導体エピタキシャル層（Ｎ−型Ｓｉ
Ｃエピタキシャル領域２０）と、前記エピタキシャル層
の表層部の所定領域に形成される第一導電型のソース領
域（Ｎ＋型ソース領域７０）と、前記エピタキシャル層
の表層部の所定領域に形成され、所定深さを有する第一
の溝（３０）と、前記第一の溝内にゲート絶縁膜（ゲー
ト酸化膜４０）を介して充填されたゲート電極層（５
０）と、前記エピタキシャル層の表層部の所定領域に形
成され、所定深さを有する第二の溝（３１）と、前記第
二の溝内に炭化珪素のバンドギャップと異なるバンドギ
ャップを有する半導体材料を充填することにより形成さ
れたヘテロ接合半導体領域（９０）と、前記ソース領域
に接触するソース電極（８０）と、ドレイン電極（１０
０）と、前記ゲート電極層に電圧を印加するゲート電極
（図示省略）とを備えたことを特徴とする。また、本実
施の形態１のこの構造は、特許請求の範囲の請求項６に
も対応する。すなわち、前記第二の溝（３１）が前記第
一の溝（３０）よりも深く形成されていることを特徴と
する。また、本実施の形態１のこの構造は、特許請求の
範囲の請求項８にも対応する。すなわち、前記炭化珪素
のバンドギャップと異なるバンドギャップを有する半導
体材料（ヘテロ接合半導体領域９０の材料）が、単結晶
シリコン、アモルファスシリコン、多結晶シリコンの少
なくともいずれかであることを特徴とする。
【０００８】次に、本実施の形態１の溝ゲート型ＭＯＳ
ＦＥＴの製造方法の一例を、図２の（ａ）〜（ｆ）、及
び図３の（ｇ）、（ｈ）の断面図を用いて説明する。ま
ず、図２の（ａ）においては、Ｎ＋型ＳｉＣ基板１０の
上に、例えば不純物濃度が１０１４〜１０１８ｃ
ｍ−３、厚さが１〜１００μｍのＮ−型ＳｉＣエピタキ
シャル領域２０が形成されている。図２（ｂ）の工程に
おいては、例えば燐イオンを注入し、イオン注入した不
純物を活性化させるために、例えば１４００℃程度のア
ニールを行って、Ｎ＋型ソース領域７０を形成する。Ｎ
型不純物としては、燐の他に窒素、ヒ素などを用いても
よい。図２（ｃ）の工程においては、マスク材１２０を
用いて、例えば０．１〜１０μｍの深さの溝３０を形成
する。図２（ｄ）の工程においては、エピタキシャル領
域２０に対して犠牲酸化を行い、その犠牲酸化膜を除去
した後に、例えば１１００℃のドライ酸化によって厚さ
１００ｎｍ程度のゲート酸化膜４０を成長させる。次
に、多結晶シリコン層を、厚さ例えば０．１〜１０μｍ
程度、減圧ＣＶＤ法を用いて、ゲート酸化膜４０上に堆
積する。その後、多結晶シリコンに所望の不純物を導入
する。方法としては、堆積した多結晶シリコン層のさら
に上に、高濃度にドーピングされた堆積膜を堆積し、９
００〜１０００℃程度の熱処理により該堆積膜中の不純
物を多結晶シリコン中に熱拡散させるか、またはイオン
注入により不純物を直接多結晶シリコン中に導入しても
よい。さらに、気相からの不純物の導入も可能である。
その後、多結晶シリコン層のパターニングを行って、ゲ
ート電極層５０を形成する。なお、本例では多結晶シリ
コン層を堆積した直後に、不純物を多結晶シリコン層中
にドーピングする例で説明したが、例えば多結晶シリコ
ン層のパターニングを先に行ってから不純物をドーピン
グしてもよい。図２（ｅ）の工程においては、ゲート電
極層５０の多結晶シリコン層が、例えば厚さ５０００Å
程度酸化されるような酸化条件（例えば１１００℃のウ
エット酸化なら９０分程度）下に試料を投じ、多結晶シ
リコン層（ゲート電極層５０）の表層に、例えば厚さ５
０００Åの層間膜６０を形成する。その後、マスク材１
２１を用いて、例えば０．１〜２０μｍの深さの、溝３
０よりも深い溝３１を形成する。なお、溝３１の深さ
は、溝３０の深さよりも深いのが望ましいが、溝３１の
深さは、溝３０の深さと同じであってもよい。図２
（ｆ）の工程においては、多結晶シリコン層９０を、例
えば厚さ０．１〜２０μｍ程度、減圧ＣＶＤ法を用いて
堆積する。その後、多結晶シリコン層９０に所望の不純
物を導入する。図３（ｇ）の工程においては、溝３１の
外部に堆積された多結晶シリコン層をすべて酸化して、
多結晶シリコン酸化膜１３０を形成する。図３（ｈ）の
工程においては、多結晶シリコン酸化膜１３０を例えば
ＨＦ溶液等により除去する。このとき、ソース領域７０
上に形成されていたゲート酸化膜（図２（ｄ）の４０参
照。図２（ｅ）、（ｆ）、図３（ｇ）において図示省
略）も除去される。層間膜６０は残す。その後、多結晶
シリコン層９０及びＮ＋型ソース領域７０に接触するよ
うに、ソース電極８０を形成し、ＳｉＣ基板１０の裏面
にドレイン電極１００として金属膜を蒸着し、例えば６
００〜１３００℃程度で熱処理してオーミック電極とす
る。特に図示しないが、ゲート電極層５０はゲート電極
（図示省略）と接続される。このようにして、図１に示
した炭化珪素半導体装置が完成する。なお、本実施の形
態１のこの製造方法は、特許請求の範囲の請求項９に対
応する。すなわち、前記エピタキシャル層（Ｎ−型Ｓｉ
Ｃエピタキシャル領域２０）の表層部の所定領域に、前
記ソース領域（Ｎ＋型ソース領域７０）を形成する工程
と、前記エピタキシャル層の表層部の所定領域に、所定
深さを有する第一の溝（３０）を形成する工程と、前記
溝の側面及び底面に前記ゲート絶縁膜（ゲート酸化膜４
０）を形成する工程と、前記第一の溝内に、前記ゲート
絶縁膜を介して前記ゲート電極層（５０）を充填する工
程と、前記ゲート電極層に不純物を導入する工程と、前
記エピタキシャル層の表層部の所定領域に、所定深さを
有する第二の溝（３１）を形成する工程と、前記第二の
溝内に、炭化珪素のバンドギャップと異なるバンドギャ
ップを有する半導体材料を充填することにより前記ヘテ
ロ接合半導体領域（９０）を形成する工程と、前記ヘテ
ロ接合半導体領域に不純物を導入する工程と、前記ソー
ス領域と接続する前記ソース電極（８０）を形成する工
程と、前記ドレイン電極（１００）を形成する工程と、
前記ゲート電極層と接続する前記ゲート電極（図示省
略）を形成する工程とを有することを特徴とする。
ＦＥＴの製造方法の一例を、図２の（ａ）〜（ｆ）、及
び図３の（ｇ）、（ｈ）の断面図を用いて説明する。ま
ず、図２の（ａ）においては、Ｎ＋型ＳｉＣ基板１０の
上に、例えば不純物濃度が１０１４〜１０１８ｃ
ｍ−３、厚さが１〜１００μｍのＮ−型ＳｉＣエピタキ
シャル領域２０が形成されている。図２（ｂ）の工程に
おいては、例えば燐イオンを注入し、イオン注入した不
純物を活性化させるために、例えば１４００℃程度のア
ニールを行って、Ｎ＋型ソース領域７０を形成する。Ｎ
型不純物としては、燐の他に窒素、ヒ素などを用いても
よい。図２（ｃ）の工程においては、マスク材１２０を
用いて、例えば０．１〜１０μｍの深さの溝３０を形成
する。図２（ｄ）の工程においては、エピタキシャル領
域２０に対して犠牲酸化を行い、その犠牲酸化膜を除去
した後に、例えば１１００℃のドライ酸化によって厚さ
１００ｎｍ程度のゲート酸化膜４０を成長させる。次
に、多結晶シリコン層を、厚さ例えば０．１〜１０μｍ
程度、減圧ＣＶＤ法を用いて、ゲート酸化膜４０上に堆
積する。その後、多結晶シリコンに所望の不純物を導入
する。方法としては、堆積した多結晶シリコン層のさら
に上に、高濃度にドーピングされた堆積膜を堆積し、９
００〜１０００℃程度の熱処理により該堆積膜中の不純
物を多結晶シリコン中に熱拡散させるか、またはイオン
注入により不純物を直接多結晶シリコン中に導入しても
よい。さらに、気相からの不純物の導入も可能である。
その後、多結晶シリコン層のパターニングを行って、ゲ
ート電極層５０を形成する。なお、本例では多結晶シリ
コン層を堆積した直後に、不純物を多結晶シリコン層中
にドーピングする例で説明したが、例えば多結晶シリコ
ン層のパターニングを先に行ってから不純物をドーピン
グしてもよい。図２（ｅ）の工程においては、ゲート電
極層５０の多結晶シリコン層が、例えば厚さ５０００Å
程度酸化されるような酸化条件（例えば１１００℃のウ
エット酸化なら９０分程度）下に試料を投じ、多結晶シ
リコン層（ゲート電極層５０）の表層に、例えば厚さ５
０００Åの層間膜６０を形成する。その後、マスク材１
２１を用いて、例えば０．１〜２０μｍの深さの、溝３
０よりも深い溝３１を形成する。なお、溝３１の深さ
は、溝３０の深さよりも深いのが望ましいが、溝３１の
深さは、溝３０の深さと同じであってもよい。図２
（ｆ）の工程においては、多結晶シリコン層９０を、例
えば厚さ０．１〜２０μｍ程度、減圧ＣＶＤ法を用いて
堆積する。その後、多結晶シリコン層９０に所望の不純
物を導入する。図３（ｇ）の工程においては、溝３１の
外部に堆積された多結晶シリコン層をすべて酸化して、
多結晶シリコン酸化膜１３０を形成する。図３（ｈ）の
工程においては、多結晶シリコン酸化膜１３０を例えば
ＨＦ溶液等により除去する。このとき、ソース領域７０
上に形成されていたゲート酸化膜（図２（ｄ）の４０参
照。図２（ｅ）、（ｆ）、図３（ｇ）において図示省
略）も除去される。層間膜６０は残す。その後、多結晶
シリコン層９０及びＮ＋型ソース領域７０に接触するよ
うに、ソース電極８０を形成し、ＳｉＣ基板１０の裏面
にドレイン電極１００として金属膜を蒸着し、例えば６
００〜１３００℃程度で熱処理してオーミック電極とす
る。特に図示しないが、ゲート電極層５０はゲート電極
（図示省略）と接続される。このようにして、図１に示
した炭化珪素半導体装置が完成する。なお、本実施の形
態１のこの製造方法は、特許請求の範囲の請求項９に対
応する。すなわち、前記エピタキシャル層（Ｎ−型Ｓｉ
Ｃエピタキシャル領域２０）の表層部の所定領域に、前
記ソース領域（Ｎ＋型ソース領域７０）を形成する工程
と、前記エピタキシャル層の表層部の所定領域に、所定
深さを有する第一の溝（３０）を形成する工程と、前記
溝の側面及び底面に前記ゲート絶縁膜（ゲート酸化膜４
０）を形成する工程と、前記第一の溝内に、前記ゲート
絶縁膜を介して前記ゲート電極層（５０）を充填する工
程と、前記ゲート電極層に不純物を導入する工程と、前
記エピタキシャル層の表層部の所定領域に、所定深さを
有する第二の溝（３１）を形成する工程と、前記第二の
溝内に、炭化珪素のバンドギャップと異なるバンドギャ
ップを有する半導体材料を充填することにより前記ヘテ
ロ接合半導体領域（９０）を形成する工程と、前記ヘテ
ロ接合半導体領域に不純物を導入する工程と、前記ソー
ス領域と接続する前記ソース電極（８０）を形成する工
程と、前記ドレイン電極（１００）を形成する工程と、
前記ゲート電極層と接続する前記ゲート電極（図示省
略）を形成する工程とを有することを特徴とする。
【０００９】次に、この炭化珪素半導体装置の動作につ
いて説明する。ドレイン電極１００とソース電極８０と
の間に電圧が印加された状態で、ゲート電極層５０に電
圧が印加されない場合は、ゲート電極層（多結晶シリコ
ン層）５０及びヘテロ接合半導体領域（多結晶シリコン
層）９０に挟まれるチャネル領域（チャネル幅）１１０
は、それぞれの多結晶シリコン層５０、９０とＳｉＣエ
ピタキシャル領域２０とのビルトイン電圧により空乏化
されるため、ノーマリーオフ特性を有する。一方で、ゲ
ート電極層５０に正の電圧を印加すると、ゲート電極層
５０に対向するＮ−型エピタキシャル領域２０の表層に
蓄積型のチャネル領域が形成され、ドレイン電極１００
からソース電極８０へと電流を流すことが可能となる。
これらの結果、ノーマリーオフの電圧駆動型で、チャネ
ル領域の抵抗が極めて小さい低オン抵抗の高耐圧炭化珪
素半導体装置を得ることができる。特に、本発明によ
り、ソース領域７０と同電位の多結晶シリコン層９０に
よるヘテロ接合と絶縁ゲート電極層５０とによって挟ま
れた蓄積型チャネルは、酸化膜／ＳｉＣ界面に存在する
多量の界面準位がキャリアへ及ぼす影響を減らし、チャ
ネル抵抗を小さくすることが可能であるのはもちろん、
多結晶シリコン層５０、９０と炭化珪素エピタキシャル
領域２０のチャネル領域１１０でのビルトイン電圧を、
多結晶シリコン層５０、９０の不純物濃度の制御により
変えることができるため、チャネルのオフ性に優れ、ノ
ーマリーオフ特性が得られやすい。また、溝３０、３１
の側壁のイオンエッチングのダメージによりキャリアが
散乱され、チャネル抵抗が高くなるという問題も、本発
明のように蓄積型チャネルを形成すれば、キャリアがよ
りバルク内部を通過するため、回避することができる。
素子の耐圧は、多結晶シリコン層９０とエピタキシャル
領域２０との接合に形成されるヘテロ接合から、エピタ
キシャル領域２０へと広がる空乏層により電界を緩和で
きるが、このとき、溝３０の底部のゲート絶縁膜４０へ
の電界集中も防ぐことができるので、ＳｉＣ半導体の絶
縁電界により素子耐圧が決まるように設計することが可
能である。また、本炭化珪素半導体装置は、Ｐ型伝導層
（図８のＰ−型ＳｉＣエピタキシャル領域１４０）のイ
オン注入による形成を必要としないので、活性化のため
のアニールも１４００℃程度で十分であり、面荒れ等が
抑制できる。
いて説明する。ドレイン電極１００とソース電極８０と
の間に電圧が印加された状態で、ゲート電極層５０に電
圧が印加されない場合は、ゲート電極層（多結晶シリコ
ン層）５０及びヘテロ接合半導体領域（多結晶シリコン
層）９０に挟まれるチャネル領域（チャネル幅）１１０
は、それぞれの多結晶シリコン層５０、９０とＳｉＣエ
ピタキシャル領域２０とのビルトイン電圧により空乏化
されるため、ノーマリーオフ特性を有する。一方で、ゲ
ート電極層５０に正の電圧を印加すると、ゲート電極層
５０に対向するＮ−型エピタキシャル領域２０の表層に
蓄積型のチャネル領域が形成され、ドレイン電極１００
からソース電極８０へと電流を流すことが可能となる。
これらの結果、ノーマリーオフの電圧駆動型で、チャネ
ル領域の抵抗が極めて小さい低オン抵抗の高耐圧炭化珪
素半導体装置を得ることができる。特に、本発明によ
り、ソース領域７０と同電位の多結晶シリコン層９０に
よるヘテロ接合と絶縁ゲート電極層５０とによって挟ま
れた蓄積型チャネルは、酸化膜／ＳｉＣ界面に存在する
多量の界面準位がキャリアへ及ぼす影響を減らし、チャ
ネル抵抗を小さくすることが可能であるのはもちろん、
多結晶シリコン層５０、９０と炭化珪素エピタキシャル
領域２０のチャネル領域１１０でのビルトイン電圧を、
多結晶シリコン層５０、９０の不純物濃度の制御により
変えることができるため、チャネルのオフ性に優れ、ノ
ーマリーオフ特性が得られやすい。また、溝３０、３１
の側壁のイオンエッチングのダメージによりキャリアが
散乱され、チャネル抵抗が高くなるという問題も、本発
明のように蓄積型チャネルを形成すれば、キャリアがよ
りバルク内部を通過するため、回避することができる。
素子の耐圧は、多結晶シリコン層９０とエピタキシャル
領域２０との接合に形成されるヘテロ接合から、エピタ
キシャル領域２０へと広がる空乏層により電界を緩和で
きるが、このとき、溝３０の底部のゲート絶縁膜４０へ
の電界集中も防ぐことができるので、ＳｉＣ半導体の絶
縁電界により素子耐圧が決まるように設計することが可
能である。また、本炭化珪素半導体装置は、Ｐ型伝導層
（図８のＰ−型ＳｉＣエピタキシャル領域１４０）のイ
オン注入による形成を必要としないので、活性化のため
のアニールも１４００℃程度で十分であり、面荒れ等が
抑制できる。
【００１０】実施の形態２
図４は、本発明の実施の形態２の溝ゲート型ＭＯＳＦＥ
Ｔの構造を示す断面図である。図１で示した実施の形態
１の構造との相違は、溝３３内に充填される多結晶シリ
コン層（ヘテロ接合半導体領域）が、不純物濃度の異な
る領域を有していることである。すなわち、溝３３の下
部には、Ｎ−型多結晶シリコン層９２が、溝３３の上部
には、Ｐ＋型多結晶シリコン層９１が充填されている。
Ｎ−型多結晶シリコン層９２は、例えばＮ−型ＳｉＣと
の接合に形成される障壁が大きいため、ドレイン耐圧を
大きく設計できる。また、Ｐ＋型多結晶シリコン層９１
は、Ｎ−型ＳｉＣとの接合に形成されるビルトインポテ
ンシャルが大きいため、チャネル１１１のオフ性に優
れ、ノーマリーオフ特性が得られやすい。本実施の形態
２は、ゲート半導体材料（ヘテロ接合半導体領域）内部
で不純物濃度の異なる領域を任意に設定できるという本
発明の利点をいかした例であり、実施の形態１で説明し
た効果に加えて、さらに素子の性能を向上させることが
できる。なお、本実施の形態２のこの構造は、特許請求
の範囲の請求項７に対応する。すなわち、前記ヘテロ接
合半導体領域が、不純物濃度の異なる領域（Ｎ−型多結
晶シリコン層９２と、Ｐ＋型多結晶シリコン層９１）を
持つことを特徴とする。
Ｔの構造を示す断面図である。図１で示した実施の形態
１の構造との相違は、溝３３内に充填される多結晶シリ
コン層（ヘテロ接合半導体領域）が、不純物濃度の異な
る領域を有していることである。すなわち、溝３３の下
部には、Ｎ−型多結晶シリコン層９２が、溝３３の上部
には、Ｐ＋型多結晶シリコン層９１が充填されている。
Ｎ−型多結晶シリコン層９２は、例えばＮ−型ＳｉＣと
の接合に形成される障壁が大きいため、ドレイン耐圧を
大きく設計できる。また、Ｐ＋型多結晶シリコン層９１
は、Ｎ−型ＳｉＣとの接合に形成されるビルトインポテ
ンシャルが大きいため、チャネル１１１のオフ性に優
れ、ノーマリーオフ特性が得られやすい。本実施の形態
２は、ゲート半導体材料（ヘテロ接合半導体領域）内部
で不純物濃度の異なる領域を任意に設定できるという本
発明の利点をいかした例であり、実施の形態１で説明し
た効果に加えて、さらに素子の性能を向上させることが
できる。なお、本実施の形態２のこの構造は、特許請求
の範囲の請求項７に対応する。すなわち、前記ヘテロ接
合半導体領域が、不純物濃度の異なる領域（Ｎ−型多結
晶シリコン層９２と、Ｐ＋型多結晶シリコン層９１）を
持つことを特徴とする。
【００１１】実施の形態３
図５は、本発明の実施の形態３の溝ゲート型ＭＯＳＦＥ
Ｔの構造を示す断面図である。図１で示した実施の形態
１の構造との相違は２点あり、溝３５が、Ｎ＋型ソース
領域７２に接していないことと、多結晶シリコン層９３
がゲート電極（図示省略）に接続されていることであ
る。溝３５は、実施の形態１、２と同様に、ソース領域
７２に接していてもよいが、ここでは離した例で説明す
る。そして、溝３５内に充填されたヘテロ接合半導体領
域９３は、層間膜６３によってソース電極８２と分離さ
れている。本実施の形態３では、実施の形態１に記載し
た効果に加えて、ヘテロ接合半導体領域（多結晶シリコ
ン層）９３をゲート電極に接続したことで、多結晶シリ
コン層とＳｉＣとのヘテロ接合に電圧を印加して空乏層
の広がりを制御できるため、チャネルのオフ性を向上さ
せることができる。また、オン時にゲート電圧を印加し
て、ヘテロ接合半導体領域９３を通ってキャリア（ホー
ル）をエピタキシャル層２２に注入することで伝導度変
調を行い、さらなるオン抵抗の低減が図れるように設計
することも可能である。なお、本実施の形態３では、多
結晶シリコンからなるゲート電極層５２と多結晶シリコ
ンからなるヘテロ接合半導体領域９３に対して同一系統
のゲート電極としたが、それぞれの制御のために別系統
の電圧源を設けてもよい。なお、本実施の形態３のこの
構造は、特許請求の範囲の請求項２、５に対応する。す
なわち、前記ヘテロ接合半導体領域（９３）が、前記ゲ
ート電極（図示省略）に接続されていることを特徴とす
る。
Ｔの構造を示す断面図である。図１で示した実施の形態
１の構造との相違は２点あり、溝３５が、Ｎ＋型ソース
領域７２に接していないことと、多結晶シリコン層９３
がゲート電極（図示省略）に接続されていることであ
る。溝３５は、実施の形態１、２と同様に、ソース領域
７２に接していてもよいが、ここでは離した例で説明す
る。そして、溝３５内に充填されたヘテロ接合半導体領
域９３は、層間膜６３によってソース電極８２と分離さ
れている。本実施の形態３では、実施の形態１に記載し
た効果に加えて、ヘテロ接合半導体領域（多結晶シリコ
ン層）９３をゲート電極に接続したことで、多結晶シリ
コン層とＳｉＣとのヘテロ接合に電圧を印加して空乏層
の広がりを制御できるため、チャネルのオフ性を向上さ
せることができる。また、オン時にゲート電圧を印加し
て、ヘテロ接合半導体領域９３を通ってキャリア（ホー
ル）をエピタキシャル層２２に注入することで伝導度変
調を行い、さらなるオン抵抗の低減が図れるように設計
することも可能である。なお、本実施の形態３では、多
結晶シリコンからなるゲート電極層５２と多結晶シリコ
ンからなるヘテロ接合半導体領域９３に対して同一系統
のゲート電極としたが、それぞれの制御のために別系統
の電圧源を設けてもよい。なお、本実施の形態３のこの
構造は、特許請求の範囲の請求項２、５に対応する。す
なわち、前記ヘテロ接合半導体領域（９３）が、前記ゲ
ート電極（図示省略）に接続されていることを特徴とす
る。
【００１２】実施の形態４
図６は、本発明の実施の形態４の溝ゲート型ＭＯＳＦＥ
Ｔの構造を示す断面図である。図５に示した実施の形態
３の構造との相違は、ヘテロ接合半導体領域９４が溝内
ではなく、Ｎ−型ＳｉＣエピタキシャル領域２３上に形
成されている点であるが、動作は実施の形態３と同じで
ある。ヘテロ接合半導体領域を充填する溝を形成しない
分、プロセスが容易となる。なお、本例でも多結晶シリ
コン５３と多結晶シリコン９４に対して同一系統のゲー
ト電極としたが、それぞれの制御のために別系統の電圧
源を設けてもよい。また、図１に示した実施の形態１、
図４に示した実施の形態２においても、ヘテロ接合半導
体領域９０、９１及び９２を溝内ではなく、エピタキシ
ャル領域２３上に形成してもよいことは言うまでもな
い。なお、本実施の形態４のこの構造は、特許請求の範
囲の請求項１乃至２に対応する。すなわち、炭化珪素半
導体基板（Ｎ＋型ＳｉＣ基板１３）上に形成され、前記
基板よりも低いドーパント濃度の第一導電型の半導体エ
ピタキシャル層（Ｎ −型ＳｉＣエピタキシャル領域２
３）と、前記エピタキシャル層の表層部の所定領域に形
成される第一導電型のソース領域（Ｎ＋型ソース領域７
３）と、前記エピタキシャル層の表層部の所定領域に形
成され、所定深さを有する溝（３６）と、前記溝内にゲ
ート絶縁膜（ゲート酸化膜４３）を介して充填されたゲ
ート電極層（５３）と、前記エピタキシャル層の一主面
上の所定領域に、前記エピタキシャル層に接触するよう
に、炭化珪素のバンドギャップと異なるバンドギャップ
を有する半導体材料により形成されたヘテロ接合半導体
領域（９４）と、前記ソース領域に接触するソース電極
（８３）と、ドレイン電極（１０３）と、前記ゲート電
極層に電圧を印加するゲート電極（図示省略）とを備え
たことを特徴とする。
Ｔの構造を示す断面図である。図５に示した実施の形態
３の構造との相違は、ヘテロ接合半導体領域９４が溝内
ではなく、Ｎ−型ＳｉＣエピタキシャル領域２３上に形
成されている点であるが、動作は実施の形態３と同じで
ある。ヘテロ接合半導体領域を充填する溝を形成しない
分、プロセスが容易となる。なお、本例でも多結晶シリ
コン５３と多結晶シリコン９４に対して同一系統のゲー
ト電極としたが、それぞれの制御のために別系統の電圧
源を設けてもよい。また、図１に示した実施の形態１、
図４に示した実施の形態２においても、ヘテロ接合半導
体領域９０、９１及び９２を溝内ではなく、エピタキシ
ャル領域２３上に形成してもよいことは言うまでもな
い。なお、本実施の形態４のこの構造は、特許請求の範
囲の請求項１乃至２に対応する。すなわち、炭化珪素半
導体基板（Ｎ＋型ＳｉＣ基板１３）上に形成され、前記
基板よりも低いドーパント濃度の第一導電型の半導体エ
ピタキシャル層（Ｎ −型ＳｉＣエピタキシャル領域２
３）と、前記エピタキシャル層の表層部の所定領域に形
成される第一導電型のソース領域（Ｎ＋型ソース領域７
３）と、前記エピタキシャル層の表層部の所定領域に形
成され、所定深さを有する溝（３６）と、前記溝内にゲ
ート絶縁膜（ゲート酸化膜４３）を介して充填されたゲ
ート電極層（５３）と、前記エピタキシャル層の一主面
上の所定領域に、前記エピタキシャル層に接触するよう
に、炭化珪素のバンドギャップと異なるバンドギャップ
を有する半導体材料により形成されたヘテロ接合半導体
領域（９４）と、前記ソース領域に接触するソース電極
（８３）と、ドレイン電極（１０３）と、前記ゲート電
極層に電圧を印加するゲート電極（図示省略）とを備え
たことを特徴とする。
【００１３】実施の形態５
図７（ａ）は、本発明の実施の形態５の溝ゲート型ＭＯ
ＳＦＥＴの構造を示す断面斜視図、図７（ｂ）は（ａ）
の溝ゲート型ＭＯＳＦＥＴの上面図である。図１で示し
た実施の形態１の構造との相違は、ヘテロ接合半導体領
域９５が、図１の断面図では図示されない領域に形成さ
れた溝３８の内部に充填されるように形成されている点
である。ヘテロ接合半導体領域９５は、実施の形態１と
同様に、Ｎ＋型ソース領域７４に接続されている。この
図７に図示されるような、ショットキーソース領域の形
成がもたらす利点は、デバイス面積に対する素子効率を
高め、電流密度を上げることができる点である。以上本
発明を実施の形態に基づいて具体的に説明したが、本発
明は上記実施の形態に限定されるものではなく、その要
旨を逸脱しない範囲において種々変更可能であることは
勿論である。例えば、上記実施の形態１〜５ではすべ
て、ドレイン電極をＳｉＣ基板の裏面に形成し、ソース
電極をエピタキシャル層の表面に配置して、電流を素子
内部に縦方向に流す構造の炭化珪素半導体装置で説明し
たが、例えばドレイン電極をソース電極と同じく、エピ
タキシャル層の表面に配置して、電流を横方向に流す構
造の炭化珪素半導体装置でも本発明が適用可能である。
ＳＦＥＴの構造を示す断面斜視図、図７（ｂ）は（ａ）
の溝ゲート型ＭＯＳＦＥＴの上面図である。図１で示し
た実施の形態１の構造との相違は、ヘテロ接合半導体領
域９５が、図１の断面図では図示されない領域に形成さ
れた溝３８の内部に充填されるように形成されている点
である。ヘテロ接合半導体領域９５は、実施の形態１と
同様に、Ｎ＋型ソース領域７４に接続されている。この
図７に図示されるような、ショットキーソース領域の形
成がもたらす利点は、デバイス面積に対する素子効率を
高め、電流密度を上げることができる点である。以上本
発明を実施の形態に基づいて具体的に説明したが、本発
明は上記実施の形態に限定されるものではなく、その要
旨を逸脱しない範囲において種々変更可能であることは
勿論である。例えば、上記実施の形態１〜５ではすべ
て、ドレイン電極をＳｉＣ基板の裏面に形成し、ソース
電極をエピタキシャル層の表面に配置して、電流を素子
内部に縦方向に流す構造の炭化珪素半導体装置で説明し
たが、例えばドレイン電極をソース電極と同じく、エピ
タキシャル層の表面に配置して、電流を横方向に流す構
造の炭化珪素半導体装置でも本発明が適用可能である。
【図１】本発明の実施の形態１の溝ゲート型ＭＯＳＦＥ
Ｔの断面図。
Ｔの断面図。
【図２】（ａ）〜（ｆ）は本発明の実施の形態１の溝ゲ
ート型ＭＯＳＦＥＴの製造工程断面図。
ート型ＭＯＳＦＥＴの製造工程断面図。
【図３】（ｇ）、（ｈ）は本発明の実施の形態１の溝ゲ
ート型ＭＯＳＦＥＴの製造工程断面図。
ート型ＭＯＳＦＥＴの製造工程断面図。
【図４】本発明の実施の形態２の溝ゲート型ＭＯＳＦＥ
Ｔの断面図。
Ｔの断面図。
【図５】本発明の実施の形態３の溝ゲート型ＭＯＳＦＥ
Ｔの断面図。
Ｔの断面図。
【図６】本発明の実施の形態４の溝ゲート型ＭＯＳＦＥ
Ｔの断面図。
Ｔの断面図。
【図７】（ａ）は本発明の実施の形態５の溝ゲート型Ｍ
ＯＳＦＥＴの断面斜視図、（ｂ）は上面図。
ＯＳＦＥＴの断面斜視図、（ｂ）は上面図。
【図８】従来のＳｉＣトレンチ溝型ＭＯＳＦＥＴの断面
図。
図。
【符号の説明】
１０、１１、１２、１３、１４、１５、１６…Ｎ＋型Ｓ
ｉＣ基板 ２０、２１、２２、２３、２４、２５、２６…Ｎ−型Ｓ
ｉＣエピタキシャル領域 ３０、３１、３２、３３、３４、３５、３６、３７、３
８、３９、１５０、１５１…溝 ４０、４１、４２、４５、４６…ゲート酸化膜 ５０、５１、５２、５３、５４、５５、５６…ゲート電
極層（多結晶シリコン層） ６０、６１、６２、６３、６４、６５、６６、６７、６
８…層間膜 ７０、７１、７２、７３、７４、７５、７６…Ｎ＋型ソ
ース領域 ８０、８１、８２、８３、８４、８５、８６…ソース電
極 ９０、９１、９２、９３、９４、９５…ヘテロ接合半導
体領域（多結晶シリコン層） １００、１０１、１０２、１０３、１０４、１０５、１
０６…ドレイン電極 １１０、１１１、１１２、１１３、１１４…チャネル領
域（チャネル幅） １２０、１２１…マスク材 １３０…多結晶シリコン酸化膜 １４０…Ｐ−型ＳｉＣエピタキシャル領域
ｉＣ基板 ２０、２１、２２、２３、２４、２５、２６…Ｎ−型Ｓ
ｉＣエピタキシャル領域 ３０、３１、３２、３３、３４、３５、３６、３７、３
８、３９、１５０、１５１…溝 ４０、４１、４２、４５、４６…ゲート酸化膜 ５０、５１、５２、５３、５４、５５、５６…ゲート電
極層（多結晶シリコン層） ６０、６１、６２、６３、６４、６５、６６、６７、６
８…層間膜 ７０、７１、７２、７３、７４、７５、７６…Ｎ＋型ソ
ース領域 ８０、８１、８２、８３、８４、８５、８６…ソース電
極 ９０、９１、９２、９３、９４、９５…ヘテロ接合半導
体領域（多結晶シリコン層） １００、１０１、１０２、１０３、１０４、１０５、１
０６…ドレイン電極 １１０、１１１、１１２、１１３、１１４…チャネル領
域（チャネル幅） １２０、１２１…マスク材 １３０…多結晶シリコン酸化膜 １４０…Ｐ−型ＳｉＣエピタキシャル領域
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 下井田 良雄
神奈川県横浜市神奈川区宝町２番地 日産
自動車株式会社内
(72)発明者 星 正勝
神奈川県横浜市神奈川区宝町２番地 日産
自動車株式会社内
Claims (9)
- 【請求項１】炭化珪素半導体基板上に形成され、前記基
板よりも低いドーパント濃度の第一導電型の半導体エピ
タキシャル層と、前記エピタキシャル層の表層部の所定
領域に形成される第一導電型のソース領域と、前記エピ
タキシャル層の表層部の所定領域に形成され、所定深さ
を有する溝と、前記溝内にゲート絶縁膜を介して充填さ
れたゲート電極層と、前記エピタキシャル層の一主面上
の所定領域に、前記エピタキシャル層に接触するよう
に、炭化珪素のバンドギャップと異なるバンドギャップ
を有する半導体材料により形成されたヘテロ接合半導体
領域と、前記ソース領域に接触するソース電極と、ドレ
イン電極と、前記ゲート電極層に電圧を印加するゲート
電極とを備えたことを特徴とする炭化珪素半導体装置。 - 【請求項２】前記ヘテロ接合半導体領域が、前記ゲート
電極に接続されていることを特徴とする請求項１記載の
炭化珪素半導体装置。 - 【請求項３】炭化珪素半導体基板上に形成され、前記基
板よりも低いドーパント濃度の第一導電型の半導体エピ
タキシャル層と、前記エピタキシャル層の表層部の所定
領域に形成される第一導電型のソース領域と、前記エピ
タキシャル層の表層部の所定領域に形成され、所定深さ
を有する第一の溝と、前記第一の溝内にゲート絶縁膜を
介して充填されたゲート電極層と、前記エピタキシャル
層の表層部の所定領域に形成され、所定深さを有する第
二の溝と、前記第二の溝内に炭化珪素のバンドギャップ
と異なるバンドギャップを有する半導体材料を充填する
ことにより形成されたヘテロ接合半導体領域と、前記ソ
ース領域に接触するソース電極と、ドレイン電極と、前
記ゲート電極層に電圧を印加するゲート電極とを備えた
ことを特徴とする炭化珪素半導体装置。 - 【請求項４】前記へテロ接合半導体領域が、前記ソース
電極に接続されていることを特徴とする請求項３記載の
炭化珪素半導体装置。 - 【請求項５】前記へテロ接合半導体領域が、前記ゲート
電極に接続されていることを特徴とする請求項３記載の
炭化珪素半導体装置。 - 【請求項６】前記第二の溝が前記第一の溝よりも深く形
成されていることを特徴とする請求項３乃至５のいずれ
か記載の炭化珪素半導体装置。 - 【請求項７】前記ヘテロ接合半導体領域が、不純物濃度
の異なる領域を持つことを特徴とする請求項１乃至６の
いずれか記載の炭化珪素半導体装置。 - 【請求項８】前記炭化珪素のバンドギャップと異なるバ
ンドギャップを有する半導体材料が、単結晶シリコン、
アモルファスシリコン、多結晶シリコンの少なくともい
ずれかであることを特徴とする請求項１乃至７のいずれ
か記載の炭化珪素半導体装置。 - 【請求項９】請求項３乃至８のいずれか記載の炭化珪素
半導体装置の製造方法において、前記エピタキシャル層
の表層部の所定領域に、前記ソース領域を形成する工程
と、前記エピタキシャル層の表層部の所定領域に、所定
深さを有する第一の溝を形成する工程と、前記溝の側面
及び底面に前記ゲート絶縁膜を形成する工程と、前記第
一の溝内に、前記ゲート絶縁膜を介して前記ゲート電極
層を充填する工程と、前記ゲート電極層に不純物を導入
する工程と、前記エピタキシャル層の表層部の所定領域
に、所定深さを有する第二の溝を形成する工程と、前記
第二の溝内に、炭化珪素のバンドギャップと異なるバン
ドギャップを有する半導体材料を充填することにより前
記ヘテロ接合半導体領域を形成する工程と、前記ヘテロ
接合半導体領域に不純物を導入する工程と、前記ソース
領域と接続する前記ソース電極を形成する工程と、前記
ドレイン電極を形成する工程と、前記ゲート電極層と接
続する前記ゲート電極を形成する工程とを有することを
特徴とする炭化珪素半導体装置の製造方法。
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|---|---|---|---|
| JP2002045729A JP3543803B2 (ja) | 2002-02-22 | 2002-02-22 | 炭化珪素半導体装置及びその製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JP2003249652A true JP2003249652A (ja) | 2003-09-05 |
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|---|---|
| JP (1) | JP3543803B2 (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006165013A (ja) * | 2004-12-02 | 2006-06-22 | Nissan Motor Co Ltd | 半導体装置及びその製造方法 |
| DE102005047054B4 (de) * | 2005-09-30 | 2008-04-03 | Infineon Technologies Austria Ag | Leistungs-MOS-Transistor mit einer SiC-Driftzone und Verfahren zur Herstellung eines Leistungs-MOS-Transistors |
| JP2010206011A (ja) * | 2009-03-04 | 2010-09-16 | Nissan Motor Co Ltd | 半導体装置 |
| JP2012069985A (ja) * | 2011-11-24 | 2012-04-05 | Nissan Motor Co Ltd | 電界効果トランジスタ及びその製造方法 |
| CN106024867A (zh) * | 2016-07-25 | 2016-10-12 | 吉林华微电子股份有限公司 | 一种mosfet器件及其制造方法 |
| JP2019165206A (ja) * | 2018-03-14 | 2019-09-26 | 富士電機株式会社 | 絶縁ゲート型半導体装置及びその製造方法 |
| CN110429138A (zh) * | 2019-08-15 | 2019-11-08 | 西安电子科技大学 | 具有部分氮化镓/硅半导体材料异质结的u-mosfet及其制作方法 |
| CN112151619A (zh) * | 2019-06-27 | 2020-12-29 | 比亚迪股份有限公司 | 碳化硅mosfet及其制造方法以及电子设备 |
| CN114497236A (zh) * | 2022-01-25 | 2022-05-13 | 先之科半导体科技(东莞)有限公司 | 一种大功率散热型碳化硅肖特基二极管 |
-
2002
- 2002-02-22 JP JP2002045729A patent/JP3543803B2/ja not_active Expired - Fee Related
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006165013A (ja) * | 2004-12-02 | 2006-06-22 | Nissan Motor Co Ltd | 半導体装置及びその製造方法 |
| DE102005047054B4 (de) * | 2005-09-30 | 2008-04-03 | Infineon Technologies Austria Ag | Leistungs-MOS-Transistor mit einer SiC-Driftzone und Verfahren zur Herstellung eines Leistungs-MOS-Transistors |
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