JP3675414B2 - 炭化珪素半導体装置及びその製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、炭化珪素半導体装置及びその製造方法に関する。
【0002】
【従来の技術】
炭化珪素(SiC)を用いたショットキー接合を利用したMESFETの従来例としては、特開平7−99325号公報に記載されたものがある。
図22に示すショットキー接合を用いた耐圧1000VクラスのSiC縦型MESFETでは、N+型SiC基板19上に、1016cm−3程度の不純物濃度で厚さ数μmのN型エピタキシャル層29、それより低不純物濃度で厚さ1μm程度のN−型エピタキシャル層110が形成され、エピタキシャル層110の表面層には、N+型ソース領域39が形成される。また、エピタキシャル層110の露出面には、SiCとショットキー接合を形成する電極120が接触している。
そのFETの動作は、ドレイン電極79に電圧を印加した時に、ドレイン電極79からソース領域39をへてソース電極69へと流れる電流を、ショットキー接合によりSiC側に広がる空乏層で制限する。空乏層の広がりはショットキー電極120へ印加するゲート電圧により制御できる。
【0003】
【発明が解決しようとする課題】
図22のMESFETは、非常に単純な構造でFET動作のSiCデバイスを作製することができる。しかも、SiC MOSFETでは酸化膜/SiC界面に多量に存在する界面準位の影響により、チャネルを通るキャリアの移動度が非常に小さく、チャネル抵抗が大きいという問題があるが、MESFETにはMOS構造がなく、キャリアはバルク内部を通るため、MOSFETに比べて素子のオン抵抗を減らすことができる。しかし、その構造と作製方法には次に示すような問題点が存在する。
MESFETの作製方法について、図23に製造工程を示す。まず、(a)に示すように、N+型SiC基板上に、N型エピタキシャル層29、エピタキシャル層29よりも濃度の薄いN−型エピタキシャル層110を順に積層する。
次に、例えばCVD酸化膜からなるマスク材137をパターニングして形成し、このマスク材137を利用してイオン注入を行うことで、エピタキシャル層110の表層領域に選択的にN+型ソース領域39を形成する。
その後、マスク材137を除去し、イオン注入した原子を活性化するためのアニールを行う。
次に、(b)に示すように、例えばNi等の金属をパターニングすることでショットキー電極120を形成する。
最後に、(c)に示すように、ソース電極69、ドレイン電極79をそれぞれ形成して、図22に示すMESFETが完成する。
【0004】
すなわち、従来MESFETの作製方法においては、ソース領域39とショットキー電極120の形成において、別々にフォトプロセスによるパターニングを用いる必要があった。ソース領域39とショットキー電極120は接触すると、電気的に導通してしまうため、これらを別々のパターニングで形成する場合には、2つのパターンが重ならないように十分注意して設計しなくてはならない。このため、フォトプロセスの精度の限界により、しきい値の制御や電流容量を増すためのパターンの微細化に限界(図22のチャネル幅158の微細化に限界)があり、作製されたMESFETのしきい値は負電圧になりやすく、ノーマリーオフ特性を得ることが難しいという問題があった。また、MESFETに用いられるショットキー接合では、金属の種類による固有の仕事関数が決まっているため、同じ金属では接合に形成されるビルトインポテンシャルを変えることができず、ノーマリーオフ特性を有するMESFETの作製を困難なものにしていた。 本発明は、低オン抵抗の高耐圧炭化珪素半導体装置を提供することを目的とする。特に、ゲート半導体領域に対して、ソース領域がセルフアライン方式により形成可能で、チャネルを含むパターンの微細制御が容易な製造方法を有し、ゲート半導体領域から広がる空乏層によりドレイン電流の制御を行うことのできる、チャネルオフ性に優れた炭化珪素半導体装置を提供することを目的とする。
【0005】
【課題を解決するための手段】
上記課題を解決するため、本発明においては特許請求の範囲に記載するような構成をとる。
すなわち、請求項1記載の炭化珪素半導体装置は、炭化珪素半導体基板上に形成され、前記基板よりも低いドーパント濃度の第一導電型の一層のみからなる半導体エピタキシャル層と、前記エピタキシャル層の表層部の所定領域に形成され、所定深さを有する第一導電型のソース領域と、溝が形成されていない前記エピタキシャル層の一主面上の所定領域に、前記エピタキシャル層に接触するように、炭化珪素に対してバンドギャップが狭く、かつ伝導帯が低い位置にある半導体材料により形成されたゲート半導体領域と、前記ソース領域に接触するソース電極と、前記ゲート半導体領域に電圧を印加するゲート電極と、前記炭化珪素半導体基板もしくは前記エピタキシャル層中に形成されたドレイン領域に接するドレイン電極とを備えたことを特徴とする。
また、請求項2記載の炭化珪素半導体装置は、炭化珪素半導体基板上に形成され、前記基板よりも低いドーパント濃度の第一導電型の一層のみからなる半導体エピタキシャル層と、前記エピタキシャル層の表層部の所定領域に形成され、所定深さを有する第一導電型のソース領域と、前記エピタキシャル層の表層部の所定領域に形成され、所定深さを有する溝と、前記溝内に該溝の側壁及び底面に接するように充填され、かつ、該溝の外側の前記エピタキシャル層の一部の表面に設けられ、炭化珪素に対してバンドギャップが狭く、かつ伝導帯が低い位置にある半導体材料により形成されたゲート半導体領域と、前記ソース領域に接触するソース電極と、前記ゲート半導体領域に電圧を印加するゲート電極と、前記炭化珪素半導体基板もしくは前記エピタキシャル層中に形成されたドレイン領域に接するドレイン電極とを備えたことを特徴とする。
また、請求項3記載の炭化珪素半導体装置は、炭化珪素半導体基板上に形成され、前記基板よりも低いドーパント濃度の第一導電型の半導体エピタキシャル層と、前記エピタキシャル層の表層部の所定領域に形成され、所定深さを有する第一導電型のソース領域と、前記エピタキシャル層の表層部の所定領域に形成され、所定深さを有する第一の溝と、前記溝内に充填され、かつ、該溝の外側の前記エピタキシャル層の一部の表面に設けられ、炭化珪素に対してバンドギャップが狭く、かつ伝導帯が低い位置にある半導体材料により形成されたゲート半導体領域と、前記エピタキシャル層の表層部の所定領域に、前記ソース領域を貫通して形成され、所定深さを有する第二の溝と、前記第二の溝内に形成されるソース電極と、前記ゲート半導体領域に電圧を印加するゲート電極と、前記炭化珪素半導体基板もしくは前記エピタキシャル層中に形成されたドレイン領域に接するドレイン電極とを備えたことを特徴とする。
また、請求項4記載の炭化珪素半導体装置は、請求項1乃至3のいずれか記載の炭化珪素半導体装置において、前記炭化珪素に対してバンドギャップが狭く、かつ伝導帯が低い位置にある半導体材料が、単結晶シリコン、アモルファスシリコン、多結晶シリコンの少なくともいずれかであることを特徴とする。
また、請求項5記載の炭化珪素半導体装置は、請求項1乃至4のいずれか記載の炭化珪素半導体装置において、前記ゲート半導体領域が、不純物濃度の異なる領域を持つことを特徴とする。
また、請求項6記載の炭化珪素半導体装置の製造方法は、請求項1記載の炭化珪素半導体装置の製造方法において、前記エピタキシャル層の一主面の所定の領域に、炭化珪素に対してバンドギャップが狭く、かつ伝導帯が低い位置にあるゲート半導体材料層を堆積する工程と、前記ゲート半導体材料層に不純物を導入する工程と、前記ゲート半導体材料層を選択的にエッチングする工程と、前記ゲート半導体材料層の表面のみ酸化する工程と、前記酸化した酸化膜をマスクとする不純物注入により、前記第一導電型のソース領域を形成する工程と、前記酸化膜を除去する工程と、前記ゲート半導体材料層にゲート電極を接続する工程とを少なくとも含むことを特徴とする。
また、請求項7記載の炭化珪素半導体装置の製造方法は、請求項1記載の炭化珪素半導体装置の製造方法において、前記エピタキシャル層の一主面の所定の領域に、炭化珪素に対してバンドギャップが狭く、かつ伝導帯が低い位置にあるゲート半導体材料層を堆積する工程と、前記ゲート半導体材料層に不純物を導入する工程と、前記ゲート半導体材料層を選択的にエッチングする工程と、前記ゲート半導体材料層の端部にサイドウォールを設ける工程と、前記ゲート半導体材料層及び前記サイドウォールをマスクとした不純物注入により、前記第一導電型のソース領域を形成する工程と、前記サイドウォールを除去する工程と、前記ゲート半導体材料層にゲート電極を接続する工程とを少なくとも含むことを特徴とする。
また、請求項8記載の炭化珪素半導体装置の製造方法は、請求項1記載の炭化珪素半導体装置の製造方法において、前記エピタキシャル層の一主面の所定の領域に、炭化珪素に対してバンドギャップが狭く、かつ伝導帯が低い位置にあるゲート半導体材料層を堆積する工程と、前記ゲート半導体材料層に不純物を導入する工程と、前記ゲート半導体材料層を選択的にエッチングする工程と、前記ゲート半導体材料層をマスクとした不純物注入により、前記第一導電型のソース領域を形成する工程と、前記ゲート半導体材料層端の前記ソース領域と接触する部位に高抵抗層を形成する工程と、前記ゲート半導体材料層にゲート電極を接続する工程とを少なくとも含むことを特徴とする。
また、請求項9記載の炭化珪素半導体装置の製造方法は、請求項2または3記載の炭化珪素半導体装置の製造方法において、前記エピタキシャル層の一主面の所定の領域に、所定深さを有する溝を形成する工程と、前記溝及び前記エピタキシャル層を覆うように、炭化珪素に対してバンドギャップが狭く、かつ伝導帯が低い位置にあるゲート半導体材料層を堆積する工程と、前記ゲート半導体材料層に不純物を導入する工程と、前記ゲート半導体材料層を選択的にエッチングする工程と、前記ゲート半導体材料層の表面のみ酸化する工程と、前記酸化した酸化膜をマスクとする不純物注入により、前記第一導電型のソース領域を形成する工程と、前記酸化膜を除去する工程と、前記ゲート半導体材料層にゲート電極を接続する工程とを少なくとも含むことを特徴とする。
また、請求項10記載の炭化珪素半導体装置の製造方法は、請求項2または3記載の炭化珪素半導体装置の製造方法において、前記エピタキシャル層の一主面の所定の領域に、所定深さを有する溝を形成する工程と、前記溝及び前記エピタキシャル層を覆うように、炭化珪素に対してバンドギャップが狭く、かつ伝導帯が低い位置にあるゲート半導体材料層を堆積する工程と、前記ゲート半導体材料層に不純物を導入する工程と、前記ゲート半導体材料層を選択的にエッチングする工程と、前記ゲート半導体材料層の端部にサイドウォールを設ける工程と、前記ゲート半導体材料層及び前記サイドウォールをマスクとする不純物注入により、前記第一導電型のソース領域を形成する工程と、前記サイドウォールを除去する工程と、前記ゲート半導体材料層にゲート電極を接続する工程とを少なくとも含むことを特徴とする。
また、請求項11記載の炭化珪素半導体装置の製造方法は、請求項2または3記載の炭化珪素半導体装置の製造方法において、前記エピタキシャル層の一主面の所定の領域に、所定深さを有する溝を形成する工程と、前記溝及び前記エピタキシャル層を覆うように、炭化珪素に対してバンドギャップが狭く、かつ伝導帯が低い位置にあるゲート半導体材料層を堆積する工程と、前記ゲート半導体材料層に不純物を導入する工程と、前記ゲート半導体材料層を選択的にエッチングする工程と、前記ゲート半導体材料層をマスクとする不純物注入により、前記第一導電型のソース領域を形成する工程と、前記ゲート半導体材料層端の前記ソース領域と接触する部位に高抵抗層を形成する工程と、前記ゲート半導体材料層にゲート電極を接続する工程とを少なくとも含むことを特徴とする。
また、請求項12記載の炭化珪素半導体装置の製造方法は、請求項6乃至11のいずれか記載の炭化珪素半導体装置の製造方法において、前記炭化珪素に対してバンドギャップが狭く、かつ伝導帯が低い位置にあるゲート半導体材料層が、単結晶シリコン、アモルファスシリコン、多結晶シリコンの少なくともいずれかからなることを特徴とする。
また、請求項13記載の炭化珪素半導体装置の製造方法は、請求項6乃至12のいずれか記載の炭化珪素半導体装置の製造方法において、前記ゲート半導体材料層に、不純物濃度の異なる領域を形成する工程を有することを特徴とする。
【0006】
【発明の効果】
本発明の請求項1記載の炭化珪素半導体装置では、炭化珪素と異なるバンドギャップを有する半導体材料により形成されたゲート半導体領域と、炭化珪素エピタキシャル領域との接触面には、いわゆるヘテロ接合が形成される。ドレイン電極に高電圧を印加した時は、このヘテロ接合から炭化珪素エピタキシャル領域へと空乏層が広がり、ドレイン電界を緩和するので、高ドレイン耐圧素子が得られる。また、この空乏層の広がりは、ゲート電極を通してヘテロ接合に電圧を印加することで制御できる。本炭化珪素半導体装置では、空乏層がドレイン電流を遮断しないオン時には、キャリアはバルク中を通過するため、同じく炭化珪素を用いたMOSFETに比べてオン抵抗を低減することができる。さらに、ゲート半導体領域の材料は、炭化珪素と異なるバンドギャップを有しているため、ゲート半導体領域と炭化珪素エピタキシャル層の接触界面には障壁が形成され、ゲート電圧を印加しても、炭化珪素エピタキシャル領域へと電流が流れない設計を容易に行うことができる。一方で、オン時にゲート半導体領域にゲート電圧を印加して、ゲート半導体領域を通ってキャリアをエピタキシャル層に注入することで伝導度変調を行い、さらなるオン抵抗の低減が図れるように設計することも可能である。以上より、請求項1記載の炭化珪素半導体装置によれば、オン抵抗が極めて小さい高耐圧炭化珪素半導体装置を得ることができる。
また、請求項2記載の炭化珪素半導体装置によれば、溝ゲート型構造としたことで、請求項1記載の炭化珪素半導体装置による効果に加え、より狭い表面積で低オン抵抗化でき、高いチャネル密度とすることができる。また、炭化珪素エピタキシャル層を溝ゲートで挟み込む構造にできるため、挟まれたエピタキシャル層は、溝内に形成された炭化珪素と異なるバンドギャップを有する半導体材料と、炭化珪素エピタキシャル層の接合に形成されるビルトインポテンシャルにより、ゲート電圧を印加していない状態でエピタキシャル層に空乏層が形成されやく、ノーマリーオフの素子特性を具しやすい。
また、請求項3記載の炭化珪素半導体装置によれば、第二の溝を形成し、その中にソース電極を形成することができるため、請求項1および2記載の炭化珪素半導体装置による効果に加え、より高耐圧用途のデバイス設計を図ることができる。また、ソース領域に接続するショットキーダイオードを内蔵した素子を提供できるため、使途の応用範囲が広い。
また、請求項4記載の炭化珪素半導体装置では、炭化珪素のバンドギャップと異なるバンドギャップを有する半導体材料として、単結晶シリコン、アモルファスシリコンまた、多結晶シリコンの少なくともいずれかを用いる。これらの材料は、炭化珪素よりもバンドギャップが小さく、炭化珪素とこれらの材料による接合においては、あたかもショットキー接合のごとき特性が得られる。このため、請求項1乃至3のいずれか記載の炭化珪素半導体装置において、ゲート半導体材料にこれらの材料を用いると、上記記載の効果が容易に得られやすい。
また、請求項5記載の炭化珪素半導体装置によれば、ゲート半導体領域の内部で不純物濃度の異なる領域を任意に設定できるという利点があり、素子の応用範囲を広めることができる(下記実施の形態4にて詳細に説明)。
また、請求項6記載の炭化珪素半導体装置の製造方法によれば、請求項1記載の炭化珪素半導体装置による効果に加え、パターンの微細化が可能(図1のチャネル幅150が縮小可能)になり、ノーマリーオフ特性が得られやすい、という優れた効果が得られる。というのは、ゲート半導体材料層を酸化して形成された酸化膜をマスクに、不純物を炭化珪素エピタキシャル層へ注入してソース領域を形成できる。その結果、ソース領域とゲート半導体領域の、セルフアライン方式による形成が可能となるからである。
なお、この場合、ソース領域とゲート半導体材料層とが接触するように形成される。ゲート半導体領域端でソース領域と接触する部分は、他のゲート半導体領域と異なり、高抵抗層となっており、ソース領域とゲート半導体領域とが電気的に導通してしまわない、または電気的に導通したとしても、若干のゲート電流に対して大きいドレイン電流を流せるような、ゲイン(ゲート電流に対するドレイン電流の利得)の大きい条件にて実用に供される。
また、請求項7記載の炭化珪素半導体装置の製造方法によれば、請求項1記載の炭化珪素半導体装置による効果に加え、パターンの微細化が可能(図1のチャネル幅150が縮小可能)になり、ノーマリーオフ特性が得られやすい、という優れた効果が得られる。というのは、ゲート半導体材料層の端部にサイドウォールを形成し、ゲート半導体材料層及びサイドウォールをマスクに、不純物を炭化珪素エピタキシャル層へ注入してソース領域を形成できる。その結果、ソース領域とゲート半導体領域の、セルフアライン方式による形成が可能となるからである。
また、請求項8記載の炭化珪素半導体装置の製造方法によれば、請求項1記載の炭化珪素半導体装置による効果に加え、パターンの微細化が可能(図4のチャネル幅159が縮小可能)になり、ノーマリーオフ特性が得られやすい、という優れた効果が得られる。というのは、ゲート半導体材料層をマスクに、不純物を炭化珪素エピタキシャル層へ注入してソース領域を形成できる。その結果、ソース領域とゲート半導体領域の、セルフアライン方式による形成が可能となるからである。
また、請求項9記載の炭化珪素半導体装置の製造方法によれば、請求項2または3記載の炭化珪素半導体装置による効果に加え、パターンの微細化が可能(図6のチャネル幅151、図12のチャネル幅154、図14のチャネル幅156が縮小可能)になり、ノーマリーオフ特性が得られやすい、という優れた効果が得られる。というのは、ゲート半導体材料層を酸化して形成された酸化膜をマスクに、不純物を炭化珪素エピタキシャル層へ注入してソース領域を形成できる。その結果、ソース領域とゲート半導体領域の、セルフアライン方式による形成が可能となるからである。
なお、この場合、ソース領域とゲート半導体材料層とが接触するように形成される。ゲート半導体領域端でソース領域と接触する部分は、他のゲート半導体領域と異なり、高抵抗層となっており、ソース領域とゲート半導体領域とが電気的に導通してしまわない、または電気的に導通したとしても、若干のゲート電流に対して大きいドレイン電流を流せるような、ゲイン(ゲート電流に対するドレイン電流の利得)の大きい条件にて実用に供される。
また、請求項10記載の炭化珪素半導体装置の製造方法によれば、請求項2または3記載の炭化珪素半導体装置による効果に加え、パターンの微細化が可能(図6のチャネル幅151、図12のチャネル幅154、図14のチャネル幅156が縮小可能)になり、ノーマリーオフ特性が得られやすい、という優れた効果が得られる。というのは、ゲート半導体材料の端部にサイドウォールを形成し、ゲート半導体材料及びサイドウォールをマスクに、不純物を炭化珪素エピタキシャル層へ注入してソース領域を形成できる。その結果、ソース領域とゲート半導体領域の、セルフアライン方式による形成が可能となるからである。
また、請求項11記載の発明によれば、請求項2または3記載炭化珪素半導体装置による効果に加え、パターンの微細化が可能(図10のチャネル幅153、図17のチャネル幅155、図19のチャネル幅157が縮小可能)になり、ノーマリーオフ特性が得られやすい、という優れた効果が得られる。というのは、ゲート半導体材料をマスクに、不純物を炭化珪素エピタキシャル層へ注入してソース領域を形成できる。その結果、ソース領域とゲート半導体領域の、セルフアライン方式による形成が可能となるからである。
なお、この場合、ソース領域とゲート半導体材料層とが接触するように形成される。ゲート半導体領域端でソース領域と接触する部分は、他のゲート半導体領域と異なり、高抵抗層となっており、ソース領域とゲート半導体領域とが電気的に導通してしまわない、または電気的に導通したとしても、若干のゲート電流に対して大きいドレイン電流を流せるような、ゲイン(ゲート電流に対するドレイン電流の利得)の大きい条件にて実用に供される。
また、請求項12記載の炭化珪素半導体装置の製造方法では、炭化珪素のバンドギャップと異なるバンドギャップを有する半導体材料として、単結晶シリコン、アモルファスシリコン、多結晶シリコンの少なくともいずれかを用いる。これらの材料は、炭化珪素よりもバンドギャップが小さく、炭化珪素とこれらの材料による接合においては、あたかもショットキー接合のごとき特性が得られる。このため、単結晶シリコン、アモルファスシリコン、または多結晶シリコンにおいては、炭化珪素基板上への堆積、または酸化、パターニング、選択的エッチング、選択的伝導度制御等が容易に行うことができるため、請求項6乃至11記載の炭化珪素半導体装置の製造方法において、これらの材料を用いることは効果的である。
また、請求項13記載の炭化珪素半導体装置の製造方法によれば、ゲート半導体材料層の内部で不純物濃度の異なる領域を任意に設定できるという利点があり、素子の応用範囲を広めることができる(下記実施の形態4にて詳細に説明)。
【0007】
【発明の実施の形態】
以下、本発明の実施の形態について図面に従って説明する。なお、以下の実施の形態では、ゲート半導体材料に多結晶シリコンを用いた例で説明したが、ゲート半導体材料はこの限りではない。また、ここで用いられる炭化珪素(SiC)のポリタイプは4Hが代表的であるが、6H、3C等その他のポリタイプでも構わない。さらに、本発明の主旨を逸脱しない範囲での変形を含むことは言うまでもない。
実施の形態1
プレーナ型多結晶シリコン(Poly−Si)ゲートMESFET…図1
図1は、本発明の実施の形態1におけるSiCプレーナ型多結晶シリコンゲートMESFETを示す図である。図1は、構造単位セルが3つ連続した断面図であり、ドレイン領域となるN+型SiC基板10上に、N−型エピタキシャル領域(エピタキシャル層)20が積層されたウエハにおいて、N−型エピタキシャル領域20の所定の領域に、N+型ソース領域30が形成されている。そして、エピタキシャル領域20の一主面上の所定領域には、多結晶シリコンからなるゲート半導体領域(多結晶シリコン層)40が配置され、ゲート半導体領域40は、層間絶縁膜50にて覆われている。N+型ソース領域30上には、ソース電極60が形成されるとともに、N+型SiC基板10の裏面には、ドレイン電極70が形成されている。なお、ゲート半導体領域40は、図示されないところでゲート電極と接続されている。
なお、本実施の形態1の構造は、特許請求の範囲の請求項1に対応する。すなわち、炭化珪素半導体基板(N+型SiC基板10)上に形成され、前記基板よりも低いドーパント濃度の第一導電型の半導体エピタキシャル層(N−型エピタキシャル領域20)と、前記エピタキシャル層の表層部の所定領域に形成され、所定深さを有する第一導電型のソース領域(N+型ソース領域30)と、前記エピタキシャル層の一主面上の所定領域に、前記エピタキシャル層に接触するように、炭化珪素のバンドギャップと異なるバンドギャップを有する半導体材料により形成されたゲート半導体領域(40)と、前記ソース領域に接触するソース電極(60)と、前記ゲート半導体領域に電圧を印加するゲート電極(図示省略)と、ドレイン電極(70)とを備えたことを特徴とする。
また、本実施の形態1の構造は、特許請求の範囲の請求項4にも対応する。すなわち、前記炭化珪素のバンドギャップと異なるバンドギャップを有する半導体材料が、単結晶シリコン、アモルファスシリコン、多結晶シリコンの少なくともいずれかであることを特徴とする。ここでは、多結晶シリコンの場合である。
【0008】
次に、本実施の形態1のSiCプレーナ型多結晶シリコンゲートMESFETの製造方法の一例を、図2の(a)〜(f)、さらに図3の(a)〜(f)の断面図を用いて説明する。
図2:多結晶シリコン層の酸化によるセルフアライン
まず、図2の(a)の工程においては、N+型SiC基板10の上に、例えば不純物濃度が1014〜1018cm−3、厚さが1〜100μmのN−型SiCエピタキシャル領域20が形成されている。
図2(b)の工程においては、エピタキシャル領域20に対して犠牲酸化を行い、その犠牲酸化膜を除去した後に、多結晶シリコン層を厚さ例えば0.1〜10μm程度、減圧CVD法を用いてエピタキシャル領域20上に堆積する。
次に、多結晶シリコン層に所望の不純物を導入する。不純物の導入方法としては、堆積した多結晶シリコン層のさらに上に、高濃度にドーピングされた堆積膜を堆積し、900〜1000℃程度の熱処理により堆積膜中の不純物を多結晶シリコン層中に熱拡散させるか、またはイオン注入により不純物を直接多結晶シリコン層中に導入してもよい。さらに、気相からの不純物の導入も可能である。この場合には、一般的な気相拡散法を用いることができる。具体的には、拡散炉において、不純物をガスとしてキャリアガスとともに導入する。ガスの比率は、マスフローコントローラを用いたガス混合装置により精密に制御できる。キャリアガスは通常アルゴンなどの不活性ガスが用いられる。
その後、多結晶シリコン層のパターニングを行って、ゲート半導体領域40を形成する。なお、本例では、多結晶シリコン層を堆積した直後に、不純物を多結晶シリコン層中にドーピングする例で説明したが、例えば多結晶シリコン層のパターニングを先に行ってから不純物をドーピングしてもよい。
図2(c)の工程においては、多結晶シリコン層が例えば5000Å程度酸化されるような酸化条件(例えば1100℃のウエット酸化なら90分程度)下に試料を投じ、多結晶シリコン層40の表層に、例えば厚さ5000Åの多結晶シリコン酸化膜80を形成する。このときSiCエピタキシャル領域20の、多結晶シリコン層40が堆積されていないむきだしの部分は、ほとんど酸化されない。その後、この酸化膜80をマスクに用いて、例えば燐イオンを注入し、N+型ソース領域30を形成する。N型不純物としては燐の他に窒素、ヒ素などを用いてもよい。
図2(d)の工程においては、多結晶シリコン酸化膜80を例えばHF溶液等で除去した後に、イオン注入した不純物を活性化させるために1200℃程度のアニールを行う。
以上により、ゲート半導体領域40に対してソース領域30がセルフアライン方式で形成された。
なお、従来のMESFETでは、ゲート半導体領域にショットキー金属を用いているため、作製プロセスにおいて500℃程度以上の高温にさらすことができない。このため、ソース領域をイオン注入で形成した後のアニール処理を金属の付いた試料では行うことができないので、従来のMESFETでは、セルフアラインできない。一方で、本発明によるMESFETでは、ゲート半導体領域に、炭化珪素と異なるバンドギャップを有する、例えば多結晶シリコンを用いているため、このようなセルフアラインプロセスが可能となる。活性化アニールの温度については、SiC中のN型不純物に対しては1200℃程度で十分活性化可能であり、ソース領域を形成できる。なお、SiC中のP型不純物に対しては1600℃以上の熱処理温度が必要である。
図2(e)の工程においては、層間絶縁膜50を形成した後に、コンタクトホールを開孔し、N+型ソース領域30上にソース電極60を形成する。
図2(f)の工程においては、SiC基板10の裏面にドレイン電極70として金属膜を蒸着し、例えば600〜1300℃程度で熱処理してオーミック電極とする。特に図示しないが、ゲート半導体領域40はゲート電極と接続される。
このようにして、図1に示す炭化珪素半導体装置が完成する。
なお、本実施の形態1のこの製造方法は、特許請求の範囲の請求項6に対応する。すなわち、前記エピタキシャル層(N−型エピタキシャル領域20)の一主面の所定の領域に、炭化珪素のバンドギャップと異なるバンドギャップを有するゲート半導体材料層(多結晶シリコン層40)を堆積する工程と、前記半導体材料層に不純物を導入する工程と、前記半導体材料層を選択的にエッチングする工程と、前記半導体材料層を酸化する工程と、前記酸化した酸化膜(多結晶シリコン酸化膜80)をマスクとする不純物注入により、前記第一導電型のソース領域(N+型ソース領域30)を形成する工程と、前記酸化膜を除去する工程と、前記半導体材料層にゲート電極(図示省略)を接続する工程とを少なくとも含むことを特徴とする。
また、本実施の形態1のこの製造方法は、特許請求の範囲の請求項12にも対応する。すなわち、前記炭化珪素のバンドギャップと異なるバンドギャップを有するゲート半導体材料が、単結晶シリコン、アモルファスシリコン、多結晶シリコンの少なくともいずれかであることを特徴とする。ここでは、多結晶シリコンの場合である。
【0009】
図3:サイドウォール利用によるセルフアライン
図3の(a)、(b)の工程は、図2(a)、(b)の工程と同じである。 図3(c)の工程においては、例えば厚さ5000Å程度のCVD酸化膜90を堆積し、図3(d)の工程においては、例えば四フッ化炭素(CF4)と酸素(O2)との混合ガスを用いた異方性の反応性イオンエッチングによりCVD酸化膜90をエッチングし、多結晶シリコン層41の端部にサイドウォール90を残す。その後、このサイドウォール90をマスクに用いて、例えば燐イオンを注入し、N+型ソース領域31を形成する。N型不純物としては燐の他に窒素、ヒ素などを用いてもよい。
図3(e)の工程においては、サイドウォール90を例えばHF溶液等で除去した後に、イオン注入した不純物を活性化させるために1200℃程度のアニールを行う。
以上により、ゲート半導体領域41に対してソース領域31がセルフアライン方式で形成された。
図3(f)の工程においては、層間絶縁膜51を形成した後にコンタクトホールを開孔し、N+型ソース領域31上にソース電極61を形成する。また、SiC基板11裏面にドレイン電極71として金属膜を蒸着し、例えば600〜1300℃程度で熱処理してオーミック電極とする。特に図示しないが、ゲート半導体領域41はゲート電極と接続される。
このようにして、図1に示す炭化珪素半導体装置が完成する。
なお、本実施の形態1のこの製造方法は、特許請求の範囲の請求項7に対応する。すなわち、前記エピタキシャル層(N−型エピタキシャル領域21)の一主面の所定の領域に、炭化珪素のバンドギャップと異なるバンドギャップを有するゲート半導体材料層(多結晶シリコン層41)を堆積する工程と、前記半導体材料層に不純物を導入する工程と、前記半導体材料層を選択的にエッチングする工程と、前記半導体材料層の端部にサイドウォール(90)を設ける工程と、前記半導体材料層及び前記サイドウォールをマスクとした不純物注入により、前記第一導電型のソース領域(N+型ソース領域31)を形成する工程と、前記サイドウォールを除去する工程と、前記半導体材料層にゲート電極(図示省略)を接続する工程とを少なくとも含むことを特徴とする。
以上説明してきたように、この発明によれば、多結晶シリコン層40を酸化して形成された酸化膜80をマスクに、または多結晶シリコン層41の端部に形成されたサイドウォール90をマスクに、ソース領域30、31をセルフアライン方式にて形成できるため、パターンの微細化が可能(図1のチャネル幅150が縮小可能)になり、ノーマリーオフ特性が得られやすい、という優れた効果が得られる。
【0010】
次に、この炭化珪素半導体装置の動作について説明する。多結晶シリコン層からなるゲート半導体領域40とSiCエピタキシャル領域20との接合界面には、それぞれのバンドギャップ、フェルミレベルと電子親和力を反映した障壁が形成される。そして、この障壁からバルク内部へ形成される空乏層の広がりは、接合に印加する電圧により制御することができる。すなわち、ドレイン電極70とソース電極60との間に電圧が印加された状態で、ゲート半導体領域40とSiCエピタキシャル領域20との接合から広がる空乏層がキャリアを遮断すれば、素子はオフ状態になる。一方で、ゲート電圧を変化させ、キャリアがソース電極60からドレイン電極70へと流れ込むように空乏層の広がりを抑えることで、素子はオン状態にスイッチングされる。オン時には、キャリアはバルク中を通過するため、同じく炭化珪素を用いたMOSFETに比べてオン抵抗を低減することができる。なお、このとき、素子の耐圧は、ゲート半導体領域40とSiCエピタキシャル領域20の接合に形成される障壁の高さと、エピタキシャル領域20の濃度、深さの条件にて決まるため、接合に形成される障壁の高さを十分大きく取れば、エピタキシャル領域20の濃度と厚さで決まるアバランシェブレークダウンまでドレイン耐圧を大きくすることができる。
【0011】
実施の形態2
プレーナ型多結晶シリコンゲートMESFET改…図4
図4は、本発明の実施の形態2におけるSiCプレーナ型多結晶シリコンゲートMESFETを示す図である。図1との相違は、N+型ソース領域3がゲート半導体領域4に接触するように形成されていることである。
次に、本実施の形態2のSiCプレーナ型多結晶シリコンゲートMESFETの製造方法の一例を、図5の(a)〜(f)を用いて説明する。
図5:多結晶シリコン層によるセルフアライン
図5の(a)、(b)の工程は、図2(a)、(b)の工程と同じである。 図5(c)の工程においては、多結晶シリコン層4をマスクに用いて、例えば燐イオンを注入し、N+型ソース領域3を形成する。N型不純物としては燐の他に窒素、ヒ素などを用いてもよい。
【0012】
図5(d)の工程においては、多結晶シリコン層4端のソース領域3と接触する部位に高抵抗多結晶シリコン層160を形成する。方法としては、マスク材170を用いて、高濃度にドーピングされた堆積膜を堆積し、900〜1000℃程度の熱処理により堆積膜中の不純物を多結晶シリコン層160中に熱拡散させるか、またはイオン注入により不純物を直接多結晶シリコン層160中に導入してもよい。さらに、気相からの不純物の導入も可能である。なお、導入される不純物種とその量は、多結晶シリコン層160が高抵抗となるように選択される。
図5(e)の工程においては、層間絶縁膜5を形成した後にコンタクトホールを開孔し、N+型ソース領域3上にソース電極6を形成する。
図5(f)の工程においては、SiC基板1裏面にドレイン電極7として金属膜を蒸着し、例えば600〜1300℃程度で熱処理してオーミック電極とする。特に図示しないが、ゲート半導体領域4はゲート電極と接続される。
このようにして、図4に示す炭化珪素半導体装置が完成する。
なお、本実施の形態2のこの製造方法は、特許請求の範囲の請求項8に対応する。すなわち、前記エピタキシャル層(N−型エピタキシャル領域21)の一主面の所定の領域に、炭化珪素のバンドギャップと異なるバンドギャップを有するゲート半導体材料層(多結晶シリコン層4)を堆積する工程と、前記半導体材料層に不純物を導入する工程と、前記半導体材料層を選択的にエッチングする工程と、前記半導体材料層をマスクとした不純物注入により、前記第一導電型のソース領域(N+型ソース領域3)を形成する工程と、前記半導体材料層端の前記ソース領域と接触する部位に高抵抗層(高抵抗多結晶シリコン層160)を形成する工程と、前記半導体材料層にゲート電極(図示省略)を接続する工程とを少なくとも含むことを特徴とする。
以上説明してきたように、この発明によれば、多結晶シリコン層4をマスクにソース領域3をセルフアライン方式にて形成できるため、パターンの微細化が可能(図4のチャネル幅159が縮小可能)になり、ノーマリーオフ特性が得られやすい、という優れた効果が得られる。
次に、この炭化珪素半導体装置の動作について説明する。図1との相違は、N+型ソース領域3がゲート半導体領域4に接触するように形成されている点である。このため、本実施の形態2における炭化珪素半導体装置は、ゲート半導体領域4端でソース領域3と接触する部分は、他のゲート半導体領域と異なり、高抵抗層となっており、ソース領域3とゲート半導体領域4とが電気的に導通してしまわない、または電気的に導通したとしても、若干のゲート電流に対して大きいドレイン電流を流せるような、ゲイン(ゲート電流に対するドレイン電流の利得)の大きい条件にて実用に供される。
【0013】
実施の形態3
溝(トレンチ)型多結晶シリコンゲートMESFET…図6
図6は、本発明の実施の形態3におけるSiC溝型多結晶シリコンゲートMESFETを示す図である。図6は、構造単位セルが3つ連続した断面図であり、ドレイン領域となるN+型SiC基板12上に、N−型エピタキシャル領域22が積層されたウエハにおいて、N−型エピタキシャル領域22の所定の領域にN+型ソース領域32が形成されている。そして、エピタキシャル領域22の一主面上の所定領域には、所定深さを有する溝100が形成され、多結晶シリコン層からなるゲート半導体領域(多結晶シリコン層)42が溝100内に充填されている。ゲート半導体領域42は、層間絶縁膜52にて覆われている。N+型ソース領域32上にはソース電極62が形成されるとともに、N+型SiC基板12の裏面にはドレイン電極72が形成されている。なお、ゲート半導体領域42は図示されないところでゲート電極と接続されている。
なお、本実施の形態3の構造は、特許請求の範囲の請求項2に対応する。すなわち、炭化珪素半導体基板(N+型SiC基板12)上に形成され、前記基板よりも低いドーパント濃度の第一導電型の半導体エピタキシャル層(N−型エピタキシャル領域22)と、前記エピタキシャル層の表層部の所定領域に形成され、所定深さを有する第一導電型のソース領域(N+型ソース領域32)と、前記エピタキシャル層の表層部の所定領域に形成され、所定深さを有する溝(100)と、前記溝内に前記エピタキシャル層の表面に接触するように充填される、炭化珪素のバンドギャップと異なるバンドギャップを有する半導体材料により形成されたゲート半導体領域(42)と、前記ソース領域に接触するソース電極(62)と、前記ゲート半導体領域に電圧を印加するゲート電極(図示省略)と、ドレイン電極(72)とを備えたことを特徴とする。
【0014】
次に、本実施の形態3のSiC溝型多結晶シリコンゲートMESFETの製造方法の一例を、図7の(a)〜(f)を用いて説明する。
図7:多結晶シリコン層の酸化によるセルフアライン
まず、図7の(a)の工程においては、N+型SiC基板12の上に、例えば不純物濃度が1014〜1018cm−3、厚さが1〜100μmのN−型SiCエピタキシャル領域22が形成されている。
図7(b)の工程においては、マスク材130を用いて例えば0.1〜10μmの深さの溝100を形成する。
図7(c)の工程においては、溝100形成後のエピタキシャル領域22に対して犠牲酸化を行い、その犠牲酸化膜を除去した後に、多結晶シリコン層を例えば0.1〜10μm程度、減圧CVD法を用いてエピタキシャル領域22上に堆積する。このとき、溝100内には多結晶シリコン層が充填される。
次に、多結晶シリコンに所望の不純物を導入する。方法としては、堆積した多結晶シリコン層のさらに上に、高濃度にドーピングされた堆積膜を堆積し、900〜1000℃程度の熱処理により堆積膜中の不純物を多結晶シリコン層中に熱拡散させるか、またはイオン注入により不純物を直接多結晶シリコン中に導入してもよい。さらに、気相からの不純物の導入も可能である。
その後、多結晶シリコン層のパターニングを行って、ゲート半導体領域42を形成する。なお、本例では、多結晶シリコン層を堆積した直後に、不純物を多結晶シリコン層中にドーピングする例で説明したが、例えば多結晶シリコンのパターニングを先に行ってから不純物をドーピングしてもよい。
図7(d)の工程においては、多結晶シリコン層が例えば5000Å程度酸化されるような酸化条件(例えば1100℃のウエット酸化なら90分程度)下に試料を投じ、多結晶シリコン層42の表層に、例えば厚さ5000Åの多結晶シリコン酸化膜81を形成する。このとき、SiCエピタキシャル領域22の、多結晶シリコン層が堆積されていないむきだしの部分は、ほとんど酸化されない。その後、この酸化膜81をマスクに用いて、例えば燐イオンを注入し、N+型ソース領域32を形成する。N型不純物としては燐の他に窒素、ヒ素などを用いてもよい。
図7(e)の工程においては、多結晶シリコン酸化膜81を例えばHF溶液等で除去した後に、イオン注入した不純物を活性化させるために1200℃程度のアニールを行う。
以上により、ゲート半導体領域42に対してソース領域32がセルフアライン方式で形成された。
図7(f)の工程においては、層間絶縁膜52を形成した後に、コンタクトホールを開孔し、N+型ソース領域32上にソース電極62を形成する。また、SiC基板12の裏面にドレイン電極72として金属膜を蒸着し、例えば600〜1300℃程度で熱処理してオーミック電極とする。特に図示しないが、ゲート半導体領域42はゲート電極と接続される。
このようにして、図6に示す炭化珪素半導体装置が完成する。
なお、本実施の形態3のこの製造方法は、特許請求の範囲の請求項9に対応する。すなわち、前記エピタキシャル層(N−型SiCエピタキシャル領域22)の一主面の所定の領域に、所定深さを有する溝(100)を形成する工程と、前記溝内に前記エピタキシャル層の表面に接触するように充填される、炭化珪素のバンドギャップと異なるバンドギャップを有するゲート半導体材料層(多結晶シリコン層42)を堆積する工程と、前記半導体材料層に不純物を導入する工程と、前記半導体材料層を選択的にエッチングする工程と、前記半導体材料層を酸化する工程と、前記酸化した酸化膜(多結晶シリコン酸化膜81)をマスクとする不純物注入により、前記第一導電型のソース領域(N+型ソース領域32)を形成する工程と、前記酸化膜を除去する工程と、前記半導体材料層にゲート電極(図示省略)を接続する工程とを少なくとも含むことを特徴とする。
なお、本製造方法の実施の形態では、多結晶シリコン層を酸化し、形成された酸化膜をマスクにソース領域をセルフアライン方式にて形成する方法で説明したが、多結晶シリコン層の端部にサイドウォールを形成し、そのサイドウォールをマスクにソース領域をセルフアライン方式で形成してもよい。
なお、本実施の形態3において、多結晶シリコン層の端部にサイドウォールを形成する場合は、特許請求の範囲の請求項10に対応する。すなわち、前記エピタキシャル層(N−型SiCエピタキシャル領域22)の一主面の所定の領域に、所定深さを有する溝(100)を形成する工程と、前記溝内に前記エピタキシャル層の表面に接触するように充填される、炭化珪素のバンドギャップと異なるバンドギャップを有するゲート半導体材料層(多結晶シリコン層42)を堆積する工程と、前記半導体材料層に不純物を導入する工程と、前記半導体材料層を選択的にエッチングする工程と、前記半導体材料層の端部にサイドウォール(図示省略。実施の形態1の図3参照)を設ける工程と、前記半導体材料層及び前記サイドウォールをマスクとする不純物注入により、前記第一導電型のソース領域(N+型ソース領域32)を形成する工程と、前記サイドウォールを除去する工程と、前記半導体材料層にゲート電極(図示省略)を接続する工程とを少なくとも含むことを特徴とする。
以上説明してきたように、この発明によれば、多結晶シリコン層42を酸化して形成された酸化膜81をマスクに、ソース領域32をセルフアライン方式にて形成できるため、パターンの微細化が可能(図6のチャネル幅151が縮小可能)になり、ノーマリーオフ特性が得られやすい、という優れた効果が得られる。
次に、この炭化珪素半導体装置の動作について説明する。
溝100内に充填される多結晶シリコンからなるゲート半導体領域42と、SiCエピタキシャル領域22との接合界面には、それぞれのバンドギャップ、フェルミレベルと電子親和力を反映した障壁が形成される。そして、この障壁からバルク内部へ形成される空乏層の広がりは、接合に印加する電圧により制御することができる。すなわち、ドレイン電極72とソース電極62との間に電圧が印加された状態で、ゲート半導体領域42とSiCエピタキシャル領域22との接合から広がる空乏層がキャリアを遮断すれば、素子はオフ状態になる。特に、本発明により、図6のチャネル幅151が縮小可能となり、ゲート半導体領域42とエピタキシャル領域22との接合に生じるビルトインポテンシャルによりチャネル幅151が容易に空乏化されるため、ゲートに電圧を印加していなくてもドレイン電流を遮断できる、いわゆるノーマリーオフ特性が得られやすい。一方で、ゲート電圧を変化させ、キャリアがソース電極62からドレイン電極72へと流れ込むように空乏層の広がりを抑えることで、素子はオン状態にスイッチングされる。オン時には、キャリアはバルク中を通過するため、同じく炭化珪素を用いたMOSFETに比べてオン抵抗を低減することができる。なお、このとき素子の耐圧は、ゲート半導体領域42とSiCエピタキシャル領域22の接合に形成される障壁の高さと、エピタキシャル領域22の濃度、深さの条件にて決まるため、接合に形成される障壁の高さを十分大きく取れば、エピタキシャル領域22の濃度と厚さで決まるアバランシェブレークダウンまでドレイン耐圧を大きくすることができる。
【0015】
実施の形態4
溝型多結晶シリコンゲートMESFET改…図8
図8は、本発明の実施の形態4におけるSiC溝型多結晶シリコンゲートMESFETを示す図である。図6との相違は、溝101内に充填される多結晶シリコン層が不純物濃度の異なる領域を有していることであり、溝101の下部にはN−型多結晶シリコン層43が、溝上部にはP+型多結晶シリコン層44が充填されている。
なお、本実施の形態4の構造は、特許請求の範囲の請求項5に対応する。すなわち、前記ゲート半導体領域が、不純物濃度の異なる領域(N−型多結晶シリコン層43とP+型多結晶シリコン層44)を持つことを特徴とする。
次に、本実施の形態のSiC溝型多結晶シリコンゲートMESFETの製造方法の一例を、図9の(a)〜(f)を用いて説明する。
図9:多結晶シリコン層の酸化によるセルフアライン
図9の(a)、(b)の工程は、図7(a)、(b)の工程と同じである。 図9(c)の工程においては、溝101形成後のN−型SiCエピタキシャル領域23に対して犠牲酸化を行い、その犠牲酸化膜を除去した後に、多結晶シリコン層を例えば0.1〜10μm程度、減圧CVD法を用いてエピタキシャル領域23上に堆積する。このとき、溝101内には多結晶シリコン層が充填される。
次に、多結晶シリコン層に所望の不純物を導入し、N−型多結晶シリコン層となるようにする。方法としては、堆積した多結晶シリコンのさらに上に、燐ドープされた堆積膜を堆積し、900〜1000℃程度の熱処理により堆積膜中の不純物を多結晶シリコン中に熱拡散させるか、またはイオン注入により不純物を直接多結晶シリコン中に導入してもよい。さらに、気相からの不純物の導入も可能である。
その後、多結晶シリコン層のパターニングを行って、N−型多結晶シリコン層43を形成する。なお、本例では、多結晶シリコン層を堆積した直後に、不純物を多結晶シリコン層中にドーピングする例で説明したが、例えば多結晶シリコン層のパターニングを先に行ってから不純物をドーピングしてもよい。
図9(d)の工程においては、多結晶シリコン層が例えば5000Å程度酸化されるような酸化条件(例えば1100℃のウエット酸化なら90分程度)下に試料を投じ、多結晶シリコン層43の表層に、例えば厚さ5000Åの多結晶シリコン酸化膜82を形成する。このとき、SiCエピタキシャル領域23の、多結晶シリコン層が堆積されていないむきだしの部分は、ほとんど酸化されない。その後、この酸化膜82をマスクに用いて、例えば燐イオンを注入し、N+型ソース領域33を形成する。N型不純物としては燐の他に窒素、ヒ素などを用いてもよい。
図9(e)の工程においては、多結晶シリコン酸化膜82を例えばHF溶液等で除去した後に、イオン注入した不純物を活性化させるために1200℃程度のアニールを行う。
以上により、N−型多結晶シリコン層43に対してソース領域33がセルフアライン方式で形成された。
次に、N−型多結晶シリコン層43にP型不純物を導入し、P+型多結晶シリコン層44を形成する。方法としては、堆積した多結晶シリコンのさらに上に、B(ボロン)ドープされた堆積膜を堆積し、900〜1000℃程度の熱処理により堆積膜中の不純物を多結晶シリコン中に熱拡散させるか、またはイオン注入により不純物を直接多結晶シリコン中に導入してもよい。さらに、気相からの不純物の導入も可能である。
なお、本例では、不純物を活性化させるためのアニールを行ってから多結晶シリコン層中にドーピングする順番で説明したが、多結晶シリコン層中にドーピングを行ってからアニールを行ってもよい。また、本例では、N−型多結晶シリコン層43を先に形成し、N−型多結晶シリコン層43にドーピングを行ってP+型多結晶シリコン層44を形成したが、作製方法はこの限りではない。多結晶シリコン層の不純物濃度については、本例では、溝下部にN−型多結晶シリコン層43が、溝上部にはP+型多結晶シリコン層44が充填される例で説明したが、この他にも任意に設計できることは言うまでもない。
図9(f)の工程においては、層間絶縁膜53を形成した後に、コンタクトホールを開孔し、N+型ソース領域33上にソース電極63を形成する。また、SiC基板13の裏面にドレイン電極73として金属膜を蒸着し、例えば600〜1300℃程度で熱処理してオーミック電極とする。特に図示しないが、ゲート半導体領域44はゲート電極と接続される。
このようにして、図8に示す炭化珪素半導体装置が完成する。
なお、本実施の形態4のこの製造方法は、特許請求の範囲の請求項9に対応する。すなわち、前記エピタキシャル層(N−型SiCエピタキシャル領域23)の一主面の所定の領域に、所定深さを有する溝(101)を形成する工程と、前記溝内に前記エピタキシャル層の表面に接触するように充填される、炭化珪素のバンドギャップと異なるバンドギャップを有するゲート半導体材料層(N−型多結晶シリコン層43)を堆積する工程と、前記半導体材料層に不純物を導入する工程と、前記半導体材料層を選択的にエッチングする工程と、前記半導体材料層を酸化する工程と、前記酸化した酸化膜(多結晶シリコン酸化膜82)をマスクとする不純物注入により、前記第一導電型のソース領域(N+型ソース領域33)を形成する工程と、前記酸化膜を除去する工程と、前記半導体材料層にゲート電極(図示省略)を接続する工程とを少なくとも含むことを特徴とする。
また、本実施の形態4のこの製造方法は、特許請求の範囲の請求項13にも対応する。すなわち、前記半導体材料層に、不純物濃度の異なる領域を形成する工程(N−型多結晶シリコン層43にドーピングを行ってP+型多結晶シリコン層44を形成する工程)を有することを特徴とする。
なお、本製造方法の実施の形態では、多結晶シリコン層を酸化し、形成された酸化膜をマスクにソース領域をセルフアライン方式にて形成する方法で説明したが、多結晶シリコン層の端部にサイドウォールを形成し、そのサイドウォールをマスクにソース領域をセルフアライン方式で形成してもよい。
以上説明してきたように、この発明によれば、多結晶シリコン層43を酸化して形成された酸化膜82をマスクに、ソース領域33をセルフアライン方式にて形成できるため、パターンの微細化が可能(図8のチャネル幅152が縮小可能)になり、ノーマリーオフ特性が得られやすい、という優れた効果が得られる。
次に、この炭化珪素半導体装置の動作について説明する。図6との相違は、溝101内に充填される多結晶シリコン層が不純物濃度の異なる領域を有している点であり、溝下部にN−型多結晶シリコン層43が、溝上部にはP+型多結晶シリコン層44が充填されている。N−型多結晶シリコン層43は、例えばN−型SiCとの接合に形成される障壁が大きいため、ドレイン耐圧を大きく設計できる。また、P+型多結晶シリコン層44は、N−型SiCとの接合に形成されるビルトインポテンシャルが大きいため、チャネル幅152のオフ性に優れ、ノーマリーオフ特性が得られやすい。
本実施の形態4は、ゲート半導体材料内部で不純物濃度の異なる領域を任意に設定できるという本発明の利点をいかした例であり、素子の性能を向上させることができる。
【0016】
実施の形態5
溝型多結晶シリコンゲートMESFET改…図10
図10は、本発明の実施の形態5におけるSiC溝型多結晶シリコンゲートMESFETを示す図である。図6との相違は、N+型ソース領域34がゲート半導体領域45に接触するように形成されていることである。
次に、本実施の形態のSiC溝型多結晶シリコンゲートMESFETの製造方法の一例を、図11の(a)〜(f)を用いて説明する。
図11:多結晶シリコン層によるセルフアライン
図11の(a)〜(c)の工程は、図7(a)〜(c)の工程と同じである。
図11(d)の工程においては、多結晶シリコン層45をマスクに用いて、例えば燐イオンを注入し、N+型ソース領域34を形成する。N型不純物としては燐の他に窒素、ヒ素などを用いてもよい。
図11(e)の工程においては、多結晶シリコン層45端のソース領域34と接触する部位に高抵抗多結晶シリコン層161を形成する。方法としては、マスク材171を用いて、高濃度にドーピングされた堆積膜を堆積し、900〜1000℃程度の熱処理により堆積膜中の不純物を多結晶シリコン層161中に熱拡散させるか、またはイオン注入により不純物を直接多結晶シリコン層161中に導入してもよい。さらに、気相からの不純物の導入も可能である。なお、導入される不純物種とその量は、多結晶シリコン層161が高抵抗となるように選択される。
図11(f)の工程は、図7(f)の工程と同じである。
このようにして、図10に示す炭化珪素半導体装置が完成する。
以上説明してきたように、この発明によれば、多結晶シリコン層45をマスクに、ソース領域34をセルフアライン方式にて形成できるため、パターンの微細化が可能(図10のチャネル幅153が縮小可能)になり、ノーマリーオフ特性が得られやすい、という優れた効果が得られる。
なお、本実施の形態5のこの製造方法は、特許請求の範囲の請求項11に対応する。すなわち、前記エピタキシャル層(N−型SiCエピタキシャル層24)の一主面の所定の領域に、所定深さを有する溝(102)を形成する工程と、前記溝内に前記エピタキシャル層の表面に接触するように充填される、炭化珪素のバンドギャップと異なるバンドギャップを有するゲート半導体材料層(多結晶シリコン層45)を堆積する工程と、前記半導体材料層に不純物を導入する工程と、前記半導体材料層を選択的にエッチングする工程と、前記半導体材料層をマスクとする不純物注入により、前記第一導電型のソース領域(N+型ソース領域34)を形成する工程と、前記半導体材料層端の前記ソース領域と接触する部位に高抵抗層(高抵抗多結晶シリコン層161)を形成する工程と、前記半導体材料層にゲート電極(図示省略)を接続する工程とを少なくとも含むことを特徴とする。
次に、この炭化珪素半導体装置の動作について説明する。図6との相違は、N+型ソース領域34がゲート半導体領域45に接触するように形成されている点である。このため、本実施の形態5における炭化珪素半導体装置は、ゲート半導体領域45端でソース領域34と接触する部分は、他のゲート半導体領域と異なり、高抵抗層となっており、ソース領域34とゲート半導体領域45とが電気的に導通してしまわない、または電気的に導通したとしても、若干のゲート電流に対して大きいドレイン電流を流せるような、ゲイン(ゲート電流に対するドレイン電流の利得)の大きい条件にて実用に供される。
【0017】
実施の形態6
溝型多結晶シリコンゲートJFET…図12
図12は、本発明の実施の形態6におけるSiC溝型多結晶シリコンゲートJFETを示す図である。図12は、構造単位セルが2つ連続した断面図であり、ドレイン領域となるN+型SiC基板15上に、N−型エピタキシャル領域25が積層されたウエハにおいて、N−型エピタキシャル領域25の所定の領域にN+型ソース領域35が形成されている。そして、エピタキシャル領域22の一主面上の所定領域には、所定深さを有する第一の溝103が形成され、多結晶シリコンからなるゲート半導体領域46が溝103内に充填されている。ゲート半導体領域46は、層間絶縁膜65にて覆われている。同じくエピタキシャル領域25の一主面上の所定領域には、第一の溝103よりも深い第二の溝104が、ソース領域35を貫通するように形成されている。そして、ソース電極65が、溝104内に充填されて、なおかつ、ソース領域35に接触するように形成されている。N+型SiC基板15の裏面には、ドレイン電極75が配置される。なお、ゲート半導体領域46は図示されないところでゲート電極と接続されている。
なお、本実施の形態6の構造は、特許請求の範囲の請求項3に対応する。すなわち、炭化珪素半導体基板(N+型SiC基板15)上に形成され、前記基板よりも低いドーパント濃度の第一導電型の半導体エピタキシャル層(N−型エピタキシャル領域25)と、前記エピタキシャル層の表層部の所定領域に形成され、所定深さを有する第一導電型のソース領域(N+型ソース領域35)と、前記エピタキシャル層の表層部の所定領域に形成され、所定深さを有する第一の溝(103)と、この溝内に前記エピタキシャル層の表面に接触するように充填される、炭化珪素のバンドギャップと異なるバンドギャップを有する半導体材料により形成されたゲート半導体領域(46)と、前記エピタキシャル層の表層部の所定領域に、前記ソース領域を貫通して形成され、所定深さを有する第二の溝(104)と、この溝内に形成されるソース電極(65)と、前記ゲート半導体領域に電圧を印加するゲート電極(図示省略)と、ドレイン電極(75)とを備えたことを特徴とする。
次に、本実施の形態6のSiC溝型多結晶シリコンゲートJFETの製造方法の一例を、図13の(a)〜(f)を用いて説明する。
図13:多結晶シリコン層の酸化によるセルフアライン
まず、図13の(a)の工程においては、N+型SiC基板15の上に、例えば不純物濃度が1014〜1018cm−3、厚さが1〜100μmのN−型SiCエピタキシャル領域25が形成されている。
図13(b)の工程においては、例えば0.1〜10μmの深さの溝103を形成する。その後、犠牲酸化を行い、犠牲酸化膜を除去した後に、多結晶シリコン層を厚さ例えば0.1〜10μm程度、減圧CVD法を用いてエピタキシャル領域25上に堆積する。このとき、溝103内には多結晶シリコン層が充填される。
次に、多結晶シリコン層に所望の不純物を導入する。方法としては、堆積した多結晶シリコン層のさらに上に、高濃度にドーピングされた堆積膜を堆積し、900〜1000℃程度の熱処理により堆積膜中の不純物を多結晶シリコン層中に熱拡散させるか、またはイオン注入により不純物を直接多結晶シリコン層中に導入してもよい。さらに、気相からの不純物の導入も可能である。
その後、多結晶シリコン層のパターニングを行って、ゲート半導体領域46を形成する。なお、本例では、多結晶シリコンを堆積した直後に、不純物を多結晶シリコン層中にドーピングする例で説明したが、例えば多結晶シリコン層のパターニングを先に行ってから不純物をドーピングしてもよい。
図13(c)の工程においては、多結晶シリコン層が例えば5000Å程度酸化されるような酸化条件(例えば1100℃のウエット酸化なら90分程度)下に試料を投じ、多結晶シリコン層46の表層に、例えば厚さ5000Åの多結晶シリコン酸化膜83を形成する。このとき、SiCエピタキシャル領域25の、多結晶シリコン層が堆積されていないむきだしの部分は、ほとんど酸化されない。その後、この酸化膜83をマスクに用いて、例えば燐イオンを注入し、N+型ソース領域35を形成する。N型不純物としては燐の他に窒素、ヒ素などを用いてもよい。
図13(d)の工程においては、多結晶シリコン酸化膜83を例えばHF溶液等で除去した後に、イオン注入した不純物を活性化させるために1200℃程度のアニールを行う。
以上により、ゲート半導体領域46に対してソース領域35がセルフアライン方式で形成された。
図13(e)の工程においては、層間絶縁膜55を形成した後に、この層間膜55をマスクに用いて、溝103よりも深い溝104、例えば深さ0.1〜20μmを、ソース領域35を貫通するように形成する。
図13(f)の工程においては、SiCとショットキー接合するような例えばNi(ニッケル)やW(タングステン)等を用いて、ソース電極65を、溝104内に充填して、なおかつ、ソース領域35に接触するように形成する。また、SiC基板15の裏面にドレイン電極75として金属膜を蒸着し、例えば600〜1300℃程度で熱処理してオーミック電極とする。特に図示しないが、ゲート半導体領域46はゲート電極と接続される。
このようにして図12に示す炭化珪素半導体装置が完成する。
なお、本実施の形態6のこの製造方法は、特許請求の範囲の請求項9に対応する。すなわち、前記エピタキシャル層(N−型SiCエピタキシャル領域25)の一主面の所定の領域に、所定深さを有する溝(103)を形成する工程と、前記溝内に前記エピタキシャル層の表面に接触するように充填される、炭化珪素のバンドギャップと異なるバンドギャップを有するゲート半導体材料層(多結晶シリコン層46)を堆積する工程と、前記半導体材料層に不純物を導入する工程と、前記半導体材料層を選択的にエッチングする工程と、前記半導体材料層を酸化する工程と、前記酸化した酸化膜(多結晶シリコン酸化膜83)をマスクとする不純物注入により、前記第一導電型のソース領域(N+型ソース領域35)を形成する工程と、前記酸化膜を除去する工程と、前記半導体材料層にゲート電極(図示省略)を接続する工程とを少なくとも含むことを特徴とする。
なお、本製造方法の実施の形態では多結晶シリコンを酸化し、形成された酸化膜をマスクにソース領域をセルフアライン方式にて形成する方法で説明したが、多結晶シリコンの端部にサイドウォールを形成し、そのサイドウォールをマスクにソース領域をセルフアライン方式で形成してもよい。
以上説明してきたように、この発明によれば、多結晶シリコン層46を酸化して形成された酸化膜83をマスクにソース領域35をセルフアライン方式にて形成できるため、パターンの微細化が可能(図12のチャネル幅154が縮小可能)になり、ノーマリーオフ特性が得られやすい、という優れた効果が得られる。
次に、この炭化珪素半導体装置の動作について説明する。チャネル幅154は、多結晶シリコンからなるゲート半導体領域46とSiCエピタキシャル領域25との接合に生じるビルトインポテンシャルと、ショットキーソース65とSiCエピタキシャル領域25との接合に生じるビルトインポテンシャルにより空乏化されるため、素子はノーマリーオフ特性を有する。ここで、溝103内に充填される多結晶シリコン層46と、SiCエピタキシャル領域25の接合界面には、それぞれのバンドギャップ、フェルミレベルと電子親和力を反映した障壁が形成される。そして、この障壁からバルク内部へ形成される空乏層の広がりは、接合に印加する電圧により制御することができる。すなわち、ドレイン電極75とソース電極65との間に電圧が印加された状態で、ゲート半導体領域46とSiCエピタキシャル領域22との接合から広がる空乏層と、ショットキーソース65とSiCエピタキシャル領域25との接合に生じるビルトインポテンシャルにより形成される空乏層がキャリアを遮断すれば、素子はオフ状態になる。特に、本発明により、図12のチャネル幅154が縮小可能となるため、ノーマリーオフ特性が得られやすい。一方で、ゲート電圧を変化させ、キャリアがソース電極65からドレイン電極75へと流れ込むように空乏層の広がりを抑えることで、素子はオン状態にスイッチングされる。オン時には、キャリアはバルク中を通過するため、同じく炭化珪素を用いたMOSFETに比べてオン抵抗を低減することができる。なお、このとき素子の耐圧は、溝104内に充填されたショットキーソース65とエピタキシャル領域25とのショットキー接合によりドレイン電圧を保持できるため、素子の高耐圧化が容易である。
上記請求項3の効果に記載の、「第二の溝を形成し、その中にソース電極を形成することができるため、請求項1または2に記載の発明の効果に加え、より高耐圧用途のデバイス設計を図ることができる。」とは、具体的には、例えばゲート半導体領域103はP+型多結晶シリコンにより形成し、素子がオンの時は、このゲート半導体領域103からN−型エピタキシャル領域25へとホールを注入して伝導度変調を行い、エピタキシャル領域25の抵抗を下げることができる。すなわち、エピタキシャル領域25は、高耐圧用途のため、厚さは厚く、濃度は薄く設計されているため、抵抗が大きい。また、P+型多結晶シリコンとN−型SiCのダイオード耐圧は、N−型多結晶シリコンとN−型SiCのダイオード耐圧に比べて小さいため、例えば図6に示される実施の形態3の構造で、ゲート半導体領域42をP+型多結晶シリコンにして伝導度変調を行おうとすると、素子耐圧が大きくできない場合がある。一方で、素子がオフの時は、溝104内に充填されたショットキーソース65とエピタキシャル領域25とのショットキー接合によりドレイン電圧を保持できるため、素子の高耐圧化が容易である。また、本実施の形態6では、ソース領域に接続するショットキーダイオードを内蔵しており使途の応用範囲が広い。
【0018】
実施の形態7
溝型多結晶シリコンゲートJFET改…図14
図14は、本発明の実施の形態7におけるSiC溝型多結晶シリコンゲートJFETを示す図である。図12との相違は、ショットキーソース領域が、図12の断面図では図示されない領域に形成された溝の内部に充填されるように形成されていることである。
次に、本実施の形態7のSiC溝型多結晶シリコンゲートJFETの製造方法の一例を、図15の(a)〜(c)及び図16の(d)〜(f)を用いて説明する。
図15:多結晶シリコン層の酸化によるセルフアライン
図15の(a)、(b)の工程は、図7(a)、(b)の工程と同じである。
図15(c)の工程においては、溝107形成後のエピタキシャル領域27に対して犠牲酸化を行い、犠牲酸化膜を除去した後に、多結晶シリコン層を例えば0.1〜10μm程度、減圧CVD法を用いてエピタキシャル領域27上に堆積する。このとき、溝107内には多結晶シリコン層が充填される。
次に、多結晶シリコン層に所望の不純物を導入し、パターニングを行って、ゲート半導体領域48を形成する。
次に、多結晶シリコン層が例えば5000Å程度酸化されるような酸化条件(例えば1100℃のウエット酸化なら90分程度)下に試料を投じ、多結晶シリコン層48の表層に、例えば厚さ5000Åの多結晶シリコン酸化膜84を形成する。このとき、SiCエピタキシャル領域27の、多結晶シリコン層が堆積されていないむきだしの部分は、ほとんど酸化されない。その後、この酸化膜84をマスクに用いて、例えば燐イオンを注入し、N+型ソース領域37を形成する。
図15(d)の工程においては、多結晶シリコン酸化膜84を例えばHF溶液等で除去した後に、イオン注入した不純物を活性化させるために1200℃程度のアニールを行う。
以上により、ゲート半導体領域48に対してソース領域37がセルフアライン方式で形成された。
図15(e)の工程においては、マスク材134を用いて溝107よりも深い溝140、例えば深さ0.1〜20μmを、ソース領域37を貫通するように形成する。
図15(f)の工程においては、層間絶縁膜57を形成した後に、SiCとショットキー接合するような例えばNi(ニッケル)やW(タングステン)等を用いて、ソース電極67を、溝140内に充填して、なおかつ、ソース領域37に接触するように形成する。また、SiC基板17の裏面にドレイン電極77として金属膜を蒸着し、例えば600〜1300℃程度で熱処理してオーミック電極とする。特に図示しないが、ゲート半導体領域48はゲート電極と接続される。
このようにして、図14に示す炭化珪素半導体装置が完成する。
なお、本実施の形態7のこの製造方法は、特許請求の範囲の請求項9に対応する。すなわち、前記エピタキシャル層(N−型SiCエピタキシャル領域27)の一主面の所定の領域に、所定深さを有する溝(107)を形成する工程と、前記溝内に前記エピタキシャル層の表面に接触するように充填される、炭化珪素のバンドギャップと異なるバンドギャップを有するゲート半導体材料層(多結晶シリコン層48)を堆積する工程と、前記半導体材料層に不純物を導入する工程と、前記半導体材料層を選択的にエッチングする工程と、前記半導体材料層を酸化する工程と、前記酸化した酸化膜(多結晶シリコン酸化膜84)をマスクとする不純物注入により、前記第一導電型のソース領域(N+型ソース領域37)を形成する工程と、前記酸化膜を除去する工程と、前記半導体材料層にゲート電極(図示省略)を接続する工程とを少なくとも含むことを特徴とする。
なお、本製造方法の実施の形態では、多結晶シリコンを酸化し、形成された酸化膜をマスクにソース領域をセルフアライン方式にて形成する方法で説明したが、多結晶シリコンの端部にサイドウォールを形成し、そのサイドウォールをマスクにソース領域をセルフアライン方式で形成してもよい。
以上説明してきたように、この発明によれば、多結晶シリコン層48を酸化して形成された酸化膜84をマスクにソース領域37をセルフアライン方式にて形成できるため、パターンの微細化が可能(図14のチャネル幅156が縮小可能)になり、ノーマリーオフ特性が得られやすい、という優れた効果が得られる。
次に、この炭化珪素半導体装置の動作について。動作は図12に示される実施の形態7の炭化珪素半導体装置と同じである。図12との相違は、ショットキーソース領域が、図12の断面図では図示されない領域に形成された溝140の内部に充填されるように形成されている点である。この図14に図示されるようなショットキーソース領域形成がもたらすメリットは、デバイス面積に対する素子効率を高め、電流密度を上げられることである。
【0019】
実施の形態8
溝型多結晶シリコンゲートJFET改…図17
図17は、本発明の実施の形態8におけるSiC溝型多結晶シリコンゲートJFETを示す図である。図12との相違は、N+型ソース領域36がゲート半導体領域47に接触するように形成されていることである。
次に、本実施の形態のSiC溝型多結晶シリコンゲートJFETの製造方法の一例を、図18の(a)〜(d)を用いて説明する。
図18:多結晶シリコン層によるセルフアライン
まず、図18の(a)の工程においては、N+型SiC基板16の上に、例えば不純物濃度が1014〜1018cm−3、厚さが1〜100μmのN−型SiCエピタキシャル領域26が形成されている。
図18(b)の工程においては、例えば0.1〜10μmの深さの溝105を形成する。その後、犠牲酸化を行い、犠牲酸化膜を除去した後に、多結晶シリコン層を例えば0.1〜10μm程度、減圧CVD法を用いてエピタキシャル領域26上に堆積する。このとき、溝105内には多結晶シリコン層が充填される。
次に、多結晶シリコン層に所望の不純物を導入し、パターニングを行って、ゲート半導体領域47を形成する。
その後、多結晶シリコン層47をマスクに用いて、例えば燐イオンを注入し、N+型ソース領域36を形成する。次に、イオン注入した不純物を活性化させるために1200℃程度のアニールを行う。
以上により、ゲート半導体領域47に対してソース領域36がセルフアライン方式で形成された。
図18の(c)の工程においては、多結晶シリコン層47端のソース領域36と接触する部位に高抵抗多結晶シリコン層162を形成する。方法としては、マスク材172を用いて、高濃度にドーピングされた堆積膜を堆積し、900〜1000℃程度の熱処理により堆積膜中の不純物を多結晶シリコン層162中に熱拡散させるか、またはイオン注入により不純物を直接多結晶シリコン層162中に導入してもよい。さらに、気相からの不純物の導入も可能である。なお、導入される不純物種とその量は、多結晶シリコン層162が高抵抗となるように選択される。
図18の(d)、(e)の工程は、図13の(e)、(f)の工程と同じである。
このようにして、図17に示す炭化珪素半導体装置が完成する。
なお、本実施の形態8のこの製造方法は、特許請求の範囲の請求項11に対応する。すなわち、前記エピタキシャル層(N−型SiCエピタキシャル層26)の一主面の所定の領域に、所定深さを有する溝(105)を形成する工程と、前記溝内に前記エピタキシャル層の表面に接触するように充填される、炭化珪素のバンドギャップと異なるバンドギャップを有するゲート半導体材料層(多結晶シリコン層47)を堆積する工程と、前記半導体材料層に不純物を導入する工程と、前記半導体材料層を選択的にエッチングする工程と、前記半導体材料層をマスクとする不純物注入により、前記第一導電型のソース領域(N+型ソース領域36)を形成する工程と、前記半導体材料層端の前記ソース領域と接触する部位に高抵抗層(高抵抗多結晶シリコン層162)を形成する工程と、前記半導体材料層にゲート電極(図示省略)を接続する工程とを少なくとも含むことを特徴とする。
以上説明してきたように、この発明によれば、多結晶シリコン層47をマスクに、ソース領域36をセルフアライン方式にて形成できるため、パターンの微細化が可能(図17のチャネル幅155が縮小可能)になり、ノーマリーオフ特性が得られやすい、という優れた効果が得られる。
次に、この炭化珪素半導体装置の動作について説明する。図12との相違は、N+型ソース領域36がゲート半導体領域47に接触するように形成されている点である。このため、本実施の形態における炭化珪素半導体装置は、ゲート半導体領域47端でソース領域36と接触する部分は、他のゲート半導体領域と異なり、高抵抗層となっており、ソース領域36とゲート半導体領域47とが電気的に導通してしまわない、または電気的に導通したとしても、若干のゲート電流に対して大きいドレイン電流を流せるような、ゲイン(ゲート電流に対するドレイン電流の利得)の大きい条件にて実用に供される。
【0020】
実施の形態9
溝型多結晶シリコンゲートJFET改…図19
図19は、本発明の実施の形態9におけるSiC溝型多結晶シリコンゲートJFETを示す図である。図14との相違は、N+型ソース領域38がゲート半導体領域49に接触するように形成されていることである。
次に、本実施の形態9のSiC溝型多結晶シリコンゲートJFETの製造方法の一例を、図20の(a)〜(c)、及び図21(d)〜(e)を用いて説明する。
図20:多結晶シリコン層によるセルフアライン
図20の(a)、(b)の工程は、図15(a)、(b)の工程と同じである。
図20(c)の工程においては、溝108形成後のエピタキシャル領域28に対して犠牲酸化を行い、犠牲酸化膜を除去した後に、多結晶シリコン層を例えば0.1〜10μm程度、減圧CVD法を用いてエピタキシャル領域28上に堆積する。このとき、溝108内には多結晶シリコン層が充填される。
次に、多結晶シリコン層に所望の不純物を導入し、パターニングを行って、ゲート半導体領域49を形成する。
その後、多結晶シリコン層49をマスクに用いて、例えば燐イオンを注入し、N+型ソース領域38を形成する。次に、イオン注入した不純物を活性化させるために1200℃程度のアニールを行う。
以上により、ゲート半導体領域49に対してソース領域38がセルフアライン方式で形成された。
図21の(d)の工程においては、多結晶シリコン層49端のソース領域38と接触する部位に高抵抗多結晶シリコン層163を形成する。方法としては、マスク材173を用いて、高濃度にドーピングされた堆積膜を堆積し、900〜1000℃程度の熱処理により堆積膜中の不純物を多結晶シリコン層163中に熱拡散させるか、またはイオン注入により不純物を直接多結晶シリコン層163中に導入してもよい。さらに、気相からの不純物の導入も可能である。なお、導入される不純物種とその量は、多結晶シリコン層163が高抵抗となるように選択される。
図21(e)、(e)の工程は、図16の(e)、(f)の工程と同じである。
このようにして、図19に示す炭化珪素半導体装置が完成する。
なお、本実施の形態9のこの製造方法は、特許請求の範囲の請求項11に対応する。すなわち、前記エピタキシャル層(N−型SiCエピタキシャル層28)の一主面の所定の領域に、所定深さを有する溝(108)を形成する工程と、前記溝内に前記エピタキシャル層の表面に接触するように充填される、炭化珪素のバンドギャップと異なるバンドギャップを有するゲート半導体材料層(多結晶シリコン層49)を堆積する工程と、前記半導体材料層に不純物を導入する工程と、前記半導体材料層を選択的にエッチングする工程と、前記半導体材料層をマスクとする不純物注入により、前記第一導電型のソース領域(N+型ソース領域38)を形成する工程と、前記半導体材料層端の前記ソース領域と接触する部位に高抵抗層(高抵抗多結晶シリコン層163)を形成する工程と、前記半導体材料層にゲート電極(図示省略)を接続する工程とを少なくとも含むことを特徴とする。
以上説明してきたように、この発明によれば、多結晶シリコン層49をマスクに、ソース領域38をセルフアライン方式にて形成できるため、パターンの微細化が可能(図19のチャネル幅157が縮小可能)になり、ノーマリーオフ特性が得られやすい、という優れた効果が得られる。
次に、この炭化珪素半導体装置の動作について説明する。図14との相違は、N+型ソース領域38がゲート半導体領域49に接触するように形成されている点である。このため、本実施の形態における炭化珪素半導体装置は、ゲート半導体領域49端でソース領域38と接触する部分は、他のゲート半導体領域と異なり、高抵抗層となっており、ソース領域38とゲート半導体領域49とが電気的に導通してしまわない、または電気的に導通したとしても、若干のゲート電流に対して大きいドレイン電流を流せるような、ゲイン(ゲート電流に対するドレイン電流の利得)の大きい条件にて実用に供される。
なお、上記実施の形態1〜9ではすべて、ドレイン電極をSiC基板の裏面に形成し、ソース電極をエピタキシャル層の表面に配置して、電流を縦型に流す構造の炭化珪素半導体装置で説明したが、例えばドレイン電極を、ソース電極と同じくエピタキシャル層の表面に配置して、電流を横型に流す構造の炭化珪素半導体装置でも本発明が適用可能である。
【図面の簡単な説明】
【図1】本発明の実施の形態1の断面図(プレーナ型MESFET)
【図2】(a)〜(f)は、本発明の実施の形態1の製造工程を示す断面図(多結晶シリコン層の酸化によるセルフアライン)
【図3】(a)〜(f)は、本発明の実施の形態1の製造工程を示す断面図(サイドウォールの利用によるセルフアライン)
【図4】本発明の実施の形態2の断面図(プレーナ型MESFET改)
【図5】(a)〜(f)は、本発明の実施の形態2の製造工程を示す断面図(単に多結晶シリコン層によるセルフアライン)
【図6】本発明の実施の形態3の断面図(溝型MESFET)
【図7】(a)〜(f)は、実施の形態3の製造工程を示す断面図(多結晶シリコン層の酸化によるセルフアライン)
【図8】本発明の実施の形態4の断面図(溝型MESFET改1)
【図9】(a)〜(f)は、本発明の実施の形態4の製造工程を示す断面図(多結晶シリコン層の酸化によるセルフアライン)
【図10】本発明の実施の形態5の断面図(溝型MESFET改2)
【図11】(a)〜(f)は、本発明の実施の形態5の製造工程を示す断面図(単に多結晶シリコン層によるセルフアライン)
【図12】本発明の実施の形態6の断面図(ショットキーソース接続のJFET)
【図13】(a)〜(f)は、本発明の実施の形態6の製造工程を示す断面図(多結晶シリコン層の酸化によるセルフアライン)
【図14】本発明の実施の形態7の断面図(ショットキーソース接続のJFET改1)
【図15】(a)〜(c)は、本発明の実施の形態7の製造工程を示す断面図(多結晶シリコン層の酸化によるセルフアライン)
【図16】(d)〜(f)は、本発明の実施の形態7の製造工程を示す断面図(多結晶シリコン層の酸化によるセルフアライン)
【図17】本発明の実施の形態8の断面図(ショットキーソース接続のJFET改2)
【図18】(a)〜(d)は、本発明の実施の形態8の製造工程を示す断面図(単に多結晶シリコン層によるセルフアライン)
【図19】本発明の実施の形態9の断面図(ショットキーソース接続のJFET改3)
【図20】(a)〜(c)は、本発明の実施の形態9の製造工程を示す断面図(単に多結晶シリコンのセルフアライン)
【図21】(a)〜(c)は、本発明の実施の形態9の製造工程を示す断面図(単に多結晶シリコンのセルフアライン)
【図22】従来のSiCプレーナ型MESFETの断面図
【図23】(a)〜(c)は、従来のMESFETの製造工程を示す断面図
【符号の説明】
1…N+型SiC基板
2…N−型SiCエピタキシャル領域
3…N+型ソース領域
4…多結晶シリコンゲート半導体領域
5…層間膜
6…ソース電極
7…ドレイン電極
10、11、12、13、14、15、16、17、18、19…N+型SiC基板
20、21、22、23、24、25、26、27、28、29…N−型SiCエピタキシャル領域
30、31、32、33、34、35、36、37、38、39…N+型ソース領域
40、41、42、45、46、47、48、49…多結晶シリコンゲート半導体領域
43…N−型多結晶シリコン層
44…P+型多結晶シリコン層
50、51、52、53、54、55、56、57、58…層間膜
60、61、62、63、64、65、66、67、68、69…ソース電極
70、71、72、73、74、75、76、77、78、79…ドレイン電極
80、81、82、83、84…多結晶シリコン酸化膜
90…CVD酸化膜
100、101、102、103、104、105、106、107、108…溝
110…(29よりも濃度の薄い)N−型SiCエピタキシャル領域
120…ショットキーゲート
130、131、132、133、134、135、136、137…マスク材
140、141…ショットキーソース形成領域(溝)
150、151、152、153、154、155、156、157、158、159…チャネル幅、
160、161、162、163…高抵抗多結晶シリコン層
Claims (13)
- 炭化珪素半導体基板上に形成され、前記基板よりも低いドーパント濃度の第一導電型の一層のみからなる半導体エピタキシャル層と、前記エピタキシャル層の表層部の所定領域に形成され、所定深さを有する第一導電型のソース領域と、溝が形成されていない前記エピタキシャル層の一主面上の所定領域に、前記エピタキシャル層に接触するように、炭化珪素に対してバンドギャップが狭く、かつ伝導帯が低い位置にある半導体材料により形成されたゲート半導体領域と、前記ソース領域に接触するソース電極と、前記ゲート半導体領域に電圧を印加するゲート電極と、前記炭化珪素半導体基板もしくは前記エピタキシャル層中に形成されたドレイン領域に接するドレイン電極とを備えたことを特徴とする炭化珪素半導体装置。
- 炭化珪素半導体基板上に形成され、前記基板よりも低いドーパント濃度の第一導電型の一層のみからなる半導体エピタキシャル層と、前記エピタキシャル層の表層部の所定領域に形成され、所定深さを有する第一導電型のソース領域と、前記エピタキシャル層の表層部の所定領域に形成され、所定深さを有する溝と、前記溝内に該溝の側壁及び底面に接するように充填され、かつ、該溝の外側の前記エピタキシャル層の一部の表面に設けられ、炭化珪素に対してバンドギャップが狭く、かつ伝導帯が低い位置にある半導体材料により形成されたゲート半導体領域と、前記ソース領域に接触するソース電極と、前記ゲート半導体領域に電圧を印加するゲート電極と、前記炭化珪素半導体基板もしくは前記エピタキシャル層中に形成されたドレイン領域に接するドレイン電極とを備えたことを特徴とする炭化珪素半導体装置。
- 炭化珪素半導体基板上に形成され、前記基板よりも低いドーパント濃度の第一導電型の半導体エピタキシャル層と、前記エピタキシャル層の表層部の所定領域に形成され、所定深さを有する第一導電型のソース領域と、前記エピタキシャル層の表層部の所定領域に形成され、所定深さを有する第一の溝と、前記溝内に充填され、かつ、該溝の外側の前記エピタキシャル層の一部の表面に設けられ、炭化珪素に対してバンドギャップが狭く、かつ伝導帯が低い位置にある半導体材料により形成されたゲート半導体領域と、前記エピタキシャル層の表層部の所定領域に、前記ソース領域を貫通して形成され、所定深さを有する第二の溝と、前記第二の溝内に形成されるソース電極と、前記ゲート半導体領域に電圧を印加するゲート電極と、前記炭化珪素半導体基板もしくは前記エピタキシャル層中に形成されたドレイン領域に接するドレイン電極とを備えたことを特徴とする炭化珪素半導体装置。
- 前記炭化珪素に対してバンドギャップが狭く、かつ伝導帯が低い位置にある半導体材料が、単結晶シリコン、アモルファスシリコン、多結晶シリコンの少なくともいずれかであることを特徴とする請求項1乃至3のいずれか記載の炭化珪素半導体装置。
- 前記ゲート半導体領域が、不純物濃度の異なる領域を持つことを特徴とする請求項1乃至4のいずれか記載の炭化珪素半導体装置。
- 請求項1記載の炭化珪素半導体装置の製造方法において、前記エピタキシャル層の一主面の所定の領域に、炭化珪素に対してバンドギャップが狭く、かつ伝導帯が低い位置にあるゲート半導体材料層を堆積する工程と、前記ゲート半導体材料層に不純物を導入する工程と、前記ゲート半導体材料層を選択的にエッチングする工程と、前記ゲート半導体材料層の表面のみ酸化する工程と、前記酸化した酸化膜をマスクとする不純物注入により、前記第一導電型のソース領域を形成する工程と、前記酸化膜を除去する工程と、前記ゲート半導体材料層にゲート電極を接続する工程とを少なくとも含むことを特徴とする炭化珪素半導体装置の製造方法。
- 請求項1記載の炭化珪素半導体装置の製造方法において、前記エピタキシャル層の一主面の所定の領域に、炭化珪素に対してバンドギャップが狭く、かつ伝導帯が低い位置にあるゲート半導体材料層を堆積する工程と、前記ゲート半導体材料層に不純物を導入する工程と、前記ゲート半導体材料層を選択的にエッチングする工程と、前記ゲート半導体材料層の端部にサイドウォールを設ける工程と、前記ゲート半導体材料層及び前記サイドウォールをマスクとした不純物注入により、前記第一導電型のソース領域を形成する工程と、前記サイドウォールを除去する工程と、前記ゲート半導体材料層にゲート電極を接続する工程とを少なくとも含むことを特徴とする炭化珪素半導体装置の製造方法。
- 請求項1記載の炭化珪素半導体装置の製造方法において、前記エピタキシャル層の一主面の所定の領域に、炭化珪素に対してバンドギャップが狭く、かつ伝導帯が低い位置にあるゲート半導体材料層を堆積する工程と、前記ゲート半導体材料層に不純物を導入する工程と、前記ゲート半導体材料層を選択的にエッチングする工程と、前記ゲート半導体材料層をマスクとした不純物注入により、前記第一導電型のソース領域を形成する工程と、前記ゲート半導体材料層端の前記ソース領域と接触する部位に高抵抗層を形成する工程と、前記ゲート半導体材料層にゲート電極を接続する工程とを少なくとも含むことを特徴とする炭化珪素半導体装置の製造方法。
- 請求項2または3記載の炭化珪素半導体装置の製造方法において、前記エピタキシャル層の一主面の所定の領域に、所定深さを有する溝を形成する工程と、前記溝及び前記エピタキシャル層を覆うように、炭化珪素に対してバンドギャップが狭く、かつ伝導帯が低い位置にあるゲート半導体材料層を堆積する工程と、前記ゲート半導体材料層に不純物を導入する工程と、前記ゲート半導体材料層を選択的にエッチングする工程と、前記ゲート半導体材料層の表面のみ酸化する工程と、前記酸化した酸化膜をマスクとする不純物注入により、前記第一導電型のソース領域を形成する工程と、前記酸化膜を除去する工程と、前記ゲート半導体材料層にゲート電極を接続する工程とを少なくとも含むことを特徴とする炭化珪素半導体装置の製造方法。
- 請求項2または3記載の炭化珪素半導体装置の製造方法において、前記エピタキシャル層の一主面の所定の領域に、所定深さを有する溝を形成する工程と、前記溝及び前記エピタキシャル層を覆うように、炭化珪素に対してバンドギャップが狭く、かつ伝導帯が低い位置にあるゲート半導体材料層を堆積する工程と、前記ゲート半導体材料層に不純物を導入する工程と、前記ゲート半導体材料層を選択的にエッチングする工程と、前記ゲート半導体材料層の端部にサイドウォールを設ける工程と、前記ゲート半導体材料層及び前記サイドウォールをマスクとする不純物注入により、前記第一導電型のソース領域を形成する工程と、前記サイドウォールを除去する工程と、前記ゲート半導体材料層にゲート電極を接続する工程とを少なくとも含むことを特徴とする炭化珪素半導体装置の製造方法。
- 請求項2または3記載の炭化珪素半導体装置の製造方法において、前記エピタキシャル層の一主面の所定の領域に、所定深さを有する溝を形成する工程と、前記溝及び前記エピタキシャル層を覆うように、炭化珪素に対してバンドギャップが狭く、かつ伝導帯が低い位置にあるゲート半導体材料層を堆積する工程と、前記ゲート半導体材料層に不純物を導入する工程と、前記ゲート半導体材料層を選択的にエッチングする工程と、前記ゲート半導体材料層をマスクとする不純物注入により、前記第一導電型のソース領域を形成する工程と、前記ゲート半導体材料層端の前記ソース領域と接触する部位に高抵抗層を形成する工程と、前記ゲート半導体材料層にゲート電極を接続する工程とを少なくとも含むことを特徴とする炭化珪素半導体装置の製造方法。
- 前記炭化珪素に対してバンドギャップが狭く、かつ伝導帯が低い位置にあるゲート半導体材料層が、単結晶シリコン、アモルファスシリコン、多結晶シリコンの少なくともいずれかからなることを特徴とする請求項6乃至11のいずれか記載の炭化珪素半導体装置の製造方法。
- 前記ゲート半導体材料層に、不純物濃度の異なる領域を形成する工程を有することを特徴とする請求項6乃至12のいずれか記載の炭化珪素半導体装置の製造方法。
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