CN101233618B - 半导体装置及其制造方法 - Google Patents

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Abstract

一种半导体装置，包括：第一导电类型的半导体基体；与所述半导体基体相接触的异质半导体区域；隔着栅极绝缘膜与所述异质半导体区域和所述半导体基体之间的接合部的一部分相邻的栅电极；连接至所述异质半导体区域的源电极；以及连接至所述半导体基体的漏电极。所述异质半导体区域具有与所述半导体基体的带隙不同的带隙。所述异质半导体区域包括第一异质半导体区域和第二异质半导体区域。在形成所述栅极绝缘膜之前形成所述第一异质半导体区域，在形成所述栅极绝缘膜之后形成所述第二异质半导体区域。

Description

半导体装置及其制造方法
技术领域
本发明涉及一种半导体装置及其制造方法。 
背景技术
作为已知技术，存在利用异质界面(heterointerface)的场效应晶体管。在已知的示例中，通过施加到栅电极的电压来控制异质界面处的势垒(barrier)厚度，并且当元件导通时，通过隧道电流(tunneling current)使载流子(carrier)能够通过。这种利用异质界面的场效应晶体管没有例如MOSFET中的沟道区域(channel region)，但是具有较少受高沟道电阻影响的装置结构。因此，提供了一种具有高击穿电压和低导通电阻(on-resistance)的功率半导体开关。 
发明内容
在已知技术中，由于如下结构：与漏电极形成欧姆接触的碳化硅(SiC)和连接至源电极的多晶硅(poly-Si)形成异质结，并且栅电极隔着栅极绝缘膜与异质结的一部分相邻，因而当元件导通时，电流沿着栅极绝缘膜和多晶硅之间的界面以及栅极绝缘膜和碳化硅(SiC)之间的界面流动。由于延伸几微米的沟道区域不存在的结构，因而界面迁移率的影响比MOSFET中的小。然而，界面迁移率越高越有利。因此，可以想象通过在N2O等环境中进行高温热处理来降低界面态。此外，存在如下情况：为了通过控制成为电流通路的poly-Si的晶粒(grain)尺寸来进一步减小导通电阻，对poly-Si层进行高温热处理。然而，存在这样的顾虑，即，这种高温热处理可能对决定元件的截止特性的 异质界面有不利的影响。具体地，存在可能降低反向击穿电压的顾虑。 
考虑到上述问题完成了本发明。本发明的目的在于提供一种具有低导通电阻和显著改善的反向特性的半导体装置及其制造方法。 
所提供的半导体装置包括：具有与第一导电类型的半导体基体(semiconductor base)的带隙不同的带隙的异质半导体区域；隔着栅极绝缘膜与所述异质半导体区域和所述半导体基体之间的接合部(junction)的一部分相邻形成的栅电极；连接至所述异质半导体区域的源电极；以及与所述半导体基体欧姆接触的漏电极。所述异质半导体区域包括第一和第二异质半导体区域，并且所述第一异质半导体区域和所述第二异质半导体区域均与所述源电极直接连接。在形成所述栅极绝缘膜之前形成所述第一异质半导体区域，在形成所述栅极绝缘膜之后形成所述第二异质半导体区域。 
附图说明
图1示出了作为根据本发明第一实施例的半导体装置的场效应晶体管的横截面装置结构； 
图2A～2I是示出图1所示的根据本发明第一实施例的场效应晶体管的制造方法的横截面图； 
图3示出了作为本发明第二实施例的场效应晶体管的横截面装置结构； 
图4是示出图3所示的根据本发明第二实施例的场效应晶体管的制造方法的横截面图； 
图5示出了沿着图7的V-V′线所截取的作为本发明第三实施例的场效应晶体管的横截面装置结构； 
图6示出了沿着图7的VI-VI′线所截取的作为本发明第三实施例的场效应晶体管的横截面装置结构； 
图7示出了作为本发明第三实施例的场效应晶体管的平面布局； 
图8示出了作为本发明第四实施例的场效应晶体管的横截面装置结构；以及 
图9A～9H是示出图8所示的根据本发明第四实施例的场效应晶体管的制造方法的横截面图。 
具体实施方式
在下文中，将使用实施例来说明实施本发明的最佳方式。 
第一实施例
将使用图1来说明本发明的第一实施例。图1示出了作为根据本发明的半导体装置的场效应晶体管的横截面装置结构。该图对应于两个单位单元(unit cell)彼此相对放置的横截面。实际上，并行连接多个这样的单元以形成元件，但是以该横截面结构为代表来进行说明。 
首先，说明结构。在重掺杂N型(N+型)SiC衬底区域1的一个主表面上，形成轻掺杂N型(N-型)SiC漏极区域2。SiC衬底区域1和SiC漏极区域2构成了第一导电类型的半导体基体。SiC漏极区域2由生长在SiC衬底区域1上的外延层制成。SiC有几种多型体(晶体多形体)。这里，假设SiC是作为其代表的4H-SiC来进行说明。SiC也可以是其中的另一种，即6H-SiC或3C-SiC。在本实施例以及随后的实施例中，N型为第一导电类型，P型为第二导电类型。 
在图1中，省略了SiC衬底区域1和SiC漏极区域2的厚度的概念。实际上，SiC衬底区域1具有几百微米的厚度，而SiC漏极区域2具有约几微米～十几微米的厚度。 
在N-型SiC漏极区域2的一个主表面侧(SiC衬底区域1的相 对侧)，与SiC漏极区域2相接触地形成P+型异质半导体区域3，该P+型异质半导体区域3是将多晶硅(poly-Si)作为组成材料的第二异质半导体区域。SiC和多晶硅的带隙彼此不同，并且其电子亲和力(electron affinity)也彼此不同。因此，在二者之间的界面处形成了异质结(这就是为什么将多晶硅用于异质半导体区域的原因)。 
此外，在N-型SiC漏极区域2的主表面侧(SiC衬底区域1的相对侧)的一部分上，与SiC漏极区域2相接触地形成作为第一异质半导体区域的N+型异质半导体区域4。以重叠的方式在这些N+型异质半导体区域4上形成P+型异质半导体区域3。即，N+型异质半导体区域4和P+型异质半导体区域3在从源电极8到漏电极9的方向上有相互重叠的部分。 
形成隔着栅极绝缘膜5与N-型SiC漏极区域2和N+型异质半导体区域4之间的接合部的一部分相邻的栅电极6。在栅电极6的上面，形成盖形氧化膜(cap oxide film)7。将P+型异质半导体区域3和N+型异质半导体区域4直接连接至源电极8。特征如下：N+型异质半导体区域4与源电极8相接触的接触部分靠近栅极绝缘膜5；以及在当元件导通时将N+型异质半导体区域4用作电流通路的情况下，在横向上没有诸如抽取区域(extraction region)等的无用区域，并且提供一种有利于小型化的结构。 
漏电极9与SiC衬底区域1的底面形成具有低电阻的欧姆接触。因此，半导体基体与漏电极9形成了欧姆接触。栅电极6通过盖形氧化膜7与源电极8绝缘并隔离。 
下面将使用图2A～2I来说明根据本实施例的场效应晶体管的制造过程。 
在图2A中，形成外延地生长在N+型SiC衬底区域1的一个主表面上的N-型SiC漏极区域2。此外，在通过预处理等对SiC漏 极区域2的表面进行清洁之后，沉积成为N+型异质半导体区域4的poly-Si层(多晶硅层)(通过相同附图标记4表示)。该层的典型厚度在几百埃～几微米的范围内。在poly-Si层4沉积之后，为了控制poly-Si的晶界(grain boundaries)尺寸并减小元件导通时电流通路的电阻，可以在不超过1300℃的温度下进行高温热处理。之后，将N+型杂质引入poly-Si层4。作为N+型杂质的引入方法，可以使用离子注入法，或者可以使用诸如沉积/扩散(从含杂质的沉积层扩散)或气相扩散等方法。 
在图2B中，为了在主表面侧的期望位置处设置用于形成栅电极6的区域18，蚀刻该位置处的poly-Si层4的一部分，由此露出轻掺杂N型(N-型)SiC漏极区域2的表面。这里，没有蚀刻轻掺杂N型(N-型)SiC漏极区域2的表面，但是可以将其蚀刻成沟槽(groove)。 
在图2C中，在主表面侧沉积将作为栅极绝缘膜5的绝缘材料层(通过相同附图标记5表示)。该层的典型厚度在几百埃～几千埃的范围内。然后，在例如900℃～1300℃的温度下，在例如NO或N2O环境中进行高温热处理约几十分钟，以便降低栅极绝缘膜5和轻掺杂N型(N-型)SiC漏极区域2之间的界面或者栅极绝缘膜5和N+型异质半导体区域4之间的界面处的界面态(interface state)。 
在图2D中，首先在栅极绝缘膜5上厚厚地沉积用于形成栅电极6的poly-Si，然后回蚀poly-Si至poly-Si能填满蚀刻部分的状态，由此形成了栅电极6。此外，通过在栅电极6上进行氧化，局部厚厚地形成盖形氧化膜7。 
在图2E中，通过蚀刻去除周围不需要的绝缘材料层，以留下盖形氧化膜7，由此留下了栅极绝缘膜5。 
在图2F中，尽管未示出，但利用光刻胶(photoresist)制成的 掩模覆盖栅电极6附近的部分，通过蚀刻去除poly-Si层没有被覆盖的部分，由此留下N+型异质半导体区域4。该图示出了去除抗蚀剂(resist)后的状态。以这样的方式，获得在栅电极6的周围留下N+型异质半导体区域4的结构。 
在图2G中，沉积将成为P+型异质半导体区域3的poly-Si层(通过相同附图标记3表示)，以覆盖图2F状态下的结构的顶部，并且引入杂质以使得该poly-Si层成为P+型。作为引入杂质的方法，如在N+型的情况下一样，可能的方法有离子注入法、沉积/扩散、气相扩散等。 
在图2H中，通过蚀刻去除盖形氧化膜7和部分N+型异质半导体区域4上的poly-Si层3，以留下P+型异质半导体区域3与N+型异质半导体区域4重叠的区域。 
在图2I中，在第一主表面侧的整个区域上形成以金属等作为组成材料的源电极8，以分别与P+型异质半导体区域3和N+型异质半导体区域4形成低电阻电连接。此外，在SiC衬底区域1的整个底面侧形成以金属等作为组成材料的漏电极9，以与其形成低电阻欧姆接触。从而，漏电极9连接至半导体基体。 
通过上述过程，完成了本实施例的装置。 
在上述制造过程中，在对栅极绝缘膜5进行热处理的步骤(在与图2C相关的说明中所述的)之后形成作为第二异质半导体区域的P+型异质半导体区域3(在与图2G相关的说明中所述的)。以这样的方式，可以在对栅极绝缘膜5进行热处理之后形成主要确定元件的截止(OFF)特性的第二异质半导体区域。因此，产生了如下效果：可以大大地改善元件的截止特性(反向特性)，同时实现低导通电阻。 
另外，可以在形成作为第二异质半导体区域的P+型异质半导体区域3之前对作为第一异质半导体区域的N+型异质半导体 区域4进行热处理(在与图2A相关的说明中所述的)。以这样的方式，可以在对第一异质半导体区域进行热处理之后形成第二异质半导体区域。因此，产生了如下效果：可以大大地改善元件的截止特性，同时可以实现低导通电阻。 
此外，当在作为第一异质半导体区域的N+型异质半导体区域4上进行图案形成(图案加工处理(pattern-making process))时，可以通过相同的蚀刻来形成用于形成栅电极6的区域以及在半导体基体的SiC漏极区域2与作为第二异质半导体区域的P+型异质半导体区域3之间接触的区域。即，当形成异质半导体区域4的图案以形成N+型异质半导体区域4时，可以通过相同的蚀刻使poly-Si层4的状态从图2A的状态改成为图2F的状态(忽略绝缘材料层5、栅电极6和盖形氧化膜7)。通过上述过程，由于可以以自对准的方式形成窄的N+型异质半导体区域4，因而有利于元件的小型化，并且产生了可以实现具有低导通电阻的元件的效果。 
接着，将说明通过本实施例制造的场效应晶体管的操作及其效果。 
基本的导通/截止操作与已知示例的导通/截止操作相同。在施加到栅电极6的电压相对于源电极8不大于特定阈值电压的情况下，元件处于截止状态。在将不大于元件的击穿电压的电压施加到漏电极9的情况下，在N-型SiC漏极区域2和P+型异质半导体区域3之间的异质界面处存在相对大的势垒。通过施加于漏电极9和源电极8之间的电压，使耗尽层延伸到N-型SiC漏极区域2中，并且在漏电极9和源电极8之间维持截止特性。该势垒的高度由异质结的带结构确定，且依赖于多晶硅的费米能级(Fermi level)，换句话说，依赖于异质半导体区域3的杂质浓度。 
当施加到栅电极6的电压相对于源电极8为特定阈值电压或 大于特定阈值电压时，元件改变成导通状态。来自栅电极6的电场减小了在N-型SiC漏极区域2与N+型异质半导体区域4之间的界面处与栅极绝缘膜5相接触的部分中的势垒厚度。然后，当通过隧道电流使载流子能够通过时，电流开始在漏电极9和源电极8之间流动。此外，由于通过对栅极绝缘膜5进行的如制造过程中所述的高温热处理降低了界面态，因而改善了迁移率(mobility)。因此，可以获得具有低导通电阻的元件。 
如前面所述，在本实施例中，可以在对栅极绝缘膜5进行高温热处理(参见与图2C相关的说明)之后，形成主要确定元件的截止特性的第二导电类型(这种情况下为P型)的异质半导体区域3(参见与图2G相关的说明)。因此，存在如下效果：可以大大地改善元件的截止特性(反向特性)，同时实现低导通电阻。 
此外，如上所述，因为以类似的方式在对第一导电类型的异质半导体区域进行高温热处理之后形成第二导电类型的异质半导体区域，所以存在如下效果：可以大大地改善元件的截止特性，同时实现低导通电阻。 
此外，按照结构成为电流通路的第一导电类型(在本实施例中为N型)的异质半导体区域4在横向上没有无用区域，并且这有利于元件小型化。因此，存在如下效果：可以实现具有低导通电阻的元件。 
第二实施例
图3示出了作为本发明第二实施例的场效应晶体管的横截面装置结构。该横截面结构对应于两个单位单元以类似于图1所示结构的方式彼此相对放置的横截面结构。其基本结构类似于使用图1所说明的结构。因此，仅说明不同的部分。 
在N-型SiC漏极区域2的一个主表面侧，形成作为蚀刻过的SiC表面的沟槽部10。与沟槽部10的底面和侧面相接触地形成作 为组成材料为poly-Si的第二导电类型的异质半导体区域的P+型异质半导体区域3。即，在半导体基体的SiC漏极区域2中形成沟槽部10，沟槽部10到达的位置比作为第一异质半导体区域的N+型异质半导体区域4与半导体基体的SiC漏极区域2相接触的位置更靠近漏电极9；并且，在沟槽部10中，作为第二异质半导体区域的P+型异质半导体区域3与半导体基体的SiC漏极区域2相接触。 
下面将说明本实施例的制造方法。该方法基本上与第一实施例中所述的方法相同。仅说明不同的部分。如图4所示，当通过蚀刻在N+型异质半导体区域4上进行图案形成(图案加工处理)时，也在图案形成步骤期间或该步骤之后蚀刻SiC漏极区域2，从而形成对应于沟槽部10的蚀刻过的SiC表面19。 
此外，关于N+型异质半导体区域4的图案形成，如第一实施例中所述，可以通过同样的蚀刻形成用于形成栅电极6的区域以及在SiC漏极区域2与P+型异质半导体区域3之间接触的区域。当形成图案时，可以在图案形成步骤期间或该步骤之后，通过在SiC漏极区域2中蚀刻SiC漏极区域2与P+型异质半导体区域3之间接触的区域以及用于形成栅电极6的区域，形成沟槽部。在这种情况下，在要形成栅电极6的位置处也形成了沟槽部。这使得能够以相同步骤在栅极部中形成沟槽。因此，产生了如下效果：可以形成深层栅极部(deep gate portion)而不增加步骤数量。 
除了上述步骤之外的其它步骤与第一实施例中的相同。 
接着，将结合其效果说明通过本实施例的制造方法所制造的场效应晶体管的操作。基本的效果类似于第一实施例中所述的效果。在本实施例中，可以沿着在半导体基体中形成的沟槽部10，在比电流通路的异质界面深的位置处形成P+型异质半导 体区域3。这产生了如下独特的效果：当元件截止时，在相对于源电极8对漏电极9施加电压的情况下，从异质结延伸至N-型SiC漏极区域2中的耗尽层即使在紧邻栅电极6的下面也很容易扩展，由此进一步改善了元件的截止特性。 
第三实施例
图5和图6示出了作为本发明第三实施例的场效应晶体管的横截面装置结构。该情况下的横截面是平行于在与源电极8和漏电极9之间流动的电流并与栅电极6相交的平面内的横截面。图5和图6所示的横截面彼此平行。另外，图7是示出了图5和图6分别所示的横截面结构出现的位置的平面布局图。 
图5和图6所示的结构对应于两个单位单元如图1所示结构彼此相对放置的横截面结构。在这些图中，基本结构与使用图1所述的结构相同。因此，仅说明不同的部分。 
首先，图5对应于沿着图7所示的平面布局图中的V-V′线所截取的横截面。所形成的N+型异质半导体区域4被形成为非常窄的区域，并且在小面积内与N-型SiC漏极区域2接触。在图5中，这些面积被表示为N-型SiC漏极区域2和N+型异质半导体区域4之间的接触长度。在整个表面上形成P+型异质半导体区域3，以覆盖上述结构。在该横截面中，N+型异质半导体区域4与源电极8不直接接触。 
接着，图6对应于沿着图7所示的平面布局图中的VI-VI′线所截取的横截面，相对于图5所示的横截面，图6是在平面布局图的深度方向上的横截面结构。在该横截面中，蚀刻P+型异质半导体区域3的一部分，并且为了获得与源电极8充分接触的面积(在图7中用20表示)，而形成宽的N+型异质半导体区域20。在图6中，SiC漏极区域2和N+型异质半导体区域20之间的接触面积被表示为图7中的S iC漏极区域2和N+型异质半导体区域20之 间的接触长度。这些长度比SiC漏极区域2和N+型异质半导体区域4之间的接触长度长。另外，在与N+型异质半导体区域4相接触的SiC漏极区域2的表面的区域中形成P型阱区域11。在与用作电流通路的栅极绝缘膜5的界面的附近，没有形成阱区域11。 
本实施例的制造方法基本上与第一实施例中所述的方法相同。然而，在形成N+型异质半导体区域4之前，使用诸如离子注入等方式从N-型SiC漏极区域2的表面选择性地形成P型阱区域11。 
根据本实施例，可以充分窄地形成作为第一导电类型的异质半导体区域的N+型异质半导体区域4，并且获得如下效果：进一步改善了元件的截止特性。 
第四实施例
图8示出了作为本发明第四实施例的场效应晶体管的横截面装置结构。该情况下的横截面是沿着平行于在源电极8和漏电极9之间流动的电流并与栅电极14相交的平面所截取的横截面。该横截面结构对应于两个单位单元如图1所示的横截面结构一样彼此相对放置的横截面结构。基本的结构与使用图1所述的结构相同。因此，仅说明不同的部分。 
在图8中，N+型异质半导体区域12的横截面形状都是上底比其下底长的倒梯形。上底与源电极8相接触，下底与N-型SiC漏极区域2相接触。即，N+型异质半导体区域12都有如下形状：与N-型SiC漏极区域2相接触的底部窄，而与源电极8相接触的上表面部宽。N+型异质半导体区域12的蚀刻过的侧面都具有倒锥形形状。沿着这些蚀刻过的表面形成栅极绝缘膜13。 
将使用图9A～9H说明本实施例的制造过程。 
在图9A中，形成在重掺杂N型(N+型)SiC衬底区域1的一个主表面上外延生长的轻掺杂N型(N-型)SiC漏极区域2。此外，在 通过预处理等清洁漏极区域2的表面之后，沉积poly-Si层22。poly-Si层22的典型厚度在几百埃到几微米的范围内。在沉积poly-Si层22之后，为了控制poly-Si的晶界尺寸并减小元件导通时电流通路的电阻，可以在不超过1300℃的温度下进行高温热处理。之后，将N+型杂质引入poly-Si层22。作为引入N+型杂质的方法，可以使用离子注入法，或者可以使用诸如沉积/扩散或气相扩散等方法。 
在图9B中，通过蚀刻poly-Si层22，在主表面侧的期望位置处形成N+型异质半导体区域12，这些N+型异质半导体区域12在隔着用于形成栅电极14的区域的短距离处彼此相对，由此露出了轻掺杂N型(N-型)SiC漏极区域2的表面。此时，通过控制蚀刻条件进行蚀刻，以使得N+型异质半导体区域12的蚀刻过的表面具有倒锥形形状。通过该步骤，N+型异质半导体区域12的横截面形状成为上底比其下底长的倒梯形。这里，例如如图4所示，没有蚀刻轻掺杂N型(N-型)SiC漏极区域2的表面，但可以将该表面蚀刻成沟槽。在那种情况下，用于形成栅电极14的区域也被蚀刻成沟槽。 
在图9C中，在主表面侧沉积成为栅极绝缘膜13的沉积膜(用相同的附图标记13表示)。沉积膜13的典型厚度在几百埃到几千埃的范围内。然后，为了降低栅极绝缘膜13和轻掺杂N型(N-型)SiC漏极区域2之间的界面或者栅极绝缘膜13和N+型异质半导体区域12之间的界面处的界面态，在例如900℃～1300℃的温度下，在例如NO或N2O环境中进行高温氮化处理约几十分钟。 
在图9D中，使用抗蚀剂掩模21蚀刻除有效栅极绝缘膜13之外的绝缘膜。在去除抗蚀剂掩模21之后，首先厚厚地沉积poly-Si，并将杂质引入，以使得该poly-Si成为P+型。 
如图9E中所示，将上述厚厚地沉积的poly-Si回蚀到如下状 态：该poly-Si填满成为栅电极14的蚀刻部以及成为P+型异质半导体区域3的区域。 
在图9F中，对栅电极14和P+型异质半导体区域3同时进行氧化，由此形成盖形氧化膜15。此外，沉积层间绝缘膜16。 
在图9G中，使用抗蚀剂掩模的图案来蚀刻周围不需要的绝缘膜，以使得只留下栅电极14上的盖形氧化膜15和层间绝缘膜16。 
在图9H中，在第一主表面侧的整个区域上形成组成材料为金属等的源电极8，以与P+型异质半导体区域3和N+型异质半导体区域12形成低电阻电连接。此外，在衬底区域1的整个底面上形成组成材料为金属等的漏电极9，以与衬底区域1的整个底面形成低电阻欧姆接触。通过上述过程，完成了本实施例的装置。 
在本实施例中，由于N+型异质半导体区域12的底部窄，所以可以获得充分的元件截止特性；同时，由于N+型异质半导体区域12和源电极8可以在大面积内彼此接触，所以源极接触电阻可以被充分地减小。此外，存在如下独特的效果：可以使用与作为第一导电类型的异质半导体区域的N+型异质半导体区域12的上表面相对应的宽区域进行掩模对准，同时可以以自对准的方式形成底部。 
另外，在该实施例中，将N+型异质半导体区域12的两侧蚀刻成具有倒锥形形状，但也可以具有在根据结构分别形成栅电极的侧或在相对侧分别进行垂直蚀刻的形状。此外，在本实施例中，可以同时进行用于形成栅电极14的poly-Si的沉积和用于形成P+型异质半导体区域3的poly-Si的沉积。因此，存在可以缩短总过程的特有效果。 
应该注意，尽管在上述实施例中半导体基体由碳化硅(SiC)制成，而异质半导体区域由多晶硅(poly-Si)制成，然而，即使 半导体基体由氮化镓(GaN)和金刚石中的任何一种制成，而异质半导体区域由单晶硅、非晶硅、锗(Ge)以及砷化镓(GaAs)中的任何一种制成，也可以产生本发明的效果。 
应该注意，尽管在上述实施例中N型为第一导电类型，P型为第二导电类型，然而，即使分别颠倒导电类型，也可以产生本发明的效果。 
于2005年9月8日在日本申请的No.TOKUGAN 2005-260696的全部内容通过引用包含于此。 
尽管在上面通过参考本发明的特定实施例说明了本发明，但本发明并不局限于上述实施例。根据这些内容，本领域技术人员可以对上述实施例进行修改和变形。本发明的范围参考所附权利要求书而限定。 
工业应用性
本发明可应用于具有低导通电阻以及大大改善了的反向特性的半导体装置的制造过程。 

Claims (18)

1.一种半导体装置，包括：
第一导电类型的半导体基体；
与所述半导体基体相接触的异质半导体区域，所述异质半导体区域具有与所述半导体基体的带隙不同的带隙；
隔着栅极绝缘膜与所述异质半导体区域和所述半导体基体之间的接合部的一部分相邻的栅电极；
连接至所述异质半导体区域的源电极；以及
连接至所述半导体基体的漏电极，
其中，所述异质半导体区域包括第一异质半导体区域和第二异质半导体区域，并且所述第一异质半导体区域和所述第二异质半导体区域均与所述源电极直接连接，在形成所述栅极绝缘膜之前形成所述第一异质半导体区域，在形成所述栅极绝缘膜之后形成所述第二异质半导体区域。
2.根据权利要求1所述的半导体装置，其特征在于，在对所述栅极绝缘膜进行热处理之后形成所述第二异质半导体区域。
3.根据权利要求1或2所述的半导体装置，其特征在于，在形成所述第二异质半导体区域之前对所述第一异质半导体区域进行热处理。
4.根据权利要求1所述的半导体装置，其特征在于，所述第一异质半导体区域和所述第二异质半导体区域在从所述源电极到所述漏电极的方向上具有彼此重叠的部分，并且所述第一异质半导体区域与所述源电极直接接触。
5.根据权利要求4所述的半导体装置，其特征在于，在所述半导体基体中形成沟槽部，所述沟槽部到达的位置比所述第一异质半导体区域与所述半导体基体相接触的位置更靠近所述漏电极，并且所述第二异质半导体区域在所述沟槽部中与所述半导体基体相接触。
6.根据权利要求1所述的半导体装置，其特征在于，在第一横截面中的所述第一异质半导体区域和所述半导体基体之间的接触长度与在第二横截面中的所述第一异质半导体区域和所述半导体基体之间的接触长度不同，其中所述第一横截面是沿着平行于所述源电极和所述漏电极之间流动的电流且与所述栅电极相交的平面所截取的，所述第二横截面与所述第一横截面平行并且存在于与所述第一横截面的位置不同的位置处，并且在所述第二横截面中所述第一异质半导体区域与所述源电极相接触。
7.根据权利要求6所述的半导体装置，其特征在于，在所述第二横截面中的所述第一异质半导体区域和所述半导体基体之间的接触长度大于在所述第一横截面中的所述第一异质半导体区域和所述半导体基体之间的接触长度。
8.根据权利要求1所述的半导体装置，其特征在于，在沿着平行于所述源电极和所述漏电极之间流动的电流且与所述栅电极相交的平面所截取的横截面中的所述第一异质半导体区域的横截面形状为上底比其下底长的倒梯形，所述上底与所述源电极相接触，所述下底与所述半导体基体相接触。
9.根据权利要求1所述的半导体装置，其特征在于，
所述半导体基体由碳化硅、氮化镓和金刚石中的任何一种制成，以及
所述异质半导体区域由单晶硅、多晶硅、非晶硅、锗以及砷化镓中的任何一种制成。
10.一种半导体装置的制造方法，所述半导体装置包括第一导电类型的半导体基体；与所述半导体基体相接触的异质半导体区域，所述异质半导体区域具有与所述半导体基体的带隙不同的带隙；隔着栅极绝缘膜与所述异质半导体区域和所述半导体基体之间的接合部的一部分相邻的栅电极；连接至所述异质半导体区域的源电极；以及连接至所述半导体基体的漏电极，所述半导体装置的制造方法包括：
将所述异质半导体区域配置成第一异质半导体区域和第二异质半导体区域，其中，所述第一异质半导体区域和所述第二异质半导体区域均与所述源电极直接连接；
在形成所述栅极绝缘膜之前形成所述第一异质半导体区域；以及
在形成所述栅极绝缘膜之后形成所述第二异质半导体区域。
11.根据权利要求10所述的半导体装置的制造方法，其特征在于，在对所述栅极绝缘膜进行热处理之后形成所述第二异质半导体区域。
12.根据权利要求10或11所述的半导体装置的制造方法，其特征在于，在形成所述第二异质半导体区域之前对所述第一异质半导体区域进行热处理。
13.根据权利要求10所述的半导体装置的制造方法，其特征在于，形成所述第二异质半导体区域，以使得所述第一异质半导体区域和所述第二异质半导体区域在从所述源电极到所述漏电极的方向上具有彼此重叠的部分，并且形成所述源电极，以使得所述第一异质半导体区域具有与所述源电极直接接触的部分。
14.根据权利要求10所述的半导体装置的制造方法，其特征在于，当形成所述第一异质半导体区域的图案时，通过相同的蚀刻步骤，形成用于形成所述栅电极的区域以及在所述第二异质半导体区域和所述半导体基体之间接触的区域。
15.根据权利要求13所述的半导体装置的制造方法，其特征在于，在所述半导体基体中形成沟槽部，所述沟槽部到达的位置比所述第一异质半导体区域与所述半导体基体相接触的位置更靠近所述漏电极，并且在所述沟槽部中形成所述第二异质半导体区域，以与所述半导体基体相接触。
16.根据权利要求14所述的半导体装置的制造方法，其特征在于，在形成所述第一异质半导体区域的图案的步骤期间或该步骤之后，在所述第二异质半导体区域和所述半导体基体之间接触的区域和用于形成所述栅电极的区域中，通过蚀刻在所述半导体基体中形成沟槽部，所述沟槽部到达的位置比所述第一异质半导体区域与所述半导体基体相接触的位置更靠近所述漏电极。
17.根据权利要求10所述的半导体装置的制造方法，其特征在于，形成所述第一异质半导体区域，以使得在沿着平行于所述源电极和所述漏电极之间流动的电流且与所述栅电极相交的平面所截取的横截面中的所述第一异质半导体区域的横截面形状为上底比其下底长的倒梯形，并使得所述下底与所述半导体基体相接触，且所述源电极形成为与所述上底相接触。
18.根据权利要求10所述的半导体装置的制造方法，其特征在于，所述半导体基体由碳化硅、氮化镓和金刚石中的任何一种制成；以及所述异质半导体区域由单晶硅、多晶硅、非晶硅、锗以及砷化镓中的任何一种制成。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5352999B2 (ja) * 2007-06-08 2013-11-27 日産自動車株式会社 半導体装置の製造方法
CN101853882B (zh) 2009-04-01 2016-03-23 台湾积体电路制造股份有限公司 具有改进的开关电流比的高迁移率多面栅晶体管
US9768305B2 (en) 2009-05-29 2017-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Gradient ternary or quaternary multiple-gate transistor
US8617976B2 (en) * 2009-06-01 2013-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain re-growth for manufacturing III-V based transistors
DE102011053641A1 (de) * 2011-09-15 2013-03-21 Infineon Technologies Ag SiC-MOSFET mit hoher Kanalbeweglichkeit
JP6285668B2 (ja) * 2013-09-03 2018-02-28 株式会社東芝 半導体装置及びその製造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5408118A (en) * 1992-02-26 1995-04-18 Nec Corporation Vertical double diffused MOSFET having a low breakdown voltage and constituting a power semiconductor device
US6002143A (en) * 1995-02-08 1999-12-14 Ngk Insulators, Ltd. Hybrid vertical type power semiconductor device

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7282739B2 (en) 2002-04-26 2007-10-16 Nissan Motor Co., Ltd. Silicon carbide semiconductor device
JP3620513B2 (ja) 2002-04-26 2005-02-16 日産自動車株式会社 炭化珪素半導体装置
JP3573149B2 (ja) * 2002-10-16 2004-10-06 日産自動車株式会社 炭化珪素半導体装置
JP2005011846A (ja) 2003-06-16 2005-01-13 Nissan Motor Co Ltd 半導体装置
US20060025233A1 (en) * 2004-08-02 2006-02-02 Ming-Chuan Lin Striking surface of golf club heads
EP1641030B1 (en) 2004-09-28 2012-01-11 Nissan Motor Co., Ltd. Method of manufacturing a semiconductor device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5408118A (en) * 1992-02-26 1995-04-18 Nec Corporation Vertical double diffused MOSFET having a low breakdown voltage and constituting a power semiconductor device
US6002143A (en) * 1995-02-08 1999-12-14 Ngk Insulators, Ltd. Hybrid vertical type power semiconductor device
US6025233A (en) * 1995-02-08 2000-02-15 Ngk Insulators, Ltd. Method of manufacturing a semiconductor device

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
同上.

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