KR20080033351A - 반도체 장치의 제조 방법 - Google Patents

반도체 장치의 제조 방법 Download PDF

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히데아끼 다나까
데쯔야 하야시
마사까쯔 호시
시게하루 야마가미
노리아끼 가와모또
다까유끼 기또
미네오 미우라
다까시 나까무라
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닛산 지도우샤 가부시키가이샤
로무 가부시키가이샤
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Abstract

반도체 장치(20)의 제조 방법이 개시된다. 반도체 장치(20)는, 1) 반도체 기판(1, 2), 2)반도체 기판(1, 2)의 제1 주면(1A)에 접하고, 반도체 기판(1, 2)과 밴드갭이 상이한 헤테로 반도체 영역(3), 3) 헤테로 반도체 영역(3)과 반도체 기판(1, 2) 사이의 접합부(13)의 일부에, 게이트 절연막(6)을 개재하여 접하는 게이트 전극(7), 4) 헤테로 반도체 영역(3)에 접속하는 소스 전극(8), 및 5) 반도체 기판(1, 2)과 오믹 접속하는 드레인 전극(9)을 포함한다. 방법은 ⅰ) 게이트 절연막(6)을 형성하는 단계, 및 ⅱ) 게이트 절연막(6)을 질화 처리하는 단계의 순차적인 동작들을 포함한다.
반도체 장치, 헤테로 반도체 영역, 질화 처리, 계면 준위, 역 방향 리크 전류, 저 온 저항

Description

반도체 장치의 제조 방법{METHOD FOR PRODUCING SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제조 방법에 관한 것이다.
일본 특개 제2003-318398호 공보(JP2003318398)는 헤테로 계면을 사용하는 전계 효과 트랜지스터인 종래의 탄화규소 반도체 장치를 개시하고 있다. JP2003318398에서, 게이트 전극(40)에 인가된 전압은, 헤테로 계면의 장벽 두께를 제어하여 소자가 ON일 때 터널 전류에 의하여 캐리어를 통과시킨다. JP2003318398은 MOSFET와 같이 채널 영역이 존재하지 않고 높은 채널 저항에 의해 영향받기 어려운 장치 구조를 특징으로 하며, 고내압성(high voltage capability) 및 저 온 저항(low ON resistance)을 특징으로 하는 파워 반도체 스위치를 실현한다.
본 발명의 목적은, 역 방향 리크 전류(inverse leak current)가 낮고 저 온 저항 및 고내압성을 특징으로 하는 반도체 장치의 제조 방법을 제공하는 것이다. 본 발명의 제1 양태에 따르면, 1) 반도체 기판, 2) 반도체 기판의 제1 주면에 접하고, 반도체 기판과 밴드갭이 상이한 헤테로 반도체 영역, 3) 헤테로 반도체 영역과 반도체 기판 사이의 접합부의 일부에, 게이트 절연막을 개재하여 접하는 게이트 전극, 4) 헤테로 반도체 영역에 접속하는 소스 전극, 및 5) 반도체 기판과 오믹 접속하는 드레인 전극을 포함하는 반도체 장치의 제조 방법으로서, ⅰ)게이트 절연막을 형성하는 단계, 및 ⅱ) 게이트 절연막을 질화 처리하는 단계의 순차적인 동작들을 포함하는 반도체 장치의 제조 방법이 제공된다.
본 발명의 두번째 양태에 따르면, 1) 반도체 기판; 2) 그 반도체 기판의 제1 주면에 접하고, 반도체 기판과 밴드갭이 상이한 헤테로 반도체 영역; 3) ⅰ) 게이트 절연막을 형성하는 단계, 및 ⅱ) 그 게이트 절연막을 질화 처리하는 단계에 의해 제조된 게이트 절연막; 4) 헤테로 반도체 영역과 반도체 기판 사이의 접합부의 일부에, 게이트 절연막을 개재하여 접하는 게이트 전극; 5)헤테로 반도체 영역에 접속하는 소스 전극; 및 6) 반도체 기판과 오믹 접속하는 드레인 전극을 포함하는 반도체 장치가 제공된다.
본 발명의 다른 특징들 및 추가적인 특징들, 이점들 및 이익들은 첨부 도면들과 연관된 이하의 설명으로부터 명확해질 것이다.
도 1은 본 발명의 제1 실시예에 따른 장치 구조의 단면도.
도 2는 게이트 절연막과 N- SiC 드레인 영역 사이의 계면, 게이트 절연막과 헤테로 반도체 영역 사이의 계면, 및 헤테로 반도체 영역과 N- SiC 드레인 영역 사이의 계면을 도시하는 확대도.
도 3은 본 발명의 제1 실시예에 따른 동작들을 도시하는 도면.
도 4는 본 발명의 제1 실시예에 따른, 도 3의 동작들에 계속되는 동작들을 도시하는 도면.
도 5는 본 발명의 제2 실시예에 따른 장치 구조의 단면도.
도 6은 본 발명의 제2 실시예에 따른 동작들을 도시하는 도면.
도 7은 본 발명의 제2 실시예에 따른, 도 6의 동작들에 계속되는 동작들을 도시하는 도면.
도 8은 본 발명의 제2 실시예에 따른, 도 7의 동작들에 계속되는 동작들을 더 도시하는 도면.
지금부터 실시예들에 따라 본 발명이 상세하게 설명된다.
[제1 실시예]
도 1 내지 도 4를 참조하여 본 발명의 제1 실시예가 설명된다.
<구조>
도 1은 본 발명의 제1 실시예에 따른 반도체 장치(20)의 제조 방법에 의해 제조되는 전계 효과 트랜지스터의 단면 구조를 도시하는데, 본 도면에서 두 개의 단위 셀이 대향되어 있다. 실제로는, 복수개의 단위 셀이 병렬로 접속하여 소자를 형성한다. 그러나 지금부터는 위의 단면 구조가 대표적으로 설명될 것이다.
우선, 구성에 대해서, N형 고농도(N+) SiC 기판 영역(1)은 N형 저농도(N-) SiC 드레인 영역(2)이 형성된 제1 주면을 갖는다. N- SiC 드레인 영역(2)은 N+ SiC 기판 영역(1) 위에 성장된 에피택셜층을 포함한다. SiC는 몇 개의 폴리 타입(결정 다형)을 포함한다. 그러나 이하에서는 대표적인 4H-SiC로서의 SiC가 설명된다. 물론, 6H-SiC, 3C-SiC 등과 같은 다른 유형의 SiC가 4H-SiC를 대체할 수 있다. 도 1은 N+ SiC 기판 영역(1) 및 N- SiC 드레인 영역(2)의 두께의 상세한 개념은 생략한다. 구체적으로, N+ SiC 기판 영역(1)은 수백 ㎛의 두께를 갖는 반면 N- SiC 드레인 영역(2)은 수 ㎛에서 십몇 ㎛의 두께를 갖는다. N+ SiC 기판 영역(1)과 N- SiC 드레인 영역(2)은 함께 반도체 기판의 구조 소자를 형성한다.
N- SiC 드레인 영역(2)은 다결정 실리콘으로 된 헤테로 반도체 영역(3)과 제1 주면(2A)을 형성하고, 제1 주면(2A)와 접하는 헤태로 반도체 영역(3)은 반도체 기판(1, 2)과 밴드갭이 상이하다. SiC와 다결정 실리콘은 서로 밴드갭과 전자 친화도가 상이하다. (N- SiC 드레인 영역(2)의) SiC 와 (헤테로 반도체 영역(3)의) 다결정 실리콘 사이의 계면은 헤테로 접합(13)을 형성한다(이 때문에 다결정 실리콘이 헤테로 반도체 영역이라고 불린다). 또한, N- SiC 드레인 영역(2)과 헤테로 반도체 영역(3) 사이의 접합부(또는 헤테로 접합(13))에, 게이트 절연막(6)을 통해 게이트 전극(7)이 접촉한다. 헤테로 반도체 영역(3)은 소스 전극(8)에 접속하고; N+ SiC 기판 영역(1)은 드레인 전극(9)과, 낮은 전기 저항을 특징으로 하는 오믹 접속을 하는 이면(1B)을 갖는다. 게이트 전극(7)은 층간 절연막(16)에 의해 소스 전극(8)과 절연되어 있다.
도 2는 게이트 절연막(6)과 N- SiC 드레인 영역(2) 사이의 계면(11)(SiO2와 SiC 사이의 계면), 게이트 절연막(6)과 헤테로 반도체 영역(3) 사이의 계면(12)(SiO2와 폴리-Si 사이의 계면), 및 N- SiC 드레인 영역(2)과 헤테로 반도체 영역(3) 사이의 계면(13)(또는 헤테로 접합(13))(SiC와 폴리-Si 사이의 계면)을 도시하는 확대도이다. "폴리-Si"는 폴리실리콘, 즉, 다결정 실리콘을 지칭한다. 세 개의 상이한 계면(11, 12 및 13)은 함께 구동 포인트(10)를 정의한다. 소자가 온일때, 터널 전류가 구동 포인트(10) 근방을 흐른다.
본 발명의 제1 실시예에 따라 지금까지 설명된 구조는 종래 기술에 따른 것과 실질적으로 같다. 제1 실시예에 따른 기본적인 온 오프 동작들은 종래 기술에 따른 것들과 실질적으로 동일하다. 본 발명의 제1 실시예는 반도체 장치(20)의 제조 방법, 구체적으로 게이트 절연막(6)을 형성한 후 그것을 질화 처리하는 반도체 장치(20)의 제조 방법을 특징으로 한다. 제1 실시예에 따르면, 질화 처리는 N2O를 함유하는 분위기에서 고온 열 처리(고온 어닐링)를 포함한다. 또한, 질소를 갖는 분위기에서의 고온 어닐링에 있어서, 위의 질화 처리는 N2O, NO 및 NOX로 이루어지는 군에서 선택된 적어도 하나의 질화물을 사용할 수 있다.
<방법>
이하, 도 3 및 도 4를 참조하여, 본 발명의 제1 실시예에 따른, 전계 효과 트랜지스터의 제조 방법을 설명한다.
도 3-(1)은 N형 고농도(N+) 고농도 SiC 기판 영역(1)의 제1 주면(1A) 위에 성장된 에피택셜 층을 갖는 N형 저농도(N-) SiC 드레인 영역(2)이 형성된 것을 도시한다.
도 3-(2)는 (제1 주면(2A)을 포함하는) N- SiC 드레인 영역(2)의 표면이 전처리 등에 의해 세정된 후, 다결정 실리콘으로 된 헤테로 반도체 영역(3)을 퇴적하는 것을 도시한다. 여기서, 이온 주입 등에 의해, 불순물이 헤테로 반도체 영역(3)에 도입되어 N+ 형 헤테로 반도체 영역(3)이 만들어진다.
도 3-(3)은 게이트 전극(7)을 형성하기 위해 헤테로 반도체 영역(3)의 일부가 에칭되는 것을 도시한다. 그리하여 에칭된 오목부는 에칭부(14)라고 불린다. 도 3-(3)에서, 에칭된 헤테로 반도체 영역(3)과 함께, N- SiC 드레인 영역(2)의 표면이 부분적으로 에칭된다. 그러나 N- SiC 드레인 영역(2)의 표면의 이러한 부분적 에칭은 생략될 수 있다.
도 3-(4)는 실리콘 산화막(이산화 실리콘 막)으로 된 게이트 절연막(6)이 수백 Å 내지 수천 Å 두께만큼 퇴적되는 것을 도시한다. 실리콘 산화막(이산화 실리콘 막)으로 된 게이트 절연막(6)의 퇴적은 반도체 기판(1, 2) 등의 열 산화가 필요 없고, 위의 퇴적 방법은, 예를 들어 화학 기상 퇴적법을 포함한다.
그 후, 본 발명의 제1 실시예에 따라, N2O 를 함유하는 분위기에서, 예를 들 면 900℃ 내지 1300℃의 온도로 수십 분 내지 수 시간 동안 고온 어닐링이 행해진다.
도 4-(5)는 게이트 절연막(6) 위에 게이트 전극(7)을 형성하기 위한 다결정 실리콘층(15)이 적층되는 것을 도시한다. 다결정 실리콘층(15)은 헤테로 반도체 영역(3)의 두께에 따라 변하는 두께를 갖는다. 그러나 제1 실시예에 따르면, 다결정 실리콘층(15)은 게이트 전극(7)이 에칭부(14)를 충분히 매립하도록 두께가 조정된다.
도 4-(6)은 게이트 전극(7)이 원하는 형태로 패터닝되는 것을 도시한다.
도 4-(7)은 층간 절연막(16)이 소자를 덮도록 형성되는 것을 도시한다.
도 4-(8)은 층간 절연막(16)에 부분적으로 컨택트 홀이 만들어져, 금속 등으로 된 소스 전극(8)이 헤테로 반도체 영역(3)과 전기적으로 저저항에서 접속하게 되는 것을 도시한다. 또한, N+ SiC 기판 영역(1)의 전체 이면(1B) 위에, 금속 등으로 된 드레인 전극(9)이 저저항을 특징으로 하는 오믹 접속을 하도록 형성된다.
위의 동작들을 통해, 제1 실시예에 따른 전계 효과 트랜지스터의 제조가 완료된다.
<동작 및 효과>
지금부터, 본 발명의 제1 실시예에 따른 방법에 의해 제조된 전계 효과 트랜지스터의 동작들 및 효과들이 설명된다. 소스 전극(8)을 기준으로 게이트 전극(7)에 인가된 전압이 임계치 전압 이하이면, 소자는 오프이다. 소자의 내압 전압 이 하인 고전압이 드레인 전극(9)에 인가되었을 때, N+ 헤테로 반도체 영역(3)과 N- SiC 드레인 영역(2) 사이의, 장벽을 갖는 계면인 헤테로 계면은 드레인 전극(9)과 소스 전극(8) 사이의 전류를 방지하여 내압성을 유지한다. 드레인 전극(9)과 소스 전극(8)에 걸쳐 인가된 전압은 N- SiC 드레인 영역(2)으로 공핍층을 신장할 수 있다. 장벽의 높이는, 헤테로 접합(13)의 밴드 구조에 따라 변하고, 다결정 실리콘의 페르미 레벨, 환언하면 헤테로 반도체 영역(3)의 불순물 농도에 의존한다. 제1 실시예에 따르면, 종래 기술에 따르는 양호한 오프 특성이 그대로 달성될 수 있다.
소스 전극(8)을 기준으로 게이트 전극(7)에 인가되는 전압이 임계치 전압 이상일 때, 소자는 온이다. 구동 포인트(10)에서의 장벽 두께가 게이트 전극(7)으로부터의 전계에 의해 감소되어 터널 전류에 의해 캐리어를 통과시키면, 전류는 구동 포인트(10)를 경유하여 드레인 전극(9)과 소스 전극(8) 사이를 흐른다. 그 후, 구동 포인트(10) 근방에서, 전류는 게이트 절연막(6)과 N- SiC 드레인 영역(2) 사이의 계면(11)을 따라 흐르고, 게이트 절연막(6)과 헤테로 반도체 영역(3) 사이의 계면(12)을 따라 흐른다.
N2O를 함유하는 분위기에서의 고온 어닐링은 계면(11), 계면(12), 계면(13)의 각각의 계면 준위를 극적으로 감소시킬 수 있고, 그리하여 구동 포인트(10) 근방의 계면들(11, 12, 및 13)에 있어서의 전자 이동도를 향상시켜, 저 온 저항을 특징으로 하는 전계 효과 트랜지스터를 실현한다. 또한, 본 발명의 특유의 효과로 서, N2O를 함유한 분위기에서의 고온 어닐링은 헤테로 반도체 영역(3)(다결정 실리콘)과 N- SiC 드레인 영역(2) 사이의 헤테로 접합(13)에서 계면 준위를 감소시킬 수 있고 그 결과 전자 이동도가 향상된다.
본 발명에 의한 연구 및 실험의 결과는 N2O 를 함유하는 분위기에서의 고온 어닐링이 구동력을 크게 향상시킬 수 있음을 (환언하면, 온 저항이 감소됨을) 보여준다.
이상 설명한 바와 같이, 제1 실시예에 따르면, 게이트 절연막(6)을 형성한 후, N2O를 함유하는 분위기에서 게이트 절연막(6)을 고온 어닐링하는 것에 의해, 본 발명 특유의 효과로서 구동 포인트(10) 근방의 세 개의 계면들(11, 12 및 13)에 있어서의 전자 이동도를 향상시킬 수 있으며, 그리하여 저 온 저항을 특징으로 하는 전계 효과 트랜지스터를 제조할 수 있게 된다.
[제2 실시예]
본 발명의 제2 실시예가 도 5 내지 도 8을 참조하여 개시된다.
<구조>
도 5는 본 발명의 제2 실시예에 따른 반도체 장치(20)의 제조 방법에 의해 제조된 전계 효과 트랜지스터의 단면 구조를 도시한다. 제1 실시예에 따른 도 1의 구조와 유사하게, 제2 실시예를 따르는 도 5에서도 두 개의 단위 셀이 대향되어 있다. 도 5의 기본적인 구조 소자들은 도 1의 것들과 실질적으로 동일하므로, 상 이한 구조 소자들이 설명될 것이다. N- SiC 드레인 영역(2)은 다결정 실리콘으로 된 헤테로 반도체 영역(3)과 제1 주면(2A)을 형성한다. 여기서, 불순물이 헤테로 반도체 영역(3)에 도입되어 P+형 헤테로 반도체 영역(3)을 만들고, 소스 전극(8)과 접촉하는 표면을 갖는 N+형 소스 인출 영역(17)이 형성되어 있다. 게이트 절연막(6)과 접하는 부분은 N+형 헤테로 반도체 영역(18)으로 형성되고, N+형 소스 인출 영역(17)을 통해 소스 전극(8)과 접속되어 있다.
<방법>
이하, 도 6 내지 도 8을 참조하여, 본 발명의 제2 실시예에 따른 전계 효과 트랜지스터의 제조 방법이 설명된다.
도 6-(1)은 N형 고농도(N+) SiC 기판 영역(1)의 제1 주면(1A) 위에 성장된 에피택셜 층을 갖는 N형 저농도(N-) SiC 드레인 영역(2)이 형성된 것을 도시한다.
도 6-(2)는 (제1 주면(2A)을 포함하는) N- SiC 드레인 영역(2)의 표면이 전처리 등에 의해 세정된 후, 다결정 실리콘으로 된 헤테로 반도체 영역(3)을 퇴적하는 것을 도시한다. 여기에서, 이온 주입 등의 수단을 이용하여, 붕소(B+)와 같은 불순물이 헤테로 반도체 영역(3)에 도입되어 P+형 헤테로 반도체 영역(3)이 만들어진다.
또한, 도 6-(3)은 포토리소그래피 등의 수단을 이용하여 헤테로 반도체 영역(3)의 표면의 얕은 영역 위에서 패터닝하고, 그 후 비소(As+)와 같은 불순물이 소스 인출 영역(17)에 도입되어 N+ 영역을 형성하는 것을 도시한다.
도 6-(4)는 게이트 전극(7)을 형성하기 위해 헤테로 반도체 영역(3)의 일부가 에칭되는 것을 도시한다. 그리하여 에칭된 오목부는 에칭부(14)라고 불린다. 도 6-(4)에서, 에칭된 헤테로 반도체 영역(3)과 함께, N- SiC 드레인 영역(2)의 표면이 부분적으로 에칭된다. 그러나 N- SiC 드레인 영역(2)의 표면의 이러한 부분적 에칭은 생략될 수 있다.
도 7-(5)는 에칭부(14)를 따라, N+형 헤테로 반도체 영역(18)이 As+ 등의 불순물 확산 등에 의해 가로 방향으로 형성되는 것을 도시한다.
도 7-(6)은 실리콘 산화막(이산화 실리콘 막)으로 된 게이트 절연막(6)이 수백 Å 내지 수천 Å 두께만큼 퇴적되는 것을 도시한다. 그 후, 본 발명의 제2 실시예에 따라, N2O를 함유하는 분위기에서, 예를 들면 900℃ 내지 1300℃의 온도로 수십 동안 고온 어닐링이 행해진다.
도 7-(7)은 게이트 절연막(6) 위에 게이트 전극(7)을 형성하기 위한 다결정 실리콘층(15)이 퇴적되는 것을 도시한다. 다결정 실리콘층(15)은 헤테로 반도체 영역(3)의 두께에 따라 변하는 두께를 갖는다. 그러나, 제2 실시예에서는, 게이트 전극(7)이 에칭부(14)를 충분히 매립하도록 다결정 실리콘층(15)의 두께가 조정된 다.
도 7-(8)은 게이트 전극(7)이 원하는 형태로 패터닝되는 것을 도시한다.
도 8-(9)는 층간 절연막(16)이 소자를 덮도록 형성되는 것을 도시한다.
도 8-(10)은 층간 절연막(16)에 부분적으로 컨택트 홀이 만들어져, 금속 등으로 된 소스 전극(8)이 헤테로 반도체 영역(3) 및 N+ 소스 인출 영역(17)과 전기적으로 저저항에서 접속하게 되는 것을 도시한다. 또한, N+ SiC 기판 영역(1)의 전체 이면(1B) 위에, 금속 등으로 된 드레인 전극(9)이 저저항을 특징으로 하는 오믹 접속을 하도록 형성된다.
위의 동작들을 통해, 제2 실시예에 따른 전계 효과 트랜지스터의 제조가 완료된다.
<동작 및 효과>
이하, 본 발명의 제2 실시예에 따른 방법에 의해 제조된 전계 효과 트랜지스터의 동작들 및 효과들이 설명된다. 제2 실시예에 따른 기본적인 효과들은 제1 실시예에 따라 설명된 효과들과 실질적으로 동일하다. 소스 전극(8)을 기준으로 게이트 전극(7)에 인가된 전압이 임계치 전압 이하이면, 소자는 오프이다. 소자의 내압 전압 이하인 고전압이 드레인 전극(9)에 인가되었을 때, P+ 헤테로 반도체 영역(3)과 N- SiC 드레인 영역(2) 사이의 헤테로 계면은 제1 실시예에 따라 N+ 헤테로 반도체 영역(3)과 N- SiC 드레인 영역(2)에 의해 생기는 것보다 높은 장벽을 갖는 다. 드레인 전극(9)과 소스 전극(8) 사이에서 전류는 흐르지 않기 때문에 고내압성을 유지할 수 있다.
소스 전극(8)을 기준으로 게이트 전극(7)에 인가되는 전압이 임계치 전압 이상일 때, 소자는 온이다. 구동 포인트(10)에서의 장벽 두께는 게이트 전극(7)으로부터의 전계에 의해 감소되어 터널 전류에 의해 캐리어를 통과시키고, 전류는 구동 포인트(10)를 통해 드레인 전극(9)과 소스 전극(8) 사이, N+형 헤테로 반도체 영역(18)과 N+형 소스 인출 영역(17) 사이를 흐른다. 그 후, 구동 포인트(10) 근방에서, 전류는 게이트 절연막(6)과 N- SiC 드레인 영역(2) 사이의 계면(11)을 따라 흐르고, 게이트 절연막(6)과 N+형 헤테로 반도체 영역(18) 사이의 계면(12)을 따라 흐른다.
N2O를 함유하는 분위기에서의 고온 어닐링은 계면(11), 계면(12), 계면(13)의 각각의 계면 준위를 극적으로 감소시킬 수 있고, 그리하여 구동 포인트(10) 근방의 계면들(11, 12, 및 13)에 있어서의 전자 이동도를 향상시켜, 저 온 저항을 특징으로 하는 전계 효과 트랜지스터를 실현한다.
또한, 본 발명의 특유의 효과로서, N2O를 함유한 분위기에서의 고온 어닐링은 헤테로 반도체 영역(3)(다결정 실리콘)과 N- SiC 드레인 영역(2) 사이의 헤테로 접합(13)에서 계면 준위를 감소시킬 수 있고 그 결과 전자 이동도가 향상될 수 있 다.
본 발명에 의한 연구 및 실험의 결과는 N2O를 함유하는 분위기에서의 고온 어닐링이 구동력을 크게 향상시킬 수 있음을 (환언하면, 온 저항이 감소됨을) 보여준다.
이상 설명한 바와 같이, 제2 실시예에 따르면, 게이트 절연막(6)을 형성한 후, N2O를 함유하는 분위기에서 게이트 절연막(6)을 고온 어닐링하는 것에 의해 본 발명 특유의 효과로서 구동 포인트(10) 근방의 세 개의 계면들(11, 12 및 13)에 있어서의 전자 이동도를 향상시킬 수 있으며, 그리하여 고 내압성 및 저 온 저항을 특징으로 하는 전계 효과 트랜지스터를 제조할 수 있게 된다.
2005년 7월 5일자로 일본에서 출원된 일본 특허 출원 제 2005-196533호의 전체 내용은 본 명세서에 참조로 포함된다.
본 발명이 두 실시예를 참조하여 상술되었지만, 본 발명은 상술된 두 실시예들에 한정되지 않는다. 상술된 두 실시예의 수정들 및 변형들이 위의 교시들의 관점에서 본 기술 분야의 숙련자들에게 떠오를 것이다.
구체적으로, 본 발명의 제1 실시예 및 제2 실시예에 따르면, 반도체 기판의 반도체로서 탄화규소(SiC)가 사용된다. 그러나 본 발명은 이에 한정되지 않는다. 질화 갈륨(gallium nitride) 및 다이아몬드 중 임의의 것이 탄화규소를 대체할 수 있다.
또한, 본 발명의 제1 실시예 및 제2 실시예에 따르면, 헤테로 반도체 영 역(3)의 반도체로서 다결정 실리콘이 사용된다. 그러나 본 발명은 이에 한정되지 않는다. 단결정 실리콘, 아몰퍼스 실리콘, 게르마늄 및 갈륨 아세나이드(gallium arsenide) 중 임의의 것이 다결정 실리콘을 대체할 수 있다.
본 발명의 반도체 장치 제조 방법은 게이트 절연막과 헤테로 반도체 영역 사이의 계면 및 게이트 절연막과 반도체 기판 사이의 계면의 계면 준위를 크게 감소시킬 수 있고, 그로 인해 저 역방향 리크 전류를 가지면서 저 온 저항 및 고 내압성을 특징으로 하는 반도체 장치(20)를 제조할 수 있다.
본 발명의 범위는 이하의 청구범위를 참조하여 정의된다.

Claims (6)

1) 반도체 기판,
2) 상기 반도체 기판의 제1 주면과 접하고, 상기 반도체 기판과는 밴드갭이 상이한 헤테로 반도체 영역,
3) 상기 헤테로 반도체 영역과 상기 반도체 기판과의 접합부의 일부에 게이트 절연막을 개재하여 접하는 게이트 전극,
4) 상기 헤테로 반도체 영역에 접속하는 소스 전극, 및
5) 상기 반도체 기판에 오믹 접속하는 드레인 전극
을 포함하는 반도체 장치의 제조 방법으로서,
ⅰ) 상기 게이트 절연막을 형성하는 단계; 및
ⅱ) 상기 게이트 절연막을 질화 처리하는 단계
의 순차적인 동작들을 포함하는 반도체 장치의 제조 방법.
제1항에 있어서,
상기 게이트 절연막이 열 산화를 이용하지 않는 퇴적 방법을 통해 형성되는 반도체 장치의 제조 방법.
제1항에 있어서,
상기 질화 처리하는 단계는 N2O, NO 및 NOX 를 포함하는 군으로부터 선택된 적어도 1개를 포함하는 분위기에서의 고온 어닐링 처리 단계인 반도체 장치의 제조 방법.
제1항에 있어서,
상기 반도체 기판은 탄화규소, 질화 갈륨(gallium nitride) 및 다이아몬드 를 포함하는 군으로부터 선택된 적어도 하나로 이루어지고,
상기 헤테로 반도체 영역은 단결정 실리콘, 다결정 실리콘, 아몰퍼스 실리콘, 게르마늄 및 갈륨 아세나이드(gallium arsenide)를 포함하는 군으로부터 선택된 적어도 하나로 이루어지는 반도체 장치의 제조 방법.
제3항에 있어서,
상기 고온 어닐링은 900℃ 내지 1300℃의 온도 분위기에서 수 십분 내지 수 시간 동안 행해지는 반도체 장치의 제조 방법.
1) 반도체 기판,
2) 상기 반도체 기판의 제1 주면과 접하고, 상기 반도체 기판과는 밴드갭이 상이한 헤테로 반도체 영역,
3) ⅰ) 게이트 절연막을 형성하는 단계, 및
ⅱ) 상기 게이트 절연막을 질화 처리하는 단계의 순차적인 동작에 의해 제조되는 게이트 절연막,
4) 상기 게이트 절연막을 개재하여 상기 헤테로 반도체 영역과 상기 반도체 기판과의 접합부의 일부에 접하는 게이트 전극,
5) 상기 헤테로 반도체 영역에 접속하는 소스 전극, 및
6) 상기 반도체 기판에 오믹 접속하는 드레인 전극
을 포함하는 반도체 장치.
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