KR20040054479A - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR20040054479A
KR20040054479A KR1020030057107A KR20030057107A KR20040054479A KR 20040054479 A KR20040054479 A KR 20040054479A KR 1020030057107 A KR1020030057107 A KR 1020030057107A KR 20030057107 A KR20030057107 A KR 20030057107A KR 20040054479 A KR20040054479 A KR 20040054479A
Authority
KR
South Korea
Prior art keywords
region
electrode
substrate
conductivity type
channel
Prior art date
Application number
KR1020030057107A
Other languages
English (en)
Inventor
오노세히데까쯔
와따나베아쯔오
Original Assignee
가부시키가이샤 히타치세이사쿠쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 히타치세이사쿠쇼 filed Critical 가부시키가이샤 히타치세이사쿠쇼
Publication of KR20040054479A publication Critical patent/KR20040054479A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1066—Gate region of field-effect devices with PN junction gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/7722—Field effect transistors using static field induced regions, e.g. SIT, PBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/808—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a PN junction gate, e.g. PN homojunction gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

본 발명은 저 온-저항화와 블로킹 효과 향상을 실현할 수 있는 구조를 제안하는 것을 과제로 한다. 본 발명은 제1 영역을 p+게이트로 이용하고 또한 제1 영역 하부에 게이트 전극이 형성된 횡 채널 SIT에서, p+게이트와 n+소스를 접하는 구조로 한다. 또한 n-채널 표면에 절연막과, 또한 상기 절연막 상에 보조 게이트 전극을 형성하고, 또한 보조 게이트 전극과 소스 전극을 단락시킨다. 이에 따라 양호한 전기 특성을 얻을 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은, 횡(橫) 채널형의 접합 FET(JFET) 혹은 정전 유도 트랜지스터(SIT) 등의 구조의 개량에 관한 것이다.
탄화 실리콘(SiC)은 절연 파괴 전계가 Si에 비해 약 10배 크기 때문, 내압을 유지하는 드리프트층을 얇게, 또한 고농도로 할 수 있고, 손실을 저감할 수 있는 재료이다. SiC를 이용한 파워 반도체 소자의 하나로 접합 FET(JFET) 혹은 정전 유도 트랜지스터(SIT)가 있다. SiC의 특징을 이용한 SIT의 예로서, 「n형 기판 상에 작성한 백 게이트 4H-SiC JPET」 제61회 응용 물리학회 학술 강연회 강연예고집(2000.9. 홋카이도 공업대학)에 기재된 구조가 있다. 그 구조란, n형 기판 상에 게이트 영역인 p+층을 형성하고, 그 위에 n-드리프트층, 또한 채널을 사이에 두고, n+드레인 영역과 n+소스 영역을 형성한다. 또한 n형 기판의 주표면에는 게이트 전극을, 드레인 영역에는 드레인 전극, 소스 영역에는 소스 전극을 형성한다. SIT는 게이트로부터 채널로 넓어지는 공핍층에 의해 전류를 온 오프하는 트랜지스터이다. n-층의 두께를 얇게 함으로써, 게이트 전압이 0 V 인 경우라도 오프 상태를 유지할 수 있는 노멀 오프를 실현하고 있다.
상기 종래 구조에 있어서, 채널은 n+드레인과 n+소스의 사이의 두께가 얇은 영역이고, 얇은 영역의 길이가 채널 길이가 된다. n+소스와 p+영역 사이의 n-영역은 전류 제어에는 관여하지 않는다. 또한 블로킹 시에는 드레인 측으로부터 채널로 공핍층이 침입하기 때문에, 내압을 확보하기 위해서는 공핍층이 소스 측에 달하는 것을 방지하기 위해서, 채널 길이를 길게 할 필요가 있다. 이에 따라 소정의 내압을 확보하면 온-저항이 지나치게 증대한다.
본 발명의 목적은 저 온-저항화와 블로킹 효과 향상을 실현할 수 있는 구조를 제안하는 것이다.
도 1은 본 발명의 제1 실시예를 설명하는 대략 단면도.
도 2의 (a)-(c)는 본 발명의 제1 실시예에 따른 반도체 장치의 주요부의 제조 프로세스를 설명하는 흐름도.
도 3은 본 발명의 제2 실시예를 설명하기 위한 대략 단면도.
도 4는 본 발명의 제3 실시예를 설명하는 대략 단면도.
도 5의 (a)-(c)는 본 발명의 제2 실시예에 따른 반도체 장치의 주요부의 제조 프로세스를 설명하기 위한 흐름도.
도 6은 본 발명의 제4 실시예를 설명하는 대략 단면도.
도 7은 본 발명의 제5 실시예를 설명하는 대략 단면도.
도 8은 본 발명의 제6 실시예를 설명하는 대략 단면도.
도 9는 본 발명의 제7 실시예를 설명하는 대략 단면도.
도 10의 (a)-(f)는 본 발명의 제7 실시예에 따른 반도체 장치의 주요부의 제조 프로세스를 설명하기 위한 흐름도.
도 11은 본 발명의 제7 실시예에 따른 반도체 장치의 사시도.
<도면의 주요 부분에 대한 부호의 설명>
101 : p+기판
11 : n-드리프트층
12 : n+드레인 영역
13 : n+소스 영역
21 : 게이트 전극
22 : 드레인 전극
23 : 소스 전극
30 : 게이트 산화막
본 발명은 횡 채널 SIT에서, p+게이트와 n+소스를 접하는 구조로 한 것이다. 즉, 횡 채널 SIT에서, p+게이트와 n+소스가 접하는 구조로 한다. 또한 기판을 p+게이트로 이용하고 또한 기판 하부에 게이트 전극이 형성된 횡 채널 SIT에서, n-채널 표면에 절연막 및 상기 절연막 상에 보조 게이트 전극을 형성하고, 보조 게이트 전극이 소스 전극과 단락하고 있다.
또한, 본 발명은 기판을 p+게이트로 이용하고 또한 기판 하부에 게이트 전극이 형성된 횡 채널 SIT에서, n-채널 표면에 절연막 및 상기 절연막 상에 보조 게이트 전극을 형성하고, 또한 보조 게이트 전극이 소스 전극과 단락된 것이다.
n+소스를 n-영역을 통하지 않고 직접 p+게이트 영역에 접하는 구조로 함으로써, 온-저항 증대의 요인이 되는 고저항층(n-)을 통하지 않고서 전자 전류는 소스로부터 채널에 직접 유입한다. 이에 따라 온-저항의 증대를 억제할 수 있다. 고농도 영역 사이의 pn 접합의 경우에는 내압이 문제가 되지만, 본 발명에서는 게이트-소스 사이의 역 바이어스 없음의 상태에서도 오프 상태가 되는 노멀 오프형 SIT 이기 때문에, 높은 게이트 내압은 불필요해지고, 문제는 없다.
또한, 채널 상에 절연막과 보조 게이트 전극을 형성하고, 보조 게이트 전극을 소스 전극과 단락함으로써, 채널 상측의 전위가 고정되기 때문에, 블로킹 시에 드레인으로부터의 공핍층의 침입을 억제할 수 있다. 이에 따라 채널 길이를 짧게할 수 있기 때문에, 블로킹 성능이 향상되고, 또한 저 온-저항의 실현이 가능해진다.
<발명의 실시 형태>
본 발명의 실시 형태의 1개는 이하와 같다. 밴드갭이 2.0 eV 이상의 반도체이고, 또한 한 쌍의 주표면을 갖고, 저불순물 농도의 제1 도전형의 기체를 이용한다. 상기 기체의 제1 표면에 형성되고 또한 제2 도전형을 갖고 기체보다 저저항인 제1 영역과, 상기 제1 영역에 형성된 제어 전극과, 상기 기체의 제2 표면에 형성되고 또한 기체와 동일한 도전형을 갖고 기체보다 저저항인 제2 영역을 갖는다. 그리고 상기 제2 영역에 형성된 제2 전극과, 상기 기체의 제2 면에 형성되고 또한 기체와 동일한 도전형을 갖고 기체보다 저저항인 제3 영역과, 상기 제3 영역에 형성된 제3 전극을 포함한다.
또한, 상기 제3 영역의 표면은 상기 제2 영역의 저면보다 낮은 위치에 있고, 상기 제3 영역과 제1 영역은 상호 접하도록 배치되어 있는 반도체 장치이다. 본 발명에서 이용하여 얻는 반도체 재료는 탄화규소나 질화 갈륨 등의 밴드갭이 2.0 eV 이상인 반도체이다. 다른 실시 형태에 있어서는, 상기 제2 영역은 상기 제2 표면의 일부에 노출되도록 형성된 반도체 장치이다.
또한 다른 실시 형태에 있어서는, 상기 제3 영역은 상기 제2 영역 이외의 부분에서 상기 기체의 제2 표면을 제거하여 상기 제2 영역의 저면보다도 낮게 한 기체 영역에 형성된 반도체 장치이다. 또한 다른 실시 형태에 있어서는 상기 낮게 한 기체의 표면 및 상기 제3 영역의 표면에 절연막을 개재하여, 제4 전극이 형성되어 있고, 또한 제3 전극과 제4 전극은 단락되어 있는 반도체 장치이다. 다른 실시 형태는, 상기 낮게 한 기체 표면에 절연막이 형성되고, 이 절연막을 사이에 두고 제4 전극이 형성되고, 상기 제4 전극과 상기 제3 전극이 단락되어 있는 반도체 장치이다. SiO2등의 절연막은 반도체 장치의 접합 노출면의 보호/안정화(패시베이션) 혹은 전극과 채널부와의 사이에 형성하여 MOS 구조를 구성하기 위해서 이용된다.
또한 다른 실시 형태에 있어서는, 저불순물 농도의 제1 도전형을 갖는 탄화규소 반도체 기체를 이용한다. 이 기체의 제1 주표면에 형성되고 또한 제2 도전형을 갖고 상기 기체보다 저저항인 제1 영역과, 상기 제1 영역에 형성된 제어 전극과, 상기 기체의 제2 표면에 형성되고 또한 기체와 동일한 도전형을 갖고 기체보다 저저항인 제2 영역을 갖는다. 또한 상기 제2 영역에 형성된 제2 전극과, 상기 기체의 제2 주표면에 형성되고 또한 상기 기체와 동일한 도전형을 갖고 상기 기체보다 저저항인 제3 영역과, 상기 제3 영역에 형성된 제3 전극을 포함한다.
상기 제3 영역은 상기 제2 영역 이외의 기체를 제거하여 형성된 영역에 형성되고, 그 표면은 상기 제2 영역의 저면보다 낮은 위치에 있고, 상기 제3 영역과 제1 영역은 상호 접하도록 배치된다. 상기 제2 영역은 상기 제2 표면의 일부에 노출되도록 형성된다.
그리고 다른 실시 형태는, 상기 구성에 있어서 상기 제2 영역은 상기 제2 표면의 일부에 노출되도록 형성되고, 상기 낮게 한 기체의 표면 및 상기 제3 영역의표면에 절연막을 개재하여 제4 전극이 형성되어 있고, 또한 상기 제3 전극과 제4 전극은 단락되어 있다.
이하, 본 발명을 실시예에 따라 상세히 설명한다. 도 1은 본 발명의 제1 실시예이고, 횡 채널형 SIT의 단면 구조이다. 도 1에 있어서 101는 게이트 영역인 p+기판, 11은 n-드리프트 영역, 12은 n+드레인 영역, 13은 n+소스 영역이다. 또한 21은 게이트 전극, 22은 드레인 전극, 23은 소스 전극이다. 본 실시예에서는 게이트 영역(101)인 p+기판으로서 p형 4H-SiC 기판을 이용하였다. 드리프트 영역(11)에는 두께 1.0㎛, 농도 2.0×1017cm-3의 n 에피택셜층을 이용하였다.
도 2의 (a)-(c)는 본 실시예 구조의 제조 프로세스이다. 도 2의 (a)에 도시한 바와 같이 n-드리프트 영역(11) 상에 에피택셜 성장에 의해, 고농도의 n+드레인 영역(12)을 형성한다. 도우펀트는 질소이고, 농도는 1×1020cm-3이다. 계속해서 도 2의 (b)에 도시한 바와 같이 SiO2등의 마스킹재(41)에 포토리소그래피 기술에 의해 패턴을 형성하고, 드라이 에칭에 의해 채널 및 소스에 대응하는 영역(42)을 제거하고, 두께 0.3㎛의 채널을 형성한다. 이에 따라, n-드리프트 영역(11)의 일부의 두께는 얇게 된다. 그 상면은 n+드레인 영역(12)의 저면, 즉 n-드리프트 영역(11)에 접해 있는 경계면보다 낮게 되도록 한다.
계속해서 도 2의 (c)에 도시한 바와 같이 SiO2등의 마스킹재(43)에 포토리소그래피 기술에 의해 패턴을 형성하고, 이온 주입에 의해 질소 이온 빔(44)을 조사하여 n+소스 영역(13)을 게이트 영역(101)에 접하도록 형성한다. 그 후 전극 패턴을 n+소스 영역(13)에 형성함으로써, 도 1에 도시하는 구조를 형성할 수 있었다. 채널 길이는 0.5㎛ 이다.
본 실시예와 같이 n+소스 영역(13)을 n-드리프트 영역(11)을 통하지 않고 직접 p+게이트 영역(101)에 접하는 구조로 함으로써, 온-저항 증대의 요인이 되는 고저항층을 통하지 않고서 전자 전류는 소스로부터 채널에 직접 유입한다. 이에 따라 내압 140 V, 온-저항 0.5 mΩ·㎠을 달성할 수 있었다.
도 3은 본 발명의 제2 실시예이고, 횡형 SIT의 단면 구조이다. 본 실시예에서는 n+드레인 영역(12)의 형성 방법으로서 이온 주입을 이용하였다. 도 1과 동일한 부호는 동일 구성을 나타낸다. 도 1의 구조와 다른 점은, n-드리프트 영역(11)에 n+드레인 영역(12)을 이온 주입법에 의해 형성한 점이다. 이 드레인 영역(12)의 접합 단부면은 기체인 n-드리프트 영역(11)의 제2 주표면에 노출되어 있다.
도 5의 (a)-(c)는 제2 실시예의 제조 프로세스이다. 게이트 영역(101)인 p+기판에 두께 0.7㎛, 농도 2.0×1017cm-3의 n-드리프트 영역(11)을 에피택셜 성장시킨 후, 도 5의 (a)에 도시한 바와 같이 SiO2등의 마스킹재(41)에 포토리소그래피 기술에 의해 패턴을 형성하고, 채널 및 소스에 대응하는 영역(42)을 제거한다. 계속해서 도 5의 (b)에 도시한 바와 같이 두께 0.3㎛, 농도 2.0×1017cm-3의 n-채널층(111)을 에피택셜 성장시킨다.
계속해서 도 5의 (c)에 도시한 바와 같이 SiO2등의 마스킹재(43)에 포토리소그래피 기술에 의해 패턴을 형성하고, 이온 주입에 의해 n+소스 영역(131)을 게이트 영역(101)인 p+기판에 접하도록 형성한다.
그 후 전극 패턴을 n+소스 영역(131) 상에 형성함으로써, 도 3에 도시하는 구조를 형성할 수 있었다. 채널 길이는 0.5㎛ 이다. 본 실시예에 있어서도 실시예1과 마찬가지로, 내압 140 V, 온-저항 0.5 mΩ·㎠을 달성할 수 있었다.
본 실시예에서는 소정의 n-드리프트 영역(11)을 일단 전부 제거하고 있지만, 이것은 채널층의 두께를 고정밀도로 제어하기 위해서이다. 제2 실시예에 있어서의 n-드리프트 영역(11)과 게이트 영역(101)인 p+기판에서는 도전성이 서로 다르기 때문에, 종점 판정이 용이하다.
n-채널층(111)은 에피택셜 성장되므로 두께를 고정밀도로 제어할 수 있기 때문에, 채널층의 두께의 제어가 용이하고, 특성 변동을 억제하는 것이 가능하다.제2 실시예인 도 3의 경우에는, n+드리프트 영역(12)의 접합 단부면의 일부는 드리프트 영역(11)의 제2 주표면에 노출하는 구조로 되어있다.
도 4는 본 발명의 제3 실시예이고, 횡형 SIT의 단면 구조이다. 도 1, 도 3와 동일한 부호는 동일 구성을 나타낸다. 도 1, 도 3의 구조와 다른 점은, n+드레인 영역(12)의 표면 및 단면, n-드리프트 영역(11)의 측면, 채널의 표면 및 n+소스 영역(13)의 표면에 SiO2산화막(30)을 형성한 점이다. 이에 따라 각 영역의 노출 표면을 보호한다. 본 실시예에 있어서도 실시예1과 마찬가지로, 내압 140 V, 온-저항 0.5 mΩ·㎠을 달성할 수가 있어, 이에 따라 특성의 경시 변화를 억제할 수 있었다.
도 6은 본 발명의 제4 실시예이고, 횡형 SIT의 단면 구조이다. 도 3와 동일한 부호는 동일 구성을 나타낸다. 본 실시예에서는 실시예3과 마찬가지로 드리프트 영역(11)의 상부 및 n+드레인 영역(12)을 보호하기 위해서, 실시예2의 구조 외에 SiO2막(30)을 형성시킨 구조이다.
본 실시예에서는 드레인 전극(22)을 드리프트 영역(11)의 제2 주표면에 노출시킨 n+드레인 영역(12)과 드리프트 영역(11)과의 경계보다 내측 즉 n+드레인 영역(12) 측에 형성하는 구조를 갖는다. 즉 n+드레인 영역(12)의 접합 단부면에 중첩되지 않도록 드레인 전극(22)을 형성한다. 본 실시예에 있어서도 실시예1과 마찬가지로, 내압 140 V, 온-저항 0.5 mΩ·㎠을 달성할 수가 있어, 이에 따라 특성의 경시 변화를 억제할 수 있었다.
도 7은 본 발명의 제5 실시예이고, 횡형 SIT의 단면 구조이다. 도 6와 동일한 부호는 동일 구성을 나타낸다. 본 실시예는 실시예4와 마찬가지인데, n+드레인 영역(12) 주위의 전계 완화를 위해, 드레인 전극(22)을 n+드레인 영역(12)과 드리프트 영역(11)의 경계의 외측까지 형성함으로써 필드 플레이트 효과를 갖게 하였다. 이에 따라 실시예1와 동일한 특성이 얻어짐과 함께, 특성을 한층 안정화시킬 수 있었다.
도 8은 본 발명의 제6 실시예이고, 횡형 SIT의 단면 구조이다. 도 4와 동일한 부호는 동일 구성을 나타낸다. 본 실시예에서는, 실시예3에 있어서 소스 전극(23)을 채널 상부의 SiO2막(30)의 상부까지 연장시킨 구조로 한 것이다. 채널 상부의 전극은 MOS 구조에 있어서의 게이트 전극과 마찬가지이고, 채널을 공핍화시키는 작용을 갖는다. 즉 게이트 영역인 p+기판 측으로부터 연장되는 공핍층과의 상승 효과에 의해, SIT의 블로킹 특성을 향상시키는 효과를 갖는다.
또한, 채널 상부의 전위가 고정되기 때문에, 블로킹 상태에서도 채널 내부에의 전계의 침입을 억제할 수 있기 때문에, 결과적으로 채널 길이를 짧게 하는 것이 가능해진다. 이에 따라 본 실시예에서는 채널 길이를 30% 단축할 수 있고, 0.35㎛의 채널 길이로 게이트 전극(21)의 전압을 0 V로 한 채로 140 V의 내압을 실현할수 있고, 또한 온-저항을 0.4 mΩ·㎠으로 저감할 수 있었다.
도 9는 본 발명의 제7 실시예이고, 횡형 SIT의 단면 구조이다. 도 11은 도 9에 도시한 반도체 장치의 사시도이다. 도 9와 동일한 부호는 동일 구성을 나타낸다. 본 실시예에서는 깊이 방향이 길이 방향이 된다. 소스 전극(23)과 공통으로 되어있는 채널 상부 구조는 오프 상태에서의 블로킹 효과를 높이기 위한 것이기 때문에, 본 실시예와 같이 채널 폭(깊이 방향) 전면에 걸쳐서 형성되어 있는 것이 바람직하다.
도 6와 동일한 부호는 동일 구성을 나타낸다. 본 실시예에서는, 실시예4에 있어서 소스 전극(23)을 채널 상부의 SiO2막(30)의 상부까지 연장시킨 구조로 한 것이다. 도 10의 (a)-(f)에 본 구조의 형성 프로세스를 도시한다. 실시예2와 마찬가지로, 도 10의 (a)에 도시한 바와 같이 n-드리프트 영역(11)을 에피택셜 성장시킨 후, 채널 및 소스가 되는 영역(42)을 제거하고, 도 10의 (b)에 도시한 바와 같이 채널층(111)을 에피택셜 성장시킨다.
이어서 도 10의 (c)에 도시한 바와 같이 드레인이 되는 영역(121)과 소스가 되는 영역(131)을 이온 주입에 의해 선택적으로 형성한다. 결함 회복·활성화 어닐링 처리를 실시한 후, 도 10의 (d)에 도시한 바와 같이 열 산화에 의해 SiO2막(30, 31)을 형성한다. 계속해서 n+드레인 영역(12) 상부 및 n+소스 영역(13) 상부에 컨택트창을 형성하고, Ni 등의 금속 전극을 증착한 후, 리프트 오프법에 의해, 레지스트(46) 상부의 전극(47)을 제거한다.
그 후 합금화 열 처리를 실시하여, n+드레인 영역(12)과의 합금화 드레인 전극(221)과 n+소스 영역(13)과의 합금화 소스 전극(231)을 형성한다. 마지막으로 Al등의 금속을 전면에 증착하고, 채널과 드레인의 사이의 불필요한 영역(48)을 제거함으로써, 도 9에 도시한 본 실시예의 구조를 얻을 수 있었다.
본 실시예에서도 실시예6과 마찬가지로, 0.35㎛의 채널 길이로 게이트 전극(21)의 전압을 0 V로 한 채로 140 V의 내압을 실현할 수 있고, 또한 온-저항을 0.4 mΩ·㎠로 저감할 수 있었다. 채널 형성을 위해 에피택셜을 이용하고 있기 때문에, 채널 두께를 고정밀도로 제어할 수 있고, 특성 변동을 억제할 수 있어, 수율을 향상시킬 수 있었다.
본 발명에 따르면, 블로킹 효과가 높고 또한 저 온-저항을 실현할 수 있기 때문에, 인버터용의 스위칭 디바이스로 이용하면 게이트 구동이 용이하게 됨와 함께 손실을 저감할 수 있는 반도체 장치를 제공할 수 있다.

Claims (9)

  1. 밴드갭이 2.0 eV 이상의 반도체이고, 또한 한 쌍의 주표면을 갖고, 저불순물 농도의 제1 도전형의 기체와, 상기 기체의 제1 주표면에 형성되고 또한 제2 도전형을 갖고 기체보다 저저항인 제1 영역과, 상기 제1 영역에 형성된 제어 전극과, 상기 기체의 제2 주표면에 형성되고 또한 기체와 동일한 도전형을 갖고 기체보다 저저항인 제2 영역과, 상기 제2 영역에 형성된 제2 전극과, 상기 기체의 제2 면에 형성되고 또한 기체와 동일한 도전형을 갖고 기체보다 저저항인 제3 영역과, 상기 제3 영역에 형성된 제3 전극을 포함하고, 상기 제3 영역의 표면은 상기 제2 영역의 저면보다 낮은 위치에 있고, 상기 제3 영역과 제1 영역은 상호 접하도록 배치되어 있는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제2 영역은 상기 제2 주표면의 일부에 노출되도록 형성된 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 제3 영역은 상기 제2 영역 이외의 부분에서 상기 기체의 제2 주표면을 제거하여 상기 제2 영역의 저면보다도 낮게 한 기체 영역에 형성된 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서,
    상기 낮게 한 기체의 표면 및 상기 제3 영역의 표면에 절연막을 개재하여, 제4 전극이 형성되어 있고, 또한 제3 전극과 제4 전극은 단락되어 있는 것을 특징으로 하는 반도체 장치.
  5. 제3항에 있어서,
    상기 낮게 한 기체 표면에 절연막이 형성되고, 이 절연막을 사이에 두고 제4 전극이 형성되고, 상기 제4 전극과 상기 제3 전극이 단락되어 있는 것을 특징으로 하는 반도체 장치.
  6. 저불순물 농도의 제1 도전형을 갖는 탄화규소 반도체 기체와, 이 기체의 제1 주표면에 형성되고 또한 제2 도전형을 갖고 상기 기체보다 저저항인 제1 영역과, 상기 제1 영역에 형성된 제어 전극과, 상기 기체의 제2 주표면에 형성되고 또한 기체와 동일한 도전형을 갖고 기체보다 저저항인 제2 영역과, 상기 제2 영역에 형성된 제2 전극과, 상기 기체의 제2 주표면에 형성되고 또한 상기 기체와 동일한 도전형을 갖고 상기 기체보다 저저항인 제3 영역과, 상기 제3 영역에 형성된 제3 전극을 포함하고, 상기 제3 영역은 상기 제2 영역 이외의 기체를 제거하여 형성된 영역에 형성되고, 그 표면은 상기 제2 영역의 저면보다 낮은 위치에 있고, 상기 제3 영역과 제1 영역은 상호 접하도록 배치되고, 상기 제2 영역은 상기 제2 표면의 일부에 노출되도록 형성된 것을 특징으로 하는 반도체 장치.
  7. 제6항에 있어서,
    상기 낮게 한 기체의 표면 및 상기 제3 영역의 표면에 절연막을 개재하여, 제4 전극이 형성되어 있고, 또한 제3 전극과 제4 전극은 단락되어 있는 것을 특징으로 하는 반도체 장치.
  8. 제6항에 있어서,
    상기 낮게 한 기체 표면에 절연막이 형성되고, 이 절연막을 사이에 두고 제4 전극이 형성되고, 상기 제4 전극과 상기 제3 전극이 단락되어 있는 것을 특징으로 하는 반도체 장치.
  9. 저불순물 농도의 제1 도전형을 갖는 탄화규소 반도체 기체와, 이 기체의 제1 주표면에 형성되고 또한 제2 도전형을 갖고 상기 기체보다 저저항인 제1 영역과, 상기 제1 영역에 형성된 제어 전극과, 상기 기체의 제2 표면에 형성되고 또한 기체와 동일한 도전형을 갖고 기체보다 저저항인 제2 영역과, 상기 제2 영역에 형성된 제2 전극과, 상기 기체의 제2 주표면에 형성되고 또한 상기 기체와 동일한 도전형을 갖고 상기 기체보다 저저항인 제3 영역과, 상기 제3 영역에 형성된 제3 전극을 포함하고, 상기 제3 영역은 상기 제2 영역 이외의 기체를 제거하여 형성된 영역에 형성되고, 그 표면은 상기 제2 영역의 저면보다 낮은 위치에 있고, 상기 제3 영역과 제1 영역은 상호 접하도록 배치되고, 상기 제2 영역은 상기 제2 표면의 일부에 노출되도록 형성되고, 상기 낮게 한 기체의 표면 및 상기 제3 영역의 표면에 절연막을 개재하여, 제4 전극이 형성되어 있고, 또한 상기 제3 전극과 제4 전극은 단락되어 있는 것을 특징으로 하는 반도체 장치.
KR1020030057107A 2002-12-18 2003-08-19 반도체 장치 KR20040054479A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2002366886A JP2004200391A (ja) 2002-12-18 2002-12-18 半導体装置
JPJP-P-2002-00366886 2002-12-18

Publications (1)

Publication Number Publication Date
KR20040054479A true KR20040054479A (ko) 2004-06-25

Family

ID=32588330

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030057107A KR20040054479A (ko) 2002-12-18 2003-08-19 반도체 장치

Country Status (4)

Country Link
US (2) US6894346B2 (ko)
JP (1) JP2004200391A (ko)
KR (1) KR20040054479A (ko)
DE (1) DE10338259B4 (ko)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6603835B2 (en) 1997-09-08 2003-08-05 Ultratec, Inc. System for text assisted telephony
US8416925B2 (en) 2005-06-29 2013-04-09 Ultratec, Inc. Device independent text captioned telephone service
US8515024B2 (en) 2010-01-13 2013-08-20 Ultratec, Inc. Captioned telephone service
US11258900B2 (en) 2005-06-29 2022-02-22 Ultratec, Inc. Device independent text captioned telephone service
CN103489912B (zh) * 2012-06-12 2016-02-24 无锡华润上华半导体有限公司 一种高压结型场效应晶体管
US20180034961A1 (en) 2014-02-28 2018-02-01 Ultratec, Inc. Semiautomated Relay Method and Apparatus
US10748523B2 (en) 2014-02-28 2020-08-18 Ultratec, Inc. Semiautomated relay method and apparatus
US10389876B2 (en) 2014-02-28 2019-08-20 Ultratec, Inc. Semiautomated relay method and apparatus
US10878721B2 (en) 2014-02-28 2020-12-29 Ultratec, Inc. Semiautomated relay method and apparatus
US20180270350A1 (en) 2014-02-28 2018-09-20 Ultratec, Inc. Semiautomated relay method and apparatus
US11539900B2 (en) 2020-02-21 2022-12-27 Ultratec, Inc. Caption modification and augmentation systems and methods for use by hearing assisted user

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4645957A (en) * 1983-01-03 1987-02-24 General Electric Company Normally-off semiconductor device with low on resistance and circuit analogue
JPS6445173A (en) 1987-08-13 1989-02-17 Fuji Electric Co Ltd Conductive modulation type mosfet
JPH03194974A (ja) * 1989-12-22 1991-08-26 Fuji Electric Co Ltd Ｍｏｓ型半導体装置
US5309007A (en) * 1991-09-30 1994-05-03 The United States Of America As Represented By The Secretary Of The Navy Junction field effect transistor with lateral gate voltage swing (GVS-JFET)
DE19644821C1 (de) * 1996-10-29 1998-02-12 Daimler Benz Ag Steuerbare Halbleiterstruktur mit verbesserten Schalteigenschaften
US6281521B1 (en) * 1998-07-09 2001-08-28 Cree Research Inc. Silicon carbide horizontal channel buffered gate semiconductor devices
US6251716B1 (en) 1999-01-06 2001-06-26 Lovoltech, Inc. JFET structure and manufacture method for low on-resistance and low voltage application
SE9901410D0 (sv) * 1999-04-21 1999-04-21 Abb Research Ltd Abipolar transistor
CN1194416C (zh) * 1999-12-21 2005-03-23 住友电气工业株式会社 横向结型场效应晶体管
KR20030060869A (ko) * 2000-07-28 2003-07-16 스미토모덴키고교가부시키가이샤 인버터

Also Published As

Publication number Publication date
US20050121717A1 (en) 2005-06-09
US7256453B2 (en) 2007-08-14
US6894346B2 (en) 2005-05-17
JP2004200391A (ja) 2004-07-15
DE10338259B4 (de) 2007-04-05
DE10338259A1 (de) 2004-07-15
US20040119092A1 (en) 2004-06-24

Similar Documents

Publication Publication Date Title
JP3666280B2 (ja) 炭化けい素縦形ｆｅｔおよびその製造方法
US6653659B2 (en) Silicon carbide inversion channel mosfets
US8952391B2 (en) Silicon carbide semiconductor device and its manufacturing method
US7982224B2 (en) Semiconductor device with silicon carbide epitaxial layer including dopant profiles for reducing current overconcentration
TWI390637B (zh) 具混合井區之碳化矽裝置及用以製造該等碳化矽裝置之方法
US7256453B2 (en) Semiconductor device
JP2007013058A (ja) 半導体装置
US20110198616A1 (en) Semiconductor device and method for manufacturing same
WO2009110229A1 (ja) 炭化珪素半導体装置およびその製造方法
KR20130008066A (ko) 반도체 장치
JP5196513B2 (ja) 炭化珪素トランジスタ装置
KR20060103140A (ko) 접합형 반도체 장치의 제조 방법
JP3939583B2 (ja) 電界効果トランジスタの製造方法
JP2000312008A (ja) 炭化珪素静電誘導トランジスタおよびその製造方法
JP2013530527A (ja) 逆方向バイアス下においてゲート−ソース漏れが低減された自己整合半導体デバイスおよび作製方法
JP4956776B2 (ja) 半導体装置の製造方法
JP4620368B2 (ja) 半導体装置の製造方法
KR20000051294A (ko) 전기적 특성이 향상된 디모스 전계 효과 트랜지스터 및 그 제조 방법
JP3496509B2 (ja) 炭化珪素半導体装置の製造方法
JP3785794B2 (ja) 炭化珪素半導体装置及びその製造方法
WO1997036316A2 (en) A FIELD CONTROLLED SEMICONDUCTOR DEVICE OF SiC AND A METHOD FOR PRODUCTION THEREOF
JP5033316B2 (ja) 半導体装置の製造方法
CN116635984B (zh) 半导体装置及其制造方法
JP2001352065A (ja) 電界効果トランジスタおよびその製造方法
JP6752336B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E601 Decision to refuse application